KR102102034B1 - Qfn 반도체 패키지의 제조방법 - Google Patents

Qfn 반도체 패키지의 제조방법 Download PDF

Info

Publication number
KR102102034B1
KR102102034B1 KR1020180014725A KR20180014725A KR102102034B1 KR 102102034 B1 KR102102034 B1 KR 102102034B1 KR 1020180014725 A KR1020180014725 A KR 1020180014725A KR 20180014725 A KR20180014725 A KR 20180014725A KR 102102034 B1 KR102102034 B1 KR 102102034B1
Authority
KR
South Korea
Prior art keywords
lead frame
lead
chip
protective film
semiconductor package
Prior art date
Application number
KR1020180014725A
Other languages
English (en)
Other versions
KR20190094983A (ko
Inventor
오승훈
Original Assignee
주식회사 바른전자
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 바른전자 filed Critical 주식회사 바른전자
Priority to KR1020180014725A priority Critical patent/KR102102034B1/ko
Publication of KR20190094983A publication Critical patent/KR20190094983A/ko
Application granted granted Critical
Publication of KR102102034B1 publication Critical patent/KR102102034B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 리드프레임 가공시 종래의 하프 에칭 대신 레이저를 사용하여 반도체 칩이 탑재된 칩탑재부와, 상기 반도체 칩과 와이어로 연결되는 도금막이 형성된 리드부를 분리하는 QFN 반도체 패키지의 제조방법에 관한 것이다. 이때, 리드프레임을 가공하기 전에 리드프레임의 아랫면에 보호 필름을 부착함으로써 봉지재에 의한 오염을 방지하여 불량품 발생률을 낮출 수 있다.

Description

QFN 반도체 패키지의 제조방법{MANUFACTURING METHOD OF QFN SEMICONDUCTOR PACKAGE}
본 발명은 리드프레임 가공시 종래의 하프 에칭 공정을 사용하지 않고서 반도체 칩이 탑재된 칩탑재부와, 상기 칩탑재부와 와이어로 연결되는 도금막이 형성된 리드부를 분리하는 QFN 반도체 패키지의 제조방법에 관한 것이다.
최근 들어 스마트 폰, 태블릿 PC, 노트북과 같은 모바일 전자제품의 수요가 급속히 늘어나면서, 보다 휴대가 용이하도록 전자제품의 크기가 소형화되는 추세이다. 이에 따라, 전자제품에 사용되는 반도체 패키지 역시 박형화, 소형화, 경량화가 요구되며, 삽입실장형 패키지에서 표면실장형 패키지로 개발 방향이 전환되고 있다. 상기 표면실장형 패키지로는 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array), CSP(Chip Scale Package) 등이 있다. 특히, QFN 반도체 패키지는 일반적인 반도체 패키지와 같이 리드프레임을 사용하면서 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있고, 높은 품질과 신뢰도를 얻을 수 있기 때문에 큰 주목을 받고 있다.
도 1 및 2를 참조하면, 종래 QFN 반도체 패키지(100)의 제조방법에서는 하프 에칭(half etching, H) 공정에 의해 가공된 칩탑재부(120)와 리드부(130)를 포함하는 리드프레임(110)을 사용하였다. 구체적으로는, 리드프레임(110)에 하프 에칭(H)을 실시하여 칩탑재부(120)와 리드부(130)를 분리하는 단계; 상기 칩탑재부(120)의 표면에 접착제(112)를 이용하여 반도체 칩(140)을 탑재하는 단계; 상기 반도체 칩(140)과 리드부(130)의 표면을 와이어(150)로 연결하는 단계; 상기 칩탑재부(120) 및 리드부(130)의 상부를 봉지재(170)로 밀봉(encapsulation)하는 단계; 및 상기 리드부(130) 및 봉지재(170)의 측면을 커팅하여 반도체 패키지를 분리하는 단계를 포함하여 QFN 반도체 패키지(100)를 제조하였다. 그러나, 종래의 제조방법에서는 하프 에칭 공정을 거치기 때문에 비용이 많이 들고, 봉지재가 리드프레임의 아랫면으로 흘러들어갈 경우 전기적 결함을 가지는 불량 패키지가 형성된다는 문제가 발생하였다.
따라서, 종래 기술의 문제점을 해결할 수 있는, 제조비용을 감소시키면서 불량품 발생률을 낮출 수 있는 새로운 QFN 반도체 패키지의 제조방법에 대한 연구개발이 필요한 실정이다.
상기한 문제점을 해결하기 위해, 본 발명은 하프 에칭 공정을 사용하지 않고, 불량 패키지의 발생을 줄일 수 있는 새로운 QFN 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 상기 제조방법에서 사용 가능한 리드프레임을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명은 하프 에칭 대신 레이저를 사용하여 리드프레임을 가공하는 QFN 반도체 패키지의 제조방법으로서, 리드프레임의 표면에 도금하여 도금막을 형성하는 단계(a); 상기 리드프레임의 표면에 반도체 칩을 탑재하는 단계(b); 상기 단계(a)에서 형성된 도금막과 상기 단계(b)에서 탑재된 반도체 칩을 와이어로 연결하는 단계(c); 상기 리드프레임에 레이저를 조사하여, 리드프레임을 반도체 칩이 탑재된 칩탑재부와 도금막이 형성된 리드부로 분리하는 단계(d); 및 상기 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부를 봉지재로 밀봉하는 단계(e)를 포함하며, 상기 단계(d)의 레이저 조사 이전에, 상기 리드프레임의 아랫면에 보호 필름을 부착하는 단계를 더 포함하는 QFN 반도체 패키지의 제조방법을 제공한다.
또한, 본 발명은 상기 QFN 반도체 패키지의 제조방법에서 사용되는 리드프레임을 제공한다.
상기 리드프레임의 일 예로서, 표면에 도금막;과 접착제에 의해 부착된 반도체 칩을 포함하는 리드프레임에 있어서, 상기 도금막과 반도체 칩은 와이어로 연결되고, 상기 리드프레임은 아랫면에 보호 필름이 부착된다.
상기 리드프레임의 다른 일 예로서, 각각 분리된 칩탑재부와 리드부를 포함하는 리드프레임에 있어서, 상기 칩탑재부는 표면에 접착제에 의해 부착된 반도체 칩과 아랫면에 부착된 보호 필름을 포함하고, 상기 리드부는 표면에 형성된 도금막과 아랫면에 부착된 보호 필름을 포함하며, 상기 반도체 칩과 도금막은 와이어로 연결되고, 상기 칩탑재부 및 이에 부착된 보호 필름의 측면;과 상기 리드부 및 이에 부착된 보호 필름의 측면은 직선의 평면으로 형성된다.
일반적인 QFN 반도체 패키지 제조시, 도 2와 같이 이미 하프 에칭으로 가공된 칩탑재부(120)와 리드부(130)를 포함하는 리드프레임(110)을 사용한다. 상기 하프 에칭은 공정 비용이 많이 소요되며, 화학약품을 사용하여 부식시키기 때문에 칩탑재부와 리드부 사이에 미세한 공간을 형성하는데 한계가 있다. 이후 반도체 칩이 탑재된 칩탑재부 및 상기 반도체 칩과 와이어로 연결된 리드부를 포함하여 봉지재로 밀봉하는데, 봉지재가 칩탑재부 및 리드부의 아랫면까지 흘러나와 전기적 결함을 가지는 반도체 패키지가 제조될 수 있다.
따라서, 본 발명에서는 도 4와 같이 가공되지 않은 상태의 리드프레임(210)을 사용하여 레이저로 가공함으로써 반도체 패키지의 제조 비용을 절감할 수 있고, 미세하고 깔끔하게 칩탑재부와 리드부를 분리할 수 있다. 또한, 리드프레임을 레이저로 가공하기 전에 리드프레임의 아랫면에 보호 필름을 부착함으로써 밀봉시 봉지재가 칩탑재부 및 리드부의 아랫면에 묻더라도 보호 필름을 제거하여 봉지재의 오염에 의한 불량 패키지 발생을 줄일 수 있다.
도 1은 종래 기술로 제조된 QFN 반도체 패키지의 측면도이다.
도 2는 종래 기술로 제조된 QFN 반도체 패키지의 리드프레임의 평면도 및 측면도이다.
도 3은 본 발명의 일 실시예에 따라 제조된 QFN 반도체 패키지의 측면도이다.
도 4는 본 발명의 일 실시예에 따라 제조된 QFN 반도체 패키지의 리드프레임의 평면도 및 측면도이다.
도 5는 본 발명의 일 실시예에 따른 QFN 반도체 패키지의 제조방법을 설명하기 위한 각 단계별 단면도이다.
이하, 본 발명을 상세히 설명한다.
본 발명의 일 실시예에 따른 QFN 반도체 패키지의 제조방법은 리드프레임의 표면에 도금하여 도금막을 형성하는 단계(a); 상기 리드프레임의 표면에 반도체 칩을 탑재하는 단계(b); 상기 단계(a)에서 형성된 도금막과 상기 단계(b)에서 탑재된 반도체 칩을 와이어로 연결하는 단계(c); 상기 리드프레임에 레이저를 조사하여, 리드프레임을 반도체 칩이 탑재된 칩탑재부와 도금막이 형성된 리드부로 분리하는 단계(d); 및 상기 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부를 봉지재로 밀봉하는 단계(e)를 포함하며, 상기 단계(d)의 레이저 조사 이전에, 상기 리드프레임의 아랫면에 보호 필름을 부착하는 단계를 더 포함한다. 상기 단계(e) 이후, 상기 칩탑재부 및 리드부의 아랫면에 부착된 보호 필름을 제거하는 단계(f)를 더 포함할 수 있다. 상기 단계(f) 이후, 상기 칩탑재부 및 리드부의 아랫면에서 노출된 봉지재를 제거하고, 리드부 및 봉지재의 측면을 절단하여 반도체 패키지를 분리하는 단계(g)를 더 포함할 수 있다.
여기서, 표면은 리드프레임의 일면으로, 도금막이 형성되며 반도체 칩이 탑재되는 방향의 면을 지칭한다. 아랫면은 상기 리드프레임의 표면과 반대되는 면을 지칭한다.
상기 보호 필름은 상기 단계(d)의 레이저 조사 이전에 리드프레임의 아랫면에 부착되어, 상기 단계(e)에서 밀봉시 칩탑재부와 리드부의 틈 사이로 봉지재가 흘러들어가더라도 칩탑재부 및 리드부의 아랫면에 보호 필름이 부착되어 있기 때문에 리드프레임에 봉지재가 직접 묻는 것을 방지할 수 있다. 구체적으로, 상기 보호 필름은 i) 도금막 형성 단계(a) 이전에, ii) 반도체 칩 탑재 단계(b) 이전에, iii) 와이어 연결 단계(c) 이전에, 또는 iv) 레이저 조사 단계(d) 이전에 리드프레임에 부착될 수 있다.
이러한 방법으로 제조된 QFN 반도체 패키지(200)는 도 3과 같이 칩탑재부(220) 및 리드부(230)로 구분되는 리드프레임(210), 상기 칩탑재부(220)의 표면에 탑재된 반도체 칩(240), 상기 반도체 칩(240)을 고정하기 위해 사용된 접착제(212), 상기 리드부(230)의 표면에 형성된 도금막(211), 상기 반도체 칩(240)과 도금막(211)을 연결하는 와이어(250)를 포함한다.
이하, 도 3 내지 5를 참조하여 본 발명에 따른 일 예의 QFN 반도체 패키지의 제조방법에 대해 설명한다. 그러나, 본 발명의 QFN 반도체 패키지의 제조방법은 하기 제조방법으로 한정되는 것은 아니며, 필요에 따라 각 공정의 단계가 변형되거나 또는 선택적으로 혼용될 수 있다.
(a) 도금 단계
본 단계는 리드프레임의 표면을 금속으로 도금하여 도금막을 형성하는 단계이다.
리드프레임은 예를 들면, 구리와 같은 도전성 금속으로 이루어진 스트립(strip)이다. 본 단계에서 사용되는 리드프레임은 하프 에칭 등의 공정으로 가공되지 않은 리드프레임(raw lead frame)이다. 본 단계에서는 가공되지 않은 리드프레임을 사용하기 때문에 공정 비용을 줄일 수 있다. 또한, 가공되지 않은 리드프레임의 아랫면에 보호 필름을 부착하는 것이 용이하기 때문에 이후 공정(단계(e))에서 봉지재가 리드프레임의 아랫면에 직접 묻는 것을 방지하여 반도체 패키지가 전기적 결함의 문제를 일으키는 것을 줄일 수 있다.
도금은 당 업계에서 통상적으로 알려진 방법을 제한 없이 사용할 수 있다. 이때, 리드프레임의 표면 일부에 도금하거나, 또는 표면 전체에 도금할 수 있다.
도금막은 은(Ag), 금(Au) 및 니켈(Ni)로 이루어진 군에서 선택될 수 있으며, 1종의 금속 또는 2종 이상의 합금으로 형성될 수 있다. 상기 리드프레임이 구리일 경우에는 도금막이 은 또는 금으로 형성될 수 있다. 이때, 도금시 은을 사용하는 것은 제조비용을 낮출 수 있다는 점에서 바람직하다.
도 5의 S10 및 S20은 이러한 도금 단계의 일 예를 나타낸다. 구체적으로, S10은 본 발명의 일 예에 따른 리드프레임(210)을 준비하는 단계이며, S20은 상기 리드프레임(210)의 표면 중 일부에 금속을 도금하여 도금막(211)을 형성하는 단계이다.
(b) 반도체 칩 탑재 단계
본 단계는 상기 단계(a)를 거친 리드프레임의 표면에 반도체 칩을 탑재하는 단계이다.
본 단계에서 사용되는 리드프레임의 표면 일부 또는 전부는 금속으로 도금되어 도금막이 형성되어 있다.
반도체 칩은 상기 리드프레임의 표면에 탑재되는데, 도금된 부분, 즉, 도금막 위에 탑재되거나, 또는 도금되지 않은 부분에 탑재될 수도 있다. 이때, 반도체 칩을 고정하기 위해서는 예를 들면, 에폭시를 포함하는 접착제가 사용될 수 있다.
반도체 칩으로는 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자; CPU(Central Processor Unit); DSP(Digital Signal Processor); ASIC(Application Specific Integrated Circuit); MEMS(Micro Electro Mechanical System) 소자; 광 전자(optoelectronic) 소자 등일 수 있다.
도 5의 S30은 이러한 반도체 칩 탑재 단계의 일 예를 나타낸다. 구체적으로, S30은 본 발명의 일 예에 따른 리드프레임(210)의 표면(도금막(211)이 형성되지 않은 부분)에 반도체 칩(240)을 탑재하는 단계이다. 여기서, 반도체 칩(240)을 고정하는데 접착제(212)가 사용되었다.
(c) 와이어 연결 단계
본 단계는 리드프레임의 표면에 형성된 도금막과 탑재된 반도체 칩을 와이어로 연결하는 단계이다.
본 단계에서 사용되는 리드프레임의 표면은 도금막이 형성된 부분(즉, 도금막이 노출된 부분), 반도체 칩이 탑재된 부분(즉, 반도체 칩이 노출된 부분), 리드프레임 자체가 노출된 부분(도금막이 형성되지 않고, 반도체 칩이 탑재되지 않은 부분)으로 이루어질 수 있다. 이 중에서, 도금막이 형성된 부분(즉, 도금막이 노출된 부분)과 반도체 칩이 탑재된 부분(즉, 반도체 칩이 노출된 부분)을 와이어를 이용하여 전기적으로 연결한다.
한편, 리드프레임의 아랫면에는 보호 필름이 부착될 수 있다.
보호 필름은 이후 공정(단계(e))에서 밀봉시 리드프레임의 아랫면이 봉지재에 의해 오염되는 것을 방지할 수 있다. 여기서 사용되는 보호 필름은 리드프레임으로부터 분리 및 제거가 용이한 플라스틱 필름이라면 특별히 한정되지 않는다. 이후 공정에서 레이저 조사시, 방출되는 열에 의해 보호 필름의 물리적 특성이나 기계적 특성이 저하되지 않도록 높은 내열성을 가지는 고분자 필름인 것이 바람직하다. 이러한 내열성 고분자 필름은 200 내지 400℃의 유리전이온도를 가질 수 있다.
보호 필름으로는 폴리이미드(PI) 필름; 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스터 필름; 폴리에틸렌 필름; 폴리프로필렌 필름; 셀로판; 다이아세틸셀룰로스 필름; 트라이아세틸셀룰로스 필름; 아세틸셀룰로스부티레이트 필름; 폴리염화비닐 필름; 폴리염화비닐리덴 필름; 폴리비닐알코올 필름; 에틸렌-아세트산비닐 공중합체 필름; 폴리스타이렌 필름; 폴리카보네이트 필름; 폴리메틸펜텐 필름; 폴리설폰 필름; 폴리에터에터케톤 필름; 폴리에터설폰 필름; 폴리에터이미드 필름; 불소수지 필름; 폴리아마이드 필름; 아크릴수지 필름; 노보넨계 수지 필름; 사이클로올레핀 수지 필름 등을 사용할 수 있다.
보호 필름의 두께는 수십 ㎛일 수 있으며, 10 내지 40 ㎛인 것이 바람직하다. 상기 두께가 10 ㎛ 미만일 경우에는 보호 필름이 쉽게 분리되지 않으며, 봉지재가 필름 내로 스며들 수 있고, 40 ㎛를 초과할 경우에는 불필요하게 보호 필름이 많이 사용되며, 레이저 조사 시간이 오래 걸릴 수 있다.
보호 필름의 부착 방법은 당 업계에서 통상적으로 알려진 필름 부착 방법을 제한 없이 사용할 수 있다. 예를 들면, 접착제나 점착제 등을 이용하여 부착할 수 있다. 상기 점착제를 이용할 경우에는 리드프레임의 아랫면으로부터 보호 필름을 용이하게 분리하여 제거할 수 있다. 상기 접착제 및 점착제는 당 업계에서 통상적으로 알려진 것이라면 특별히 한정되지 않는다. 또는, 상기 보호 필름에 이미 접착층이나 점착층이 포함될 수 있으며, 이 경우에는 별도의 접착제나 점착제가 필요하지 않는다.
이러한 보호 필름은 이후 공정(단계(d))에서 레이저를 조사하기 전에 리드프레임에 부착되는 것이 바람직하다. 구체적으로, 보호 필름은 상기 도금막 형성 단계(a) 이전에, 상기 반도체 칩 탑재 단계(b) 이전에, 상기 와이어 연결 단계(c) 이전에, 상기 레이저 조사 단계(d) 이전에 리드프레임에 부착될 수 있다.
도 5의 S30은 전술한 바와 같이 반도체 칩 탑재 단계(b)의 일 예를 나타낼 뿐 아니라 와이어 연결 단계의 일 예를 나타낸다. 구체적으로, S30은 본 발명의 일 예에 따른 리드프레임(210)의 표면에서, 도금막(211)과 반도체 칩(240)을 와이어(250)로 전기적으로 연결하는 단계이다. S30에서는 리드프레임의 아랫면에 보호 필름(260)이 부착되어 있다.
이러한 S30의 리드프레임은 표면에 도금막;과 접착제에 의해 부착된 반도체 칩을 포함하는 리드프레임에 있어서, 상기 도금막과 반도체 칩은 와이어로 연결되고, 상기 리드프레임은 아랫면에 보호 필름이 부착된 구조이다. 이때, 리드프레임의 아랫면은 외부에 노출되지 않도록 전부 보호 필름이 부착되어야 한다.
(d) 레이저 조사 단계( 칩탑재부와 리드부의 분리 단계)
본 단계는 리드프레임에 레이저를 조사하여 반도체 칩이 탑재된 칩탑재부와 도금막이 형성된 리드부를 분리하는 단계이다.
구체적으로, 리드프레임의 위, 아래를 뒤집어 보호 필름이 부착된 면이 위를 향하도록 배치한 다음, 반도체 칩과 도금막 사이에 레이저를 조사하여 리드프레임을 반도체 칩이 탑재된 칩탑재부와 도금막이 형성된 리드부를 분리한다. 상기 리드부가 도금막이 형성된 부분에 비해 도금막이 형성되지 않은 부분(즉, 리드프레임의 표면에 반도체 칩이 탑재되지 않고 도금막이 형성되지 않은 부분)을 많이 포함할 경우에는 이들 사이에 레이저를 조사하여 도금막이 형성되지 않은 부분을 제거할 수 있다.
레이저는 당 업계에 통상적으로 알려진 방법을 사용하여 조사할 수 있다. 레이저 조사는 보호 필름이 부착된 면, 즉, 리드프레임의 아랫면으로부터 반도체 칩이 탑재된 표면 방향으로 이루어질 수 있다. 본 단계에서는 리드프레임의 위, 아래를 뒤집어 아랫면이 위를 향한 상태에서, 레이저를 위에서 아래로 조사한다. 이때, 레이저에 의해 와이어가 손상되지 않도록 주의해야 한다.
도 5의 S40은 본 발명의 일 예에 따른 레이저 조사 단계를 나타낸다. 구체적으로, S40은 리드프레임(210)을 뒤집어서 위, 아래가 바뀌도록 하여, 보호 필름(260)이 부착된 면을 위로 향하도록 배치한 다음, 반도체 칩(240)이 탑재된 부분과 도금막(211)이 형성된 부분 사이(L)에 레이저를 조사하여 리드프레임을 각각 칩탑재부(220)와 리드부(230)로 분리하는 단계이다. 상기 리드부(230)에서, 도금막이 형성된 부분과 도금막이 형성되지 않은 부분 사이(L)에도 레이저를 조사하여 도금막이 형성되지 않은 나머지 리드프레임(부호 없음)을 분리하였다.
레이저를 조사한 후에는 보호 필름이 부착된 면이 다시 아래를 향하도록 리드프레임을 뒤집어 다음 단계를 진행한다.
(e) 밀봉 단계
본 단계는 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부를 봉지재로 밀봉하는 단계이다. 여기서, 상기 단계(d)에서 레이저로 절단된 나머지 리드프레임도 일부 밀봉될 수 있다.
밀봉은 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부를 외부 환경으로부터 보호하고, 전기적 절연을 이루기 위해 수행된다. 밀봉 방법은 당 업계에서 통상적으로 알려진 봉지재를 사용하여 수행될 수 있으며, 예를 들면 에폭시 몰드 컴파운드(epoxy mold compound)를 포함하는 봉지재를 사용할 수 있다.
봉지재는 보호 필름이 부착된 칩탑재부 및 리드부의 아랫면을 제외한, 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부의 상부를 덮을 뿐만 아니라 칩탑재부와 리드부의 사이에도 들어가 그 틈을 메울 수 있다. 여기서, 봉지재가 칩탑재부와 리드부의 사이로 흘러 리드프레임의 아랫면, 즉 칩탑재부 및 리드부의 아랫면에도 봉지재가 묻을 수 있으나, 본 발명에서는 리드프레임의 아랫면에 보호 필름이 부착되어 있어 봉지재에 의한 오염을 방지할 수 있다.
도 5의 S50은 본 발명의 일 예에 따른 밀봉 단계를 나타낸다. 구체적으로, S50은 칩탑재부(220)와 리드부(230)를 포함하는 리드프레임(210)의 상부를 봉지재(270)로 밀봉하는 단계이다. 상기 봉지재는 칩탑재부(220)와 리드부(230) 사이, 리드부(230)와 나머지 리드프레임(부호 없음) 사이에 들어가 그 틈도 채운다.
이러한 S50의 리드프레임은 각각 분리된 칩탑재부와 리드부를 포함하는 리드프레임에 있어서, 상기 칩탑재부는 표면에 접착제에 의해 부착된 반도체 칩과, 아랫면에 부착된 보호 필름을 포함하고, 상기 리드부는 표면에 형성된 도금막과, 아랫면에 부착된 보호 필름을 포함하며, 상기 반도체 칩과 도금막은 와이어로 연결되고, 상기 칩탑재부 및 이에 부착된 보호 필름의 측면;과 상기 리드부 및 이에 부착된 보호 필름의 측면은 직선의 평면으로 형성된다. 이때, 칩탑재부 및 리드부의 아랫면은 외부에 노출되지 않도록 전부 보호 필름이 부착된 상태이다.
(f) 보호 필름 제거 단계
본 단계는 칩탑재부 및 리드부의 아랫면에 부착된 보호 필름을 제거하는 단계이다.
구체적으로, 상기 단계(e)의 봉지재를 충분히 경화시킨 다음, 칩탑재부 및 리드부의 아랫면에 부착된 보호 필름을 제거한다. 본 단계에서 보호 필름을 제거하면, 칩탑재부 및 리드부의 아랫면에 봉지재가 전혀 남아있지 않아 전기적 결함이 없는 반도체 패키지를 제조할 수 있다.
도 5의 S60은 본 발명의 일 예에 따른 보호 필름 제거 단계를 나타낸다. 구체적으로, S60은 봉지재(270)를 충분히 경화시키고, 칩탑재부(220), 리드부(230) 및 나머지 리드프레임(부호 없음)의 아랫면에 부착된 보호 필름(260)을 분리하여 제거하는 단계이다. 여기서 보호 필름을 제거하면, 칩탑재부(220)와 리드부(230), 리드부(230)와 나머지 리드프레임(부호 없음)의 아래 틈 사이로 보호 필름의 두께만큼 도출된 봉지재(P)가 노출된다.
(g) 가공 단계
본 단계는 칩탑재부 및 리드부의 아랫면에 노출된 봉지재를 제거하고, 리드부 및 봉지재의 측면을 절단하여 반도체 패키지를 분리하는 단계이다.
칩탑재부 및 리드부의 아랫면에는 상기 단계(f)에서 제거된 보호 필름의 두께만큼 도출된 봉지재가 노출된 상태이다. 이러한 봉지재는 당 업계에서 통상적으로 알려진 표면 가공 방법을 사용하여 제거할 수 있으며, 예를 들면, 그라인딩(grinding) 또는 폴리싱(polishing)을 이용할 수 있다. 이때, 칩탑재부 및 리드부의 아랫면이 연마되지 않도록 주의해야 한다.
리드부 및 봉지재의 측면은 불필요한 부분이 절단되어, 하나의 반도체 패키지로 분리(singulation)된다. 상기 단계(e)에서 밀봉시, 리드부뿐만 아니라 나머지 리드프레임이 포함되어 봉지재로 밀봉될 경우, 나머지 리드프레임 및 이의 상부에 밀봉된 봉지재를 제거해야 한다. 절단 방법은 당 업계에서 통상적으로 알려진 커팅 방법을 사용할 수 있으며, 예를 들면, 블레이드(blade) 또는 레이저(laser)를 사용할 수 있다. 이때, 봉지재 내 와이어가 노출되거나 절단되지 않도록 주의해야 한다.
도 5의 S70은 이러한 반도체 패키지의 가공 단계의 일 예를 나타낸다. 구체적으로, S70은 S60에서 칩탑재부(220) 및 리드부(230)의 아랫면 사이로 노출된 봉지재(P)를 제거하며, 노출된 나머지 리드프레임 및 봉지재의 측면을 절단하는 단계이다. 이로부터 최종 반도체 패키지(200)가 제조된다.
이와 같은 방법을 통해 제조된 QFN 반도체 패키지는 하프 에칭 대신 레이저를 사용하여 리드프레임을 가공함으로써 제조 비용을 줄일 수 있다.
또한, 리드프레임을 레이저로 가공하기 전에, 리드프레임의 아랫면에 보호 필름을 부착함으로써 봉지재에 의한 오염을 방지할 수 있고, 나아가 반도체 패키지의 불량 발생률을 감소시킬 수 있다.
비록 리드프레임을 가공하여 칩탑재부와 리드부를 분리한 후에도 이들의 아랫면에 보호 필름을 부착할 수 있으나, 이미 분리된 칩탑재부 및 리드부의 아랫면은 표면적이 작기 때문에 보호 필름을 부착하는 것이 쉽지 않으며, 보호 필름이 부착되더라도 리드프레임에 완전히 밀착되지 않기 때문에 보호 필름과 리드프레임의 접착 틈 사이로 봉지재가 흘러 들어가 전기적 결함을 발생시킬 수 있다.

Claims (20)

  1. 리드프레임의 표면에 도금하여 도금막을 형성하는 단계(a);
    상기 리드프레임의 표면에 반도체 칩을 탑재하는 단계(b);
    상기 단계(a)에서 형성된 도금막과 상기 단계(b)에서 탑재된 반도체 칩을 와이어로 연결하는 단계(c);
    상기 리드프레임에 레이저를 조사하여, 리드프레임을 반도체 칩이 탑재된 칩탑재부와 도금막이 형성된 리드부로 분리하는 단계(d); 및
    상기 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부를 봉지재로 밀봉하는 단계(e)
    를 포함하며,
    상기 단계(d)의 레이저 조사 이전에, 상기 리드프레임의 아랫면에 보호 필름을 부착하는 단계를 더 포함하는 QFN 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 보호 필름은,
    i) 도금막 형성 단계(a) 이전에,
    ii) 반도체 칩 탑재 단계(b) 이전에,
    iii) 와이어 연결 단계(c) 이전에, 또는
    iv) 레이저 조사 단계(d) 이전에
    리드프레임에 부착되는 것인 QFN 반도체 패키지의 제조방법.
  3. 제1항에 있어서,
    상기 단계(a)의 리드프레임은 가공되지 않은 리드프레임(raw lead frame)인 QFN 반도체 패키지의 제조방법.
  4. 제1항에 있어서,
    상기 단계(a)에서, 도금은 상기 리드프레임의 표면 일부 또는 전부에 대해 수행되는 것인 QFN 반도체 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 단계(a)에서, 도금막은 은(Ag), 금(Au) 및 니켈(Ni)로 이루어진 군에서 선택된 1종 이상의 금속으로 형성되는 것인 QFN 반도체 패키지의 제조방법.
  6. 제1항에 있어서,
    상기 단계(b)에서, 반도체 칩은 도금되거나, 또는 도금되지 않은 리드프레임의 표면에 탑재되는 것인 QFN 반도체 패키지의 제조방법.
  7. 제1항에 있어서,
    상기 단계(d)는 리드프레임의 아랫면에서 반도체 칩이 탑재된 방향으로 레이저를 조사함으로써 리드프레임을 반도체 칩이 탑재된 칩탑재부;와 상기 칩탑재부와 와이어로 연결된 도금막을 포함하는 리드부로 분리하는 단계인 QFN 반도체 패키지의 제조방법.
  8. 제1항에 있어서,
    상기 단계(e)는 보호 필름이 부착된 칩탑재부 및 리드부의 아랫면을 제외한, 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부의 상부;와 칩탑재부와 리드부의 사이 측면을 봉지재로 밀봉하는 단계인 QFN 반도체 패키지의 제조방법.
  9. 제1항에 있어서,
    상기 단계(e) 이후, 상기 칩탑재부 및 리드부의 아랫면에 부착된 보호 필름을 제거하는 단계(f)를 더 포함하는 QFN 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 단계(f)는 상기 단계(e)의 봉지재를 충분히 경화시킨 후 칩탑재부 및 리드부의 아랫면에 부착된 보호 필름을 분리하여 제거하는 단계인 QFN 반도체 패키지의 제조방법.
  11. 제9항에 있어서,
    상기 단계(f) 이후, 상기 칩탑재부 및 리드부의 아랫면에서 노출된 봉지재를 제거하고, 리드부 및 봉지재의 측면을 절단하여 반도체 패키지를 분리하는 단계(g)를 더 포함하는 QFN 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 단계(g)는 칩탑재부 및 리드부의 아랫면에 도출된 봉지재를 그라인딩 또는 폴리싱하여 제거하고, 리드부 및 봉지재의 측면을 블레이드 또는 레이저로 커팅하는 것인 QFN 반도체 패키지의 제조방법.
  13. 표면에 도금막;과 접착제에 의해 부착된 반도체 칩을 포함하는 리드프레임에 있어서,
    상기 도금막과 반도체 칩은 와이어로 연결되고,
    상기 리드프레임은 아랫면에 보호 필름이 부착된 것이고,
    상기 리드프레임은 가공되지 않은 리드프레임(raw lead frame)으로, 반도체 칩이 탑재된 칩탑재부와 도금막이 형성된 리드부로 분리되지 않은 것인 리드프레임.
  14. 삭제
  15. 제13항에 있어서,
    상기 리드프레임의 아랫면은 외부에 노출되지 않도록 전부 보호 필름이 부착된 것인 리드프레임.
  16. 각각 분리된 칩탑재부와 리드부를 포함하는 리드프레임에 있어서,
    상기 칩탑재부는 표면에 접착제에 의해 부착된 반도체 칩과 아랫면에 부착된 보호 필름을 포함하고,
    상기 리드부는 표면에 형성된 도금막과 아랫면에 부착된 보호 필름을 포함하며,
    상기 반도체 칩과 도금막은 와이어로 연결되고,
    상기 칩탑재부 및 이에 부착된 보호 필름의 측면;과 상기 리드부 및 이에 부착된 보호 필름의 측면은 직선의 평면으로 형성되는 것인 리드프레임.
  17. 제16항에 있어서,
    상기 칩탑재부 및 리드부의 아랫면은 외부에 노출되지 않도록 전부 보호 필름이 부착된 것인 리드프레임.
  18. 제16항에 있어서,
    상기 칩탑재부 및 리드부에 부착된 보호 필름들의 아랫면을 제외한, 반도체 칩, 칩탑재부, 와이어, 도금막 및 리드부의 상부;와 칩탑재부와 리드부의 사이 측면이 봉지재로 밀봉된 것인 리드프레임.
  19. 제16항에 있어서,
    상기 보호 필름은 반도체 패키지 제조시 리드프레임의 아랫면을 가공하기 전에 분리되어 제거되는 것인 리드프레임.
  20. 제13항 또는 제16항에 있어서,
    상기 리드프레임은 QFN 반도체 패키지를 제조하는데 사용되는 것인 리드프레임.
KR1020180014725A 2018-02-06 2018-02-06 Qfn 반도체 패키지의 제조방법 KR102102034B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180014725A KR102102034B1 (ko) 2018-02-06 2018-02-06 Qfn 반도체 패키지의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180014725A KR102102034B1 (ko) 2018-02-06 2018-02-06 Qfn 반도체 패키지의 제조방법

Publications (2)

Publication Number Publication Date
KR20190094983A KR20190094983A (ko) 2019-08-14
KR102102034B1 true KR102102034B1 (ko) 2020-04-22

Family

ID=67622170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180014725A KR102102034B1 (ko) 2018-02-06 2018-02-06 Qfn 반도체 패키지의 제조방법

Country Status (1)

Country Link
KR (1) KR102102034B1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124421A (ja) * 2001-10-15 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
KR101232353B1 (ko) * 2010-12-23 2013-02-08 하나 마이크론(주) 반도체 패키지 및 이를 제조하는 방법
KR20140124251A (ko) * 2013-04-16 2014-10-24 하나 마이크론(주) 멀티 로우 ｑｆｎ 반도체 패키지의 제조 방법
KR20150084283A (ko) * 2014-01-13 2015-07-22 하나 마이크론(주) Ｑｆｎ 반도체 패키지의 제조 방법
JP6414669B2 (ja) * 2014-07-22 2018-10-31 大口マテリアル株式会社 リードフレーム及びその製造方法

Also Published As

Publication number Publication date
KR20190094983A (ko) 2019-08-14

Similar Documents

Publication Publication Date Title
KR101587561B1 (ko) 리드프레임 어레이를 구비하는 집적회로 패키지 시스템
US20050167790A1 (en) Integrated circuit package with transparent encapsulant and method for making thereof
US7563652B2 (en) Method for encapsulating sensor chips
US8058098B2 (en) Method and apparatus for fabricating a plurality of semiconductor devices
US9177837B2 (en) Fabrication method of semiconductor package having electrical connecting structures
US20160379916A1 (en) Method for making semiconductor device with sidewall recess and related devices
JP5232394B2 (ja) 半導体装置の製造方法
US20090026593A1 (en) Thin semiconductor die packages and associated systems and methods
TW201626473A (zh) 具有改良接觸引腳之平坦無引腳封裝
KR101374145B1 (ko) 반도체 패키지 및 그 제조 방법
JP2008288400A (ja) 回路基板，樹脂封止型半導体装置，樹脂封止型半導体装置の製造方法，トレイおよび検査ソケット
US9018753B2 (en) Electronic modules
US7858446B2 (en) Sensor-type semiconductor package and fabrication method thereof
TW201803060A (zh) 具有改良接觸引線之扁平無引線封裝
US20120013006A1 (en) Chip scale package and fabrication method thereof
JP2003332542A (ja) 半導体装置およびその製造方法
US20110241187A1 (en) Lead frame with recessed die bond area
US11004776B2 (en) Semiconductor device with frame having arms and related methods
US20030193018A1 (en) Optical integrated circuit element package and method for making the same
JP2022001871A (ja) 光デバイス
US11348863B2 (en) Semiconductor package having a semiconductor die on a plated conductive layer
KR102102034B1 (ko) Qfn 반도체 패키지의 제조방법
JP2016162964A (ja) 半導体装置の製造方法および半導体装置
US8415206B2 (en) Integrated circuit packaging system with lead frame etching and method of manufacture thereof
KR101250529B1 (ko) Ｑｆｎ 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right