KR102085259B1 - 하이 애벌런치 강건성을 가진 트랜지스터 디바이스 - Google Patents

하이 애벌런치 강건성을 가진 트랜지스터 디바이스 Download PDF

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레네 멘테
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Abstract

트랜지스터 디바이스가 개시된다. 트랜지스터 디바이스는 드레인 노드, 소스 노드 및 게이트 노드, 각각 제 1 도핑 유형의 드리프트 영역 및 제 1 도핑 유형에 상보적인 제 2 도핑 유형의 보상 영역을 포함하는 복수의 드리프트 및 보상 셀, 및 각각의 드리프트 및 보상 셀의 드리프트 영역과 소스 노드 사이에 접속된 제어 구조체를 포함한다. 복수의 드리프트 및 보상 셀 각각의 드리프트 영역은 드레인 노드에 연결되고, 복수의 드리프트 및 보상 셀 각각의 보상 영역은 소스 노드에 연결된다. 드리프트 영역의 제 1 유형 도핑 농도(N1)는 제 1 도핑 레벨(L1)보다 높고, 보상 영역의 제 2 유형 도핑 농도(N2)는 제 2 도핑 레벨(L2)보다 높으며,
Figure 112019052398955-pat00011
이고,
Figure 112019052398955-pat00012
이며, εS는 드리프트 영역과 보상 영역의 반도체 재료의 유전율이고, EC는 반도체 재료의 애벌런치 항복에 대한 임계 전기장이며, q는 기본 전하이고, w1은 전류 흐름 방향에 수직인 방향의 드리프트 영역의 폭이며, w2는 전류 흐름 방향에 수직인 방향의 보상 영역의 폭이다.

Description

하이 애벌런치 강건성을 가진 트랜지스터 디바이스{TRANSISTOR DEVICE WITH HIGH AVALANCHE ROBUSTNESS}
본 개시는 일반적으로 트랜지스터 디바이스, 특히 슈퍼접합 트랜지스터 디바이스에 관한 것이다.
흔히 보상 트랜지스터 디바이스라고도 지칭되는 슈퍼접합 트랜지스터 디바이스는 제 1 도핑 유형(도전형)의 적어도 하나의 영역 및 제 1 도핑 유형에 상보적인 제 2 도핑 유형(도전형)의 적어도 하나의 영역을 갖는 디바이스 영역을 포함한다. 제 1 도핑 유형의 적어도 하나의 영역은 흔히 드리프트 영역으로 지칭되고, 제 2 도핑 유형의 적어도 하나의 영역은 흔히 보상 영역으로 지칭된다(그러나 제 1 도핑 유형의 적어도 하나의 영역 및 제 2 도핑 유형의 적어도 하나의 영역을 가진 전체 영역은 드리프트 영역으로 지칭되는 공개도 존재함). 드리프트 영역은 드레인 노드에 연결되고, 보상 영역은 트랜지스터 디바이스의 소스 노드에 연결된다.
또한, 슈퍼접합 트랜지스터 디바이스는 각각 소스 노드에 연결된 소스 영역 및 바디 영역과, 게이트 유전체에 의해 바디 영역으로부터 유전체로 절연된 게이트 전극을 갖는 제어 구조체를 포함한다. 이 제어 구조체는 트랜지스터 디바이스의 동작 상태를 정의한다. 온 상태에서, 소스 영역과 드리프트 영역 사이의 게이트 유전체를 따라 바디 영역에 도전 채널이 있다. 오프 상태에서, 도전 채널은 차단된다. 오프 상태에서, 바디 영역과 드리프트 영역 사이의 pn 접합부 및 보상 영역과 드리프트 영역 사이의 pn 접합부를 역 바이어스하는 외부 전압이 소스 노드와 드레인 노드 사이에 인가되면 드리프트 영역 및 보상 영역 각각에서 공간 전하 영역(공핍 영역)이 확장된다.
오프 상태에서, 트랜지스터 디바이스는, 소스 노드와 드레인 노드 사이의 전압이 일반적으로 항복 전압 레벨 또는 간결하게 항복 전압이라 지칭되는 전압 레벨에 도달하지 않는 한, 드레인 노드와 소스 노드 사이의 전류 흐름을 방지한다. 전압이 항복 전압에 도달하면, 애벌런치 전류가 흐르게 하는 애벌런치 항복이 발생한다. 애벌런치의 항복은 충격 이온화에 의해 전자-홀 쌍을 생성하도록 드리프트 영역 내의 전하 캐리어의 가속과 관련된다. 충격 이온화에 의해 생성된 전하 캐리어는 새로운 전하 캐리어를 생성하므로 증가 효과가 있다.
슈퍼접합 디바이스는 특정 시간 동안 애벌런치 전류를 견디도록 설계될 수 있다. 애벌런치 상태에서 트랜지스터 디바이스에서 다량의 전력이 소실될 수 있는데, 이는 애벌런치 전류가 열 제한에 도달하는 데 걸리는 시간보다 더 오랫동안 우세한 경우, 즉 트랜지스터 디바이스를 과열시키는 경우에 과열로 인해 결국 파괴를 초래할 수 있다.
주어진 전압 차단 능력에서 로우 온 저항 및 하이 애벌런치 강건성을 가진 슈퍼접합 트랜지스터 디바이스를 제공할 필요가 있다.
일례는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는 드레인 노드, 소스 노드 및 게이트 노드, 각각 제 1 도핑 유형의 드리프트 영역 및 제 1 도핑 유형에 상보적인 제 2 도핑 유형의 보상 영역을 포함하는 복수의 드리프트 및 보상 셀, 및 각각의 드리프트 및 보상 셀의 드리프트 영역과 소스 노드 사이에 접속된 제어 구조체를 포함한다. 복수의 드리프트 및 보상 셀 각각의 드리프트 영역은 드레인 노드에 연결되고, 복수의 드리프트 및 보상 셀 각각의 보상 영역은 소스 노드에 연결된다. 드리프트 영역의 제 1 유형 도핑 농도(N1)는 제 1 도핑 레벨(L1)보다 높고, 보상 영역의 제 2 유형 도핑 농도(N2)는 제 2 도핑 레벨(L2)보다 높으며,
Figure 112019052398955-pat00001
이고,
Figure 112019052398955-pat00002
이며, εS는 드리프트 영역과 보상 영역의 반도체 재료의 유전율이고, EC는 반도체 재료의 애벌런치 항복에 대한 임계 전기장이며, q는 기본 전하이고, w1은 전류 흐름 방향에 수직인 방향의 드리프트 영역의 폭이며, w2는 전류 흐름 방향에 수직인 방향의 보상 영역의 폭이다.
다른 예는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는 드레인 노드, 소스 노드 및 게이트 노드와, 각각 제 1 도핑 유형의 드리프트 영역 및 제 1 도핑 유형에 상보적인 제 2 도핑 유형의 보상 영역을 포함하는 복수의 드리프트 및 보상 셀과, 각각의 드리프트 및 보상 셀의 드리프트 영역과 소스 노드 사이에 접속된 제어 구조체를 포함한다. 복수의 드리프트 및 보상 셀 각각의 드리프트 영역은 드레인 노드에 연결되고, 복수의 드리프트 및 보상 셀 각각의 보상 영역은 소스 노드에 연결된다. 트랜지스터 디바이스의 전류 흐름 방향으로, 복수의 드리프트 및 보상 셀의 각각은 제 1 단부, 제 1 단부에 대향하는 제 2 단부, 제 1 단부 및 제 2 단부로부터 이격된 제 1 중간 위치, 및 제 1 단부 및 제 2 단부로부터 이격된 제 2 중간 위치를 갖는다. 전류 흐름 방향으로 드리프트 영역의 도핑 농도를 나타내는 제 1 도핑 프로파일의 제 1 도핑 파라미터는 제 2 중간 위치에서부터 제 2 단부까지 단조 증가하고, 전류 흐름 방향으로 보상 영역의 도핑 농도를 나타내는 제 2 도핑 프로파일의 제 2 도핑 파라미터는 제 1 중간 위치에서부터 제 1 단부까지 단조 증가한다.
이하 도면을 참조하여 예가 설명된다. 도면은 특정 원리를 예시하는 역할을 하므로 이러한 원리를 이해하는 데 필요한 측면만 설명된다. 도면은 축척대로 도시되지 않는다. 도면에서 동일한 참조 문자는 동일한 특징을 나타낸다.
도 1은 제어 구조체 및 복수의 드리프트 및 보상 셀을 포함하는 수퍼접합 트랜지스터 디바이스의 수직 단면도를 개략적으로 도시한다.
도 2는 복수의 제어 셀을 포함하는 제어 구조체의 일례를 도시한다.
도 3은 복수의 제어 셀을 포함하는 제어 구조의 다른 예를 도시한다.
도 4는 일례에 따른 슈퍼접합 트랜지스터 디바이스의 일 단면의 투시 단면도를 도시한다.
도 5 내지 도 8은 상이한 예에 따른 드리프트 및 보상 셀을 도시한다.
도 9는 하나의 드리프트 및 보상 셀의 확대도를 도시한다.
도 10은 도 9에 도시된 보상 영역(22)의 도핑 프로파일의 일례를 도시한다.
도 11은 도 9에 도시된 드리프트 영역의 도핑 프로파일의 예를 도시한다.
도 12는 도 9에 도시된 보상 영역(22)의 도핑 프로파일의 일례를 도시한다.
도 13은 도 9에 도시된 드리프트 영역의 도핑 프로파일의 예를 도시한다.
도 14는 도 9에 도시된 보상 영역(22)의 도핑 프로파일의 일례를 도시한다.
도 15는 도 9에 도시된 드리프트 영역의 도핑 프로파일의 예를 도시한다.
도 16은 복수의 에피택셜 층에 기초하여 형성되는 드리프트 및 보상 셀의 수직 단면도를 도시한다.
도 17은 도 16에 도시된 유형의 드리프트 및 보상 셀의 드리프트 영역 및 보상 영역의 도핑 프로파일의 예를 도시한다.
도 18은 전력 변환기 회로의 블록도를 도시한다.
도 19는 플라이백 변환기 토폴로지를 가진 전력 변환기 회로를 도시한다.
도 20a 내지 도 20c는 전력 변환기 회로 내의 전자 스위치가 구동 신호를 수신할 수 있는 방법의 예를 도시한다.
이하의 상세한 설명에서, 첨부 도면을 참조한다. 도면은 설명의 일부를 형성하고 예시에 의해 본 발명이 실시될 수 있는 특정 실시예를 도시한다. 이와 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 다양한 실시예의 특징이 서로 조합될 수 있음을 이해해야 한다.
도 1은 트랜지스터 디바이스, 특히 슈퍼접합 트랜지스터 디바이스의 한 단면의 단면도를 개략적으로 도시한다. 도 1을 참조하면, 트랜지스터 디바이스는 반도체 바디(100) 및 반도체 바디(100) 내의 복수의 드리프트 및 보상 셀(20)을 포함한다. 복수의 드리프트 및 보상 셀(20)의 각각은 제 1 도핑 유형(도전형)의 적어도 하나의 드리프트 영역(21) 및 제 1 도핑 유형과 상보적인 제 2 도핑 유형의 적어도 하나의 보상 영역(22)을 포함한다. 제 1 도핑 유형은 n형과 p형 중 하나이며, 제 2 도핑 유형은 n형과 p형 중 다른 하나이다. 각각의 드리프트 및 보상 셀의 적어도 하나의 드리프트 영역(21) 및 적어도 하나의 보상 영역(22)은 서로 인접하여, 복수의 드리프트 및 보상 셀(20)의 각각은 적어도 하나의 드리프트 영역(21)과 적어도 하나의 보상 영역 사이에 적어도 하나의 pn 접합부를 포함한다. 단지 예시를 위해, 도 1에 도시된 드리프트 및 보상 셀(20)의 각각 및 아래에 설명된 다른 예는 하나의 드리프트 영역(21), 하나의 보상 영역(22) 및 하나의 pn 접합부를 포함한다. 그러나 이것은 단지 예일 뿐이다. 하나의 드리프트 및 보상 셀은 하나보다 많은 드리프트 영역 및 하나보다 많은 보상 영역도 포함할 수 있다. 또한, 도 1에 도시된 예에서, 인접한 드리프트 및 보상 셀(20)의 드리프트 영역(21)은 제 1 도핑 유형의 하나의 반도체 영역(23)에 의해 형성되고, 인접한 드리프트 및 보상 셀(20)의 보상 영역(22)은 제 2 도핑 유형의 하나의 반도체 영역(24)에 의해 형성된다. 제 1 및 제 2 도핑 유형의 반도체 영역(23, 24)을 갖는 반도체 구조체의 피치(p)는 각각 제 1 도핑 유형의 2개의 인접한 반도체 영역(23) 사이의 중심 거리 또는 제 2 도핑 유형의 2개의 인접한 반도체 영역(24) 사이의 중심 거리에 의해 주어진다. 도 1에 도시된 예에서, 반도체 바디(100)의 제 1 횡방향(x)에서 각각의 드리프트 영역(21)의 폭은 제 1 도핑 유형의 하나의 반도체 영역(23)의 폭의 대략 50%이고, 반도체 바디(100)의 제 1 횡방향(x)에서 각각의 보상 영역(22)의 폭은 제 2 도핑 유형의 하나의 반도체 영역(24)의 폭의 대략 50%이며, 제 1 횡방향에서 각각의 드리프트 및 보상 셀(20)의 폭은 피치(p)의 대략 50%이다.
도 1을 참조하면, 각각의 드리프트 및 보상 셀(20)의 적어도 하나의 드리프트 영역(21)은 트랜지스터 디바이스의 드레인 노드(D)에 접속되고, 각각의 드리프트 및 보상 셀(20)의 적어도 하나의 보상 영역(22)은 트랜지스터 디바이스의 소스 노드(S)에 접속된다. 보상 셀(22)과 소스 노드(S) 사이의 전기적 접속은 도 1에 개략적으로만 도시된다. 이러한 전기적 접속이 어떻게 구현될 수 있는지에 대한 예는 이하의 예를 참조하여 설명된다. 개별 드리프트 및 보상 셀(20)의 드리프트 영역(21)은 제 1 도핑 유형의 드레인 영역(11)을 통해 드레인 노드(D)에 접속된다. 드레인 영역(11)은 드리프트 영역(21)에 인접할 수 있다. 그러나, 이는 도 1에 도시되어 있지 않다. 선택적으로, 도 1에 도시된 바와 같이, 제 1 도핑 유형의 버퍼 영역(12)은 개별 드리프트 및 보상 셀(20)의 드레인 영역(11)과 드리프트 영역(12) 사이에 배치된다. 버퍼 영역(12)은 드리프트 영역(21)과 드레인 영역(11)의 도핑 유형인 제 1 도핑 유형을 갖는다. 일례에 따르면, 버퍼 영역(12)의 도핑 농도는 드레인 영역(11)의 도핑 농도보다 낮다. 드레인 영역(11)의 도핑 농도는 예를 들어 1E17cm-3 내지 1E20cm-3의 범위에서 선택되고, 버퍼 영역(12)의 도핑 농도는 예를 들어 1E14cm-3 내지 1E176cm-3의 범위에서 선택된다. 일례에 따르면, 버퍼 영역(12)은 2개 이상의 상이하게 도핑된 서브영역(도시 생략)을 포함한다. 이들 서브영역 중 하나는 1E14cm-3 내지 1E15cm-3의 도핑 농도를 가질 수 있고, 이들 서브영역 중 다른 하나는 1E15cm-3 내지 1E16cm-3의 도핑 농도를 가질 수 있다.
도 1을 참조하면, 트랜지스터 디바이스는 복수의 드리프트 및 보상 셀(20) 각각의 적어도 하나의 드리프트 영역(21)과 소스 노드(S) 사이에 접속된 제어 구조체(1)를 더 포함한다. 제어 구조체(1)는 반도체 바디(100)에 적어도 부분적으로 집적된다. 제어 구조체(1)가 구현될 수 있는 방법의 예는 본 명세서에서 이하의 예를 참조하여 설명된다. 제어 구조체는 또한 게이트 노드(G)를 포함하고, 게이트 노드(G)와 소스 노드(S) 사이의 전압(VGS)에 따라 개별 드리프트 및 보상 셀(20)의 드리프트 영역(21)과 소스 노드(S) 사이의 도전 채널을 제어하도록 구성된다. 제어 구조체(1)의 기능은 도 1에 도시된 예에서 소스 노드(S)와 드리프트 영역(21) 사이에 접속된 스위치에 의해 표현된다. 또한, 제어 구조체(1)는 드리프트 영역(21)과 소스 노드(S) 사이의 pn 접합부를 포함한다. 이 pn 접합부는 도 1에 도시된 예에서 바이폴라 다이오드에 의해 표현된다.
반도체 바디(100)는 예를 들어 실리콘(Si) 또는 탄화 실리콘(SiC)과 같은 종래의 반도체 재료를 포함할 수 있다.
트랜지스터 디바이스는 전류가 반도체 바디 내부의 소스 노드(S)와 드레인 노드(D) 사이에서 흐를 수 있는 방향인 전류 흐름 방향을 갖는다. 도 1에 도시된 예에서, 전류 흐름 방향은 반도체 바디(100)의 수직 방향(z)이다. 수직 방향(z)은 제 1 표면(도 1에 도시되지 않음) 및 드레인 영역(11)에 의해 형성되는 제 2 표면(102)에 수직인 방향이다. 도 1은 드리프트 및 보상 셀(20), 드레인 영역(11) 및 선택적인 버퍼 영역(12)의 수직 단면도를 도시하는데, 이는 제 1 및 제 2 표면에 수직이고 수직 방향(z)에 평행하는 단면 평면의 단면도이다. 도 1에 도시된 수직 단면 평면에 수직인 단면 평면은 이하에 수평 단면 평면으로 지칭된다.
도 2는 제어 구조체(1)의 일례를 보다 상세하게 도시한다. 제어 구조체(1) 외에, 제어 구조체(1)에 인접한 드리프트 및 보상 셀(20)의 부분이 도 2에 도시된다. 도 2에 도시된 예에서, 제어 구조체(1)는 트랜지스터 셀로도 지칭될 수 있는 복수의 제어 셀(10)을 포함한다. 이들 제어 셀(10) 각각은 제 2 도핑 유형의 바디 영역(13), 제 1 도핑 유형의 소스 영역(14), 게이트 전극(15) 및 게이트 유전체(16)를 포함한다. 게이트 유전체(16)는 바디 영역(13)으로부터 게이트 전극(15)을 유전체로 절연한다. 각각의 제어 셀(10)의 바디 영역(13)은 제어 셀의 각각의 소스 영역(14)을 복수의 드리프트 및 보상 셀 중 적어도 하나의 드리프트 영역(21)으로부터 분리시킨다. 복수의 제어 셀(10) 각각의 소스 영역(14)과 바디 영역(13)은 소스 노드(S)에 전기적으로 접속된다. 이 문맥에서 "전기적으로 접속된"은 저항 접속됨을 의미하는데, 즉, 소스 노드(S)와 소스 영역(14) 및 바디 영역(13) 사이에 각각 정류 접합부가 없음을 의미한다. 개별 제어 셀(10)의 소스 영역(14) 및 바디 영역(13)과 소스 노드(S) 사이의 전기 접속은 도 2에 개략적으로만 도시된다. 각각의 제어 셀(10)의 게이트 전극(15)은 게이트 노드(G)에 전기적으로 접속된다.
위 내용을 참조하면, 각각의 제어 셀의 바디 영역(13)은 적어도 하나의 드리프트 및 보상 셀(20)의 드리프트 영역(21)에 인접하여 pn 접합부가 바디 영역(13)과 적어도 하나의 드리프트 영역(21) 사이에 형성된다. 이들 pn 접합부는 도 1에 도시된 제어 구조체(1)의 등가 회로도에서 바이폴라 다이오드에 의해 표현되는 제어 구조체(1)의 pn 접합부를 형성한다.
도 2에 도시된 예에서, 각각의 제어 구조체(10)의 게이트 전극(15)은 반도체 바디(100)의 제 1 표면(101)의 상부에 배치되고 게이트 유전체(16)에 의해 반도체 바디(100)로부터 유전체로 절연되는 평면 전극이다. 이 예에서, 드리프트 및 보상 셀(20)의 드리프트 영역(21)의 단면은 개별 바디 영역(13)에 인접한 제 1 표면(101)까지 연장된다.
도 3은 다른 예에 따른 제어 구조체(1)를 도시한다. 도 3에 도시된 제어 구조체(1)는 도 3에 도시된 제어 구조체(1)의 각각의 제어 셀(10)의 게이트 전극(15)이 트렌치 전극이라는 점에서 도 2에 도시된 제어 구조체(1)와 다르다. 이 게이트 전극(15)은 제 1 표면(101)으로부터 반도체 바디(100)로 연장되는 트렌치 내에 배치되는 반면, 도 2에 도시된 예에서와 같이, 게이트 유전체(16)는 각각의 바디 영역(13)으로부터 게이트 전극(15)을 유전체로 절연한다. 각각의 제어 셀(10)의 바디 영역(13)과 소스 영역(14)은 소스 노드(S)에 전기적으로 접속되고, 바디 영역(13)은 적어도 하나의 드리프트 및 보상 셀의 드리프트 영역(21)에서 인접하며 각각의 드리프트 영역(21)을 가진 pn 접합부를 형성한다.
도 2 및 도 3에 도시된 각각의 예에서, 하나의 바디 영역(13)은 하나의 보상 영역(22)에 인접하여, 개별적인 드리프트 및 보상 셀(20)의 보상 영역(22)이 제어 구조체(1)의 제어 셀(10)의 바디 영역(13)을 통해 소스 노드(S)에 전기적으로 접속된다.
도 2 및 도 3에 도시된 예에서, 제어 구조체(10)는 각각 하나의 게이트 전극(15)을 포함하며, 각각의 제어 셀(10)의 게이트 전극(15)은 각각의 제어 셀(10)의 소스 영역(14)과 하나의 드리프트 및 보상 셀(20)의 드리프트 영역(21) 사이의 도전 채널을 제어하도록 구성되어 각각의 제어 셀(10)은 하나의 드리프트 및 보상 셀(20)과 관련된다. 또한, 도 1 및 도 2에 도시된 예에서, 제 1 도핑 유형의 하나의 도핑된 영역은 2개 (또는 그 이상)의 인접한 제어 셀(10)의 소스 영역(14)을 형성하고, 제 2 도핑 유형의 하나의 도핑된 영역은 2개 (또는 그 이상)의 이웃하는 제어 셀의 바디 영역(13)을 형성하며, 하나의 전극은 2개 이상의 제어 셀의 게이트 전극(15)을 형성한다. 게이트 전극(15)은 도핑된 폴리실리콘, 금속 등을 포함할 수 있다. 일례에 따르면, 소스 영역(14)의 도핑 농도는 1E18cm-3 내지 1E21cm-3의 범위에서 선택되고, 바디 영역(13)의 도핑 농도는 1E15cm-3 내지 1E19cm-3의 범위에서 선택된다.
도 2 및 도 3에 도시된 바와 같이 복수의 제어 셀 중 하나의 제어 셀(10)을 복수의 드리프트 및 보상 셀 중 하나의 드리프트 및 보상 셀(20)과 연관시키는 것은 예일 뿐이다. 제어 구조체(1)의 제어 셀(10)의 구현 및 배치는 드리프트 및 보상 셀(20)의 특정 구현 및 배치와는 광범위하게 독립적이다.
제어 구조체(1)의 구현 및 배치가 드리프트 및 보상 셀(20)의 구현 및 배치와는 광범위하게 독립적임을 도시하는 일례가 도 4에 도시된다. 이 예에서, 드리프트 영역(21) 및 보상 영역(22)은 반도체 바디(100)의 제 1 횡방향(x)으로 연장되고, 제어 구조체(1)의 개별 제어 셀(10)의 소스 영역(14), 바디 영역 (13) 및 게이트 전극(15)은 제 1 횡방향(x)에 수직인 제 2 횡방향(y)으로 연장된다. 이 예에서, 하나의 제어 셀(10)의 바디 영역(13)은 복수의 드리프트 및 보상 셀(20)의 드리프트 영역(21)에 인접한다.
드리프트 및 보상 셀은 여러 상이한 방식으로 구현될 수 있다. 드리프트 및 보상 셀(20)이 어떻게 구현될 수 있는지에 대한 몇몇 예가 도 5, 도 6 및 도 7을 참조하여 후술된다. 이들 도면 각각은 드리프트 및 보상 셀(20)이 구현되는 반도체 바디(100)의 영역의 도 1에 도시된 단면 평면(A-A)에서의 단면도를 도시한다.
도 5에 도시된 예에서, 개별 드리프트 및 보상 셀(20)의 드리프트 영역(21) 및 보상 영역(22)은 반도체 바디(100)의 하나의 횡방향으로 연장된다. 단지 예시를 위해, 이러한 횡방향은 이 예에서는 제 2 횡방향(y)이다. 제 1 횡방향(x)에서, 제 1 도핑 유형의 반도체 영역과 제 2 도핑 유형의 반도체 영역은 교대로 배열되는 반면, 제 1 도핑 유형의 반도체 영역 각각은 2개의 인접하는 드리프트 및 보상 셀의 드리프트 영역(21)을 형성하고 제 2 도핑 유형의 반도체 영역 각각은 2개의 인접하는 드리프트 및 보상 셀(20)의 보상 영역(22)을 형성한다.
도 6에 도시된 예에서, 트랜지스터 디바이스는 제 2 도핑 유형의 복수의 반도체 영역을 포함하고, 이들 반도체 영역 각각은 직사각형, 특히 정사각형 형상을 갖는다. 제 2 도핑 유형의 이들 직사각형 영역은 그리드의 형상을 가진 인접한 제 1 유형 반도체 영역에 의해 둘러싸여 있다. 이 토폴로지에서, 제 2 유형 반도체 영역 각각은 4개의 인접한 드리프트 및 보상 셀(20)의 보상 영역(22)을 형성한다. 개별 드리프트 및 보상 셀(20)의 드리프트 영역(21)은 그리드형의 제 1 유형 반도체 영역에 의해 형성된다. 개별 드리프트 및 보상 셀은 이 실시예에서 직사각형, 특히 정사각형을 갖는다.
직사각형 형태의 드리프트 및 보상 셀(20)을 구현하는 것은 예일 뿐이다. 도 7은 도 6에 도시된 드리프트 및 보상 셀(20)의 변경을 도시한다. 도 7에 도시된 예에서, 몇몇 드리프트 및 보상 셀(20)의 보상 영역(22)을 형성하는 제 2 유형 반도체 영역은 육각형 형상을 가지므로, 도 6에 개별 드리프트 및 보상 셀(20)은 삼각형 형상을 갖는다. 그러나 이것은 단지 다른 예이다. 몇몇 드리프트 및 보상 셀의 보상 영역(22)을 형성하는 제 2 유형 반도체 영역은 다각형, 타원형 또는 원형 중 임의의 유형으로 구현될 수 있다. 또한, 드리프트 영역(21)과 보상 영역(22)의 형상 및 위치는 서로 상호 교환될 수 있다.
전술한 예에서, 개별 드리프트 및 보상 셀(20)은 실질적으로 동일한 크기를 갖는다. 하나의 드리프트 및 보상 셀(20)의 크기는 전술한 수평 단면 평면(A-A)의 크기이다. 그러나, 동일한 크기로 드리프트 및 보상 셀(20)을 구현하는 것은 일례일 뿐이다. 도 8에 도시된 다른 예에 따르면, 상이한 크기를 갖는 드리프트 및 보상 셀(20)은 하나의 트랜지스터 디바이스에서 구현될 수 있다. 도 8에 도시된 예에서, 드리프트 및 보상 셀은 도 5를 참조하여 설명된 유형의 연장된 셀이다. 그러나, 연장된 드리프트 및 보상 셀(20)에 따라 도 8에 도시된 것은 임의의 다른 유형의 드리프트 및 보상 셀에도 적용될 수 있다.
본 명세서에서 설명된 트랜지스터 디바이스의 기능은 이하에 설명된다. 트랜지스터 디바이스는 순방향 바이어스 상태 및 역방향 바이어스 상태에서 동작될 수 있다. 디바이스가 순방향 바이어스 상태인지 역 바이어스 상태인지는 드레인 노드(D)와 소스 노드(S) 사이의 드레인-소스 전압(VDS)의 극성에 의존한다. 역방향 바이어스 상태에서 드레인-소스 전압(VDS)의 극성은 바디 영역(13)과 드리프트 영역(21) 사이의 pn 접합이 순방향 바이어스되게 하여, 이 동작 상태에서 트랜지스터 디바이스는 제어 구조체(1)의 동작 상태와 독립적인 전류를 전도한다. 순방향 바이어스 상태에서 드레인-소스(VDS)의 극성은 바디 영역(13)과 드리프트 영역(21) 사이의 pn 접합이 역 바이어스되게 한다. 이러한 순방향 바이스 상태에서, 트랜지스터 디바이스는 제어 구조체(1)에 의해 온 상태 또는 오프 상태에서 동작될 수 있다. 온 상태에서, 제어 구조체(1)는 소스 노드(S)와 드리프트 영역(21) 사이에 도전 채널을 생성하고, 오프 상태에서, 이 도전 채널은 차단된다. 보다 구체적으로,도 2 및 도 3을 참조하면, 온 상태에서 게이트 전극(15)에 의해 제어되는 드리프트 영역(21)과 소스 영역(14) 사이의 바디 영역(13)에 도전 채널이 있다. 오프 상태에서, 이들 도전 채널은 차단된다. 게이트 전극(15)은 게이트 노드(G)와 소스 노드(S) 사이의 게이트-소스 전압(VGS)에 의해 제어된다.
트랜지스터 디바이스는 n형 트랜지스터 디바이스 또는 p형 트랜지스터 디바이스로서 구현될 수 있다. n형 트랜지스터 디바이스에서, 드리프트 영역(21), 소스 영역(14), 드레인 영역(11) 및 선택적인 버퍼 영역(12)의 도핑 유형인 제 1 도핑 유형은 n형이고, 보상 영역(22) 및 바디 영역(13)의 도핑 유형인 제 2 도핑 유형은 p형이다. p형 트랜지스터 디바이스에서, 앞서 언급한 디바이스 영역의 도핑 유형은 n형 트랜지스터 디바이스 내의 각각의 디바이스 영역의 도핑 유형에 상보적이다. 예를 들어, n형 트랜지스터 디바이스는 드레인-소스 전압(VDS)이 포지티브 전압이면 순방향 바이어스 상태에 있다. 또한, n형 트랜지스터 디바이스는 게이트-소스 전압(VGS)이 포지티브이고 트랜지스터 디바이스의 임계 전압보다 높으면 온 상태에 있다. 이하, 드레인-소스 전압은 트랜지스터 디바이스를 순방향 바이어스하는 드레인-소스 전압을 의미하고, 온 상태 및 오프 상태는 순방향 바이어스 상태의 동작 상태를 의미한다.
주어진 전압 차단 능력 및 하이 애벌런치 강건성으로 로우 특정 온 저항(RON·A)을 갖는 트랜지스터 디바이스를 구비하는 것이 바람직하다. 특정 온 저항(RON·A)은 온 상태에서 드레인 노드(D)와 소스 노드(S) 사이의 전기 저항에 트랜지스터 디바이스가 집적된 반도체 바디(100)의 크기를 곱한 값이다. 전술한 예에서, 반도체 바디의 "크기"는 예를 들어 제 1 표면(101)의 면적이다. 트랜지스터 디바이스의 특정 온 저항 및 애벌런치 강건성은 주로 드리프트 및 보상 셀(20)의 설계에 의해 정의된다. 로우 특정 온 저항 및 하이 애벌런치 강건성을 초래하는 드리프트 및 보상 셀 설계의 예가 이하에 설명된다.
도 9는 하나의 드리프트 및 보상 셀(20)의 수직 단면도와, 드리프트 및 보상 셀(20)의 드리프트 영역(21) 및 보상 영역(22)에 인접하는 바디 영역(13)의 단면을 개략적으로 도시한다. 바디 영역(13) 외에 제어 구조체(1)의 드레인 영역 및 다른 부분은 도 9에 도시되지 않는다. 오프 상태에서, 드레인 노드와 소스 노드(S) 사이의 드레인-소스 전압(VDS)(도 1 참조)은 바디 영역(13)과 드리프트 영역(21) 사이의 pn 접합 및 드리프트 영역(21)과 보상 영역(22) 사이의 pn 접합을 역방향 바이어스한다. 이들 pn 접합을 역방향 바이어스하는 것은 이들 디바이스 영역 내의 공핍 영역(공간 전하 영역)의 확장과 연관된다. 공핍 영역의 확장은 각각의 디바이스 영역에서 도펀트 원자의 이온화와 관련된다. 단지 설명을 위해 드리프트 영역(21)이 n형 도펀트를 포함하고, 바디 영역(13) 및 보상 영역(22)이 각각 p형 도펀트를 포함하도록 트랜지스터 디바이스가 n형 트랜지스터 디바이스인 것으로 가정한다. 따라서, 드리프트 영역(21)에서 n형 도펀트의 이온화는 드리프트 영역(21)에서 양 전하를 초래하고, 바디 영역(13)과 보상 영역(21)에서 p형 도펀트의 이온화는 각각 보상 영역(21)과 바디 영역에서 음 전하를 초래한다. 이들 디바이스 영역 중 하나에서 각각의 양 전하 또는 음 전하는 다른 디바이스 영역에서 대응하는 카운터 전하를 갖는다. 즉, 드리프트 영역(21)의 양 전하는 바디 영역(13) 또는 보상 영역(22)에서 대응하는 카운터 전하를 갖는다. 드리프트 영역(21), 보상 영역(22) 및 바디 영역(13)에서 확장하는 공핍 영역은 전기장과 연관된다.
트랜지스터 디바이스가 오프 상태에 있을 때, 전기장의 최대값이 임계값에 도달하면 애벌런치 브레이크스루(avalanche breakthrough)가 발생하며, 이 전기장은 보통 임계 전기장(EC)으로 지칭된다. 애벌런치 항복이 발생하는, 즉, 전기장의 크기가 임계 레벨(ECRIT)에 도달하는 드레인-소스 전압은 트랜지스터 디바이스의 항복 전압 또는 전압 차단 능력이다. 임계 전기장의 레벨(ECRIT)은 반도체 바디(100)의 반도체 재료의 재료 상수이다. 애벌런치 항복은 드리프트 영역(21) 내의 이온화된 도펀트 원자 및 바디 영역(13) 내의 대응하는 카운터 전하에 의해 생성된 전기장이 임계 전기장에 도달할 때 발생한다. 보상 영역(22)이 없는 경우, 임계 전기장에 도달하는 드레인-소스 전압(VDS)의 레벨은 드리프트 영역(21)의 도핑 농도에 의존하며, 따라서 바디 영역(13)과 드리프트 영역(21) 사이의 pn 접합부가 역 바이어스될 때 이온화될 수 있는 도펀트 원자의 수에 의존한다. 그러나, 전술한 트랜지스터 디바이스에서와 같이, 드리프트 영역(21)에 인접한 보상 영역(22)이 있는 경우, 드리프트 영역(21) 내의 이온화된 도펀트 원자는 바디 영역(13)에서뿐만 아니라 보상 영역(22)에서도 대응하는 카운터 전하를 발견한다. 이로써, 트랜지스터 디바이스의 전압 차단 능력을 감소시키지 않으면서 드리프트 영역(21)의 도핑 농도가 증가할 수 있다. 그러나, 드리프트 영역(21)의 도핑 농도를 증가시키는 것은 온 저항, 보다 구체적으로는 트랜지스터 디바이스의 특정 온 저항의 관점에서 유리하다.
트랜지스터 디바이스가 오프 상태이고 드레인-소스 전압(VDS)이 항복 전압 레벨에 도달하면, 애벌런치 항복이 발생한다. 예를 들어, 트랜지스터 디바이스와 직렬로 접속된 부하가 오프 상태의 트랜지스터 디바이스를 통해 전류를 흐르게 하는 경우, 애벌런치 항복이 발생할 수 있다. 오프 상태의 트랜지스터 디바이스를 통해 전류를 구동할 수 있는 부하는 예를 들어 유도성 부하이다. 애벌런치 항복이 발생한 후에, 드레인-소스 전류는 드레인-소스 전압(VDS)이 항복 전압 레벨 아래로 떨어질 때까지 드레인 노드와 소스 사이의 트랜지스터 디바이스를 통해 흐를 수 있다. 애벌런치 항복이 발생한 후의 트랜지스터 디바이스의 동작 상태는 이하에서는 애벌런치 상태로 지칭된다. 애벌런치 상태의 트랜지스터 디바이스를 통해 흐르는 전류는 이하에서는 애벌런치 전류로 지칭된다.
트랜지스터 디바이스의 애벌런치 상태에서, 드리프트 영역(21) 및 보상 영역(22)에는 p형 전하 캐리어(홀) 및 n형 전하 캐리어(전자)를 가진 전하 캐리어 플라즈마가 있다. 애벌런치 항복의 시작시에, 전기장이 최대(피크)를 갖는 위치에서 전하 캐리어가 생성된다. 이들 전하 캐리어는 전기장에 의해 가속화되고, 충격 이온화에 의해, 새로운 전하 캐리어를 생성한다. "충격 이온화"는 가속화된 전하 캐리어가 드리프트 영역(21)의 결정 격자 내의 원자와 충돌할 때 가속화된 전하 캐리어의 운동 에너지가 반도체 재료의 이온화 에너지(밴드 갭)보다 높다는 것을 의미하므로, 전자-홀 쌍은 전자를 가전자대(valence band)에서 전도대(conduction band)로 이동시킴으로써 생성된다.
트랜지스터 디바이스가 손상되거나 파괴되지 않고 특정 시간 동안 애벌런치 상태를 견디고, 드레인-소스 전압(VDS)이 항복 전압 아래로 떨어진 후, 최대한 누설 전류가 흐르는 오프 상태로 되돌아가는 것이 바람직하며, 트랜지스터 디바이스는 온 상태로 스위칭될 수 있다.
일 실시예에 따르면, 드리프트 영역(21)의 제 1 유형 도핑 농도(N1)는 제 1 도핑 레벨(L1)보다 높고, 보상 영역(22)의 제 2 도핑 농도(N2)는 제 2 도핑 레벨(L2)보다 높으며,
Figure 112019052398955-pat00003
(1a)
Figure 112019052398955-pat00004
(1b),
여기서, εS는 드리프트 영역과 보상 영역의 반도체 재료의 유전율이고, EC는 반도체 재료의 애벌런치 항복에 대한 임계 전기장이고, q는 기본 전하이며, w1은 전류 흐름 방향에 수직인 방향의 드리프트 영역(21)의 폭이며, w2는 전류 흐름 방향에 수직인 방향의 보상 영역(22)의 폭이다. 이하, 드리프트 영역(21)의 폭(w1)은 제 1 폭(w1)으로 지칭되고, 보상 영역(22)의 폭(w2)은 제 2 폭(w2)으로 지칭된다. 위 설명을 참조하면, 이웃하는 드리프트 및 보상 셀(20)의 드리프트 영역(21)은 제 1 도핑 유형의 하나의 반도체 영역(23)에 의해 형성될 수 있고, 이웃하는 드리프트 및 보상 셀(20)의 보상 영역은 제 2 도핑 유형의 하나의 반도체 영역(24)에 의해 형성될 수 있다. 일례에 따르면, 드리프트 영역(21)과 보상 영역(22)은 제 1 횡방향으로 실질적으로 동일한 폭을 갖는다. 이 경우, 제 1 폭(w1)과 제 2 폭(w2)은
w1=w2=p/4 (2)
로 표현될 수 있고,
여기서, p는 도 1을 참조하여 설명된 피치이다.
일례에 따르면, 드리프트 영역(21) 및 보상 영역(22)의 반도체 재료는 실리콘(Si)이다. 이 예에서, 임계 전기장(EC)은 2.5E5 V/cm이고, 유전율(εS)은 1.04·1E-12 As/Vcm이다. 일례에 따르면, 제 1 폭(w1) 및 제 2 폭(w2)은 0.2 마이크로미터 내지 5 마이크로미터, 특히 0.2 마이크로미터 내지 2 마이크로미터이다. 일례에 따르면, w1과 w2는 실질적으로 동일하다.
수학식 (1a) 및 (1b)에 따라 드리프트 영역(21) 및 보상 영역(22)의 도핑 농도(N1 및 N2)를 선택함으로써, 특히 드리프트 영역(21)의 로우(low) 저항, 그러므로 로우 특정 온 저항이 획득될 수 있다. 일례에 따르면, 제 1 도핑 레벨(L1) 및 제 2 도핑 레벨(L2)은 수학식 (1a) 및 (1b)에 의해 주어진 것보다 높고 다음과 같이 주어진다.
Figure 112019052398955-pat00005
(2a)
Figure 112019052398955-pat00006
(2b).
도 9를 참조하면, 드리프트 및 보상 셀은 전류 흐름 방향(z)으로 제 1 단부(201) 및 제 1 단부에 대향하는 제 2 단부(202)를 갖는다. 도 9에 도시된 예에서, 제 1 단부(201)는 바디 영역(13)을 향하는 드리프트 및 보상 셀(20)의 단부이다. 제 2 단부(202)는 드레인 영역(11) 또는 선택적 버퍼 영역(12)(도 9에 도시되지 않음)을 향하는 드리프트 및 보상 셀(20)의 단부이다. 특히, 제 1 단부(201) 및 제 2 단부(202)는 드리프트 영역(21)과 보상 영역(22) 사이의 pn 접합부가 도 9에 도시된 예에서 수직 방향인 전류 흐름 방향으로 끝나는 위치에 있다. 드리프트 및 보상 셀(20)의 길이(L)는 제 1 단부(201)와 제 2 단부(202) 사이의 거리이다. 도 9에서, z1은 반도체 바디(100) 내의 제 1 단부(201)의 위치를 나타내고, z2는 제 2 단부(202)의 위치를 나타낸다. 이때 길이(L)는 L = |z2-z1|로 주어진다. 일례에 따르면, 길이(L)는 30 마이크로미터(㎛) 내지 100 마이크로미터의 범위로부터 선택된다. 이에 기초하여, 트랜지스터 디바이스는 400V 내지 1200V의 전압 차단 능력을 가지도록 설계될 수 있다.
도 9를 참조하면, 드리프트 및 보상 셀(20)은 제 1 단부(201) 및 제 2 단부(202)로부터 이격된 제 1 중간 위치(z3) 및 제 1 단부(201) 및 제 2 단부(202)로부터 이격된 제 2 중간 위치(z4)를 더 포함한다. 이 예에서, 제 1 중간 위치(z3)는 (위치 z2에서) 제 2 단부(202)보다 (위치 z1에서) 제 1 단부 (201)에 더 가깝고, 제 2 중간 위치(z4)는 제 1 단부 (201)보다 제 2 단부(202)에 더 가깝다. 일례에 따르면, 제 1 단부(201)와 제 1 중간 위치(z3) 사이의 거리, 즉 |z3-z1|은 길이(L)의 40 % 내지 60 %에서 선택되고, 제 2 중간 위치(z4)와 제 2 단부(202) 사이의 거리, 즉 |z4-z2|는 드리프트 및 보상 셀의 길이(L)의 40 % 내지 60 %에서 선택된다.
드리프트 영역(21) 및 보상 영역(22) 각각은 전류 흐름 방향(z)으로 도핑 프로파일을 갖는다. 도핑 프로파일은 전류 흐름 방향(z)으로 각각의 위치에서 각각의 영역(21 또는 22)의 도핑 농도를 나타낸다. "도핑 농도"는 예를 들어 각각의 영역(21, 22)의 중간에서의 도핑 농도이다. 드리프트 영역(21)의 "중간"은 드리프트 영역(21)과 보상 영역 사이의 pn 접합부로부터 제 1 폭(w1)의 50 %만큼 이격된 제 1 횡방향(x)의 위치에 있고, 보상 영역의 "중간"은 pn 접합부로부터 제 2 폭(w2)의 50 %만큼 이격된 제 1 횡방향(x)의 위치에 있다. 다른 예에 따르면, 도핑 프로파일에 의해 나타나는 도핑 농도는 각각의 폭을 따른 각각의 영역(21, 23)의 평균 도핑 농도이다. 이 경우, 예를 들어, N1(z0)은 수직 위치(z0)에서 제 1 폭(w1)에 걸친 드리프트 영역(21)의 평균 도핑 농도를 나타낸다.
일례에 따르면, 보상 영역(22)의 도핑 농도(N2)는 제 1 중간 위치(z3)와 제 1 단부(201) 사이에서 단조 증가한다. 이 파라미터는 이하에서 도핑 파라미터로서 지칭된다. 일례에 따르면, 보상 영역(22)의 도핑 농도(N2)가 제 1 중간 위치(z3)와 제 1 단부(201) 사이에서 단조 증가하도록 이 파라미터는 도핑 농도 그 자체이다. 이는 제 1 단부(201)와 제 2 단부(202) 사이, 즉, 위치 z1과 z2 사이의 보상 영역(22)의 도핑 농도(N2)를 도시하는 도 10에 개략적으로 도시되된다. 제 1 중간 위치(z3)와 제 2 단부(202) 사이에서, 보상 영역(22)의 도핑 농도(N2)는 일례에 따라 실질적으로 일정하다.
도 10을 참조하여 설명된 도핑 프로파일 및 아래에 설명된 다른 도핑 프로파일은 수학식 (1a) 및 (1b), 또는 (2a) 및 (2b)에 의해 정의된 바와 같은 도핑 농도를 갖는 것에 추가적으로 또는 대안적으로 구현될 수 있다. "추가적으로"는 도핑 프로파일에서 최소 도핑 농도가 수학식 (1a) 및 (1b) 또는 (2a) 및 (2b)에 의해 주어진다는 것을 의미한다. "대안적으로"는 최소 도핑 농도가 이들 수학식에 의해 주어진 것보다 낮다는 것을 의미하며, 예를 들어,
Figure 112019052398955-pat00007
및
Figure 112019052398955-pat00008
이다.
일례에 따르면, 드리프트 영역(21)의 도핑 농도(N1)를 나타내는 도핑 프로파일의 도핑 파라미터는 제 2 중간 위치(z4)와 제 2 단부(202) 사이에서 단조 증가한다. 일례에 따르면, 드리프트 영역(21)의 도핑 농도(N1)가 제 1 중간 위치(z3)와 제 1 단부(201) 사이에서 단조 증가하도록 이 파라미터는 도핑 농도 그 자체이다. 이는 제 1 단부(201)와 제 2 단부(202) 사이의 드리프트 영역(21)의 도핑 농도(N1)를 개략적으로 나타내는 도 11에 도시된다. 일례에 따르면, 드리프트 영역(21)의 도핑 농도(N1)는 제 2 중간 위치(z4)와 제 1 단부(z1) 사이에서 실질적으로 일정하다.
일례에 따르면, (위치(z1)에서) 제 1 단부(201)에서 보상 영역(22)의 제 2 유형 도핑 농도(N2)는 제 1 중간 위치(z3)에서 보상 영역(22)의 제 2 유형 도핑 농도보다 3 % 내지 20 %, 특히 3 % 내지 10 % 높다. 즉, N2(z1) = a·N2(z3)이고, N2(z1)는 제 1 단부(201)에서의 도핑 농도이고, N2(z3)는 제 1 중간 위치(z3)에서의 도핑 농도이며, "a"는 1.03 내지 1.20, 특히 1.03 내지 1.10에서 선택된다. 일례에 따르면, 제 2 단부(202)에서 드리프트 영역(21)의 제 1 유형 도핑 농도(N1)는 제 2 중간 위치(z4)에서의 도핑 농도(N1)보다 3 % 내지 20 %, 특히 3 % 내지 10 % 높다. 즉, N1(z2)= b·N1(z4)이고, N1(z2)는 제 2 단부(202)에서의 도핑 농도이고, N1(z4)는 제 2 중간 위치(z4)에서의 도핑 농도이며, "b"는 1.03 내지 1.20, 특히 1.03 내지 1.10에서 선택된다.
도 12는 다른 예에 따른 보상 영역(22)의 도핑 프로파일을 도시한다. 도 12에 도시된 도핑 프로파일은 도 10에 도시된 도핑 프로파일의 변경이며, 제 1 중간 위치(z3)와 제 2 중간 위치(z4) 사이의 도핑 농도의 피크를 포함한다. 일례에 따르면, 피크 농도는 제 2 중간 위치(z4)와 제 2 단부(202) 사이의 도핑 농도보다 3 % 내지 20 %, 특히 3 % 내지 10 % 높다.
도 13은 다른 예에 따른 드리프트 영역(21)의 도핑 농도(N1)의 도핑 프로파일을 도시한다. 도 13에 도시된 도핑 프로파일은 도 11에 도시된 도핑 프로파일의 변경이며, 제 1 중간 위치(z3)와 제 2 중간 위치(z4) 사이의 도핑 농도의 피크를 포함한다. 일례에 따르면, 피크 농도는 제 1 단부(201)와 제 1 중간 위치(z3) 사이의 도핑 농도보다 3 % 내지 20 %, 특히 3 % 내지 10 % 높다.
도 14는 다른 예에 따른 보상 영역(22)의 도핑 농도(N2)의 도핑 프로파일을 도시한다. 이 예에서, 도핑 농도(N2)는 제 2 단부(202)에 가까운 도핑 농도의 피크를 갖는다. 이 문맥에서 "가까운"은 피크와 제 2 단부(202) 사이의 거리가 제 2 단부(202)와 제 2 중간 위치(z4) 사이의 거리보다 10 % 짧음을 의미한다. 일례에 따르면, 피크 농도는 제 2 중간 위치(z4)와 제 2 단부(202) 사이의 나머지 섹션의 도핑 농도보다 3 % 내지 20 %, 특히 3 % 내지 10 % 높다. 도 14에 도시된 예에서, 제 2 단부(202)에 가까운 피크는 제 1 중간 위치(z3)와 제 2 중간 위치(z4) 사이의 피크에 추가된다. 그러나 이것은 예일 뿐이다. 다른 예(도시 생략)에 따르면, 중간 위치 z3와 z4 사이의 피크는 생략된다.
도 15는 다른 예에 따른 드리프트 영역(21)의 도핑 농도(N1)의 도핑 프로파일을 도시한다. 이 예에서, 도핑 농도(N1)는 제 1 단부(201)에 가까운 도핑 농도의 피크를 포함한다. 이 문맥에서 "가까운"은 피크와 제 1 단부(201) 사이의 거리가 제 1 단부(201)와 제 2 중간 위치(z3) 사이의 거리보다 10 % 짧음을 의미한다. 일례에 따르면, 피크 농도는 제 1 단부(201)와 제 1 중간 위치(z3) 사이의 나머지 섹션의 도핑 농도보다 3 % 내지 20 %, 특히 3 % 내지 10 % 높다.
드리프트 및 보상 셀(20)은 종래의 멀티 에피택셜 프로세스에 의해 형성될 수 있다. 이 프로세스에서, 복수의 에피택셜 층이 서로의 상부에 형성된다. 이들 에피택셜 층은 드레인 영역(11)을 형성하는 반도체 기판 상에 또는 기판 상에 형성되어 선택적 버퍼 영역(12)을 형성하는 에피택셜 층 상에 형성될 수 있다. 도 16은 복수의 에피택셜 층(1001-100n)에 기초하여 형성되는 하나의 드리프트 보상 셀(20)을 개략적으로 도시하지만, 이들 에피택셜 층(1001-100n)은 드레인 영역(11) 또는 선택적 버퍼 영역(12) 상에서 서로의 상부에 형성된다. 각각의 에피택셜 층(1001-100n)은 도 16에 대시선 및 점선으로 도시된다.
복수의 드리프트 및 보상 셀(20) 각각의 드리프트 영역(21) 및 보상 영역(22)은 에피택셜 층(1001-100n)에 도펀트 원자를 주입하고 확산 프로세스에 의해 형성될 수 있다. 각각의 에피택셜 층 내의 도펀트 원자는 각각의 층이 형성된 후에 그리고 다른 에피택셜 층이 각각의 층의 상부에 형성되기 전에 주입된다. 확산 프로세스는 복수의 에피택셜 층(1001-100n)이 형성되고 도펀트 원자가 주입된 후에 수행될 수 있다. 복수의 에피택셜 층(1001-100n)이 사전정의된 시구간 동안 어닐링되는 확산 프로세스는 에피택셜 층(1001-100n)에 주입된 도펀트 원자를 확산시키고 주입된 도펀트 원자를 전기적으로 활성화시키는 역할을 한다. 드리프트 영역(21)을 형성하기 위해 개별 에피택셜 층(1001-100n)에 제 1 유형 도펀트 원자를 주입하는 것과 보상 영역(22)을 형성하기 위해 개별 에피택셜 층(1001-100n)에 제 2 유형 도펀트 원자를 주입하는 것은 주입 마스크의 사용을 포함할 수 있어서, 제 1 유형 도펀트 원자가 드리프트 영역이 형성되는 에피택셜 층(1001-100n)의 영역에만 주입되고, 제 2 유형 도펀트 원자가 에피택셜 층(1001-100n)의 영역에만 주입된다. 이러한 유형의 프로세스는 일반적으로 알려져 있으므로 이에 대해 더 이상의 설명은 필요하지 않다.
멀티 에피택셜 프로세스에 기초하여 형성되는 드리프트 영역(21)은 복수의 드리프트 영역 섹션을 포함하고, 각각의 드리프트 영역 섹션은 복수의 에피택셜 층(1001-100n) 중 하나에 포함된다. 동등하게, 멀티 에피택셜 프로세스에 기초하여 형성되는 보상 영역(22)은 복수의 보상 영역 섹션을 포함하며, 이들 섹션 각각은 에피택셜 층 중 하나에 포함된다. 이들 드리프트 영역 섹션 및 보상 영역 섹션 각각의 도핑 농도는 에피택셜 층의 두께로 나눈 각각의 에피택셜 층에 주입된 도펀트 원자의 도펀트 도즈(dopant dose)에 의해 실질적으로 주어진다. 이하, 21i는 복수의 에피택셜 층(1001-100n) 중 어느 하나(100i)의 드리프트 영역 섹션을 나타내고, 22j는 복수의 에피택셜 층(1001-100n) 중 어느 하나(100j)의 보상 영역 섹션을 나타낸다. D1,i는 드리프트 영역 섹션(21i)을 형성하기 위해 에피택셜 층(100i)에 주입 된 제 1 유형 도펀트 원자의 도펀트 도즈를 나타내고, D2,j는 보상 영역 섹션(22j)을 형성하기 위해 에피택셜 층(100j)에 주입된 제 2 유형 도펀트 원자의 도펀트 도즈를 나타낸다. 또한, di는 에피택셜 층(100i)의 두께를 나타내고, dj는 에피택셜 층(100j)의 두께를 나타낸다. 에피택셜 층(100i) 내의 드리프트 영역 섹션(21i)의 평균 도핑 농도(N1,i)는
N1,i　=　D1,i　/　di (3a)
로 주어지고, 에피택셜 층(100j) 내의 보상 영역 섹션(22j)의 평균 도핑 농도(N2,j)는
N2,j = D2,j / dj (3b)
로 주어진다.
수학식 (3a) 및 (3b)로부터 알 수 있는 바와 같이, 드리프트 영역(21)의 도핑 프로파일 및 보상 영역(22)의 도핑 프로파일은 각각의 에피택셜 층에 주입된 제 1 유형 도펀트 원자 및 제 2 유형 도펀트 원자의 도펀트 도즈를 적절히 선택함으로써 조정될 수 있다. 도 10에 도시된 바와 같이, 제 1 단부(201)를 향한 보상 영역(22)에서의 제 2 유형 도핑 농도의 단조 증가는 예를 들어 에피택셜 층(1001 내지 100n)을 실질적으로 동일한 두께로 형성하고 제 1 중간 위치(z3)를 포함하는 에피택 셜 층에서 시작하여 에피택셜 층에서 에피택셜 층으로 제 2 유형 도펀트 원자의 도펀트 도즈를 증가시킴으로써 획득될 수 있다. 동등하게, 제 2 단부(202)를 향한 드리프트 영역(21)의 도핑 농도(N1)의 증가는 제 1 에피택셜 층(1001)에서 시작하여 제 2 중간 위치(z4)를 포함하는 에피택셜 층을 향하여 제 1 유형 도펀트 원자의 도펀트 도즈를 감소시킴으로써 획득될 수 있다. 도 12 내지 도 15를 참조하여 설명 된 도핑 농도의 피크는, 하나의 에피택셜 층에, 이웃하는 에피택셜 층에 주입된 도펀트 도즈보다 높은 도펀트 도즈를 주입함으로써 획득될 수 있다.
전술한 멀티 에피택셜 프로세스는 각각의 에피택셜 층에서 불균일한 도핑 농도를 초래할 수 있다. 즉, 도핑 농도는 주입 및 확산 프로세스의 결과로서 에피택셜 층 내의 전류 흐름 방향으로 변할 수 있다. 이것은 도 17에 도시된다. 도 17은 다중 에피택셜 프로세스에 기초하여 형성된 드리프트 및 보상 셀의 하나의 드리프트 영역의 제 1 유형 도핑 농도(N1) 및 하나의 보상 영역의 제 2 유형 도핑 농도(N2)를 도시한다. 도 17로부터 알 수 있는 바와 같이, 도핑 농도는 주기적으로 변하여 도핑 프로파일(N1, N2)의 각각은 복수의 국부적인 최소값 및 국부적인 최대값을 포함하며, 각각의 국부적인 최소값은 복수의 에피택셜 층 중 하나에 있으며 이들 각각의 국부적인 최대값은 2개의 이웃하는 에피택셜 층들 사이의 경계에 있다.
일례에 따르면, 전술한 도핑 파라미터는 변화하는 도핑 프로파일에서 국부적 인 최대값을 나타낸다. 이 문맥에서 도핑 농도의 피크는 한 위치에서의 도핑 농도의 국부적인 최대값이 이웃하는 국부적인 최대값보다 높다는 것을 의미한다. 또한, 도핑 파라미터가 도핑 농도의 국부적인 최대값을 나타내는 경우, 도핑 파라미터의 단조 증가는 특정 방향의 국부적인 최대값이 에피택셜 층에서 에피택셜 층으로 증가하는 것을 포함한다. 도 17에서, 예를 들어, 제 2 도핑 농도(N2)의 도핑 프로파일의 국부적인 최대값은 제 1 중간 위치(z3)에서 시작하여 제 1 단부(201)를 향해 단조 증가한다. 다른 예에 따르면, 도핑 파라미터는 에피택셜 층에서 드리프트 영역(21) 또는 보상 영역(22)의 도핑 도즈 또는 평균 도핑 농도를 나타낸다. 이 경우, 도핑 파라미터의 단조 증가는 특정 방향의 도핑 도즈 또는 평균 도핑 농도가 에피택셜 층에서 에피택셜 층으로 증가하는 것을 포함한다.
위에서 설명한 측정 중 하나 이상에 기초하여, 600V의 전압 차단 능력으로 0.6 Ohm·mm2보다 낮거나 0.45 Ohm·mm2보다 훨씬 낮은 것과 같이 현저하게 낮은 특정 온 저항을 가진 트랜지스터 디바이스가 획득될 수 있다.
전술한 트랜지스터 디바이스는 특히 전력 변환기 회로(스위치 모드 전원(SMPS))에서 전자 스위치로서 사용하기에 적합하다. 일례에 따른 전력 변환기 회로의 블록도가 도 18에 도시된다. 도 18에서, 전력 변환기는 입력 전압(VIN) 및 입력 전류(IIN)를 수신하도록 구성된 입력단 및 출력 전압(VOUT) 및 출력 전류(IOUT)를 공급하도록 구성된 출력단을 포함한다. 입력단은 제 1 입력 노드(211) 및 제 2 입력 노드(212)를 포함할 수 있으며, 출력단은 제 1 출력 노드(213) 및 제 2 출력 노드(214)를 포함할 수 있다. 부하(Z)(도 1에서 점선으로 도시됨)는 출력단(213, 214)에서 이용가능한 출력 전압(VOUT) 및 출력 전류(IOUT)를 수신할 수 있다.
인덕터 및 정류기 회로(220)는 입력 전압(VIN) 및 입력 전류(IIN)를 수신하고, 입력 전압(VIN) 및 입력 전류(IIN)에 기초하여 출력 전압(VOUT) 및 출력 전류(IOUT)를 공급한다. 인덕터 및 정류기 회로(220)는 전자 스위치(222) 및 정류기 회로와 직렬로 접속된 인덕터(221)를 포함한다. 전자 스위치(222)는 위에 설명된 예들 중 하나에 따른 트랜지스터 디바이스이며, 도 18에서 회로 기호로 표시된다. 트랜지스터 디바이스(222)가 인덕터(221)와 직렬로 접속되는 것은 드레인 노드(D)와 소스 노드(S) 사이의 드레인-소스 경로(D-S)가 인덕터(221)와 직렬로 접속되는 것을 포함한다. 인덕터(221)와 직렬로 접속된 전자 스위치(222)는 제어기(230)에 의해 생성된 구동 신호(SDRV)에 의해 구동된다. 도 18을 참조하면, 제어기(230)는 인덕터 전류 신호(SIL) 및 피드백 회로(240)에 의해 생성된 피드백 신호(SFB)에 기초하여 구동 신호(SDRV)를 생성할 수 있다.
인덕터 전류 신호(SIL)는 인덕터(221)를 통한 전류(IL)를 나타낸다. 일례에 따르면, 인덕터 전류 신호(SIL)는 인덕터 전류(IL)에 비례한다. 인덕터 전류 신호(SIL)는 인덕터(221)를 통해 전류(IL)를 측정하도록 구성되는 임의의 유형의 전류 측정 회로(도시 생략)에 의해 인덕터 전류(IL)에 기초하여 생성될 수 있다.
일례에 따르면, 피드백 회로(240)는 제어 신호(SCTRL)에 기초하여 피드백 신호(SFB)를 생성하도록 구성된다. 제어 신호(SCTRL)는 조정되는 전력 변환기 회로의 적어도 하나의 파라미터를 나타낸다. 일례에 따르면, 전력 변환기 회로는 출력 전압(VOUT)을 조정하도록 구성된다. 이 경우, 제어 신호(SCTRL)는 출력 전압(VOUT)을 나타낸다. 일례에 따르면, 제어 신호(SCTRL)는 조정되는 파라미터에 비례한다. 제어 신호(SCTRL)는 조정되는 파라미터를 측정하기에 적합한 임의의 유형의 측정 회로(도시 생략)를 사용하여 생성될 수 있다.
구동 신호(SDRV)는 일례에 따른 펄스 폭 변조(PWM) 신호이므로, 구동 신호(SDRV)의 듀티 사이클을 변화시킴으로써, 입력 전류(IIN) 및 따라서 입력 전압(VIN)에 입력 전류(IIN)를 곱한 값인 입력 전력은 출력 전압(VOUT)과 같은 제어되는 적어도 하나의 파라미터를 조정하도록 제어될 수 있다. PWM 구동 신호는 복수의 연속적인 구동 사이클을 포함하며, 각각의 구동 사이클은 전자 스위치(222)가 스위칭 온되는 온 기간 및 전자 스위치(222)가 스위칭 오프되는 오프 기간을 포함한다. 듀티 사이클은 온 기간의 지속시간(TON)과 구동 사이클의 지속시간(T) 사이의 비율이며, T = TON + TOFF이고, TOFF는 오프 기간의 지속시간을 나타낸다.
도 18은 인덕터(221) 및 전자 스위치(222)가 입력단(211, 212)에 어떻게 접속되는지를 상세히 도시하지 않는다. 인덕터(221) 및 전자 스위치(222)가 입력단(211, 212)에 접속되는 방법은 인덕터 및 정류기 회로(220)의 특정 토폴로지에 의존한다. 토폴로지의 일례가 도 19에 도시된다.
도 19에 도시된 예에서, 인덕터 및 정류기 회로(220)는 플라이백 컨버터 토폴로지(flyback converter topology)로 구현된다. 이 토폴로지에서, 인덕터(221)는 1차 권선(221P) 및 2차 권선(221S)을 가진 변압기이다. 1차 권선(221P)은 전자 스위치(222)와 직렬로 접속되고, 이 직렬 회로는 제 1 입력 노드(211)와 제 2 입력 노드(212) 사이에 접속된다. 2차 권선(221S)과 정류기 요소(223)를 가진 직렬 회로는 캐패시터(224)와 직렬로 접속되고, 캐패시터(224)는 제 1 출력 노드(213)와 제 2 출력 노드(214) 사이에 접속된다. 출력 전압(VOUT)은 캐패시터(224) 양단에서 이용 가능하다. 1차 권선(221P)과 2차 권선(221S)은 반대 권선 의미(opposite winding senses)를 갖는다. 1차 권선(221P)의 권수와 2차 권선(221S)의 권수의 권수비는 n : 1로 주어지며, 즉 1차 권선(221P)의 권수는 2차 권선(221S)의 권수의 n배이다. 플라이백 컨버터 토폴로지에서, 전류는 온 기간 동안 1차 권선(221P)을 통해 흐르지만 2차 권선(221S)을 통한 전류는 0이다. 오프 기간 동안, 1차 권선(221P)을 통한 전류는 0이고 전류는 2차 권선을 통해 흐른다. 1차 권선을 통한 전류는 온 기간 동안 증가하고, 2차 권선(221S)을 통한 전류는 오프 기간 동안 감소한다.
도 20a 내지 도 20c는 트랜지스터 디바이스(222)의 게이트 노드(G)가 구동 신호(SDRV)를 수신하는 방법의 3가지 상이한 예를 도시한다. 설명의 편의상, 트랜지스터 디바이스(222)는 구동 신호가 트랜지스터 디바이스의 임계 전압보다 높은 신호 레벨을 가질 때 스위칭 온되고 구동 신호가 트랜지스터 디바이스의 임계 전압보다 낮은 신호 레벨을 가질 때 스위칭 오프되는 n형 디바이스인 것으로 가정한다. 보다 구체적으로, 트랜지스터 디바이스는 내부 게이트-소스 캐패시턴스(도시 생략)가 임계 전압보다 높은 전압으로 충전될 때 스위칭 온되고 내부 게이트-소스 캐패시턴스(도시 생략)가 임계 전압보다 낮은 전압으로 방전될 때 스위칭 오프된다.
도 20a에 도시된 일례에 따르면, 게이트 노드는 단일 저항(225)을 통해 구동 신호(SDRV)를 수신한다. 이 예에서, 게이트-소스 캐패시턴스는 저항(425)을 통해 충전되고 방전되어 트랜지스터 디바이스가 실질적으로 동일한 속도로 스위칭 온되고 스위칭 오프된다.
도 20b에 도시된 예에서, 다이오드와 같은 정류기 요소(426) 및 다른 저항(427)을 가진 직렬 회로가 저항(425)과 병렬로 접속된다. 정류기 요소(426)의 극성은 내부 게이트 소스 캐패시턴스가 다른 저항(427)을 통해 방전될 수 있지만 충전될 수 없도록 한다. 이 회로에서, 저항(425)은 스위칭 온을 통제하고 저항(425) 및 다른 저항(427)을 가진 병렬 회로는 스위칭 오프를 통제하여, 트랜지스터 디바이스가 상이한 속도로 스위칭 온 및 스위칭 오프된다.
도 20c에 도시된 예는 도 20b에 도시된 예에 기초하고, 저항(425)과 직렬로 접속된 다이오드와 같은 추가 정류기 요소(428)를 더 포함한다. 추가 정류기 요소(428)의 극성은 내부 게이트 소스 캐패시턴스가 저항(425)을 통해 충전될 수 있지만 방전될 수 없도록 한다. 이 회로에서, 저항(425)은 스위칭 온을 통제하고 다른 저항(427)은 스위칭 오프를 통제하여, 트랜지스터 디바이스가 상이한 속도로 스위칭 온 및 스위칭 오프된다.

Claims (19)

  1. 트랜지스터 디바이스로서,
    드레인 노드, 소스 노드 및 게이트 노드와,
    각각 제 1 도핑 유형의 드리프트 영역 및 상기 제 1 도핑 유형에 상보적인 제 2 도핑 유형의 보상 영역을 포함하는 복수의 드리프트 및 보상 셀과,
    각각의 드리프트 및 보상 셀의 상기 드리프트 영역과 상기 소스 노드 사이에 접속된 제어 구조체를 포함하되,
    상기 복수의 드리프트 및 보상 셀 각각의 상기 드리프트 영역은 상기 드레인 노드에 연결되고, 상기 복수의 드리프트 및 보상 셀 각각의 상기 보상 영역은 상기 소스 노드에 연결되며,
    상기 트랜지스터 디바이스의 전류 흐름 방향으로, 상기 복수의 드리프트 및 보상 셀의 각각은 제 1 단부, 상기 제 1 단부에 대향하는 제 2 단부, 상기 제 1 단부 및 상기 제 2 단부로부터 이격된 제 1 중간 위치, 및 상기 제 1 단부 및 상기 제 2 단부로부터 이격된 제 2 중간 위치를 갖고,
    상기 전류 흐름 방향으로 상기 드리프트 영역의 도핑 농도를 나타내는 제 1 도핑 프로파일의 제 1 도핑 파라미터는 상기 제 2 중간 위치에서부터 상기 제 2 단부까지 단조(monotonically) 증가하고,
    상기 전류 흐름 방향으로 상기 보상 영역의 도핑 농도를 나타내는 제 2 도핑 프로파일의 제 2 도핑 파라미터는 상기 제 1 중간 위치에서부터 상기 제 1 단부까지 단조 증가하고,
    상기 복수의 드리프트 및 보상 셀은,
    상기 복수의 드리프트 및 보상 셀 중 제 1 드리프트 및 보상 셀의 드리프트 영역이 상기 복수의 드리프트 및 보상 셀 중 제 2 드리프트 및 보상 셀의 드리프트 영역에 인접하고,
    상기 복수의 드리프트 및 보상 셀 중 상기 제 1 드리프트 및 보상 셀의 보상 영역은 상기 복수의 드리프트 및 보상 셀 중 제 3 드리프트 및 보상 셀의 보상 영역에 인접하도록 구성되는
    트랜지스터 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 중간 위치와 상기 제 1 단부 사이의 거리는 상기 제 1 단부와 상기 제 2 단부 사이의 거리의 40 % 내지 60 %이며,
    상기 제 2 중간 위치와 상기 제 2 단부 사이의 거리는 상기 제 1 단부와 상기 제 2 단부 사이의 거리의 40 % 내지 60 %인
    트랜지스터 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도핑 파라미터는 상기 제 1 중간 위치와 상기 제 2 중간 위치 사이의 피크를 포함하는
    트랜지스터 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도핑 파라미터는 상기 제 1 중간 위치와 상기 제 2 중간 위치 사이의 피크를 포함하는
    트랜지스터 디바이스.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도핑 파라미터는 상기 제 1 중간 위치와 상기 제 1 단부 사이의 피크를 포함하는
    트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    상기 피크는 상기 제 1 중간 위치보다 상기 제 1 단부에 더 가까운
    트랜지스터 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도핑 파라미터는 상기 제 2 중간 위치와 상기 제 2 단부 사이의 피크를 포함하는
    트랜지스터 디바이스.
  8. 제 7 항에 있어서,
    상기 피크는 상기 제 2 중간 위치보다 상기 제 2 단부에 더 가까운
    트랜지스터 디바이스.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도핑 파라미터는,
    상기 드리프트 영역의 도핑 농도와,
    상기 드리프트 영역의 도핑 농도의 국부적인 최대값과,
    하나가 다른 하나 위에 형성되고 각각 상기 드리프트 영역의 섹션을 포함하는 복수의 에피택셜 층(epitaxial layers) 각각 내의 도펀트 도즈
    중 하나를 나타내는
    트랜지스터 디바이스.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도핑 파라미터는,
    상기 보상 영역의 도핑 농도와,
    상기 보상 영역의 도핑 농도의 국부적인 최대값과,
    하나가 다른 하나 위에 형성되고 각각 상기 보상 영역의 섹션을 포함하는 복수의 에피택셜 층 각각 내의 도펀트 도즈
    중 하나를 나타내는
    트랜지스터 디바이스.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 영역의 제 1 유형 도핑 농도(N1)는 제 1 도핑 레벨(L1)보다 높고, 상기 보상 영역의 제 2 유형 도핑 농도(N2)는 제 2 도핑 레벨(L2)보다 높으며,
    Figure 112019052398955-pat00009
    이고,
    Figure 112019052398955-pat00010
    이며,
    εS는 상기 드리프트 영역과 상기 보상 영역의 반도체 재료의 유전율이고, EC는 상기 반도체 재료의 애벌런치 항복에 대한 임계 전기장이며, q는 기본 전하이고, w1은 전류 흐름 방향에 수직인 방향의 드리프트 영역의 폭이며, w2는 전류 흐름 방향에 수직인 방향의 보상 영역의 폭인
    트랜지스터 디바이스.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 드리프트 및 보상 셀의 각각은 전압 차단 능력을 가지며, 상기 복수의 드리프트 및 보상 셀의 전압 차단 능력은 동일한
    트랜지스터 디바이스.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 구조체는 복수의 제어 셀을 포함하고,
    상기 제어 셀의 각각은,
    상기 소스 노드에 접속된 상기 제 1 도핑 유형의 소스 영역과,
    상기 소스 노드에 접속된 상기 제 2 도핑 유형의 바디 영역과,
    게이트 유전체에 의해 상기 바디 영역으로부터 유전체로 절연된 게이트 전극을 포함하는
    트랜지스터 디바이스.
  14. 제 13 항에 있어서,
    상기 복수의 제어 셀 각각의 상기 바디 영역은 상기 복수의 드리프트 및 보상 셀 중 적어도 하나의 드리프트 영역에 인접하는
    트랜지스터 디바이스.
  15. 제 13 항에 있어서,
    상기 복수의 제어 셀 각각의 상기 바디 영역은 상기 복수의 드리프트 및 보상 셀 중 적어도 하나의 보상 영역에 인접하는
    트랜지스터 디바이스.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 드레인 노드에 접속되고 상기 복수의 드리프트 및 보상 셀의 드리프트 영역에 연결된 제 1 도핑 유형의 드레인 영역을 더 포함하는
    트랜지스터 디바이스.
  17. 제 16 항에 있어서,
    상기 드레인 영역을 상기 복수의 드리프트 및 보상 셀의 드리프트 영역에 연결하고 상기 드레인 영역보다 낮은 도핑 농도를 가진 제 1 도핑 유형의 버퍼 영역을 더 포함하는
    트랜지스터 디바이스.
  18. 제 11 항에 있어서,
    상기 제 1 폭(w1)은 0.2 마이크로미터 내지 5 마이크로미터에서 선택되고, 상기 제 2 폭(w2)은 0.2 마이크로미터 내지 5 마이크로미터에서 선택되는
    트랜지스터 디바이스.
  19. 인덕터 및 상기 인덕터와 직렬로 접속된 전자 스위치를 포함하는 전력 변환기 회로로서,
    상기 전자 스위치는 제 1 항 또는 제 2 항의 트랜지스터 디바이스를 포함하는
    전력 변환기 회로.
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