KR102070979B1 - Semiconductor device - Google Patents

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Abstract

실시예의 반도체 소자는 기판과, 기판 상에 버퍼층과, 버퍼층 상에 배치되며, 상부에 보이드를 갖는 제1 중간층과, 보이드를 갖는 제1 중간층 상에 배치되며, 제1 중간층과 다른 물질을 갖는 제2 중간층 및 제2 중간층 상에 배치되는 소자층을 포함한다.The semiconductor device of the embodiment comprises a substrate, a buffer layer on the substrate, a first intermediate layer disposed on the buffer layer and having a void thereon, and a first intermediate layer disposed on the first intermediate layer having voids and having a different material from the first intermediate layer. And an element layer disposed on the second intermediate layer and the second intermediate layer.

Description

반도체 소자{Semiconductor device}Semiconductor device

실시예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.

GaN 같은 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드갭 에너지를 가지는 등 많은 장점으로 인해 광 전자 공학 분야(optoelectronics) 등에 널리 사용된다. 이러한 GaN은 통상적으로 사파이어(sapphire) 기판이나 실리콘 카바이드(SiC) 기판 상에 성장되는데, 이러한 기판은 대구경에 적합하지 않고, 특히 SiC 기판은 가격이 비싼 문제점을 갖는다.Group III-V compound semiconductors, such as GaN, are widely used in optoelectronics and the like due to their many advantages, including wide and easy to adjust bandgap energy. Such GaN is typically grown on a sapphire substrate or a silicon carbide (SiC) substrate, which is not suitable for large diameters, and in particular, SiC substrates are expensive.

도 1은 일반적인 반도체 소자를 나타내는 도면으로서, 기판(5) 및 n형 GaN 층(7)으로 구성된다.FIG. 1 is a diagram showing a general semiconductor element, and is composed of a substrate 5 and an n-type GaN layer 7.

전술한 제반 문제를 해결하기 위해, 사파이어 기판이나 실리콘 카바이드 기판보다 값이 싸고 대구경이 용이하며 열전도도가 우수한 실리콘 기판(5)이 사용되고 있다. 그러나, GaN과 실리콘 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등과 같은 다양한 문제가 대두된다.In order to solve the above-mentioned problems, a silicon substrate 5 which is cheaper than a sapphire substrate or a silicon carbide substrate, has a large diameter, and has excellent thermal conductivity, is used. However, due to the large lattice mismatch between GaN and silicon and the large coefficients of thermal expansion between them, the melt-back, crack and pit deteriorate crystallinity. Various problems such as poor surface morphology, and the like.

예를 들면, 고온에서 성장된 n형 GaN 층(7)을 냉각시키는 동안 발생하는 인장 응력(tensile strain)에 의해 크랙이 야기될 수 있다. 또한, 실리콘 기판(5) 상에 AlN과 같은 버퍼층(미도시)을 형성할 때, AlN의 성장 온도, 실리콘과 AlN 간의 큰 격자 부정합 등에 의해 피트가 발생할 수도 있다.For example, cracks may be caused by tensile strain occurring while cooling the n-type GaN layer 7 grown at high temperature. Further, when forming a buffer layer (not shown) such as AlN on the silicon substrate 5, pits may occur due to the growth temperature of AlN, large lattice mismatch between silicon and AlN, and the like.

전술한 이유로 인해, 실리콘 기판(5)을 사용하더라도 이러한 제반 문제들을 야기하지 않는 양호한 특성을 제공할 수 있는 구조를 가지는 반도체 소자가 요구된다.For the reasons described above, there is a need for a semiconductor device having a structure capable of providing good characteristics which do not cause such various problems even when using the silicon substrate 5.

실시예는 크랙 제어을 용이하게 할 수 있는 반도체 소자를 제공한다.The embodiment provides a semiconductor device that can facilitate crack control.

실시예의 반도체 소자는, 기판; 상기 기판 상에 버퍼층; 상기 버퍼층 상에 배치되며, 상부에 보이드를 갖는 제1 중간층; 상기 보이드를 갖는 상기 제1 중간층 상에 배치되며, 상기 제1 중간층과 다른 물질을 갖는 제2 중간층; 및 상기 제2 중간층 상에 배치되는 소자층을 포함한다. 여기서, 상기 기판은 실리콘 기판일 수 있다.The semiconductor device of the embodiment includes a substrate; A buffer layer on the substrate; A first intermediate layer disposed on the buffer layer and having a void thereon; A second intermediate layer disposed on the first intermediate layer having the voids and having a material different from that of the first intermediate layer; And an element layer disposed on the second intermediate layer. Here, the substrate may be a silicon substrate.

상기 소자층은 상기 제2 중간층 상에 배치된 채널층; 상기 채널층 상에 배치되고, 상기 채널층과 헤테로 접합하는 접합층; 상기 채널층 상에 배치되고, 상기 접합층의 양측에 각각 배치된 제1 및 제2 반도체층; 상기 접합층 상에 배치된 게이트; 및 상기 제1 및 제2 반도체층 상에 각각 배치된 소스 및 드레인 콘택을 포함할 수 있다.The device layer may include a channel layer disposed on the second intermediate layer; A junction layer disposed on the channel layer and heterojunction with the channel layer; First and second semiconductor layers disposed on the channel layer and respectively disposed on both sides of the bonding layer; A gate disposed on the junction layer; And source and drain contacts disposed on the first and second semiconductor layers, respectively.

또는, 다른 실시예의 반도체 소자는 도전형 지지 기판; 상기 도전형 지지 기판 상에 배치된 제1 전극층; 상기 제1 전극층 상에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물과 상기 제1 전극층 사이에 배치되고, 상기 제1 도전형 반도체층과 접하는 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 배치된 절연층; 상기 발광 구조물의 상부에 배치된 제1 중간층; 및 상기 제1 중간층과 상기 발광 구조물 사이에 배치되는 제2 중간층을 포함하고, 상기 제1 중간층은 상기 제2 중간층과 접하는 부분에 보이드를 갖고, 상기 제1 전극층은 상기 제2 전극층, 상기 제1 도전형 반도체층 및 상기 활성층을 관통하여 상기 제2 도전형 반도체층에 접할 수 있다. 상기 제1 중간층은 상측에 러프니스를 가질 수 있다.Alternatively, another embodiment of the semiconductor device may include a conductive support substrate; A first electrode layer disposed on the conductive support substrate; A light emitting structure disposed on the first electrode layer, the light emitting structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; A second electrode layer disposed between the light emitting structure and the first electrode layer and in contact with the first conductive semiconductor layer; An insulating layer disposed between the first electrode layer and the second electrode layer; A first intermediate layer disposed on the light emitting structure; And a second intermediate layer disposed between the first intermediate layer and the light emitting structure, wherein the first intermediate layer has a void in contact with the second intermediate layer, and the first electrode layer is the second electrode layer and the first layer. The second conductive semiconductor layer may contact the second conductive semiconductor layer through the conductive semiconductor layer and the active layer. The first intermediate layer may have roughness thereon.

반도체 소자는, 상기 제1 중간층의 상부에 배치된 버퍼층을 더 포함할 수 있다. 이 경우, 상기 버퍼층은 상측에 러프니스를 가질 수 있다. The semiconductor device may further include a buffer layer disposed on the first intermediate layer. In this case, the buffer layer may have roughness on the upper side.

상기 제2 중간층은 AlN 또는 SiN을 포함할 수 있다. 상기 AlN을 포함하는 상기 제2 중간층은 15 ㎚ 내지 25 ㎚의 두께를 갖고, 상기 SiN을 포함하는 상기 제2 중간층은 0.5 ㎚ 내지 1.5 ㎚의 두께를 가질 수 있다. 상기 제2 중간층이 SiN으로 이루어진 경우에 상기 보이드의 깊이는 상기 제2 중간층이 AlN으로 이루어진 경우에 상기 보이드의 깊이보다 더 깊다. 상기 보이드는 랜덤하게 배치될 수 있으며, 상기 제1 중간층은 800 ℃ 내지 1000 ℃의 저온에서 성장될 수 있으며, 상기 보이드는 1E7 ㎝-2 내지 5E7 ㎝-2의 밀도를 가질 수 있다.The second intermediate layer may include AlN or SiN. The second intermediate layer including AlN may have a thickness of 15 nm to 25 nm, and the second intermediate layer including SiN may have a thickness of 0.5 nm to 1.5 nm. The depth of the voids when the second intermediate layer is made of SiN is deeper than the depth of the voids when the second intermediate layer is made of AlN. The voids may be arranged randomly, the first intermediate layer may be grown at a low temperature of 800 ℃ to 1000 ℃, the voids may have a density of 1E7 cm -2 to 5E7 cm -2 .

실시예에 따른 반도체 소자는 제1 중간층과 제2 중간층 사이에 보이드가 형성되어 크랙을 용이하게 제어할 수 있도록 한다.In the semiconductor device according to the embodiment, voids are formed between the first intermediate layer and the second intermediate layer so that cracks can be easily controlled.

도 1은 일반적인 반도체 소자를 나타내는 도면이다.
도 2는 일 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 3a 내지 도 3e는 도 2에 예시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 도 3e에 예시된 "A" 부분의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 5a 내지 도 5d는 도 3e에 예시된 "A" 부분의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 6은 다른 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 7a 내지 도 7f는 도 6에 예시한 반도체 소자의 실시예에 의한 제조 방법을 설명하기 위한 단면도들이다.
도 8은 또 다른 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 9는 실시예에 따른 발광소자 패키지의 단면도이다.
도 10은 실시예에 따른 조명 유닛의 사시도이다.
도 11은 실시예에 따른 백라이트 유닛의 분해 사시도이다.1 is a diagram illustrating a general semiconductor device.
2 is a sectional view of a semiconductor device according to an embodiment.
3A to 3E are cross-sectional views illustrating a method of manufacturing the semiconductor device illustrated in FIG. 2.
4A to 4C are cross-sectional views illustrating a method of forming the portion “A” illustrated in FIG. 3E.
5A through 5D are cross-sectional views illustrating a method of forming the portion “A” illustrated in FIG. 3E.
6 is a sectional view of a semiconductor device according to another embodiment.
7A to 7F are cross-sectional views illustrating a method of manufacturing the semiconductor device in accordance with the embodiment illustrated in FIG. 6.
8 is a sectional view of a semiconductor device according to still another embodiment;
9 is a cross-sectional view of a light emitting device package according to the embodiment.
10 is a perspective view of a lighting unit according to an embodiment.
11 is an exploded perspective view of a backlight unit according to an embodiment.

이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.Hereinafter, the present invention will be described in detail with reference to examples, and detailed description will be made with reference to the accompanying drawings to help understanding of the present invention. However, embodiments according to the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, when described as being formed on the "on" or "on" (under) of each element, the (up) or down (down) (on or under) includes both the two elements are in direct contact with each other (directly) or one or more other elements are formed indirectly between the two elements (indirectly). In addition, when expressed as "up" or "on (under)", it may include the meaning of the downward direction as well as the upward direction based on one element.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 2는 일 실시예에 의한 반도체 소자(100A)의 단면도를 나타낸다.2 is a sectional view of a semiconductor device 100A according to an embodiment.

도 2에 예시된 반도체 소자(100A)는 기판(10), 버퍼층(20), 제1 중간층(30), 제2 중간층(40) 및 소자층(50)을 포함한다.The semiconductor device 100A illustrated in FIG. 2 includes a substrate 10, a buffer layer 20, a first intermediate layer 30, a second intermediate layer 40, and a device layer 50.

기판(10)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있다.The substrate 10 may be a silicon substrate having a (111) crystal plane as a main surface.

버퍼층(20)은 기판(10) 상에 배치되며, 초기 버퍼층(22) 및 전이층(24)을 포함할 수 있다. 초기 버퍼층(22)은 AlN, AlAs 및 SiC 중 적어도 하나를 포함할 수 있다. 초기 버퍼층(22)이 임계 두께 이상을 가질 경우, 실리콘 기판(10)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 여기서, 임계 두께란, 실리콘 기판(10)으로부터 실리콘 원자가 확산될 수도 있는 두께를 의미한다. 이를 위해, 초기 버퍼층(22)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 10 ㎚ 이상 300 ㎚ 이하의 두께를 가질 수 있다.The buffer layer 20 is disposed on the substrate 10 and may include an initial buffer layer 22 and a transition layer 24. The initial buffer layer 22 may include at least one of AlN, AlAs, and SiC. When the initial buffer layer 22 has a threshold thickness or more, diffusion of silicon atoms from the silicon substrate 10 may be prevented, and melt-back may be prevented. Here, the critical thickness means a thickness at which silicon atoms may diffuse from the silicon substrate 10. To this end, the initial buffer layer 22 may have a thickness of several tens or hundreds of nanometers, for example, may have a thickness of 10 nm or more and 300 nm or less.

전이층(24)은 초기 버퍼층(22)과 제1 중간층(30) 사이에 배치된다. 전이층(24)은 다양한 형태의 구조를 가질 수 있다. 예를 들어, 전이층(24)은 적어도 하나의 AlN/AlxGa1 - xN 초격자 단위층을 포함할 수 있다. 여기서, AlN/AlxGa1 - xN 초격자 단위층은 AlN 초격자층과 AlxGa1 - xN 초격자층으로 이루어진 이중층(bi-layer) 구조일 수 있다. 여기서, 0 < x < 1이다. AlN/AlxGa1-xN 초격자 단위층에서, AlN 초격자층 및 AlxGa1 - xN 초격자층의 상대적인 위치는 제한이 없다. 예를 들면, AlN 초격자층은 버텀층(bottom layer)이고 AlxGa1-xN 초격자층은 AlN 초격자 층 상에 적층된 탑층(top layer)일 수 있다. 또는, AlN/AlxGa1-xN 초격자 단위층에서, AlxGa1 - xN 초격자층은 버텀층이고 AlN 초격자층은 AlxGa1-xN 초격자층 상에 적층되는 탑층일 수도 있다.The transition layer 24 is disposed between the initial buffer layer 22 and the first intermediate layer 30. The transition layer 24 may have various types of structures. For example, the transition layer 24 may include at least one AlN / Al x Ga 1 - x N superlattice unit layer. Here, AlN / Al x Ga 1 - x N superlattice unit AlN layer is a super lattice layer and the Al x Ga 1 - x N seconds may be a double layer in a grid layer (bi-layer) structure is made. Where 0 <x <1. In the AlN / Al x Ga 1-x N superlattice unit layer, the relative positions of the AlN superlattice layer and the Al x Ga 1 - x N superlattice layer are not limited. For example, the AlN superlattice layer may be a bottom layer and the Al x Ga 1-x N superlattice layer may be a top layer stacked on the AlN superlattice layer. Alternatively, in the AlN / Al x Ga 1-x N superlattice unit layer, the Al x Ga 1 - x N superlattice layer is a bottom layer and the AlN superlattice layer is laminated on the Al x Ga 1-x N superlattice layer. It may be a top layer.

예를 들어, 전이층(24)은 복수의 AlN/AlxGa1 - xN 초격자 단위층을 포함할 수 있다. 이때, 전이층(24)은 초기 버퍼층(22)으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 갖는다. 예를 들어, 복수의 AlN/AlxGa1 - xN 초격자 단위층은 초기 버퍼층(22)으로부터의 거리가 멀수록 x 값이 점차 작아질 수 있다.For example, the transition layer 24 may include a plurality of AlN / Al x Ga 1 - x N superlattice unit layers. At this time, the transition layer 24 has a concentration gradient of Al and Ga according to the distance from the initial buffer layer 22. For example, the plurality of AlN / Al x Ga 1 - x N superlattice unit layers may have a smaller x value as the distance from the initial buffer layer 22 increases.

또는, 전이층(24)은 적어도 하나의 AlGaN 층을 포함할 수도 있다.Alternatively, the transition layer 24 may include at least one AlGaN layer.

또는, 전이층(24)은 초기 버퍼층(22) 상에 배치된 AlGaN 층 및 AlGaN 층 상에 배치된 GaN 층을 포함할 수도 있다.Alternatively, the transition layer 24 may include an AlGaN layer disposed on the initial buffer layer 22 and a GaN layer disposed on the AlGaN layer.

전술한 전이층(24)은 초기 버퍼층(22)으로부터 소자층(50)까지 격자 상수가 완만하게 전이되도록 유도하여, 점차적으로 증가되는 압축 응력을 소자층(50)에 부여할 수 있다. 따라서, 열 팽창 계수의 차이로 인해 실리콘 기판(10)으로부터 야기되는 인장 응력(tensile strain)이 효과적으로 보상될 수 있고, 크랙(crack)의 발생 가능성을 제거함으로써 결정성을 향상시킬 수 있다. 또한, 초기 버퍼층(22)에서 야기되는 피트(pit)를 효과적으로 융합(merge)시킬 수 있고, 쓰레딩 전위(TD:Threading Dislocation)를 감소시켜 소자층(50)의 표면 모폴로지를 개선시킬 수 있으며, 전위를 벤딩(bending)하여 감소시키므로 초기 버퍼층(22)으로부터 소자층(50)에 이르기까지 향상된 결정성을 가지는 구조를 얻을 수 있다. 게다가, 크랙의 발생 가능성이 제거될 수 있으므로, 전자의 이동도가 증가될 수도 있다.The above-described transition layer 24 may induce a lattice constant to be smoothly transferred from the initial buffer layer 22 to the device layer 50, thereby giving the device layer 50 an increasing compressive stress. Therefore, the tensile stress caused from the silicon substrate 10 due to the difference in the coefficient of thermal expansion can be effectively compensated, and the crystallinity can be improved by eliminating the possibility of cracking. In addition, the pit resulting from the initial buffer layer 22 can be effectively merged, and the surface morphology of the device layer 50 can be improved by reducing the threading dislocation (TD). Since bending is reduced, the structure having improved crystallinity can be obtained from the initial buffer layer 22 to the device layer 50. In addition, since the possibility of occurrence of cracks can be eliminated, the mobility of electrons may be increased.

한편, 전이층(24)의 상부에 제1 중간층(30)이 배치될 수 있다. 제1 중간층(30)은 소자층(50)으로 압축 응력(compressive strain)을 인가하며, 반도체 소자(100A)의 응용례에 따라 다양한 물질을 포함할 수 있다.Meanwhile, the first intermediate layer 30 may be disposed on the transition layer 24. The first intermediate layer 30 applies a compressive stress to the device layer 50, and may include various materials according to an application example of the semiconductor device 100A.

예를 들어, 제1 중간층(30)은 언도프된(undopoed) 반도체 화합물로서 언도프된 GaN (이하, "uGaN"이라 한다)을 포함할 수 있다. 제1 중간층(30)은 초기 버퍼층(22)과 전이층(24)이 알루미늄(Al)과 같은 금속을 포함함으로써 소자층(50)의 결정성이 악화됨을 회복(recovery)시키는 역할을 한다. 또는, 제1 중간층(30)은 n형이나 p형 도펀트에 의해 도핑된 GaN을 포함할 수도 있다.For example, the first intermediate layer 30 may include undoped GaN (hereinafter, referred to as “uGaN”) as an undoped semiconductor compound. The first intermediate layer 30 serves to recover the deterioration of crystallinity of the device layer 50 because the initial buffer layer 22 and the transition layer 24 include a metal such as aluminum (Al). Alternatively, the first intermediate layer 30 may include GaN doped with an n-type or p-type dopant.

실시예에 의하면, 제1 중간층(30)은 상부에 보이드(void)(32)가 형성될 수 있다. 이러한 보이드(32)는 제1 중간층(30)의 상부 면에 랜덤하게 배치될 수 있다. 후술되는 바와 같이, 만일 제1 중간층(30)이 800 ℃ 내지 1000 ℃의 저온에서 성장될 경우, 보이드(32)의 밀도는 커질 수 있다. 예를 들어, 보이드(32)는 1E7 ㎝-2 내지 5E7 ㎝-2의 밀도를 가질 수 있다.In example embodiments, a void 32 may be formed on the first intermediate layer 30. The voids 32 may be randomly disposed on the upper surface of the first intermediate layer 30. As will be described later, if the first intermediate layer 30 is grown at a low temperature of 800 ° C to 1000 ° C, the density of the voids 32 may be increased. For example, the voids 32 may have a density of 1E7 cm −2 to 5E7 cm −2 .

보이드(32)를 갖는 제1 중간층(30)의 상부에 제2 중간층(40)이 배치될 수 있다. 제2 중간층(40)은 제1 중간층(30)과 다른 물질로 이루어질 수 있으며, 제1 중간층(30)의 상부에 보이드(32)를 형성하기 위해 필요하다. 제2 중간층(40)은 AlN 또는 SiN을 포함할 수 있다. 만일, 제2 중간층(40)이 AlN으로 이루어진 경우, 제2 중간층(40)은 15 ㎚ 내지 25 ㎚의 두께(T1)를 가질 수 있다. 또는 제2 중간층(40)이 SiN으로 이루어진 경우, 제2 중간층(40)은 0.5 ㎚ 내지 1.5 ㎚의 두께(T1)를 가질 수도 있다. 제2 중간층(40)이 AlN으로 이루어진 경우, 제1 중간층(30)의 상부에 형성된 보이드(32)의 깊이를 "d1"이라 하자. 또한, 제2 중간층(40)이 SiN으로 이루어진 경우, 제1 중간층(30)의 상부에 형성된 보이드(32)의 깊이를 "d2"라 하자. 이때, d2는 d1보다 클 수 있다.The second intermediate layer 40 may be disposed on the first intermediate layer 30 having the voids 32. The second intermediate layer 40 may be made of a material different from that of the first intermediate layer 30, and is required to form the void 32 on the first intermediate layer 30. The second intermediate layer 40 may include AlN or SiN. If the second intermediate layer 40 is made of AlN, the second intermediate layer 40 may have a thickness T1 of 15 nm to 25 nm. Alternatively, when the second intermediate layer 40 is made of SiN, the second intermediate layer 40 may have a thickness T1 of 0.5 nm to 1.5 nm. When the second intermediate layer 40 is made of AlN, the depth of the void 32 formed on the first intermediate layer 30 is referred to as "d1". In addition, when the second intermediate layer 40 is made of SiN, it is assumed that the depth of the void 32 formed on the first intermediate layer 30 is "d2". At this time, d2 may be greater than d1.

전술한 바와 같이, 제1 중간층(30)의 상부에 보이드(32)가 형성될 경우 크랙이 용이하게 제어될 수 있다.As described above, when the void 32 is formed on the first intermediate layer 30, the crack may be easily controlled.

또한, 제2 중간층(40)의 상부에 제3 중간층(미도시)이 더 배치될 수도 있다. 제3 중간층은 제1 중간층(30)으로부터 소자층(50)으로 인가되는 과도한 압축 응력을 감쇄시키는 역할을 한다. 이를 위해, 제3 중간층은 AlyGa1 - yN (여기서, 1 < y < 1)을 포함할 수 있다. 예를 들어, y는 0.6 내지 0.8일 수 있으며 제3 중간층의 두께는 15 ㎚ 내지 25 ㎚일 수 있다. In addition, a third intermediate layer (not shown) may be further disposed on the second intermediate layer 40. The third intermediate layer serves to attenuate excessive compressive stress applied to the device layer 50 from the first intermediate layer 30. To this end, the third intermediate layer may include Al y Ga 1 - y N (where 1 <y <1). For example, y may be between 0.6 and 0.8 and the thickness of the third intermediate layer may be between 15 nm and 25 nm.

소자층(50)은 제2 중간층(40) 상에 배치되며, 도핑된 반도체 화합물을 포함할 수 있다. 예를 들어, 소자층(50)은 도핑된 GaN을 포함할 수 있다.The device layer 50 is disposed on the second intermediate layer 40 and may include a doped semiconductor compound. For example, the device layer 50 may include doped GaN.

실시예에 의하면, 소자층(50)은 발광 구조물을 포함할 수 있다. 발광 구조물은 제1 도전형 반도체층, 제1 도전형 반도체층 상에 배치된 활성층, 및 활성층과 제2 중간층(40) 사이에 배치된 제2 도전형 반도체층을 포함할 수 있다. 이에 대해서는 더욱 상세히 후술된다.According to an embodiment, the device layer 50 may include a light emitting structure. The light emitting structure may include a first conductive semiconductor layer, an active layer disposed on the first conductive semiconductor layer, and a second conductive semiconductor layer disposed between the active layer and the second intermediate layer 40. This will be described later in more detail.

이하, 도 3a 내지 도 3e를 참조하여 도 2에 예시한 반도체 소자(100A)의 제조 방법을 설명한다. 본 예에서는 기판(10)이 실리콘 기판이며, 초기 버퍼층(22)이 AlN으로 이루어지고, 전이층(24)이 AlGaN으로 이루어지고, 제1 중간층(30)이 n형 GaN(이하, "nGaN" 이라 함) 또는 uGaN으로 이루어지고, 소자층(50)이 GaN으로 이루어진 경우를 예시한다. 그러나, 도 2에 예시한 반도체 소자(100A)는 본 예에서 설명하는 방법에 국한되지 않고 다양한 다른 방법으로 제조될 수도 있음은 물론이다.Hereinafter, a method of manufacturing the semiconductor device 100A illustrated in FIG. 2 will be described with reference to FIGS. 3A to 3E. In this example, the substrate 10 is a silicon substrate, the initial buffer layer 22 is made of AlN, the transition layer 24 is made of AlGaN, and the first intermediate layer 30 is n-type GaN (hereinafter referred to as "nGaN"). Or uGaN, and the device layer 50 is made of GaN. However, the semiconductor device 100A illustrated in FIG. 2 is not limited to the method described in the present example, but may be manufactured by various other methods.

도 3a 내지 도 3e는 도 2에 예시된 반도체 소자(100A)의 제조 방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing the semiconductor device 100A illustrated in FIG. 2.

도 3a를 참조하면, 실리콘 기판(10)을 준비한다. 실리콘 기판(10)을 암모니아(NH3) 가스가 없는 상태에서 트리메틸 알루미늄(TMA:Trimethyl Aluminum) 가스에 15 초 동안 노출시켜 초(ultra) 알루미늄막을 증착시킴으로써, 실리콘 질화물이 실리콘 기판(10)의 표면상에 형성되는 것을 방지한다. 경우에 따라서는 실리콘 기판(10)을 예를 들면 약 900 ℃의 온도까지 급속 어닐링(rapid annealing)하여 실리콘 기판(10)상의 자연 산화막을 제거하는 공정이 부가적으로 더 수행될 수도 있다. 그러나, 이에 국한되지 않고 다양한 형태로 실리콘 기판(10)을 준비할 수 있다.Referring to FIG. 3A, a silicon substrate 10 is prepared. The silicon substrate 10 is exposed to trimethyl aluminum (TMA) gas for 15 seconds in the absence of ammonia (NH 3 ) gas to deposit an ultra aluminum film, whereby silicon nitride is deposited on the surface of the silicon substrate 10. Prevent formation on the phase. In some cases, a process of rapidly annealing the silicon substrate 10 to a temperature of about 900 ° C. to remove the native oxide film on the silicon substrate 10 may be additionally performed. However, the present invention is not limited thereto, and the silicon substrate 10 may be prepared in various forms.

이후, 암모니아(NH3)를 사용하면서 약 900 ℃의 온도에서 실리콘 기판(10) 상에 소정의 두께를 가지는 AlN으로 이루어진 초기 버퍼층(22)을 형성한다. 이때, AlN층(22)의 두께가 결정 두께 이상으로 증가할 때, AlN 섬(island)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 이와 같이 융합된 AlN 섬은 실리콘 기판(10)을 완전히 덮을 수 있기 때문에, 실리콘 원자의 확산이 방지될 수 있다. 또는, 전술한 방법 대신에 다양한 방법에 의해 AlN층(22)이 실리콘 기판(10) 상에 형성될 수 있다.Thereafter, an initial buffer layer 22 made of AlN having a predetermined thickness is formed on the silicon substrate 10 at a temperature of about 900 ° C. using ammonia (NH 3 ). At this time, when the thickness of the AlN layer 22 increases above the crystal thickness, the AlN island is changed from the three-dimensional growth mode to the two-dimensional growth mode by the fusion of AlN islands. Since the fused AlN island can completely cover the silicon substrate 10, diffusion of silicon atoms can be prevented. Alternatively, the AlN layer 22 may be formed on the silicon substrate 10 by various methods instead of the above-described method.

이후, 도 3b에 예시된 바와 같이, AlN층(22) 상에 AlGaN으로 이루어진 전이층(24)을 형성한다. 이후, 도 3c에 예시된 바와 같이 AlGaN층(24) 상에 nGaN 또는 uGaN으로 이루어진 제1 중간층(30)을 형성한다.Thereafter, as illustrated in FIG. 3B, a transition layer 24 made of AlGaN is formed on the AlN layer 22. Thereafter, as illustrated in FIG. 3C, a first intermediate layer 30 made of nGaN or uGaN is formed on the AlGaN layer 24.

이후, 도 3c에 예시된 구조물을 수소(H2) 분위기에서 열적으로 식각하면, nGaN 또는 uGaN층(30)의 상부 표면에 존재하는 결함(defect)이 도 3d에 예시된 바와 같이 보이드(32)로 변한다. 또는, 도 3c에 예시된 구조물을 실란(silane) 가스를 이용하여 열적으로 식각하면, nGaN 또는 uGaN층(30)의 상부 결함이 도 3d에 예시된 바와 같이 보이드(32)로 변할 수도 있다. 열적 식각에 사용되는 실란 가스는 모노(mono) 실란(SiH4) 가스 또는 다이 실란 가스(Si2H6)일 수 있다.Then, when the structure illustrated in FIG. 3C is thermally etched in a hydrogen (H 2 ) atmosphere, defects present on the upper surface of the nGaN or uGaN layer 30 are voids 32 as illustrated in FIG. 3D. Changes to. Alternatively, if the structure illustrated in FIG. 3C is thermally etched using silane gas, the top defects of the nGaN or uGaN layer 30 may be turned into voids 32 as illustrated in FIG. 3D. The silane gas used for the thermal etching may be mono silane (SiH 4 ) gas or di silane gas (Si 2 H 6 ).

이러한 보이드(32)는 랜덤하게 형성될 수 있다. nGaN 또는 uGaN층(30)을 800 ℃ 내지 1000 ℃의 저온에서 성장하면, nGaN 또는 uGaN층(30)의 상부 표면에 더욱 많은 결함이 생기므로, 더욱 많은 보이드(32)가 nGaN 또는 uGaN층(30)의 상부 표면에 형성될 수 있다. 보이드(32)는 1E7 ㎝-2 내지 5E7 ㎝-2의 밀도를 가질 수 있다.These voids 32 may be formed randomly. When the nGaN or uGaN layer 30 is grown at a low temperature of 800 ° C. to 1000 ° C., more defects are generated on the upper surface of the nGaN or uGaN layer 30, so that more voids 32 form the nGaN or uGaN layer 30. It may be formed on the upper surface of the). The voids 32 may have a density of 1E7 cm −2 to 5E7 cm −2 .

이후, 도 3e에 예시된 바와 같이 nGaN 또는 uGaN층(30) 상에 SiN 또는 AlN으로 이루어진 제2 중간층(40)과 GaN으로 이루어진 소자층(50)을 순차적으로 형성한다.Thereafter, as illustrated in FIG. 3E, the second intermediate layer 40 made of SiN or AlN and the device layer 50 made of GaN are sequentially formed on the nGaN or uGaN layer 30.

이하, 제2 중간층(40)이 AlN으로 이루어진 경우, AlN층(40) 및 GaN층(50)의 형성 방법에 대해 다음과 같이 설명한다. Hereinafter, when the second intermediate layer 40 is made of AlN, a method of forming the AlN layer 40 and the GaN layer 50 will be described as follows.

도 4a 내지 도 4c는 도 3e에 예시된 "A" 부분의 형성 방법을 설명하기 위한 공정 단면도들이다.4A to 4C are cross-sectional views illustrating a method of forming the portion “A” illustrated in FIG. 3E.

도 4a에 예시된 바와 같이 nGaN 또는 uGaN층(30)의 상부 표면에 보이드(32)가 형성된다.As illustrated in FIG. 4A, voids 32 are formed on the upper surface of the nGaN or uGaN layer 30.

이후, 도 4b에 예시된 바와 같이 nGaN 또는 uGaN층(30)의 상부에 AlN층(40)을 형성하고, AlN층(40)의 상부에 GaN층(50)을 형성한다.Thereafter, as illustrated in FIG. 4B, the AlN layer 40 is formed on the nGaN or uGaN layer 30, and the GaN layer 50 is formed on the AlN layer 40.

이때, GaN층(50)의 두께가 결정 두께 이상으로 증가할 때, GaN 섬(island)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 따라서, 도 4c에 예시된 바와 같이 GaN층(50)은 보이드(32)를 덮으면서 형성될 수 있다.At this time, when the thickness of the GaN layer 50 increases above the crystal thickness, the GaN layer is changed from the three-dimensional growth mode to the two-dimensional growth mode by the fusion of GaN islands. Thus, as illustrated in FIG. 4C, the GaN layer 50 may be formed while covering the void 32.

이하, 제2 중간층(40)이 SiN으로 이루어진 경우, SiN층(40) 및 GaN층(50)의 형성 방법에 대해 다음과 같이 설명한다. Hereinafter, when the second intermediate layer 40 is made of SiN, the method of forming the SiN layer 40 and the GaN layer 50 will be described as follows.

도 5a 내지 도 5d는 도 3e에 예시된 "A" 부분의 형성 방법을 설명하기 위한 공정 단면도들이다.5A through 5D are cross-sectional views illustrating a method of forming the portion “A” illustrated in FIG. 3E.

도 5a에 예시된 바와 같이 nGaN 또는 uGaN층(30)의 상부 표면에 보이드(32)가 형성된다.As illustrated in FIG. 5A, voids 32 are formed on the upper surface of the nGaN or uGaN layer 30.

이후, 도 5b에 예시된 바와 같이 nGaN 또는 uGaN층(30)의 상부에 SiN층(40)을 형성하고, SiN층(40)의 상부에 GaN층(52)을 형성한다. 제2 중간층(40)이 AlN으로 이루어진 경우 도 4b에 예시된 바와 같이 GaN층(50)은 형성되는 반면, 제2 중간층(40)이 SiN으로 이루어진 경우 SiN의 비정질성에 기인하여, GaN층(52)은 SiN층(40) 상부에 도 5b에 예시된 바와 같이 형성된다.Thereafter, as illustrated in FIG. 5B, the SiN layer 40 is formed on the nGaN or uGaN layer 30, and the GaN layer 52 is formed on the SiN layer 40. When the second intermediate layer 40 is made of AlN, as shown in FIG. 4B, the GaN layer 50 is formed, whereas when the second intermediate layer 40 is made of SiN, due to the amorphousness of the SiN, the GaN layer 52 is formed. ) Is formed on top of the SiN layer 40 as illustrated in FIG. 5B.

이때, GaN층(52)의 두께가 결정 두께 이상으로 증가할 때, GaN 섬(island)(52)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 따라서, 도 5c에 예시된 바와 같이 GaN층(54)이 형성될 수 있다.At this time, when the thickness of the GaN layer 52 increases above the crystal thickness, the GaN island 52 is changed from the three-dimensional growth mode to the two-dimensional growth mode by the fusion of the GaN islands 52. Thus, the GaN layer 54 may be formed as illustrated in FIG. 5C.

이후, 계속해서 GaN층(54)을 성장시키면 도 5d에 예시된 바와 같이 GaN층(50)은 보이드(32)를 덮으면서 형성될 수 있다.Thereafter, when the GaN layer 54 is continuously grown, the GaN layer 50 may be formed while covering the voids 32 as illustrated in FIG. 5D.

이와 같이, 제2 중간층(40)으로서 SiN을 성장시킬 경우 형성되는 보이드(32)의 깊이(d2)는 제2 중간층(40)으로서 AlN을 성장시킬 경우 형성되는 보이드(32)의 깊이(d1)보다 커지게 된다.As such, the depth d2 of the void 32 formed when growing SiN as the second intermediate layer 40 is the depth d1 of the void 32 formed when AlN is grown as the second intermediate layer 40. It becomes bigger.

만일, AlN 또는 SiN층(40)을 형성하지 않고 GaN층(50)을 nGaN 또는 uGaN층(30)의 상부에 형성할 경우 도 4a 또는 도 5a에 예시된 보이드(32)가 메워질 수 있다. 그러나, 도 4b 또는 도 5b에 예시된 바와 같이 제1 중간층(30)과 다른 물질인 AlN 또는 SiN층(40)을 nGaN 또는 uGaN층(30)의 상부에 형성한 이후에 GaN층(50)을 AlN 또는 SiN층(40)의 상부에 형성하면 보이드(32)가 메워지지 않고 잔류할 수 있다.If the GaN layer 50 is formed on the nGaN or uGaN layer 30 without forming the AlN or SiN layer 40, the void 32 illustrated in FIG. 4A or 5A may be filled. However, as illustrated in FIG. 4B or 5B, the GaN layer 50 is formed after the AlN or SiN layer 40, which is a different material from the first intermediate layer 30, is formed on the nGaN or uGaN layer 30. If formed on top of the AlN or SiN layer 40, the void 32 may remain without filling.

예를 들어, 도 4a 내지 도 4c 및 도 5a 내지 도 5d를 참조한 전술한 공정에서, Ga, Al 및 N은 금속 유기 화학 기상 증착(MOCVD:Metal Organic Chemical Vapor Deposition)법에 의해 성장될 수 있다. 즉, 트리메틸 갈륨(TMG:Trimethyl Gallium), 트리메틸 알루미늄(TMA) 및 암모니아(NH3)를 포함하는 전구체 물질을 이용하여, MOCVD법으로 Ga, Al 및 N을 포함하는 구조가 각각 형성될 수 있다.For example, in the process described above with reference to FIGS. 4A-4C and 5A-5D, Ga, Al, and N may be grown by metal organic chemical vapor deposition (MOCVD). That is, by using a precursor material including trimethyl gallium (TMG), trimethyl aluminum (TMA) and ammonia (NH 3 ), structures including Ga, Al, and N may be formed by MOCVD.

한편, 도 2에 예시된 반도체 소자(100A)는 다양한 분야에 이용될 수 있다. 예를 들어, 반도체 소자(100A)는 발광 다이오드(LED:Light Emitting Diode) 같은 발광 소자에 적용될 수 있으며, 특히 수직형 발광 소자에 적용될 수 있다.Meanwhile, the semiconductor device 100A illustrated in FIG. 2 may be used in various fields. For example, the semiconductor device 100A may be applied to a light emitting device such as a light emitting diode (LED), and particularly may be applied to a vertical light emitting device.

도 6은 다른 실시예에 의한 반도체 소자(100B)의 단면도를 나타낸다.6 is a sectional view of a semiconductor device 100B according to another embodiment.

도 6에 도시된 반도체 소자(100B)는 도 2에 예시한 반도체 소자(100A)를 이용하여 구현된 수직형 발광 소자에 해당한다.The semiconductor device 100B illustrated in FIG. 6 corresponds to a vertical light emitting device implemented using the semiconductor device 100A illustrated in FIG. 2.

도 6에 예시된 수직형 발광 소자(100B)는 보이드(32)를 갖는 제1 중간층(30), 제2 중간층(40), 도전형 지지 기판(60), 제1 전극층(62), 절연층(64), 전극 패드(66), 보호층(68), 발광 구조물(70) 및 제2 전극층(80)을 포함한다. 도 6에 예시된 발광 구조물(70) 및 그(70) 하부에 배치된 층(60, 62, 64, 66, 80)은 도 2에 예시된 소자층(50)에 대응한다.The vertical light emitting device 100B illustrated in FIG. 6 includes a first intermediate layer 30 having a void 32, a second intermediate layer 40, a conductive support substrate 60, a first electrode layer 62, and an insulating layer. 64, an electrode pad 66, a protective layer 68, a light emitting structure 70, and a second electrode layer 80. The light emitting structure 70 illustrated in FIG. 6 and the layers 60, 62, 64, 66, 80 disposed below the 70 correspond to the device layer 50 illustrated in FIG. 2.

수직형 발광 소자(100B)는 복수의 화합물 반도체층, 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 자외선(UV:UltraViolet) LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.The vertical light emitting device 100B includes an LED using a plurality of compound semiconductor layers, for example, a compound semiconductor layer of Group 3-5 elements, and the LED is a colored LED emitting light such as blue, green, or red. Ultraviolet (UV) LEDs. The emission light of the LED may be implemented using various semiconductors, but is not limited thereto.

도전형 지지 기판(60)은 전도성을 가지며, 발광 구조물(70)을 지지하고, 발광 소자(100B)가 작동시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열전도도가 높은 금속을 사용할 수 있다.The conductive support substrate 60 may be conductive, support the light emitting structure 70, and use a metal having high thermal conductivity because the light emitting device 100B should be able to sufficiently dissipate heat generated during operation.

예를 들어, 도전형 지지 기판(60)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다.For example, the conductive support substrate 60 is made of a material selected from the group consisting of molybdenum (Mo), silicon (Si), tungsten (W), copper (Cu), and aluminum (Al) or alloys thereof. Also, gold (Au), copper alloy (Cu Alloy), nickel (Ni), copper-tungsten (Cu-W), carrier wafers (e.g. GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga 2 O 3, etc.) may be optionally included.

또한, 도전형 지지 기판(60)은 전체 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.In addition, the conductive support substrate 60 may have a mechanical strength to be well separated into separate chips through a scribing process and a breaking process without causing warping of the entire nitride semiconductor. have.

다음으로, 제1 전극층(62)은 도전형 지지 기판(60) 상에 형성된다. 제1 전극층(62)은 제2 전극층(80), 제1 도전형 반도체층(72) 및 활성층(74)을 관통하여 제2 도전형 반도체층(76)과 접촉한다. 즉, 제1 전극층(62)은 지지 기판(60)과 접하는 하부 전극층과, 하부 전극층으로부터 분기하여 제2 도전형 반도체층(76)에 전기적으로 접촉하는 적어도 하나의 접촉 전극(63)을 갖는다.Next, the first electrode layer 62 is formed on the conductive support substrate 60. The first electrode layer 62 penetrates through the second electrode layer 80, the first conductive semiconductor layer 72, and the active layer 74 to contact the second conductive semiconductor layer 76. That is, the first electrode layer 62 has a lower electrode layer in contact with the support substrate 60, and at least one contact electrode 63 branching from the lower electrode layer to electrically contact the second conductive semiconductor layer 76.

제1 전극층(62)의 접촉 전극(63)은 제2 도전형 반도체층(76)에 전류 공급을 원활하게 수행할 수 있도록 복수 개가 서로 이격되어 형성될 수 있다. 접촉 전극(63)은 방사형 패턴, 십자형 패턴, 라인형 패턴, 곡선형 패턴, 루프 패턴, 고리 패턴, 및 링 패턴 중 적어도 하나의 패턴일 수 있으나, 이에 한정되는 것은 아니다.A plurality of contact electrodes 63 of the first electrode layer 62 may be formed to be spaced apart from each other so as to smoothly supply current to the second conductive semiconductor layer 76. The contact electrode 63 may be at least one of a radial pattern, a cross pattern, a line pattern, a curved pattern, a loop pattern, a ring pattern, and a ring pattern, but is not limited thereto.

제1 전극층(62)은 금속으로 형성될 수 있다. 예를 들어, 제1 전극층(62)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다. 또한, 제1 전극층(62)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다.The first electrode layer 62 may be formed of metal. For example, the first electrode layer 62 may be made of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and optional combinations thereof. In addition, the first electrode layer 62 may be formed of a single layer or multiple layers of a reflective electrode material having ohmic characteristics.

예컨대, 제1 전극층(62)은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제1 전극층(62)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.For example, the first electrode layer 62 may include the above-described metal material, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium zinc oxide (IGZO). ), Indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / It may include at least one of Au / ITO, but is not limited to such materials. When the first electrode layer 62 plays an ohmic role, a separate ohmic layer (not shown) may not be formed.

다음으로, 제2 전극층(80)은 발광 구조물(70)과 절연층(64) 사이에 형성되고 제1 도전형 반도체 층(72)과 접한다.Next, the second electrode layer 80 is formed between the light emitting structure 70 and the insulating layer 64 and in contact with the first conductivity type semiconductor layer 72.

실시예에 의하면, 제2 전극층(80)은 제1 도전형 반도체 층(72)과 절연층(64)의 사이에 형성되는 전도성 투명층(84)을 포함할 수 있다. 예를 들어, 전도성 투명층(84)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide) 또는 GZO(gallium zinc oxide) 중 적어도 하나를 포함하여 구성될 수 있다.In example embodiments, the second electrode layer 80 may include a conductive transparent layer 84 formed between the first conductivity-type semiconductor layer 72 and the insulating layer 64. For example, the conductive transparent layer 84 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO (IGTO). It may include at least one of indium gallium tin oxide (AZO), aluminum zinc oxide (AZO), antimony tin oxide (ATO) or gallium zinc oxide (GZO).

또한, 제2 전극층(80)은 도 6에 도시된 바와 같이, 전도성 투명층(84)과 절연층(64)의 사이에 형성되는 반사층(82)을 더 포함할 수 있다. 즉, 제2 전극층(80)은 절연층(64) 상에 반사층(82) 및 전도성 투명층(84)이 순차로 적층된 형태일 수도 있다.In addition, as illustrated in FIG. 6, the second electrode layer 80 may further include a reflective layer 82 formed between the conductive transparent layer 84 and the insulating layer 64. That is, the second electrode layer 80 may have a form in which the reflective layer 82 and the conductive transparent layer 84 are sequentially stacked on the insulating layer 64.

반사층(82)은 전도성 투명층(84)의 아래에 접촉되며, 반사율이 50% 이상의 반사물질로 형성될 수 있다. 반사층(82)은 금속 물질로 이루어질 수 있으며, 예를 들면 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 금속 물질 중에서 형성될 수 있다.The reflective layer 82 is in contact with the conductive transparent layer 84 and may be formed of a reflective material having a reflectance of 50% or more. The reflective layer 82 may be made of a metal material, for example, formed from a metal material composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and optional combinations thereof. Can be.

전도성 투명층(84) 및/또는 반사층(82)의 일측 영역은 개방될 수 있으며, 전극 패드(66)는 개방된 일측 영역 상에 형성된다. 전극 패드(66)는 전극 형태일 수 있다.One region of the conductive transparent layer 84 and / or the reflective layer 82 may be opened, and the electrode pad 66 is formed on the opened one region. The electrode pad 66 may be in the form of an electrode.

다음으로, 절연층(64)은 제2 전극층(80)과 제1 전극층(62) 사이에 형성되어 제1 전극층(62)과 제2 전극층(80)을 전기적으로 절연시킨다. 절연층(64)은 제1 전극층(62)의 둘레에 형성되어, 제1 전극층(62)과 다른 층들(80, 72, 74)과의 전기적인 쇼트를 차단하게 된다. 즉, 제1 전극층(62)이 다른 층들(80, 72 및 74)을 관통하여 제2 도전형 반도체 층(76)과 연결될 때, 절연층(64)은 제1 전극층(62)을 다른 층들(80, 72 및 74)로부터 절연시키는 역할을 수행한다. 절연층(64)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.Next, the insulating layer 64 is formed between the second electrode layer 80 and the first electrode layer 62 to electrically insulate the first electrode layer 62 and the second electrode layer 80. The insulating layer 64 is formed around the first electrode layer 62 to block electrical short between the first electrode layer 62 and the other layers 80, 72, and 74. That is, when the first electrode layer 62 is connected to the second conductivity type semiconductor layer 76 through the other layers 80, 72, and 74, the insulating layer 64 connects the first electrode layer 62 to the other layers ( 80, 72 and 74). The insulating layer 64 may be formed of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , but is not limited thereto.

다음으로, 발광 구조물(80)은 제2 전극층(80) 상에 배치된다. 발광 구조물(80)은 제2 전극층(80)의 상부면인 전도성 투명층(84) 상에 배치된 제1 도전형 반도체층(72), 제1 도전형 반도체층(72) 상에 배치된 활성층(74) 및 활성층(74) 상에 배치된 제2 도전형 반도체층(76)을 포함할 수 있다.Next, the light emitting structure 80 is disposed on the second electrode layer 80. The light emitting structure 80 may include a first conductive semiconductor layer 72 disposed on a conductive transparent layer 84, which is an upper surface of the second electrode layer 80, and an active layer disposed on the first conductive semiconductor layer 72. 74 and the second conductivity-type semiconductor layer 76 disposed on the active layer 74.

제1 도전형 반도체층(72)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, AlkInzGa(1-k-z)N (0 ≤ k ≤ 1, 0 ≤ z ≤ 1, 0 ≤ k+z ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(72)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 선택되는 적어도 하나로 형성될 수 있다. 또한, 제1 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr 또는 Ba 등을 포함할 수 있으나 이에 한정되지 않는다.The first conductivity type semiconductor layer 72 may include a III-V group compound semiconductor doped with a first conductivity type dopant, and Al k In z Ga (1-kz) N (0 ≦ k ≦ 1, 0 ≦ and a semiconductor material having a compositional formula of z ≦ 1, 0 ≦ k + z ≦ 1). For example, the first conductive semiconductor layer 72 may be formed of at least one selected from GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. Can be. In addition, the first conductivity type dopant may include, but is not limited to, Mg, Zn, Ca, Sr, or Ba as a p-type dopant.

활성층(74)은 제1 도전형 반도체층(72)을 통해 주입되는 정공(또는, 전자)와, 제2 도전형 반도체층(76)을 통해서 주입되는 전자(또는, 정공)이 서로 만나서, 활성층(74)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.In the active layer 74, holes (or electrons) injected through the first conductivity-type semiconductor layer 72 and electrons (or holes) injected through the second conductivity-type semiconductor layer 76 meet each other to form an active layer. 74 is a layer that emits light with energy determined by the energy bands inherent in the material making up 74.

활성층(74)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(74)은 트리메틸 갈륨(TMG) 가스, 암모니아(NH3) 가스, 질소 가스(N2) 및 트리메틸 인듐(TMIn:Trimethyl Indium) 가스가 주입되어 다중 양자우물구조가 형성될 수 있으나, 이에 한정되는 것은 아니다. The active layer 74 may include at least one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well structure (MQW), a quantum-wire structure, or a quantum dot structure. Can be formed. For example, the active layer 74 may be formed by injecting trimethyl gallium (TMG) gas, ammonia (NH 3 ) gas, nitrogen gas (N 2 ), and trimethyl indium (TMIn: Trimethyl Indium) gas to form a multi-quantum well structure. However, the present invention is not limited thereto.

활성층(74)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs 및 GaP(InGaP)/AlGaP 중 어느 하나, 또는 그 이상의 페어 구조로 형성될 수 있으나, 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.The well layer / barrier layer of the active layer 74 may have any one or more of InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, and GaP (InGaP) / AlGaP. It may be formed, but is not limited thereto. The well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.

제2 도전형 반도체층(76)은 제2 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, InkAlzGa1 -k- zN (0 ≤ k ≤ 1, 0 ≤ z ≤ 1, 0 ≤ k+z ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(76)이 n형 반도체층인 경우, 제2 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se 또는 Te를 포함할 수 있으나 이에 한정되지 않는다.The second conductive semiconductor layer 76 may include a III-V compound semiconductor doped with a second conductive dopant, and In k Al z Ga 1 -k- z N (0 ≦ k ≦ 1, 0 ≦ and a semiconductor material having a compositional formula of z ≦ 1, 0 ≦ k + z ≦ 1). For example, when the second conductivity-type semiconductor layer 76 is an n-type semiconductor layer, the second conductivity-type dopant may be an n-type dopant and may include Si, Ge, Sn, Se, or Te, but is not limited thereto. .

전술한 발광 구조물에서, 제1 도전형 반도체층(72)은 p형 반도체층으로 이루어지고, 제2 도전형 반도체층(76)은 n형 반도체층으로 이루어지는 경우를 예시하였다. 그러나, 제1 도전형 반도체층(72)은 n형 반도체층으로 이루어지고, 제2 도전형 반도체층(76)은 p형 반도체층으로 이루어질 수도 있다. 즉, 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, 및 p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.In the above-described light emitting structure, the first conductive semiconductor layer 72 is made of a p-type semiconductor layer, and the second conductive semiconductor layer 76 is made of an n-type semiconductor layer. However, the first conductive semiconductor layer 72 may be formed of an n-type semiconductor layer, and the second conductive semiconductor layer 76 may be formed of a p-type semiconductor layer. That is, the light emitting structure may be implemented as any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.

도 6에 예시된 제1 중간층(30) 및 제2 중간층(40)은 도 2에 예시된 제1 중간층(30) 및 제2 중간층(40)에 각각 해당하므로 동일한 참조부호를 사용하였으며 이들에 대한 상세한 설명은 생략한다. 즉, 발광 구조물(70)의 상부에 제1 중간층(30)이 배치되고, 제1 중간층(30)과 발광 구조물(70)의 사이에 제2 중간층(40)이 배치된다. 이때, 제2 중간층(40)과 접하는 제1 중간층(30)의 하부에 보이드(32)가 형성되어 있다.Since the first intermediate layer 30 and the second intermediate layer 40 illustrated in FIG. 6 correspond to the first intermediate layer 30 and the second intermediate layer 40 illustrated in FIG. 2, the same reference numerals are used. Detailed description is omitted. That is, the first intermediate layer 30 is disposed on the light emitting structure 70, and the second intermediate layer 40 is disposed between the first intermediate layer 30 and the light emitting structure 70. At this time, the void 32 is formed under the first intermediate layer 30 in contact with the second intermediate layer 40.

또한, 발광 효율을 높이기 위해, 제1 중간층(30)의 상측에 러프니스 구조(69)가 마련될 수 있다. 러프니스 구조(69)는 도 6에 예시된 바와 같이 톱니 구조일 수도 있고, 요철 구조일 수도 있으며, 이러한 톱니 구조 또는 요철 구조는 주기적이거나 비주기적으로 배열될 수 있다.In addition, in order to increase luminous efficiency, the roughness structure 69 may be provided on the upper side of the first intermediate layer 30. Roughness structure 69 may be a sawtooth structure, as shown in Figure 6, may be a concave-convex structure, such a tooth structure or concave-convex structure may be arranged periodically or aperiodic.

도 6의 경우 제1 중간층(30)의 상부에 러프니스 구조(69)가 마련된다. 그러나, 제1 중간층(30)의 상부에 버퍼층(20)이 더 배치될 수 있다. 버퍼층(20)은 도 2에 예시된 버퍼층(20)과 동일하다. 이 경우, 버퍼층(20)의 상부에 러프니스 구조(69)가 마련될 수 있다.In the case of FIG. 6, a roughness structure 69 is provided on the first intermediate layer 30. However, the buffer layer 20 may be further disposed on the first intermediate layer 30. The buffer layer 20 is the same as the buffer layer 20 illustrated in FIG. In this case, the roughness structure 69 may be provided on the buffer layer 20.

이하, 도 3a 내지 도 3e 및 도 7a 내지 도 7f를 참조하여 도 6에 예시한 반도체 소자(100B)의 제조 방법을 설명한다. 본 예에서는 제1 도전형 반도체층(72)은 p형 GaN을 포함하고, 제2 도전형 반도체층(76)은 n형 GaN을 포함하는 경우를 예시한다. 그러나, 도 6에 예시한 반도체 소자(100B)는 이에 국한되지 않고 다양한 다른 방법으로 제조될 수도 있음은 물론이다.Hereinafter, a method of manufacturing the semiconductor device 100B illustrated in FIG. 6 will be described with reference to FIGS. 3A to 3E and 7A to 7F. In this example, the first conductive semiconductor layer 72 includes p-type GaN and the second conductive semiconductor layer 76 includes n-type GaN. However, the semiconductor device 100B illustrated in FIG. 6 may be manufactured by various other methods, without being limited thereto.

도 7a 내지 도 7f는 도 6에 예시한 반도체 소자(100B)의 실시예에 의한 제조 방법을 설명하기 위한 단면도들이다.7A to 7F are cross-sectional views illustrating a method of manufacturing the semiconductor device 100B illustrated in FIG. 6.

도 3a 내지 도 3e에 도시된 바와 같이, 실리콘 기판(10) 상에 초기 버퍼층(22), 전이층(24), 보이드(32)를 갖는 제1 중간층(30), 제2 중간층(40) 및 GaN의 소자층(50)을 형성한다. 여기서, 도 3e에 예시된 GaN의 소자층(50)은 도 7a에 예시된 nGaN의 제2 도전형 반도체층(76)에 해당한다.As shown in FIGS. 3A-3E, the first intermediate layer 30 having the initial buffer layer 22, the transition layer 24, the voids 32, the second intermediate layer 40, and the like on the silicon substrate 10. A GaN device layer 50 is formed. Here, the device layer 50 of GaN illustrated in FIG. 3E corresponds to the second conductive semiconductor layer 76 of nGaN illustrated in FIG. 7A.

이후, 도 7a를 참조하면, 제2 도전형 반도체층(76) 상에 활성층(74) 및 제1 도전형 반도체층(72)을 순차적으로 성장시켜 형성한다. 발광 구조물(70)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.Subsequently, referring to FIG. 7A, the active layer 74 and the first conductive semiconductor layer 72 are sequentially formed on the second conductive semiconductor layer 76. The light emitting structure 70 may include, for example, Metal Organic Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), and molecular beam growth. It may be formed using a method such as Molecular Beam Epitaxy (MBE), Hydride Vapor Phase Epitaxy (HVPE), but is not limited thereto.

다음으로, 도 7b를 참조하면, 단위 칩 영역을 기준으로 발광 구조물(72, 74, 76)의 측면과 제1 및 제2 중간층(30, 40)의 측면이 노출되도록 발광 구조물(72, 74, 76)과 제1 및 제2 중간층(30, 40)의 측부를 제거하여 복수의 이격된 채널(C)을 형성한다.Next, referring to FIG. 7B, the light emitting structures 72, 74, and the side surfaces of the light emitting structures 72, 74, and 76 and the first and second intermediate layers 30 and 40 are exposed based on the unit chip region. 76) and the sides of the first and second intermediate layers 30 and 40 are removed to form a plurality of spaced channels C.

또한, 제1 도전형 반도체층(72) 및 활성층(74)을 관통하여 제2 도전형 반도체층(76)을 노출시키는 적어도 하나의 구멍(78)을 형성한다. 이를 위해 포토리소그래피(photolithography) 공정 및 식각 공정을 이용할 수 있다.In addition, at least one hole 78 is formed through the first conductive semiconductor layer 72 and the active layer 74 to expose the second conductive semiconductor layer 76. For this purpose, a photolithography process and an etching process may be used.

다음으로, 도 7c를 참조하면, 제1 도전형 반도체층(72)의 상부에 제2 전극층(80)을 구성하는 전도성 투명층(84)과 반사층(82)을 차례로 적층하여 형성한다. 이를 위해, 구멍(78)과 채널(C) 부분은 포토레지스트(photoresist)로 채워지고, 전도성 투명층(84)과 반사층(82)을 형성한 후, 포토레지스트는 제거된다.Next, referring to FIG. 7C, the conductive transparent layer 84 and the reflective layer 82 constituting the second electrode layer 80 are sequentially stacked on the first conductive semiconductor layer 72. To this end, the hole 78 and the channel C portion are filled with a photoresist, and after forming the conductive transparent layer 84 and the reflective layer 82, the photoresist is removed.

다음으로, 도 7d를 참조하면, 제2 전극층(80)의 상부와 측부 및 구멍(78)의 측면 상에 절연층(64)을 형성한다. 이때, 절연층(64)은 구멍(78)의 바닥에는 형성되지 않는다.Next, referring to FIG. 7D, an insulating layer 64 is formed on the upper side and the side of the second electrode layer 80 and the side surface of the hole 78. At this time, the insulating layer 64 is not formed at the bottom of the hole 78.

다음으로, 도 7e를 참조하면, 구멍(78)을 도전성 물질로 채워 제2 도전형 반도체층(76)과 접하도록 절연층(76) 상에 제1 전극층(62)을 형성한다. 이때, 구멍(78)에 채워져 제2 도전형 반도체층(76)과 접하는 제1 전극층(62) 부분은 접촉 전극(63)이 된다. 그리고, 제1 전극층(62) 상에 지지 기판(60)을 형성한다. 지지 기판(60)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다.Next, referring to FIG. 7E, the first electrode layer 62 is formed on the insulating layer 76 so as to contact the second conductive semiconductor layer 76 by filling the hole 78 with a conductive material. At this time, the portion of the first electrode layer 62 filled in the hole 78 and in contact with the second conductivity-type semiconductor layer 76 becomes the contact electrode 63. The support substrate 60 is formed on the first electrode layer 62. The support substrate 60 may be formed by a bonding method, a plating method, or a deposition method.

이후, 실리콘 기판(10)을 습식 식각에 의해 제거하고, 초기 버퍼층(22)과 전이층(24)을 건식 식각에 의해 제거한 결과물을 뒤집어서 도 7f에 도시된 바와 같은 러프니스 구조(69)를 형성한다.Thereafter, the silicon substrate 10 is removed by wet etching, and the result of removing the initial buffer layer 22 and the transition layer 24 by dry etching is turned over to form a roughness structure 69 as shown in FIG. 7F. do.

만일, 실리콘 기판(10)만을 제거하고 초기 버퍼층(22)과 전이층(24)을 잔류시키고자 할 경우, 도 7b에서 채널(C)을 형성할 때 버퍼층(20)까지 제거한 후 실리콘 기판(10)을 노출시키면 된다. 따라서, 최종 결과물인 도 7f에서 제1 중간층(30)의 상부에 전이층(24)과 초기 버퍼층(22)이 잔류하게 된다. 이 경우, 초기 버퍼층(22)의 상부에 러프니스 구조(69)가 형성된다.If only the silicon substrate 10 is removed and the initial buffer layer 22 and the transition layer 24 are to be retained, the silicon substrate 10 may be removed after removing the buffer layer 20 when the channel C is formed in FIG. 7B. ). Thus, in FIG. 7F, the final result, the transition layer 24 and the initial buffer layer 22 remain on the first intermediate layer 30. In this case, the roughness structure 69 is formed on the initial buffer layer 22.

또는, 실리콘 기판(10)과 초기 버퍼층(22)을 제거하고, 전이층(24)을 잔류시킬 경우, 도 7b에서 채널(C)을 형성할 때 전이층(24)까지 제거한 후 초기 버퍼층(22)을 노출시키면 된다. 따라서, 최종 결과물인 도 7f에서 제1 중간층(30)의 상부에 전이층(24)이 잔류하게 된다. 이 경우, 전이층(24)의 상부에 러프니스 구조(69)가 형성된다.Alternatively, when the silicon substrate 10 and the initial buffer layer 22 are removed, and the transition layer 24 is left, the initial buffer layer 22 is removed after the removal of the transition layer 24 when the channel C is formed in FIG. 7B. ). Thus, in FIG. 7F, the final result, the transition layer 24 remains on top of the first intermediate layer 30. In this case, the roughness structure 69 is formed on the transition layer 24.

이후, 제1 중간층(30)의 상부, 제1 및 제2 중간층(30, 40)의 측부, 발광 구조물(70)의 측면을 덮는 보호층(68)을 형성한다.Thereafter, a protective layer 68 is formed to cover the upper portion of the first intermediate layer 30, the sides of the first and second intermediate layers 30 and 40, and the side surface of the light emitting structure 70.

도 7a 내지 도 7f에서 단위 칩을 형성하는 공정만을 도시하였다. 그러나 다수의 칩을 형성할 경우, 칩 절단 공정을 통해 구조물을 단위 칩 형태로 절단한다. 칩 절단 공정은 예를 들어, 블레이드(blade)를 이용해 물리적인 힘을 가하여 분리시키는 브레이킹 공정, 칩 경계에 레이져를 조사하여 칩을 분리시키는 레이저 스크라이빙 공정, 습식 식각 또는 건식 식각을 포함하는 식각 공정 등을 포함할 수 있으나 이에 대해 한정되지는 않는다.7A to 7F only show a process of forming a unit chip. However, when forming a plurality of chips, the structure is cut into unit chips through a chip cutting process. The chip cutting process includes, for example, a breaking process using a blade to apply a physical force to separate, a laser scribing process that separates the chip by irradiating a laser to the chip boundary, an etching including wet etching or dry etching. And the like, but are not limited thereto.

이하, 전술한 도 2에 예시된 반도체 소자가 이용된 HEMT(100C)에 대해 다음과 같이 첨부된 도면을 참조하여 설명한다. 여기서, 도 2에서와 동일한 참조부호는 동일한 소자를 의미하므로 이들에 대한 중복 설명을 생략한다.Hereinafter, the HEMT 100C using the semiconductor device illustrated in FIG. 2 will be described with reference to the accompanying drawings as follows. Here, the same reference numerals as in FIG. 2 denote the same elements, and thus redundant descriptions thereof will be omitted.

도 8은 또 다른 실시예에 의한 반도체 소자(100C)의 단면도를 나타낸다.8 is a sectional view of a semiconductor device 100C according to still another embodiment.

도 8에 도시된 반도체 소자(100C)는 도 2에 예시한 반도체 소자(100A)를 이용하여 구현된 HEMT에 해당한다.The semiconductor device 100C illustrated in FIG. 8 corresponds to a HEMT implemented using the semiconductor device 100A illustrated in FIG. 2.

도 8을 참조하면, HEMT(100C)는 기판(10), 초기 버퍼층(22), 전이층(24), 제1 중간층(30), 제2 중간층(40) 및 소자층(50A)을 포함한다.Referring to FIG. 8, the HEMT 100C includes a substrate 10, an initial buffer layer 22, a transition layer 24, a first intermediate layer 30, a second intermediate layer 40, and a device layer 50A. .

소자층(50A)은 도 2에 예시한 소자층(50)에 대응하는 요소이다. HEMT(100C)의 경우 소자층(50A)은 채널층(92), 제1 및 제2 반도체층(94), 접합층(96), 게이트(G) 및 복수의 콘택(S, D)을 포함한다.The element layer 50A is an element corresponding to the element layer 50 illustrated in FIG. 2. In the case of the HEMT 100C, the device layer 50A includes a channel layer 92, first and second semiconductor layers 94, a junction layer 96, a gate G, and a plurality of contacts S and D. do.

채널층(92)은 언도프된 GaN을 포함하여 형성될 수 있으며, 제2 중간층(40)의 상부에 배치된다.The channel layer 92 may be formed to include undoped GaN and may be disposed on the second intermediate layer 40.

접합층(96)은 언도프된(undoped) AlGaN (이하, uAlGaN) 층일 수 있다. uAlGaN 층(96)은 채널층(92)과 헤테로 접합(98)하는 층이다. 또한, 금(Au) 같은 물질을 포함하여 구현 가능한 게이트 전극(G)이 uAlGaN 층(96) 상부에 배치된다.The bonding layer 96 may be an undoped AlGaN (hereinafter, uAlGaN) layer. The uAlGaN layer 96 is a layer for heterojunction 98 with the channel layer 92. In addition, a gate electrode G, which may include a material such as Au, may be disposed on the uAlGaN layer 96.

채널층(92)에 의해 형성되는 채널이 n형 채널인 경우, n형 GaN층이 제1 및 제2 반도체층(94)으로서 채널층(92)의 상부에서 uAlGaN 층(96)의 양측에 배치된다. 그러나, 채널층(92)에 의해 형성되는 채널이 p형 채널인 경우, p형 GaN 층이 제1 및 제2 반도체층(94)으로서 채널층(92)의 상부에서 uAlGaN 층(96)의 양측에 배치된다. 제1 및 제2 반도체 층(94)은 채널층(92)에 매립된 구조이다.When the channel formed by the channel layer 92 is an n-type channel, the n-type GaN layer is disposed on both sides of the uAlGaN layer 96 on the upper side of the channel layer 92 as the first and second semiconductor layers 94. do. However, when the channel formed by the channel layer 92 is a p-type channel, the p-type GaN layer is the first and second semiconductor layers 94 on both sides of the uAlGaN layer 96 on top of the channel layer 92. Is placed on. The first and second semiconductor layers 94 are embedded in the channel layer 92.

적어도 하나의 콘택(S, D)이 제1 및 제2 반도체층(94) 상에서 uAlGaN 층(96)의 양측에 배치된다. 여기서, 적어도 하나의 콘택은 Al로 구현될 수 있는 소스 콘택(S) 및 Al로 구현될 수 있는 드레인 콘택(D)을 포함할 수 있다. 소스 콘택(S)은 채널층(92) 상에 배치된 제1 반도체층(94)의 상부에 배치되고, 드레인 콘택(D)은 소스 콘택(D)과 이격되어 제2 반도체층(94)의 상부에 배치된다.At least one contact (S, D) is disposed on both sides of the uAlGaN layer 96 on the first and second semiconductor layers 94. Here, the at least one contact may include a source contact S which may be implemented as Al and a drain contact D which may be implemented as Al. The source contact S is disposed on the first semiconductor layer 94 disposed on the channel layer 92, and the drain contact D is spaced apart from the source contact D to separate the second semiconductor layer 94. Is placed on top.

또한, 도 2에 예시한 반도체 소자(100A)는 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 또는 조명 소자 등의 다양한 분야에 적용될 수도 있다.In addition, the semiconductor device 100A illustrated in FIG. 2 includes a photodetector, a gated bipolar junction transistor, a gated hot electron transistor, a gate heterostructure, and a gated heterostructure. bipolar junction transistors, gas sensors, liquid sensors, pressure sensors, multi-function sensors such as pressure and temperature, power switching transistors, microwave transistors It may be applied to various fields such as a microwave transistor or an lighting device.

이하, 수직형 발광 소자에 적용된 도 6에 예시된 반도체 소자(100B)를 포함하는 발광 소자 패키지의 구성 및 동작을 설명한다.Hereinafter, the configuration and operation of the light emitting device package including the semiconductor device 100B illustrated in FIG. 6 applied to the vertical light emitting device will be described.

도 9는 실시예에 따른 발광소자 패키지(200)의 단면도이다.9 is a cross-sectional view of a light emitting device package 200 according to the embodiment.

실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 패키지 몸체부(205)에 설치된 제1 및 제2 리드 프레임(213, 214)과, 패키지 몸체부(205)에 배치되어 제1 및 제2 리드 프레임(213, 214)과 전기적으로 연결되는 발광 소자(220)와, 발광 소자(220)를 포위하는 몰딩 부재(240)를 포함한다.The light emitting device package 200 according to the embodiment is disposed on the package body 205, the first and second lead frames 213 and 214 installed on the package body 205, and the package body 205. The light emitting device 220 is electrically connected to the first and second lead frames 213 and 214, and the molding member 240 surrounds the light emitting device 220.

패키지 몸체부(205)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있으며, 발광 소자(220)의 주위에 경사면이 형성될 수 있다.The package body 205 may be formed of silicon, synthetic resin, or metal, and an inclined surface may be formed around the light emitting device 220.

제1 및 제2 리드 프레임(213, 214)은 서로 전기적으로 분리되며, 발광 소자(220)에 전원을 제공하는 역할을 한다. 또한, 제1 및 제2 리드 프레임(213, 214)은 발광 소자(220)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수도 있으며, 발광 소자(220)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first and second lead frames 213 and 214 are electrically separated from each other, and serve to supply power to the light emitting device 220. In addition, the first and second lead frames 213 and 214 may serve to increase light efficiency by reflecting light generated from the light emitting device 220, and transmit heat generated from the light emitting device 220 to the outside. It can also play a role.

발광 소자(220)는 도 6에 예시된 반도체 소자(100B)를 포함할 수 있으나 이에 한정되는 것은 아니다.The light emitting device 220 may include the semiconductor device 100B illustrated in FIG. 6, but is not limited thereto.

발광 소자(220)는 도 9에 예시된 바와 같이 제1 또는 제2 리드 프레임(213, 214) 상에 배치되거나, 패키지 몸체부(205) 상에 배치될 수도 있다.As illustrated in FIG. 9, the light emitting device 220 may be disposed on the first or second lead frames 213 and 214 or may be disposed on the package body 205.

도 9에 예시된 발광 소자(220)는 제1 리드 프레임(213)과 와이어(230)를 통해 전기적으로 연결되고 제2 리드 프레임(214)과 직접 접촉하여 전기적으로 연결된다.The light emitting device 220 illustrated in FIG. 9 is electrically connected to the first lead frame 213 and the wire 230 and is electrically connected to the second lead frame 214 in direct contact.

몰딩 부재(240)는 발광 소자(220)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(240)는 형광체를 포함하여, 발광 소자(220)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 240 may surround and protect the light emitting device 220. In addition, the molding member 240 may include a phosphor to change the wavelength of light emitted from the light emitting device 220.

실시예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.A plurality of light emitting device packages according to the embodiment may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, or the like, which is an optical member, may be disposed on a path of light emitted from the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit or as a lighting unit. For example, the lighting system may include a backlight unit, a lighting unit, an indicator device, a lamp, and a street lamp.

도 10은 실시예에 따른 조명 유닛(300)의 사시도이다. 다만, 도 10의 조명 유닛(300)은 조명 시스템의 한 예이며, 이에 한정되는 것은 아니다.10 is a perspective view of a lighting unit 300 according to the embodiment. However, the lighting unit 300 of FIG. 10 is an example of a lighting system, but is not limited thereto.

실시예에서 조명 유닛(300)은 케이스 몸체(310)와, 케이스 몸체(310)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(320)와, 케이스 몸체(310)에 설치된 발광 모듈부(330)를 포함할 수 있다.In an embodiment, the lighting unit 300 includes a case body 310, a connection terminal 320 installed on the case body 310 and receiving power from an external power source, and a light emitting module unit 330 installed on the case body 310. ) May be included.

케이스 몸체(310)는 방열 특성이 양호한 재질로 형성되며, 금속 또는 수지로 형성될 수 있다.The case body 310 may be formed of a material having good heat dissipation and may be formed of metal or resin.

발광 모듈부(330)는 기판(332)과, 기판(332)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.The light emitting module unit 330 may include a substrate 332 and at least one light emitting device package 200 mounted on the substrate 332.

기판(332)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(metal Core) PCB, 연성(flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.The substrate 332 may be a circuit pattern printed on an insulator, and for example, a general printed circuit board (PCB), a metal core PCB, a flexible PCB, a ceramic PCB, or the like may be used. It may include.

또한, 기판(332)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.In addition, the substrate 332 may be formed of a material that reflects light efficiently, or the surface may be formed of a color that reflects light efficiently, for example, white, silver, or the like.

기판(332) 상에는 적어도 하나의 발광 소자 패키지(200)가 탑재될 수 있다. 발광 소자 패키지(200) 각각은 적어도 하나의 발광 소자(220) 예를 들면 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.At least one light emitting device package 200 may be mounted on the substrate 332. Each of the light emitting device packages 200 may include at least one light emitting device 220, for example, a light emitting diode (LED). The light emitting diodes may include colored light emitting diodes emitting red, green, blue or white colored light, and UV light emitting diodes emitting ultraviolet (UV) light.

발광 모듈부(330)는 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.The light emitting module unit 330 may be arranged to have a combination of various light emitting device packages 200 to obtain color and luminance. For example, the white light emitting diode, the red light emitting diode, and the green light emitting diode may be combined and disposed to secure high color rendering (CRI).

연결 단자(320)는 발광 모듈부(330)와 전기적으로 연결되어 전원을 공급할 수 있다. 실시예에서 연결 단자(320)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 연결 단자(320)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있다.The connection terminal 320 may be electrically connected to the light emitting module unit 330 to supply power. In an embodiment, the connection terminal 320 is inserted into and coupled to an external power source in a socket manner, but is not limited thereto. For example, the connection terminal 320 may be formed in a pin shape and inserted into an external power source, or may be connected to the external power source by a wire.

도 11은 실시예에 따른 백라이트 유닛(400)의 분해 사시도이다. 다만, 도 11의 백라이트 유닛(400)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.11 is an exploded perspective view of the backlight unit 400 according to the embodiment. However, the backlight unit 400 of FIG. 11 is an example of an illumination system, but is not limited thereto.

실시예에 따른 백라이트 유닛(400)은 도광판(410)과, 도광판(410) 아래의 반사 부재(420)와, 바텀 커버(430)와, 도광판(410)에 빛을 제공하는 발광 모듈부(440)를 포함한다. 바텀 커버(430)는 도광판(410), 반사 부재(420) 및 발광 모듈부(440)를 수납한다.The backlight unit 400 according to the exemplary embodiment may include a light guide plate 410, a light reflecting member 420 under the light guide plate 410, a bottom cover 430, and a light emitting module unit 440 that provides light to the light guide plate 410. ). The bottom cover 430 accommodates the light guide plate 410, the reflective member 420, and the light emitting module unit 440.

도광판(410)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 도광판(410)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl methacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.The light guide plate 410 diffuses light to serve as a surface light source. The light guide plate 410 is made of a transparent material, for example, an acrylic resin series such as polymethyl methacrylate (PMMA), polyethylene terephthlate (PET), polycarbonate (PC), cycloolefin copolymer (COC), and polyethylene naphthalate (PEN) resin. It may include one of the.

발광 모듈부(440)는 도광판(410)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.The light emitting module unit 440 provides light to at least one side of the light guide plate 410, and ultimately serves as a light source of the display device in which the backlight unit is installed.

발광 모듈부(440)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다. 구체적으로, 발광 모듈부(440)는 기판(442)과, 기판(442)에 탑재된 다수의 발광 소자 패키지(200)를 포함한다. 기판(442)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다.The light emitting module unit 440 may be in contact with the light guide plate 410, but is not limited thereto. In detail, the light emitting module unit 440 includes a substrate 442 and a plurality of light emitting device packages 200 mounted on the substrate 442. The substrate 442 may be in contact with the light guide plate 410, but is not limited thereto.

기판(442)은 회로 패턴(미도시)을 포함하는 PCB일 수 있다. 다만, 기판(442)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.The substrate 442 may be a PCB including a circuit pattern (not shown). However, the substrate 442 may include not only a general PCB but also a metal core PCB (MCPCB, Metal Core PCB), a flexible PCB, and the like, but is not limited thereto.

그리고, 다수의 발광 소자 패키지(200)는 기판(442) 상에 빛이 방출되는 발광면이 도광판(410)과 소정 거리 이격되도록 탑재될 수 있다.The plurality of light emitting device packages 200 may be mounted on the substrate 442 such that a light emitting surface on which light is emitted is spaced apart from the light guide plate 410 by a predetermined distance.

도광판(410) 아래에는 반사 부재(420)가 형성될 수 있다. 반사 부재(420)는 도광판(410)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 백라이트 유닛의 휘도를 향상시킬 수 있다. 반사 부재(420)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.The reflective member 420 may be formed under the light guide plate 410. The reflective member 420 may improve brightness of the backlight unit by reflecting light incident to the lower surface of the light guide plate 410 upward. The reflective member 420 may be formed of, for example, PET, PC, or PVC resin, but is not limited thereto.

바텀 커버(430)는 도광판(410), 발광 모듈부(440) 및 반사 부재(420) 등을 수납할 수 있다. 이를 위해, 바텀 커버(430)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.The bottom cover 430 may accommodate the light guide plate 410, the light emitting module 440, the reflective member 420, and the like. To this end, the bottom cover 430 may be formed in a box shape having an upper surface opened thereto, but is not limited thereto.

바텀 커버(430)는 금속 또는 수지로 형성될 수 있으며, 프레스 성형 또는 압 성형 등의 공정을 이용하여 제조될 수 있다.The bottom cover 430 may be formed of metal or resin, and may be manufactured using a process such as press molding or pressure molding.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiments, which are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains should not be exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

5, 10: 실리콘 기판 20: 버퍼층
22: 초기 버퍼층 24: 전이층
30: 제1 중간층 32: 보이드
40: 제2 중간층 50, 52, 54: 소자층
60: 도전형 지지 기판 62: 제1 전극층
64: 절연층 66: 전극 패드
68: 보호층 69: 러프니스 구조
70: 발광 구조물 72: 제1 도전형 반도체층
74: 활성층 76: 제2 도전형 반도체층
80: 제2 전극층 82: 반사층
84: 전도성 투명층 100A, 100B, 100C: 반도체 소자
200: 발광 소자 패키지 205: 패키지 몸체부
213, 214: 리드 프레임 220: 발광 소자
230: 와이어 240: 몰딩 부재
300: 조명 유닛 310: 케이스 몸체
320: 연결 단자 330, 440: 발광 모듈부
332, 442: 기판 400: 백라이트 유닛
410: 도광판 420: 반사 부재
430: 바텀 커버 440: 발광 모듈부5, 10: silicon substrate 20: buffer layer
22: initial buffer layer 24: transition layer
30: first intermediate layer 32: void
40: second intermediate layer 50, 52, 54: element layer
60: conductive support substrate 62: first electrode layer
64: insulating layer 66: electrode pad
68: protective layer 69: roughness structure
70 light emitting structure 72 first conductive semiconductor layer
74: active layer 76: second conductive semiconductor layer
80: second electrode layer 82: reflective layer
84: conductive transparent layer 100A, 100B, 100C: semiconductor element
200: light emitting device package 205: package body portion
213 and 214: lead frame 220: light emitting element
230: wire 240: molding member
300: lighting unit 310: case body
320: connection terminal 330, 440: light emitting module
332 and 442: substrate 400: backlight unit
410: Light guide plate 420: Reflective member
430: bottom cover 440: light emitting module

Claims (16)

기판;
상기 기판 상에 배치되며, 상부에 보이드를 갖는 제1 중간층;
상기 보이드를 갖는 상기 제1 중간층 상에 배치되는 제2 중간층; 및
상기 제2 중간층 상에 배치되는 소자층을 포함하고,
상기 제2 중간층은 AlN 또는 SiN을 포함하는 반도체 소자.Board;
A first intermediate layer disposed on the substrate and having a void thereon;
A second intermediate layer disposed on the first intermediate layer having the voids; And
An element layer disposed on the second intermediate layer,
The second intermediate layer includes AlN or SiN. 제1 항에 있어서, 상기 기판은 실리콘 기판인 반도체 소자.The semiconductor device of claim 1, wherein the substrate is a silicon substrate. 제1 항에 있어서, 상기 소자층은
상기 제2 중간층 상에 배치된 채널층;
상기 채널층 상에 배치되고, 상기 채널층과 헤테로 접합하는 접합층;
상기 채널층 상에 배치되고, 상기 접합층의 양측에 각각 배치된 제1 및 제2 반도체층;
상기 접합층 상에 배치된 게이트; 및
상기 제1 및 제2 반도체층 상에 각각 배치된 소스 및 드레인 콘택을 포함하는 반도체 소자.The method of claim 1, wherein the device layer
A channel layer disposed on the second intermediate layer;
A junction layer disposed on the channel layer and heterojunction with the channel layer;
First and second semiconductor layers disposed on the channel layer and respectively disposed on both sides of the bonding layer;
A gate disposed on the junction layer; And
And a source and a drain contact disposed on the first and second semiconductor layers, respectively. 제1 항에 있어서, 상기 소자층은
상기 기판 상에 배치된 발광 구조물을 포함하고,
상기 발광 구조물은
제1 도전형 반도체층;
제2 도전형 반도체층; 및
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 반도체 소자.The method of claim 1, wherein the device layer
A light emitting structure disposed on the substrate;
The light emitting structure
A first conductivity type semiconductor layer;
A second conductivity type semiconductor layer; And
And an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer. 기판;
상기 기판 상에 배치된 제1 전극층;
상기 제1 전극층 상에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 발광 구조물과 상기 제1 전극층 사이에 배치되고, 상기 제1 도전형 반도체층과 접하는 제2 전극층;
상기 제1 전극층과 상기 제2 전극층 사이에 배치된 절연층;
상기 발광 구조물의 상부에 배치된 제1 중간층;
상기 제1 중간층의 상부에 배치된 버퍼층; 및
상기 제1 중간층과 상기 발광 구조물 사이에 배치되며, AlN 또는 SiN을 포함하는 제2 중간층을 포함하고,
상기 제1 중간층은 상기 제2 중간층과 접하는 부분에 보이드를 갖는 반도체 소자.Board;
A first electrode layer disposed on the substrate;
A light emitting structure disposed on the first electrode layer, the light emitting structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
A second electrode layer disposed between the light emitting structure and the first electrode layer and in contact with the first conductive semiconductor layer;
An insulating layer disposed between the first electrode layer and the second electrode layer;
A first intermediate layer disposed on the light emitting structure;
A buffer layer disposed on the first intermediate layer; And
A second intermediate layer disposed between the first intermediate layer and the light emitting structure and including AlN or SiN;
And the first intermediate layer has voids in contact with the second intermediate layer. 제5 항에 있어서, 상기 제1 전극층은 상기 제2 전극층, 상기 제1 도전형 반도체층 및 상기 활성층을 관통하여 상기 제2 도전형 반도체층에 접하고, 상기 제1 중간층은 상측에 러프니스를 갖고, 상기 버퍼층은 상측에 러프니스를 갖는 반도체 소자.The semiconductor device of claim 5, wherein the first electrode layer penetrates through the second electrode layer, the first conductive semiconductor layer, and the active layer to contact the second conductive semiconductor layer, and the first intermediate layer has roughness thereon. The buffer layer has a roughness on the upper side. 삭제delete 삭제delete 제1 항 또는 제5 항에 있어서, 상기 AlN을 포함하는 상기 제2 중간층은 15 ㎚ 내지 25 ㎚의 두께를 갖고, 상기 SiN을 포함하는 상기 제2 중간층은 0.5 ㎚ 내지 1.5 ㎚의 두께를 갖는 반도체 소자.The semiconductor of claim 1, wherein the second intermediate layer comprising AlN has a thickness of 15 nm to 25 nm, and the second intermediate layer comprising SiN has a thickness of 0.5 nm to 1.5 nm. device. 삭제delete 제1 항 또는 제5 항에 있어서, 상기 제2 중간층이 SiN으로 이루어진 경우에 상기 보이드의 깊이는 상기 제2 중간층이 AlN으로 이루어진 경우에 상기 보이드의 깊이보다 더 깊은 반도체 소자.The semiconductor device according to claim 1 or 5, wherein the depth of the void when the second intermediate layer is made of SiN is deeper than the depth of the void when the second intermediate layer is made of AlN. 제1 항 또는 제5 항에 있어서, 상기 보이드는 랜덤하게 배치된 반도체 소자.The semiconductor device according to claim 1 or 5, wherein the voids are randomly arranged. 제1 항 또는 제5 항에 있어서, 상기 보이드는 1E7 ㎝-2 내지 5E7 ㎝-2의 밀도를 갖는 반도체 소자.The semiconductor device according to claim 1 or 5, wherein the void has a density of 1E7 cm -2 to 5E7 cm -2 . 제4 항에 있어서, 상기 제1 중간층은 GaN 기반의 물질을 포함하는 반도체 소자.The semiconductor device of claim 4, wherein the first intermediate layer comprises a GaN-based material. 삭제delete 제4 항 또는 제5 항에 있어서,
상기 활성층은 상기 제1 도전형 반도체층에서 주입된 캐리어와 상기 제2 도전형 반도체층에서 주입된 캐리어의 재결합으로 광을 방출하는 반도체 소자.The method according to claim 4 or 5,
The active layer emits light by recombination of a carrier injected from the first conductive semiconductor layer and a carrier injected from the second conductive semiconductor layer.
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