KR102069818B1 - 집적 회로 패키지 및 그 형성 방법 - Google Patents

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KR102069818B1
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첸-후아 유
쯩-후이 리
밍-체 호
헝-주이 쿠오
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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Abstract

집적 회로 패키지와 그 형성 방법이 제공된다. 방법은 캐리어 위에, 컨택 패드와 본드 패드를 포함하는 제1 재배선층을 형성하는 단계를 포함한다. 전도성 필라가 컨택 패드 위에 형성된다. 솔더 조인트를 사용하여 집적 회로 다이의 후측 표면이 본드 패드에 부착된다. 전도성 필라의 측벽과 집적 회로 다이의 측벽을 따라 밀봉재가 형성되고, 집적 회로 다이의 전측 표면은 밀봉재의 최상단 표면 및 전도성 필라의 최상단 표면과 실질적으로 같은 높이이다. 집적 회로 다이의 전측 표면, 밀봉재의 최상단 표면 및 전도성 필라의 최상단 표면 위에 제2 재배선층이 형성된다.

Description

집적 회로 패키지 및 그 형성 방법{INTERGRATED CIRCUIT PACKAGES AND METHODS OF FORMING SAME}
<우선권 주장 및 교차 참조>
본 출원은 2017년 11월 15일 출원한 발명의 명칭이 "Integrated Circuit Packages and Methods of Forming Same"인 미국 가출원 번호 제62/586,291호에 대해 우선권을 주장하며, 이 우선권 출원은 참조에 의해 본 명세서에 포함된다.
<배경>
반도체 디바이스는 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연성 또는 유전체층, 전도층, 및 반도성 재료층을 순차적으로 퇴적하고 그 위에 회로 부품 및 소자를 형성하기 위해 리소그래피를 이용해 다양한 재료층을 패터닝함으로써 제조된다. 단일 반도체 웨이퍼 상에는 대개 수십 또는 수백개의 집적 회로가 제조된다. 집적 회로를 스크라이브 라인을 따라 소잉함으로써 개개 다이가 개편화된다. 그런 다음 개별 다이는 개별로, 다칩(multi-chip) 모듈로, 또는 다양한 유형의 패키징으로 패키징된다.
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분 이러한 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 감소(예컨대, 20 nm 노드 미만으로 반도체 공정 노드를 축소하는 것)로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 최근에는 소형화, 고속화 및 더 큰 대역폭뿐만 아니라 전력 소비 저감 및 대기 시간 단축에 대한 요구가 증가함에 따라, 반도체 다이에 대한 보다 작고 보다 창의적인 패키징 기술에 대한 필요성이 커지고 있다.
반도체 기술이 더욱 진보함에 따라, 반도체 디바이스의 물리적 크기를 더욱 줄이기 위한 효과적인 대안으로서 예컨대 3차원 집적 회로(3DIC)와 같은 적층형 반도체 디바이스가 대두되고 있다. 적층형 반도체 디바이스에서는, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로가 상이한 반도체 웨이퍼들 상에 제조된다. 반도체 디바이스의 폼 팩터를 더욱 줄이기 위해 2개 이상의 반도체 웨이퍼가 서로의 상단에 설치되거나 적층될 수 있다. POP(package-on-package) 디바이스는 다이를 패키징한 다음 다른 패키징된 다이 또는 다이들과 함께 패키징하는 3DIC의 한 유형이다. COP(chip-on-package) 디바이스는 다이를 패키징한 다음 다른 패키징된 다이 또는 다이들과 함께 패키징하는 3DIC의 또 다른 유형이다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 10은 일부 실시형태에 따른 집적 회로 다이의 제조 시의 다양한 처리 단계의 단면도이다.
도 11 내지 도 21은 일부 실시형태에 따른 집적 회로 패키지의 제조 시의 다양한 처리 단계의 단면도이다.
도 22와 도 23은 일부 실시형태에 따른 집적 회로 패키지의 제조 시의 다양한 처리 단계의 단면도이다.
도 24는 일부 실시형태에 따른 집적 회로 다이의 형성 방법을 나타내는 흐름도이다.
도 25는 일부 실시형태에 따른 집적 회로 패키지의 형성 방법을 나타내는 흐름도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
특정 상황, 즉 집적 팬아웃(InFO) 패키지와, InFO 패키지를 포함하는 PoP 패키지 등의 집적 회로 패키지의 실시형태에 관련하여 실시형태들을 설명할 것이다. 그러나, 다른 실시형태도 패키징 어셈블 시에, 기판, 인터포저 등의 처리 시에, 또는 입력 구성요소, 보드, 다이 또는 다른 구성요소 탑재 시에, 또는 임의의 유형의 집적 회로 또는 전기 부품의 조합의 접속 패키징 또는 탑재를 위해, 패키지-온-패키지 어셈블리, 다이-대-다이 어셈블리, 웨이퍼-대-웨이퍼 어셈블리, 다이-대-기판 어셈블리, 다이-대-기판 어셈블리를 포함한 기타 전기적으로 접속되는 구성요소에 적용될 수도 있지만, 이들에 한정되지는 않는다.
여기에 기술하는 다양한 실시형태는, 다이와 하부 층(하부의 재배선층 등) 사이의 오버레이 시프트를 감소시키거나 없앰으로써 다이 정렬 문제를 감소시키거나 피할 수 있는 다이 부착 방법을 사용하여 집적 회로 패키지를 형성할 수 있고, 집적 회로 패키지의 열저항을 줄일 수 있다. 여기에 기술하는 다양한 실시형태는 또한 하부의 재배선층 직상에 쓰루 몰딩 비아(through molding via)를 형성할 수 있고, 재배선층을 형성하는 동안에 사용되는 시드층을 변경함으로써 접촉 저항을 줄일 수 있다. 여기에 기술하는 다양한 실시형태는 집적 회로 패키지를 형성하기 위한 제조 단계의 수 및 제조 비용을 더욱 줄일 수 있다.
도 1 내지 도 10은 일부 실시형태에 따른 집적 회로 다이의 제조 시의 다양한 처리 단계의 단면도이다. 도 1을 참조하면, 스크라이브 라인(103)(다이싱 라인 또는 다이싱 스트리트라고도 함)에 의해 분리되는 다이 영역(101)을 갖는 워크피스(100)의 일부가 도시된다. 이하에서 더 상세하게 설명하겠지만, 워크피스(100)는 스크라이브 라인(103)을 따라 다이싱되어 개별 집적 회로 다이(도 9에 도시하는 집적 회로 다이(901) 등)를 형성할 것이다. 일부 실시형태에 있어서, 워크피스(100)는 기판(105)과, 기판(105) 상의 하나 이상의 능동 및/또는 수동 디바이스(107)와, 기판(105)과 하나 이상의 능동 및/또는 수동 디바이스(107) 위의 상호접속 구조(109)를 포함한다.
일부 실시형태에 있어서, 기판(105)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합 등의 다른 III족, IV족, 및/또는 V족 원소로 형성될 수도 있다. 기판(105)은 또한 실리콘온절연체(silicon-on-insulator, SOI)의 형태일 수도 있다. SOI 기판은 실리콘 기판 상에 형성되어 있는 절연체층(예컨대, 매립된 산화물 및/또는 등등) 위에 형성된 반도체 재료(예컨대, 실리콘, 게르마늄 및/또는 동류)로 된 층을 포함할 수 있다. 또한, 이용될 수 있는 다른 기판은 다층 기판(multi-layered substrate), 경사 기판(gradient substrate), 하이브리드 배향 기판(hybrid orientation substrate), 이들의 임의의 조합 및/또는 동류를 포함한다.
일부 실시형태에 있어서, 하나 이상의 능동 및/또는 수동 디바이스(107)는 기판(105) 상에 형성될 수도 있고, 트랜지스터, 커패시터, 레지스트, 다이오드, 포토다이오드, 퓨즈 및/또는 등등과 같은, 다양한 n타입 금속 산화물 반도체(NMOS) 및/또는 p타입 금속 산화물 반도체(PMOS) 디바이스를 포함할 수도 있다. 일부 실시형태에 있어서, 하나 이상의 능동 및/또는 수동 디바이스(107)는 임의의 조건에 맞는 방법을 사용하여 형성될 수도 있다. 당업자라면 전술한 예는 예시적인 목적으로만 제공될 뿐이며, 본 개시내용을 어떤 식으로 제한하려고 하지 않음을 이해할 것이다. 소정의 적용예에는 다른 회로가 적절하게 사용될 수도 있다.
일부 실시형태에 있어서, 상호접속 구조(109)는 기판(105)과 하나 이상의 능동 및/또는 수동 디바이스(107) 위에 형성될 수 있다. 상호접속 구조(109)는 워크피스(100) 내에 기능적 전기 회로를 형성하기 위해 하나 이상의 능동 및/또는 수동 디바이스(107)를 전기적으로 상호접속시킨다. 상호접속 구조(109)는 각각의 유전체층 내에 하나 이상의 유전체층(도시 생략) 및 하나 이상의 금속화층(도시 생략)을 포함할 수 있다. 하나 이상의 유전체층은 기판과 하나 이상의 능동 및/또는 수동 디바이스 위에 형성된 층간 유전체(ILD)/금속간 유전체층(IMD)을 포함할 수 있다. ILD/IMD는 예컨대 포스포실리케이트 글래스(phosphosilicate glass, PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), FSG, SiOxCy, 스핀 온 글래스(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer), 실리콘 탄소 재료, 이들의 화합물(compound), 이들의 복합물(composite), 이들의 조합물(combination), 또는 동류 등의 로우K(low-K) 유전체 재료로, 스핀온코팅, 화학적 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 이들의 조합, 또는 동류 등의 해당 기술 분야에 알려진 임의의 적절한 방법에 의해 형성될 수 있다. 일부 실시형태에 있어서, 하나 이상의 금속화층은, 예컨대 다마신 공정, 이중 다마신 공정, 이들의 조합 등을 사용하여 ILD/IMD에 형성된 다양한 전도성 피처(ILD 내의 전도성 컨택 및 IMD 내의 전도성 라인과 비아 등)를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 피처는 구리, 구리 합금, 은, 금, 텅스텐, 탄탈, 알루미늄, 이들의 조합 등을 포함할 수 있다.
일부 실시형태에 있어서, 컨택 패드(111)는 상호접속 구조(109) 위에 형성된다. 컨택 패드(111)는 상호접속 구조(109)의 하나 이상의 금속화층을 통해 하나 이상의 능동 및/또는 수동 디바이스(107)에 전기적으로 결합될 수 있다. 일부 실시형태에 있어서, 컨택 패드(111)는 알루미늄, 구리, 텅스텐, 은, 금, 이들의 조합 등등의 전도성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 예커대 물리적 기상 증착(PVD), 원자층 증착(ALD), 전기-화학적 도금, 무전해 도금, 이들의 조합 등등을 사용하여 상호접속 구조(109) 위에 전도성 재료가 형성될 수 있다. 후속하여, 전도성 재료가 패터닝되어 컨택 패드(111)를 형성한다. 일부 실시형태에 있어서, 전도성 패드는 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료(도시 생략)를 퇴적한 다음에, 조사(노광) 및 현상하여 포토레지스트 재료의 일부를 제거하는 것을 수반한다. 잔여 포토레지스트 재료는 에칭 등의 후속 처리 단계로부터 컨택 패드(111)의 전도성 재료 등의 하부 재료를 보호한다. 반응성 이온 에칭(RIE) 또는 다른 건식 에칭, 등방성 또는 이방성 습식 에칭, 또는 기타 적절한 에칭 등의 적절한 에칭 공정 또는 패터닝 공정이, 전도성 재료의 노출부를 제거하고 컨택 패드(111)를 형성하는데 적용될 수 있다. 후속하여, 포토레지스트 재료는 예컨대 애싱 공정에 이어지는 습식 세정 공정을 사용하여 제거될 수 있다.
도 1을 더욱 참조하면, 패시베이션층(113)이 상호접속 구조(109)와 컨택 패드(111) 위에 형성된다. 일부 실시형태에 있어서, 패시베이션층(113)은, 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 글래스(PSG), 보로실리케이트 글래스(BSG), 붕소-도핑된 포스포실리케이트 글래스(BPSG), 이들의 조합 등의 비-광패터닝 가능한 유전체 재료로 된 하나 이상의 층을 포함할 수 있고, CVD, PVD, ALD, 스핀온코팅 공정, 이들의 조합 등을 이용하여 형성될 수 있다. 다른 실시형태에 있어서, 패시베이션층(113)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등의 광패터닝 가능한 절연 재료로 된 하나 이상의 층을 포함할 수 있으며, 스핀온코팅 공정 등을 사용하여 형성될 수 있다. 이러한 광패터닝 가능한 유전체 재료는 포토레지스트 재료와 유사한 포토 리소그래피 방법을 사용하여 패터닝될 수 있다.
또한, 개구부(115)가 패시베이션층(113)에 형성되어 컨택 패드(111)의 부분을 노출시킨다. 패시베이션층(113)이 비-광패터닝 가능한 유전체 재료를 포함하는 일부 실시형태에서는, 패시베이션층(113)이 적절한 포토리소그래피 및 에칭 방법을 사용하여 패터닝될 수 있다. 일부 실시형태에 있어서, 포토레지스트 재료(도시 생략)는 패시베이션층(113) 위에 형성된다. 후속하여 포토레지스트 재료가 조사(노광) 및 현상되어 포토레지스트 재료의 일부를 제거한다. 그런 다음, 패시베이션층(113)의 노출된 부분은 예컨대 적절한 에칭 공정을 사용하여 제거되어 개구부(115)를 형성한다.
도 2를 참조하면, 완충층(buffer layer)(201)이 패시베이션층(113)과 컨택 패드(111) 위에 형성된다. 일부 실시형태에 있어서, 완충층(201)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등의 광패터닝 가능한 절연 재료로 된 하나 이상의 층을 포함할 수 있으며, 스핀온코팅 공정 등을 사용하여 형성될 수 있다. 일부 실시형태에 있어서, 완충층(201)은 완충층(201) 내에 개구부(203)를 형성하여 컨택 패드(111)를 노출시키도록 패터닝된다. 일부 실시형태에 있어서, 개구부(203)는 완층층(201)을 노광시키는 적절한 포토리소그래피 기술을 사용하여 형성될 수 있다. 일부 실시형태에 있어서, 완충층(201)은 노광 후에 현상 및/또는 경화된다.
도 3을 참조하면, 완충층(201) 위에 그리고 개구부(203) 내에 시드층(301)이 블랭킷 퇴적된다. 시드층(301)은 구리, 티탄, 니켈, 금, 마그네슘, 이들의 조합 등을 포함할 수 있고, ALD, PVD, 스퍼터링(sputtering), 이들의 조합 등에 의해 형성될 수 있다. 일부 실시형태에 있어서, 시드층(301)은 티탄층 위에 형성된 구리층을 포함한다.
도 4를 참조하면, 개구부(403)를 가진 패터닝된 마스크(401)가 시드층(301) 위에 형성된다. 일부 실시형태에 있어서, 패터닝된 마스크(401)는 포토레지스트 재료, 또는 임의의 광패터닝 가능한 재료를 포함한다. 일부 실시형태에 있어서, 패터닝된 마스크(401)의 재료가 퇴적, 조사(노광) 및 현상되어 재료의 일부를 제거하고 개구부(403)를 형성함으로써, 패터닝된 마스크(401)를 형성한다. 도시하는 실시형태에 있어서, 개구부(403)는 개구부(203) 내의 컨택 패드(111) 위에 형성된 시드층(301)의 부분을 노출시킨다. 이하에서 더 상세하게 설명하겠지만, (도 5에 도시하는 전도성 필라(501) 등의) 전도성 필라가 개구부(403)에 형성되어 컨택 패드(111)에 전기 접속을 제공한다.
도 5를 참조하면, 전도성 필라(501)가 개구부(403 및 203)(도 4 참조)로 형성된 결합 개구부에 형성된다. 일부 실시형태에 있어서, 결합 개구부는 전기-화학적 도금 공정, 무전해 도금 공정, ALD, PVD, 이들의 조합 등을 사용하여, 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등의 전도성 재료로 충전되어 전도성 필라(501)를 형성한다. 일부 실시형태에 있어서, 전도성 필라(501)는 결합 개구부를 부분적으로 충전하고, 결합 개구부의 나머지 부분은 솔더 재료로 충전되어 전도성 필라(501) 위에 솔더층(503)을 형성한다. 일부 실시형태에 있어서, 솔더 재료는 PbSn 조성물, InSb, 주석, 은 및 구리("SAC") 조성물을 포함하는 무연 솔더, 및 공통의 융점을 가지며 전기 응용 분야에서 전도성 솔더 접속부를 형성하는 다른 공융 재료와 같은 납 기반 솔더일 수도 있다. 무연 솔더의 경우, 예로서 SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305 및 SAC 405 등의 다양한 조성의 SAC 솔더가 사용될 수 있다. 무연 솔더는 또한 은(Ag)을 사용하지 않는 SnCu 화합물, 및 구리(Cu)를 사용하지 않는 SnAg 화합물을 포함한다. 일부 실시형태에 있어서, 솔더층(503)은 증착, 전기-화학적 도금 공정, 무전해 도금 공정, 프린팅, 솔더 전사, 또는 이들의 조합 등을 사용하여 형성될 수 있다.
도 6을 참조하면, 전도성 필라(501) 및 솔더층(503)을 형성한 후, 패터닝된 마스크(401)(도 5를 참조)가 제거된다. 일부 실시형태에 있어서, 포토레지스트 재료를 포함한 패터닝된 마스크(401)는 예컨대 애싱 공정에 이어지는 습식 세정 공정을 사용하여 제거될 수 있다. 그런 다음, 시드층(301)의 노출부가 예컨대 적절한 에칭 공정을 사용하여 제거된다. 일부 실시형태에 있어서, 시드층(301)의 노출부를 제거한 후에, 각각의 다이 영역(101)은 추가 처리를 위한 KGD(known good die)를 식별하기 위해 전기적으로 테스트될 수 있다. 일부 실시형태에 있어서, 전기 테스트 시스템의 프로브 카드가 전기 테스트 공정 시에 솔더층(503)과 접촉할 수 있다. 일부 실시형태에 있어서, 전기 테스트 공정을 완료한 후에, 솔더층(503)은 각각의 전도성 필라(501)로부터 제거된다. 일부 실시형태에 있어서, 솔더층(503)은 예컨대 적절한 에칭 공정 등의 적절한 제거 공정을 사용하여 제거될 수 있다. 예시하는 실시형태의 경우, 솔더층(503)은 전기 테스트 공정을 완료한 직후에 제거된다. 다른 실시형태에서는, 솔더층(503)이 예컨대 후속 패키징 단계 등의 제조 공정의 나중 단계에서 제거될 수 있다.
도 7을 참조하면, 솔더층(503)을 제거한 후에, 보호층(701)이 전도성 필라(501) 위에 그리고 그 주위에 형성된다. 일부 실시형태에 있어서, 보호층(701)은 폴리벤조옥사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등의 광패터닝 가능한 절연 재료로 된 하나 이상의 층을 포함할 수 있으며, 스핀온코팅 공정 등을 사용하여 형성될 수 있다.
도 7을 더 참조하면, 일부 실시형태에 있어서, 예컨대 워크피스(100)의 두께와, 후속하여 형성되는 집적 회로 다이의 두께를 줄이기 위해 기판(105)을 후면 연삭하는 것이 바람직하다. 이 실시형태에서는, 박화 공정이 수행되는데, 후면 연삭(BG) 테이프 등의 테이프(703)가 보호층(701)의 상단 표면에 도포되고, 연삭, 에칭, CMP 공정, 이들의 조합 등에 의해 기판(105)의 후면(105b)이 박화된다. 일부 실시형태에 있어서, 테이프(703)는 연삭/에칭 유체 및/또는 데브리로 인한 오염으로부터 워크피스(100)를 보호한다.
도 8을 참조하면, 전술한 박화 공정이 완료된 후에, 시드층(801)이 기판(105)의 후면(105b) 상에 형성된다. 일부 실시형태에 있어서, 시드층(801)은 도 3을 참조하여 전술한 시드층(301)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 시드층(801)은 약 0.06 ㎛와 약 1.1 ㎛ 사이의 두께를 가질 수 있다. 일부 실시형태에 있어서, 시드층(801)은 약 0.01 ㎛와 약 0.1 ㎛ 사이의 두께를 갖는 티탄층과, 약 0.05 ㎛와 약 1 ㎛ 사이의 두께를 갖는 구리층을 포함할 수 있다.
도 9를 참조하면, 시드층(801)을 형성한 후에, 테이프(703)(도 8 참조)가 제거되고, 워크피스(100)가 개편화되어 개별 집적 회로 다이(901)를 형성한다. 일부 실시형태에 있어서, 워크피스(100)는 후속 다이싱 공정을 위한 워크피스(100)를 준비하기 위해 접착제(905)를 사용하여 프레임(903)에 부착될 수 있다. 일부 실시형태에 있어서, 프레임(903)은 다이싱 등의 후속 공정에서 기계적 지지부를 제공하기 위한 필름 프레임 또는 임의의 적절한 캐리어일 수 있다. 접착제(905)는 다이 부착 필름, 다이싱 필름, 또는 임의의 적절한 접착제, 에폭시, 자외선(UV) 글루(자외선에 노출될 때 그 접착성을 잃음) 등일 수 있으며, 퇴적 공정, 스핀 코팅 공정, 프린팅 공정, 라미네이션 공정 등을 사용하여 형성될 수 있다. 일부 실시형태에서는, 접착제(905)가 다층 구조를 가질 수도 있고 박리층(도시 생략)을 포함할 수도 있다. 박리층은 다이싱 공정이 완료된 후에 프레임(903)으로부터 개별 집적 회로 다이(901)를 안전하게 제거하는 것을 도울 수 있다. 일부 실시형태에 있어서, 박리층은 UV 타입일 수 있는데, 이 경우, 박리층의 접착 강도는 박리층을 UV 방사선에 노출시킨 후에 실질적으로 감소된다. 다른 실시형태에 있어서, 박리층은 열 타입일 수 있는데, 이 경우, 박리층의 접착 강도는 박리층을 적절한 열원에 노출시킨 후에 실질적으로 감소된다. 일부 실시형태에 있어서, 워크피스(100)는 예컨대 소잉, 레이저 어블레이션, 이들의 조합 등에 의해 개별 집적 회로 다이(901)로 개편화될 수 있다.
도 9에 도시하는 바와 같이, 각각의 집적 회로 다이(901)는 패시베이션층(패시베이션층(113) 등), 단일 완층층(완층층(201) 등), 2개의 컨택 패드(컨택 패드(111) 등), 2개의 전도성 필라(전도성 필라(501) 등), 및 단일 보호층(보호층(701) 등)을 포함한다. 당업자라면 패시베이션층, 완충층, 컨택 패드, 전도성 필라, 및 보호층의 수는 예시적인 목적으로만 제공될 뿐이며, 본 개시내용의 범위를 제한하지 않는다는 것을 인식할 것이다. 다른 실시형태에 있어서, 각각의 집적 회로 다이(901)는 집적 회로 다이(901)에 대한 설계 요건에 따라, 적절한 수의 패시베이션층, 완충층, 컨택 패드, 전도성 필라 및 보호층을 포함할 수 있다.
도 10을 참조하면, 워크피스(100)를 집적 회로 다이(901)로 개편화한 후에, 솔더 페이스트(1001)가 각각의 집적 회로 다이(901)의 시드층(801)에 도포된다. 일부 실시형태에 있어서, 솔더 페이스트(1001)는 프린팅 공정, 디핑 공정, 이들의 조합 등을 사용하여 시드층(801)에 도포될 수 있다. 일부 실시형태에 있어서, 솔더 페이스트(1001)는 솔더 재료 및 플럭스를 포함할 수 있다. 다른 실시형태에 있어서, 솔더 페이스트(1001)는 무플럭스(flux-less) 솔더 페이스트일 수도 있다. 일부 실시형태에 있어서, 솔더 페이스트(1001)의 솔더 재료는 도 5를 참조하여 전술한 솔더층(503)과 유사한 재료를 포함할 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 솔더 페이스트(1001)는 약 5 ㎛와 약 100 ㎛ 사이의 두께를 가질 수 있다.
도 9와 도 10을 더 참조하면, 예시하는 실시형태에서는, 워크피스(100)를 집적 회로 다이(901)로 개편화한 후에 솔더 페이스트(1001)가 집적 회로 다이(901)에 도포된다. 다른 실시형태에서는, 워크피스(100)를 집적 회로 다이(901)로 개편화하기 전에 솔더 페이스트(1001)가 워크피스(100)에 도포될 수도 있다. 이 실시형태에 있어서, 개편화 공정 시에 다이싱 소가 솔더 페이스트(1001)에 의해 오염될 수도 있다. 일부 실시형태에서는, 다이싱 소로부터 오염물을 제거하기 위해 적절한 세정 공정이 다이싱 소에 행해질 수 있다. 이하에서 더 상세하게 설명하겠지만, 솔더 페이스트(1001)는 후속 패키징 단계 시에 하부의 재배선층에 집적 회로 다이(901)를 부착하는데 사용될 수 있다.
도 11 내지 도 21은 일부 실시형태에 따라 도 1 내지 도 10에서 제조된 집적 회로 다이를 사용하여 집적 회로 패키지를 제조하는 동안의 다양한 처리 단계의 단면도이다. 먼저 도 11을 참조하면, 일부 실시형태에 있어서, 박리층(1103)이 캐리어(1101) 위에 형성되고, 절연층(1105)이 박리층(1103) 위에 형성되어 직접 회로 패키지의 형성을 시작한다. 일부 실시형태에 있어서, 캐리어(1101)는 석영, 유리 등으로 형성될 수 있으며, 후속 공정을 위한 기계적 지지부를 제공한다. 일부 실시형태에 있어서, 박리층(1103)은 광열 변환(LTHC) 재료, UV 접착제, 폴리머층 등을 포함할 수 있고, 스핀온코팅 공정, 프린팅 공정, 라미네이션 공정 등을 사용하여 형성될 수 있다. 박리층(1103)이 LTHC 재료로 형성되는 일부 실시형태에 있어서, 박리층(1103)은 광에 노출될 때에 부분적으로 또는 완전히 그 접착 강도를 상실하고, 캐리어(1101)는 후속 형성되는 구조의 후면으로부터 쉽게 제거될 수 있다. 일부 실시형태에 있어서, 시드층(1105)은 도 2을 참조하여 전술한 완충층(201)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다.
도 11을 더 참조하면, 시드층(1107)이 절연층(1105) 위에 형성된다. 일부 실시형태에 있어서, 시드층(1107)은 도 3을 참조하여 전술한 시드층(301)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 시드층(1107)은 약 0.01 ㎛와 약 0.1 ㎛ 사이의 두께를 갖는 티탄층과, 약 0.06 ㎛와 약 1.1 ㎛ 사이의 두께를 갖는 구리층을 포함할 수 있다. 일부 실시형태에서는 티탄층이 생략될 수도 있고, 시드층(1107)은 약 0.12 ㎛와 약 0.7 ㎛ 사이의 두께를 갖는 구리층을 포함할 수도 있다. 이 실시형태에 있어서, 티탄층을 생략함으로써, 결과적인 재배선층의 접촉 저항이 감소할 수 있다.
일부 실시형태에 있어서, 개구부(1111 및 1113)를 가진 패터닝된 마스크(1109)가 시드층(1107) 위에 형성된다. 일부 실시형태에 있어서, 패터닝된 마스크(1109)는 도 4를 참조하여 전술한 패터닝된 마스크(401)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 예시하는 실시형태에서는, 패터닝된 마스크(401)가 포토레지스트 재료를 포함하고, 적절한 포토리소그래피 방법을 사용하여 패터닝된다. 이하에서 더 상세하게 설명하겠지만, 전도성 재료가 개구부(1111 및 1113) 내에 형성되어 재배선층을 형성한다. 일부 실시형태에 있어서, 개구부(1111)에 형성된 전도성 재료가 컨택 패드를 형성하여, 후속 형성되는 전도성 비아에 전기적 접속을 제공한다. 일부 실시형태에 있어서, 개구부(1113)에 형성된 전도성 재료가 본드 패드를 형성하여, 거기에 집적 회로 다이가 후속 부착된다. 일부 실시형태에 있어서, 개구부(1111)의 폭(W1)은 개구부(1113)의 폭(W2)보다 작을 수 있다. 일부 실시형태에 있어서, 폭(W1)은 약 120 ㎛와 약 500 ㎛ 사이일 수 있다. 일부 실시형태에 있어서, 폭(W2)은 약 0.5 mm와 약 2 mm 사이일 수 있다. 일부 실시형태에 있어서, 비(W1/W2)는 약 0.06과 약 1 사이일 수 있다.
도 12를 참조하면, 개구부(1111 및 1113) 내에 전도성 재료(1201)가 형성된다. 일부 실시형태에 있어서, 전도성 재료(1201)는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등을 포함할 수 있고, 전기-화학적 도금 공정, 무전해 도금 공정, ALD, PVD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시형태에 있어서, 전도성 재료(1201)는 개구부(1111) 내에 형성된 제1 부분(1201a)과, 개구부(1113) 내에 형성된 제2 부분(1201b)을 포함한다. 일부 실시형태에 있어서, 전도성 재료(1201)의 제1 부분(201a)은 개구부(111)와 실질적으로 동일한 폭을 가질 수 있다. 일부 실시형태에 있어서, 전도성 재료(1201)의 제2 부분(1201b)은 개구부(113)와 실질적으로 동일한 폭을 가질 수 있다.
도 13을 참조하면, 전도성 재료(1201)를 형성한 후, 패터닝된 마스크(1109)(도 12 참조)가 제거된다. 일부 실시형태에 있어서, 패터닝된 마스크(1109)는 도 6을 참조하여 전술한 패터닝된 마스크(401)와 유사한 방법을 이용하여 제거될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 패터닝된 마스크(1109)를 제거한 후에, 개구부(1303)를 가지는 패터닝된 마스크(1301)가 시드층(1107)과 전도성 재료(1201) 위에 형성된다. 일부 실시형태에 있어서, 패터닝 마스크(1301)는 도 4를 참조하여 전술한 패터닝 마스크(401)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 예시하는 실시형태에서는, 패터닝된 마스크(1301)가 건식의 광패터닝 가능한 필름을 포함하는데, 이 필름은 시드층(1107)과 전도성 재료(1201) 위에 라미네이션되고 적절한 포토리소그래피 방법을 사용하여 패터닝된다. 일부 실시형태에 있어서, 패터닝된 마스크(1301)는 전도성 재료(1201)의 제2 부분(1201b)은 보호하고 각각의 개구부(1303)를 통해 전도성 재료(1201)의 제1 부분(1201a)은 노출시킨다. 일부 실시형태에 있어서, 개구부(1303)는 약 100 ㎛와 약 300 ㎛ 사이의 폭(W3)을 가질 수 있다.
도 14를 참조하면, 개구부(1303) 내에 전도성 필라(1401)가 형성된다. 일부 실시형태에 있어서, 전도성 필라(1401)는 도 5를 참조하여 전술한 전도성 필라(501)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 전도성 필라(1401)는 전도성 비아(1401) 또는 쓰루 몰딩 비아(1401)라고도 칭해질 수 있다. 일부 실시형태에 있어서, 전도성 필라(1401)는 개구부(1303)와 실질적으로 동일한 폭을 가질 수 있다.
도 15를 참조하면, 전도성 필라(1401)를 형성한 후, 패터닝된 마스크(1301)(도 14 참조)가 제거된다. 패터닝된 마스크(1301)가 건식의 광패터닝 가능한 필름인 일부 실시형태에 있어서, 패터닝된 마스크(1301)는 예컨대 애싱 공정에 이어지는 습식 세정 공정을 사용하여 제거될 수 있다. 후속하여, 시드층(1107)의 노출부가 제거된다. 일부 실시형태에 있어서, 시드층(1107)의 노출부는 도 6을 참조하여 전술한 시드층(301)의 노출부와 유사한 방법을 이용하여 제거될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 전도성 재료(1201)의 제1 부분(1201a)에 의해 보호되는 시드층(1107)의 제1 부분(1107a)과, 전도성 재료(1201)의 제2 부분(1201b)에 의해 보호되는 시드층(1107)의 제2 부분(1107b)은 제거 공정 후에 남겨진다. 일부 실시형태에 있어서, 전도성 재료(1201)와, 시드층(1107)의 잔여 부분은 합쳐서 재배선층(RDL, redistribution layer)(1501)이라고도 칭해질 수 있다. 일부 실시형태에 있어서, RDL(1501)와 절연층(1105)은 합쳐서 재배선 구조(1503)라고도 칭해질 수 있다. 일부 실시형태에 있어서, 전도성 재료(1201)의 제1 부분(1201a) 및 시드층(1107)의 대응하는 제1 부분(1107a)은 RDL(1501)의 컨택 패드(1501a)로서 칭해질 수도 있다. 일부 실시형태에 있어서, 전도성 재료(1201)의 제2 부분(1201b) 및 시드층(1107)의 대응하는 제2 부분(1107b)은 RDL(1501)의 본드 패드(1501b)로서 칭해질 수도 있다. 일부 실시형태에 있어서, 컨택 패드(1501a)는 대응하는 전도성 필라(1401)에 전기적으로 결합된다. 이하에 더 상세하게 설명하겠지만, 집적 회로 다이는 후속 공정에서 본드 패드(1501b)에 본딩된다. 일부 실시형태에서는, 컨택 패드들(1501a)이 서로 전기적으로 결합될 수도 있다. 일부 실시형태에 있어서, 각각의 본드 패드(1501b)는 다른 본드 패드(1501b) 및 각각의 컨택 패드(1501a)와 전기적으로 절연될 수도 있다. 다른 실시형태에서는, 컨택 패드(1501a)와 본드 패드(1501b)가 서로 전기적으로 결합될 수도 있다.
도 15에 도시하는 바와 같이, 재배선 구조(1503)는 하나의 절연층(절연층(1105) 등)과 하나의 RDL(RDL(1501) 등)을 포함한다. 당업자라면, 절연층의 수와 RDL의 수는 예시적인 목적으로만 제공될 뿐이며, 본 개시내용의 범위를 제한하지 않는다는 것을 인식할 것이다. 다른 실시형태에서는, 결과적인 패키징된 디바이스에 대한 설계 요건에 따라 재배선 구조가 적절한 수의 절연층과 RDL를 포함할 수 있다.
도 16을 참조하면, 집적 회로 다이(901)(도 10 참조)가 RDL(1501)의 각각의 본드 패드(1501b)에 부착된다. 일부 실시형태에 있어서, 집적 회로 다이(901)는 예컨대 픽 앤 플레이스(pick-and-place) 장치를 사용하여 RDL(1501)의 각각의 본드 패드(1501b) 상에 배치된다. 다른 실시형태에서는, 집적 회로 다이(901)가 수동으로 또는 기타 적절한 방법을 사용하여 RDL(1501)의 각각의 본드 패드(1501b) 상에 배치될 수 있다. 일부 실시형태에 있어서, RDL(1501)의 각각의 본드 패드(1501b) 상에 집적 회로 다이(901)를 배치한 후에, 집적 회로 다이(901)를 RDL(1501)의 각각의 본드 패드(1501b)에 부착시키는 솔더 조인트(1601)를 형성하기 위해 솔더 페이스트(1001)(도 10 참조)에 대해 리플로우 공정이 행해진다. 일부 실시형태에 있어서, 솔더 조인트(1601)의 폭은 집적 회로 다이(901)의 폭과 실질적으로 동일하다. 일부 실시형태에 있어서, 리플로우 공정은 약 110℃와 약 260℃ 사이의 온도로 행해질 수 있다. 일부 실시형태에서는, 리플로우 공정이 솔더 조인트(1601)와 각각의 시드층(801) 사이의 계면에 그리고 솔더 조인트(1601)와 RDL(1501)의 각각의 본드 패드(1501b) 사이의 계면에 금속간 화합물(도시 생략)을 형성한다. 접착제 필름(예컨대, 다이 부착 필름 등) 대신에 솔더 조인트(1601)를 집적 회로 다이(901)를 부착하는데 사용함으로써, 열저항이 약 0.1%만큼 감소할 수 있다. 일부 실시형태에 있어서, RDL(1501)의 각각의 본드 패드(1501b) 상에 집적 회로 다이(901)를 배치한 후에, 집적 회로 다이(901)는 RDL(1501)의 각각의 본드 패드(1501b)에 대해 오정렬될 수도 있다. 일부 실시형태에 있어서, 리플로우 공정은 집적 회로 다이(901)와 RDL(1501)의 각각의 본드 패드(1501b) 사이에서 오버레이 시프트를 줄일 수 있고, RDL(1501)의 각각의 본드 패드(1501b)에 대해 집적 회로 다이(901)를 자체 정렬시킬 수 있다. 예시하는 실시형태에 있어서, 집적 회로 다이(901)의 후면은 RDL(1501)의 각각의 본드 패드(1501b)에 부착된다. 따라서, RDL(1501)은 후면 RDL(1501)라고도 불려질 수 있으며, 재배선 구조(1503) 역시 후면 재배선 구조(1503)라고도 불려질 수 있다.
도 17을 참조하면, 캐리어(1101) 위에 그리고 집적 회로 다이(901)와 전도성 필라(1401) 위에 그리고 그 주위에 밀봉재(encapsulant)(1701)가 형성된다. 일부 실시형태에 있어서, 밀봉재(1701)는 에폭시, 수지, 성형 가능한 폴리머 등의 몰딩 화합물을 포함할 수 있다. 몰딩 화합물은 실질적으로 액체 상태로 도포될 수 있으며, 그 후 에폭시 또는 수지 등의 화학 반응을 통해 경화될 수 있다. 다른 실시형태에 있어서, 몰딩 화합물은 집적 회로 다이(901)와 전도성 필라(1401) 사이에 그리고 그 둘레에 배치될 수 있는 겔 또는 가단성 고체로서 도포되는 자외선(UV) 또는 열 경화성 폴리머일 수 있다.
도 18을 참조하면, 일부 실시형태에서, 밀봉재(1701)는 CMP 공정, 연삭 공정, 이들의 조합 등을 사용하여 평탄화된다. 일부 실시형태에 있어서, 평탄화 공정은 집적 회로 다이(901)의 전도성 필라(501)가 노출될 때까지 수행된다. 일부 실시형태에서는, 전도성 필라(501)의 상단 표면은 전도성 필라(1401)의 상단 표면 및 밀봉재(1701)의 상단 표면과 실질적으로 동일 평면 상에 있다. 도 6을 참조하여 전술한 전기 테스트 공정 직후에 솔더층(503)(도 6 참조)이 제거되지 않는 일부 실시형태에서는, 평탄화 공정이 전도성 필라(501) 위에 있는 솔더층(503)을 제거할 수 있다.
도 19를 참조하면, 재배선 구조(1901)는 집적 회로 다이(901), 전도성 필라(1401) 및 밀봉재(1701) 위에 형성된다. 일부 실시형태에 있어서, 재배치 구조(1901)는 절연층(19031-19033), 및 절연층(19031-19033) 내에 배치된 재배선층(RDL)(19051 및 19052)(전도성 라인 및 비아 포함)을 포함할 수 있다. 일부 실시형태에 있어서, 절연층(19031-19033)은 도 2을 참조하여 전술한 완충층(201)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 절연층(19051 및 19052)은 도 5를 참조하여 전술한 전도성 필라(501)와 유사한 재료를 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 도시하는 실시형태에 있어서, 재배선 구조(1901)는 집적 회로 다이(901)의 전면(front side) 상에 형성된다. 따라서, 재배선 구조(1901)는 전면 재배선 구조(1901)라고도 불려질 수 있으며, RDL(19051 및 19052)은 전면 RDL(19051 및 19052)라고도 불려질 수 있다.
도 19를 더 참조하면, 일부 실시형태에 있어서, 재배선 구조(1901)를 형성하는 공정 단계는 개구부를 형성하도록 절연층(19031)을 패터닝하는 단계를 포함할 수 있다. 일부 실시형태에 있어서, 절연층(19031)은 예컨대 도 2를 참조하여 전술한 완충층(201)을 패터닝하는데 사용한 것과 유사한 방법을 이용하여 패터닝될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. RDL(19051)이 절연층(19031) 위에 그리고 절연층(19031) 내의 개구부에 형성되어 전도성 필라(1401) 및 전도성 필라(501)와 접촉한다. RDL(19051)은 (절연층(19031)의 상단 표면을 가로질러 "수평으로" 뻗는) 다양한 라인/트레이스 및/또는 (절연층(19031)에 "수직으로" 연장되는) 비아를 포함할 수 있다. 일부 실시형태에서는, 시드층(도시 생략)이 절연층(19031) 위에 그리고 절연층(19031) 내의 개구부에 퇴적된다. 시드층은 도 3을 참조하여 전술한 시드층(301)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 후속하여, RDL(19051)에 대해 원하는 패턴을 규정하는 패터닝된 마스크(도시 생략)가 시드층 위에 형성된다. 일부 실시형태에 있어서, 개구부를 가진 패터닝된 마스크는 도 4를 참조하여 전술한 패터닝 마스크(401)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 전기-화학적 도금 공정, 무전해 도금 공정, ALD, PVD, 스퍼터링, 이들의 조합 등을 사용하여 시드층 상에 전도성 재료가 형성된다. 이어서, 패터닝된 마스크는 제거되고, 패터닝된 마스크를 제거한 후에 노출되는 시드층의 부분도 제거된다. 일부 실시형태에 있어서, 패터닝된 마스크는 도 6을 참조하여 전술한 패터닝된 마스크(401)와 유사한 방법을 사용하여 제거될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 시드층의 노출부는 도 6을 참조하여 전술한 시드층(301)의 노출부와 유사한 방법을 이용하여 제거될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 절연층(19032), RDL(19052) 및 절연층(19033)이 절연층(19031) 및 RDL(19051) 위에 형성되어, 재배선 구조(1901)의 형성을 완료한다. 일부 실시형태에 있어서, RDL(19052)은 RDL(19051)과 유사한 방법을 사용하여 절연층(19032) 위에 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에서는, RDL(19052)이 절연층(19032)을 통해 연장되어 RDL(19051)의 부분과 접촉한다.
도 19에 도시하는 바와 같이, 재배선 구조(1901)는 3개의 절연층(절연층(19031-19033) 등)과 각각의 절연층 사이에 개재된 2개의 RDL(RLD(19051 및 19052) 등)을 포함한다. 당업자라면, 절연층의 수와 RDL의 수는 예시적인 목적으로만 제공될 뿐이며, 본 개시내용의 범위를 제한하지 않는다는 것을 인식할 것이다. 다른 실시형태에서는, 결과적인 패키징된 디바이스에 대한 설계 요건에 따라 재배선 구조가 적절한 수의 절연층과 RDL를 포함할 수 있다.
도 19를 더 참조하면, UBM(underbump metallization)(1907)이 재배선 구조(1901) 위에 형성되어 재배선 구조에 전기적으로 결합된다. 일부 실시형태에서는, 개구부 세트가 절연층(19033)을 통과해 형성되어 RDL(19052)의 부분을 노출할 수 있다. 일부 실시형태에 있어서, UBM(1907)은 티탄층, 구리층, 및 니켈층 등의 전도성 재료의 다층을 포함할 수 있다. 그러나, 당업자라면 UBM(1907)의 형성에 적절한, 크롬/크롬-구리 합금/구리/금의 배열, 티탄/티탄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열 등의, 다수의 적절한 재료 및 층의 배열이 존재함을 알 것이다. UBM(1907)에 사용할 수 있는 임의의 적절한 재료 또는 층이 본원의 범위 내에 포함되는 것이 전적으로 의도된다. 일부 실시형태에서는, 커넥터(1909)가 UBM(1907) 위에 형성되어 UBM(1907)에 전기적으로 결합된다. 일부 실시형태에 있어서, 커넥터(1909)는 솔더볼, C4(controlled collapse chip connection) 범프, 볼 그리드 어레이(BGA) 볼, 마이크로볼, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 커넥터(1909)가 솔더 재료로 형성되는 일부 실시형태의 경우, 솔더 재료를 원하는 범프 형상으로 성형하기 위해 리플로우 공정이 수행될 수 있다. 다른 실시형태에 있어서, 커넥터(1909)는 도 5를 참조하여 전술한 전도성 필라(501)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 커넥터(1909)가 전도성 필라를 포함하는 일부 실시형태의 경우, 커넥터(1909)는 전도성 필라의 상단 상에 형성될 수 있는 캡층을 더 포함할 수 있다. 일부 실시형태에 있어서, 캡층은 솔더, 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금, 이들의 조합 등을 포함할 수 있고, 전기-화학적 도금 공정, 무전해 도금 공정, 또는 이들의 조합 등을 사용하여 형성될 수 있다.
도 20을 참조하면, 재배선 구조(1901) 위에 커넥터(1909)를 형성한 후에, 결과적인 구조는 커넥터(1909)를 테이프(2005)와 접촉시키도록 프레임(2003)에 의해 지지되는 테이프(2005)에 부착된다. 일부 실시형태에서, 테이프(2005)는 다이 부착 필름, 다이싱 테이프 등을 포함할 수 있다. 이어서, 캐리어(1101)(도 19 참조)는 결과적인 구조로부터 떼어져서 절연층(1105)을 노출시킨다. 캐리어(1101)를 떼어낸 후에, 결과적인 구조는 다이싱되어 개별 집적 회로 패키지(2001)를 형성할 수 있다. 일부 실시형태에서, 결과적인 구조는 소잉, 레이저 어블레이션 방법, 이들의 조합 등에 의해 다이싱될 수 있다. 후속하여, 각각의 집적 회로 패키지(2001)는 추가 처리를 위해 KGP를 식별하도록 테스트될 수 있다.
도 21을 참조하면, 일부 실시형태에 있어서, 워크피스(2101)는 적층된 반도체 디바이스(2100)를 형성하도록 절연층(1105) 내의 개구부를 통해 연장되는 커넥터 세트(2103)에 의해 집적 회로 패키지(2001)에 본딩된다. 예시하는 실시형태에 있어서, 워크피스(2101)는 패키지이다. 다른 실시형태에서는, 워크피스(2101)가 하나 이상의 다이, 인쇄 회로 기판(PCB), 패키지 기판, 인터포저 등일 수도 있다. 워크피스(2101)가 패키지인 일부 실시형태의 경우, 적층된 반도체 디바이스(2100)는 패키지-온-패키지(PoP) 디바이스이다. 워크피스(2101)가 다이인 다른 실시형태의 경우, 적층된 반도체 디바이스(2100)는 칩-온-패키지(CoP) 디바이스이다. 일부 실시형태에 있어서, 커넥터(2103)는 도 19를 참조하여 전술한 커넥터(1909)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 다른 실시형태에 있어서, 워크피스(2101)는 도 20을 참조하여 전술한 다이싱 공정 전에, 재배선 구조(1503)의 RDL(1501)에 본딩될 수 있다.
도 21을 더 참조하면, 워크피스(2101)와 집적 회로 패키지(2001) 사이의 공간에 그리고 커넥터(2103) 주변에 언더필 재료(2105)가 주입되거나 다른 식으로 형성될 수 있다. 언더필 재료(2105)는 예컨대 구조들 사이에 분배된 다음 경화되어 굳어지는 액상 에폭시, 변형 가능한 겔, 실리콘 고무 등일 수 있다. 이 언더필 재료(2105)는 무엇보다도 커넥터(2103)에 대한 손상을 줄이고 커넥터(2103)를 보호하기 위해 사용될 수 있다.
도 22와 도 23은 일부 실시형태에 따른 집적 회로 패키지의 제조 시의 다양한 처리 단계의 단면도이다. 도 22는 도 20에 도시한 구조와 유사한 구조를 도시하고 있으며, 같은 구성요소에는 같은 도면 부호를 붙인다. 도 20의 구조와의 차별점에 있어서, 도 22의 구조는 RDL(1501 및 2207) 등의 복수의 RDL 및 절연층(1105 및 2205) 등의 복수의 절연층을 포함하는 후면 재배선 구조(2203)를 포함한다.
도 22를 참조하면, 일부 실시형태에 있어서, 도 11 내지 도 15를 참조하여 전술한 바와 같이, 캐리어(1101) 위에 절연층(1105)을 형성한 후 그리고 RDL(1501) 및 전도성 필라(1401)를 형성하기 전에, 절연층(1105) 위에 RDL(2207)이 형성되고 RDL(2207) 위에 절연층(2205)이 형성된다. 일부 실시형태에 있어서, 절연층(2205)은 도 11을 참조하여 전술한 절연층(1105)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, RDL(2207)는 도 19를 참조하여 전술한 RDL(19051)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, RDL(2207) 및 절연층(2205)을 형성한 후에, 도 11 내지 도 19를 참조하여 전술한 공정 단계가 수행되어 도 22에 도시하는 구조를 형성할 수 있다. 당업자라면, RDL의 수와 절연층의 수는 예시적인 목적으로만 제공될 뿐이며, 본 개시내용의 범위를 제한하지 않는다는 것을 인식할 것이다. 다른 실시형태에서는, 결과적인 패키징된 디바이스에 대한 설계 요건에 따라 재배선 구조(2203)가 적절한 수의 RDL 및 절연층을 포함할 수 있다. 이어서, 결과적인 구조는 다이싱되어 개별 집적 회로 패키지(2201)를 형성할 수 있다. 일부 실시형태에서, 결과적인 구조는 소잉, 레이저 어블레이션 방법, 이들의 조합 등에 의해 다이싱될 수 있다. 후속하여, 각각의 집적 회로 패키지(2201)는 추가 처리를 위한 KGP를 식별하도기 위해 테스트될 수 있다.
도 23을 참조하면, 일부 실시형태에 있어서, 워크피스(2301)는 적층된 반도체 디바이스(2300)를 형성하도록 절연층(1105) 내의 개구부를 통해 연장되는 커넥터 세트(2303)에 의해 집적 회로 패키지(2201)에 본딩된다. 예시하는 실시형태에 있어서, 워크피스(2301)는 패키지이다. 다른 실시형태에서는, 워크피스(2301)가 하나 이상의 다이, 인쇄 회로 기판(PCB), 패키지 기판, 인터포저 등일 수도 있다. 워크피스(2301)가 패키지인 일부 실시형태의 경우, 적층된 반도체 디바이스(2300)는 패키지-온-패키지(PoP) 디바이스이다. 워크피스(2301)가 다이인 다른 실시형태의 경우, 적층된 반도체 디바이스(2300)는 칩-온-패키지(CoP) 디바이스이다. 일부 실시형태에 있어서, 커넥터(2303)는 도 19를 참조하여 전술한 커넥터(1909)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 이에 대한 설명은 여기에서 반복하지 않는다. 다른 실시형태에 있어서, 워크피스(2301)는 도 22을 참조하여 전술한 다이싱 공정 전에, 재배선 구조(2203)의 RDL(2207)에 본딩될 수 있다.
도 23을 더 참조하면, 워크피스(2301)와 집적 회로 패키지(2201) 사이의 공간에 그리고 커넥터(2303) 주변에 언더필 재료(2305)가 주입되거나 다른 식으로 형성될 수 있다. 언더필 재료(2305)는 예컨대 구조들 사이에 분배된 다음 경화되어 굳어지는 액상 에폭시, 변형 가능한 겔, 실리콘 고무 등일 수 있다. 이 언더필 재료(2305)는 무엇보다도 커넥터(2303)에 대한 손상을 줄이고 커넥터(2103)를 보호하기 위해 사용될 수 있다.
도 24는 일부 실시형태에 따른 집적 회로 다이의 형성 방법(2400)을 나타내는 흐름도이다. 방법은 도 1을 참조하여 전술한 바와 같이 컨택 패드(도 1에 예시한 컨택 패드(111) 등)가 기판(도 1에 예시한 기판(105) 등)의 전면(활성면) 위에 형성되는 단계 2401에서 시작된다. 단계 2403에서, 도 1 내지 도 6을 참조하여 전술한 바와 같이, 전도성 필라(도 6에 예시한 전도성 필라 등)가 컨택 패드 위에 형성된다. 단계 2405에서, 도 7을 참조하여 전술한 바와 같이, 보호층(도 7에서 예시한 보호층(701) 등)이 전도성 필라 위에 그리고 주변에 형성된다. 단계 2407에서, 도 7을 참조하여 전술한 바와 같이, 기판의 후면이 박화된다. 단계 2409에서, 도 8을 참조하여 전술한 바와 같이, 시드층(도 8에서 예시한 시드층(801) 등)이 기판의 후면 상에 형성된다. 단계 2411에서, 도 9를 참조하여 전술한 바와 같이, 기판이 복수의 집적 회로 다이(도 9에서 예시한 집적 회로 다이(901) 등)로 개편화된다. 단계 2413에서, 도 10을 참조하여 전술한 바와 같이, 솔더 페이스트(도 10에서 예시한 솔더 페이스트(1001) 등)가 복수의 집적 회로 다이의 각 시드층 상에 도포된다. 대안적 실시형태에서는, 단계 2411과 단계 2413가 스와핑될 수도 있다.
도 25는 일부 실시형태에 따른 집적 회로 패키지의 형성 방법(2500)을 나타내는 흐름도이다. 이 방법은, 도 11 내지 도 15를 참조하여 전술한 바와 같이, 제1 재배선층(도 15에서 예시한 재배선층(1501) 등)이 캐리어(도 15에서 예시한 캐리어(1101) 등) 위에 형성되는 단계 2501에서 시작되며, 제1 재배선층은 컨택 패드(도 15에서 예시한 컨택 패드(1501a) 등)와 본드 패드(도 15에서 예시한 본드 패드(1501b) 등)을 포함하는 것이다. 단계 2503에서, 도 13과 도 14를 참조하여 전술한 바와 같이, 전도성 필라(도 14에 예시한 전도성 필라(1401) 등)가 컨택 패드 위에 형성된다. 단계 2505에서, 도 16을 참조하여 전술한 바와 같이, 솔더 조인트(도 16에서 예시한 솔더 조인트(1601) 등)를 사용하여 집적 회로 다이(도 16에서 예시한 집적 회로 다이(901) 등)가 본드 패드에 부착된다. 단계 2507에서, 도 17을 참조하여 전술한 바와 같이, 밀봉재(도 17에서 예시한 밀봉재(1701) 등)가 전도성 필라와 집적 회로 다이 위에 그리고 주변에 형성된다. 단계 2509에서, 도 18과 19를 참조하여 전술한 바와 같이, 제2 재배선층(도 19에서 예시한 재배선층(19051) 등)이 밀봉재, 전도성 필라, 및 집적 회로 다이 위에 형성된다.
일 실시형태에 따르면, 방법은, 캐리어 위에, 컨택 패드와 본드 패드를 포함하는 제1 재배선층을 형성하는 단계와, 상기 컨택 패드 위에 전도성 필라를 형성하는 단계와, 솔더 조인트를 사용하여 상기 본드 패드에 집적 회로 다이의 후측 표면을 부착하는 단계와, 상기 전도성 필라의 측벽과 상기 집적 회로 다이의 측벽을 따라 밀봉재(encapsulant)를 형성하는 단계로서, 상기 집적 회로 다이의 전측 표면은 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면과 실질적으로 같은 높이인 것인, 상기 밀봉재 형성 단계와, 상기 집적 회로 다이의 전측 표면, 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면 위에 제2 재배선층을 형성하는 단계를 포함한다. 일 실시형태에 있어서, 상기 솔더 조인트를 사용하여 본드 패드에 집적 회로 다이의 후측 표면을 부착하는 단계는, 상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계와, 상기 본드 패드 위에 상기 집적 회로 다이를 배치하는 단계로서, 상기 솔더 페이스트는 상기 본드 패드와 물리적으로 접촉하는 것인 상기 집적 회로 다이 배치 단계와, 상기 솔더 페이스트를 리플로잉하여 상기 솔더 조인트를 형성하는 단계를 포함한다. 일 실시형태에 있어서, 상기 캐리어 위에 제1 재배선층을 형성하는 단계는, 상기 캐리어 위에 시드층을 형성하는 단계와, 상기 시드층 위에, 제1 개구부와 제2 개구부를 가진 제1 패터닝된 마스크를 형성하는 단계와, 상기 제1 개구부와 제2 개구부에 제1 전도성 재료를 퇴적하여 상기 제1 개구부에 제1 전도성 피처를 그리고 상기 제2 개구부에 제2 전도성 피처를 형성하는 단계와, 상기 제1 패터닝된 마스크를 제거하는 단계와, 상기 시드층의 노출부를 제거하는 단계를 포함하고, 상기 제1 전도성 피처와 상기 제1 전도성 피처 아래의 상기 시드층의 제1 부분이 상기 컨택 패드를 형성하고, 상기 제2 전도성 피처와 상기 제2 전도성 피처 아래의 상기 시드층의 제2 부분이 상기 본드 패드를 형성한다. 일 실시형태에 있어서, 상기 컨택 패드 위에 전도성 필라를 형성하는 단계는, 상기 시드층, 상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에, 제3 개구부를 가진 제2 패터닝된 마스크를 형성하는 단계로서, 상기 제3 개구부는 상기 제1 전도성 피처의 일부를 노출하고, 상기 제2 패터닝된 마스크는 상기 제2 전도성 피처를 덮는 것인, 상기 제2 패터닝된 마스크 형성 단계와, 상기 제3 개구부에 제2 전도성 재료를 퇴적하여 상기 전도성 필라를 형성하는 단계와, 상기 제2 패터닝된 마스크를 제거하는 단계를 포함한다. 일 실시형태에 있어서, 상기 전도성 필라는 상기 제1 재배선층의 컨택 패드를 상기 제2 재배선층에 전기적으로 접속시킨다. 일 실시형태에 있어서, 상기 본드 패드의 폭은 상기 컨택 패드의 폭보다 크다. 일 실시형태에 있어서, 상기 컨택 패드와 상기 본드 패드는 서로 전기적으로 절연된다.
다른 실시형태에 따르면, 방법은, 캐리어 위에 절연층을 형성하는 단계와, 상기 절연층 위에 시드층을 형성하는 단계와, 상기 시드층 위에, 제1 개구부와 제2 개구부를 가진 제1 패터닝된 마스크를 형성하는 단계로서, 상기 제1 개구부와 제2 개구부는 상기 시드층을 노출하는 것인, 상기 제1 패터닝된 마스크 형성 단계와, 상기 제1 개구부와 제2 개구부에 제1 전도성 재료를 퇴적하여 상기 제1 개구부에 제1 전도성 피처를 그리고 상기 제2 개구부에 제2 전도성 피처를 형성하는 단계와, 상기 제1 패터닝된 마스크를 제거하는 단계와, 상기 시드층, 상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에, 제3 개구부를 가진 제2 패터닝된 마스크를 형성하는 단계로서, 상기 제3 개구부는 상기 제1 전도성 피처를 노출하는 것인, 상기 제2 패터닝된 마스크 형성 단계와, 상기 제3 개구부에 제2 전도성 재료를 퇴적하여 상기 제3 개구부에 전도성 필라를 형성하는 단계와, 상기 제2 패터닝된 마스크를 제거하는 단계와, 상기 시드층의 노출부를 제거하는 단계와, 솔더 조인트를 사용하여 상기 제2 전도성 피처에 집적 회로 다이의 후측 표면을 부착하는 단계를 포함한다. 일 실시형태에 있어서, 상기 방법은, 상기 전도성 필라의 측벽과 상기 집적 회로 다이의 측벽을 따라 밀봉재를 형성하는 단계를 더 포함하고, 상기 집적 회로 다이의 전측 표면은 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면과 실질적으로 같은 높이이다. 일 실시형태에 있어서, 상기 방법은, 상기 집적 회로 다이의 전측 표면, 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면 위에 재배선층을 형성하는 단계를 더 포함한다. 일 실시형태에 있어서, 상기 전도성 필라는 상기 재배선층을 상기 제1 전도성 피처에 전기적으로 결합시킨다. 일 실시형태에 있어서, 상기 솔더 조인트를 사용하여 제2 전도성 피처에 집적 회로 다이의 후측 표면을 부착하는 단계는, 상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계와, 상기 제2 전도성 피처 위에 상기 집적 회로 다이를 배치하는 단계로서, 상기 솔더 페이스트는 상기 제2 전도성 피처와 물리적으로 접촉하는 것인 상기 집적 회로 다이 배치 단계와, 상기 솔더 페이스트를 리플로잉하여 상기 솔더 조인트를 형성하는 단계를 포함한다. 일 실시형태에 있어서, 상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계는, 상기 집적 회로 다이의 후측 표면 상에 상기 솔더 페이스트를 프린팅하는 단계를 포함한다. 일 실시형태에 있어서, 상기 제1 전도성 피처와 제2 전도성 피처는 상기 시드층의 노출부를 제거한 후에 서로 전기적으로 절연된다.
또 다른 실시형태에 따르면, 반도체 구조는, 전면과 상기 전면과 반대의 후면을 가지며, 상기 전면 상에 복수의 컨택 피처를 구비하는 집적 회로 다이와, 상기 집적 회로 다이의 측벽을 따라 연장되는 밀봉재와, 상기 집적 회로 다이의 후면 상의 제1 재배선층으로서, 컨택 패드와 본드 패드를 포함하는 상기 제1 재배선층과, 상기 집적 회로 다이의 후면과 상기 본드 패드 사이에 개재된 솔더 조인트와, 상기 집적 회로 다이의 전면 상의 제2 재배선층과, 상기 밀봉재 내의 전도성 비아를 포함하고, 상기 전도성 비아는 상기 제1 재배선층으로부터 상기 제2 재배선층으로 연장된다. 일 실시형태에 있어서, 상기 전도성 비아는 상기 제1 재배선층의 컨택 패드를 상기 제2 재배선층에 전기적으로 접속시킨다. 일 실시형태에 있어서, 상기 컨택 패드와 상기 본드 패드는 서로 전기적으로 절연된다. 일 실시형태에 있어서, 상기 밀봉재의 일부는 상기 컨택 패드의 측벽과 상기 본드 패드의 측벽을 따라 연장된다. 일 실시형태에 있어서, 상기 복수의 컨택 피처는 상기 제2 재배선층에 전기적으로 결합된다. 일 실시형태에 있어서, 상기 솔더 조인트의 폭은 상기 집적 회로 다이의 폭과 실질적으로 동일하다.
다른 피처 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트용 구조가 포함될 수도 있다. 테스트용 구조는 예컨대, 3D 패키징 또는 3DIC의 테스트, 프로브 및 / 또는 프로브 카드의 사용 등을 허용하는, 재배선층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조뿐만 아니라 최종 구조에 대해서도 수행될 수 있다. 또한, 여기에 개시하는 구조 및 방법은 수율을 증가시키고 비용을 절감하기 위해 양품으로 알려진 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
캐리어 위에, 컨택 패드와 본드 패드를 포함하는 제1 재배선층을 형성하는 단계와,
상기 컨택 패드 위에 전도성 필라(pillar)를 형성하는 단계와,
솔더 조인트를 사용하여 상기 본드 패드에 집적 회로 다이의 후측 표면을 부착하는 단계와,
상기 전도성 필라의 측벽과 상기 집적 회로 다이의 측벽을 따라 밀봉재(encapsulant)를 형성하는 단계로서, 상기 집적 회로 다이의 전측 표면은 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면과 실질적으로 같은 높이인 것인, 상기 밀봉재 형성 단계와,
상기 집적 회로 다이의 전측 표면, 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면 위에 제2 재배선층을 형성하는 단계를 포함하는 방법.
2. 제1항에 있어서, 상기 솔더 조인트를 사용하여 본드 패드에 집적 회로 다이의 후측 표면을 부착하는 단계는,
상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계와,
상기 본드 패드 위에 상기 집적 회로 다이를 배치하는 단계로서, 상기 솔더 페이스트는 상기 본드 패드와 물리적으로 접촉하는 것인, 상기 집적 회로 다이 배치 단계와,
상기 솔더 페이스트를 리플로잉하여 상기 솔더 조인트를 형성하는 단계를 포함하는 것인 방법.
3. 제1항에 있어서, 상기 캐리어 위에 제1 재배선층을 형성하는 단계는,
상기 캐리어 위에 시드층을 형성하는 단계와,
상기 시드층 위에, 제1 개구부와 제2 개구부를 가진 제1 패터닝된 마스크를 형성하는 단계와,
상기 제1 개구부와 제2 개구부에 제1 전도성 재료를 퇴적하여 상기 제1 개구부에 제1 전도성 피처를 그리고 상기 제2 개구부에 제2 전도성 피처를 형성하는 단계와,
상기 제1 패터닝된 마스크를 제거하는 단계와,
상기 시드층의 노출부를 제거하는 단계를 포함하고,
상기 제1 전도성 피처와 상기 제1 전도성 피처 아래의 상기 시드층의 제1 부분이 상기 컨택 패드를 형성하고, 상기 제2 전도성 피처와 상기 제2 전도성 피처 아래의 상기 시드층의 제2 부분이 상기 본드 패드를 형성하는 것인 방법.
4. 제3항에 있어서, 상기 컨택 패드 위에 전도성 필라를 형성하는 단계는,
상기 시드층, 상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에, 제3 개구부를 가진 제2 패터닝된 마스크를 형성하는 단계로서, 상기 제3 개구부는 상기 제1 전도성 피처의 일부를 노출하고, 상기 제2 패터닝된 마스크는 상기 제2 전도성 피처를 덮는 것인, 상기 제2 패터닝된 마스크 형성 단계와,
상기 제3 개구부에 제2 전도성 재료를 퇴적하여 상기 전도성 필라를 형성하는 단계와,
상기 제2 패터닝된 마스크를 제거하는 단계를 포함하는 것인 방법.
5. 제1항에 있어서, 상기 전도성 필라는 상기 제1 재배선층의 컨택 패드를 상기 제2 재배선층에 전기적으로 접속시키는 것인 방법.
6. 제1항에 있어서, 상기 본드 패드의 폭은 상기 컨택 패드의 폭보다 큰 것인 방법.
7. 제1항에 있어서, 상기 컨택 패드와 상기 본드 패드는 서로 전기적으로 절연되는 것인 방법.
8. 방법에 있어서,
캐리어 위에 절연층을 형성하는 단계와,
상기 절연층 위에 시드층을 형성하는 단계와,
상기 시드층 위에, 제1 개구부와 제2 개구부를 가진 제1 패터닝된 마스크를 형성하는 단계로서, 상기 제1 개구부와 제2 개구부는 상기 시드층을 노출하는 것인, 상기 제1 패터닝된 마스크 형성 단계와,
상기 제1 개구부와 제2 개구부에 제1 전도성 재료를 퇴적하여 상기 제1 개구부에 제1 전도성 피처를 그리고 상기 제2 개구부에 제2 전도성 피처를 형성하는 단계와,
상기 제1 패터닝된 마스크를 제거하는 단계와,
상기 시드층, 상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에, 제3 개구부를 가진 제2 패터닝된 마스크를 형성하는 단계로서, 상기 제3 개구부는 상기 제1 전도성 피처를 노출하는 것인, 상기 제2 패터닝된 마스크 형성 단계와,
상기 제3 개구부에 제2 전도성 재료를 퇴적하여 상기 제3 개구부에 전도성 필라를 형성하는 단계와,
상기 제2 패터닝된 마스크를 제거하는 단계와,
상기 시드층의 노출부를 제거하는 단계와,
솔더 조인트를 사용하여 상기 제2 전도성 피처에 집적 회로 다이의 후측 표면을 부착하는 단계를 포함하는 방법.
9. 제8항에 있어서, 상기 전도성 필라의 측벽과 상기 집적 회로 다이의 측벽을 따라 밀봉재를 형성하는 단계를 더 포함하고, 상기 집적 회로 다이의 전측 표면은 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면과 실질적으로 같은 높이인 것인 방법.
10. 제9항에 있어서, 상기 집적 회로 다이의 전측 표면, 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면 위에 재배선층을 형성하는 단계를 더 포함하는 방법.
11. 제10항에 있어서, 상기 전도성 필라는 상기 재배선층을 상기 제1 전도성 피처에 전기적으로 결합시키는 것인 방법.
12. 제8항에 있어서, 상기 솔더 조인트를 사용하여 제2 전도성 피처에 집적 회로 다이의 후측 표면을 부착하는 단계는,
상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계와,
상기 제2 전도성 피처 위에 상기 집적 회로 다이를 배치하는 단계로서, 상기 솔더 페이스트는 상기 제2 전도성 피처와 물리적으로 접촉하는 것인, 상기 집적 회로 다이 배치 단계와,
상기 솔더 페이스트를 리플로잉하여 상기 솔더 조인트를 형성하는 단계를 포함하는 것인 방법.
13. 제12항에 있어서, 상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계는, 상기 집적 회로 다이의 후측 표면 상에 상기 솔더 페이스트를 프린팅하는 단계를 포함하는 것인 방법.
14. 제8항에 있어서, 상기 제1 전도성 피처와 제2 전도성 피처는 상기 시드층의 노출부를 제거한 후에 서로 전기적으로 절연되는 것인 방법.
15. 반도체 구조에 있어서,
전면(front side)과 상기 전면과 반대의 후면(back side)을 가지며, 상기 전면 상에 복수의 컨택 피처를 구비하는 집적 회로 다이와,
상기 집적 회로 다이의 측벽을 따라 연장되는 밀봉재와,
상기 집적 회로 다이의 후면 상의 제1 재배선층으로서, 컨택 패드와 본드 패드를 포함하는 상기 제1 재배선층과,
상기 집적 회로 다이의 후면과 상기 본드 패드 사이에 개재된 솔더 조인트와,
상기 집적 회로 다이의 전면 상의 제2 재배선층과,
상기 밀봉재 내의 전도성 비아를 포함하고,
상기 전도성 비아는 상기 제1 재배선층으로부터 상기 제2 재배선층으로 연장되는 것인 반도체 구조.
16. 제15항에 있어서, 상기 전도성 필라는 상기 제1 재배선층의 컨택 패드를 상기 제2 재배선층에 전기적으로 접속시키는 것인 반도체 구조.
17. 제15항에 있어서, 상기 컨택 패드와 상기 본드 패드는 서로 전기적으로 절연되는 것인 반도체 구조.
18. 제15항에 있어서, 상기 밀봉재의 일부는 상기 컨택 패드의 측벽과 상기 본드 패드의 측벽을 따라 연장되는 것인 반도체 구조.
19. 제15항에 있어서, 상기 복수의 컨택 피처는 상기 제2 재배선층에 전기적으로 결합되는 것인 반도체 구조.
20. 제15항에 있어서, 상기 솔더 조인트의 폭은 상기 집적 회로 다이의 폭과 실질적으로 동일한 것인 반도체 구조.

Claims (10)

  1. 방법에 있어서,
    캐리어 위에, 컨택 패드와 본드 패드를 포함하는 제1 재배선층을 형성하는 단계;
    상기 컨택 패드 위에 전도성 필라(pillar)를 형성하는 단계;
    솔더 조인트를 사용하여 상기 본드 패드에 집적 회로 다이의 후측 표면을 부착하는 단계 - 상기 솔더 조인트는 상기 집적 회로 다이의 후측 표면 상의 제1 시드층 상에 형성됨 - ;
    상기 전도성 필라의 측벽과 상기 집적 회로 다이의 측벽을 따라 밀봉재(encapsulant)를 형성하는 단계로서, 상기 집적 회로 다이의 전측 표면은 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면과 같은 높이인 것인, 상기 밀봉재 형성 단계; 및
    상기 집적 회로 다이의 전측 표면, 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면 위에 제2 재배선층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 솔더 조인트를 사용하여 본드 패드에 집적 회로 다이의 후측 표면을 부착하는 단계는,
    상기 집적 회로 다이의 후측 표면 상에 솔더 페이스트를 도포하는 단계;
    상기 본드 패드 위에 상기 집적 회로 다이를 배치하는 단계로서, 상기 솔더 페이스트는 상기 본드 패드와 물리적으로 접촉하는 것인, 상기 집적 회로 다이 배치 단계; 및
    상기 솔더 페이스트를 리플로잉하여 상기 솔더 조인트를 형성하는 단계
    를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 캐리어 위에 제1 재배선층을 형성하는 단계는,
    상기 캐리어 위에 제2 시드층을 형성하는 단계;
    상기 제2 시드층 위에, 제1 개구부와 제2 개구부를 가진 제1 패터닝된 마스크를 형성하는 단계;
    상기 제1 개구부와 상기 제2 개구부 내에 제1 전도성 재료를 퇴적하여 상기 제1 개구부 내에 제1 전도성 피처를 그리고 상기 제2 개구부 내에 제2 전도성 피처를 형성하는 단계;
    상기 제1 패터닝된 마스크를 제거하는 단계; 및
    상기 제2 시드층의 노출부를 제거하는 단계
    를 포함하고,
    상기 제1 전도성 피처와 상기 제1 전도성 피처 아래의 상기 제2 시드층의 제1 부분이 상기 컨택 패드를 형성하고, 상기 제2 전도성 피처와 상기 제2 전도성 피처 아래의 상기 제2 시드층의 제2 부분이 상기 본드 패드를 형성하는 것인 방법.
  4. 제3항에 있어서, 상기 컨택 패드 위에 전도성 필라를 형성하는 단계는,
    상기 제2 시드층, 상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에, 제3 개구부를 가진 제2 패터닝된 마스크를 형성하는 단계로서, 상기 제3 개구부는 상기 제1 전도성 피처의 일부를 노출시키고, 상기 제2 패터닝된 마스크는 상기 제2 전도성 피처를 덮는 것인, 상기 제2 패터닝된 마스크 형성 단계;
    상기 제3 개구부 내에 제2 전도성 재료를 퇴적하여 상기 전도성 필라를 형성하는 단계; 및
    상기 제2 패터닝된 마스크를 제거하는 단계
    를 포함하는 것인 방법.
  5. 제1항에 있어서, 상기 전도성 필라는 상기 제1 재배선층의 컨택 패드를 상기 제2 재배선층에 전기적으로 접속시키는 것인 방법.
  6. 제1항에 있어서, 상기 본드 패드의 폭은 상기 컨택 패드의 폭보다 큰 것인 방법.
  7. 제1항에 있어서, 상기 컨택 패드와 상기 본드 패드는 서로 전기적으로 절연되는 것인 방법.
  8. 방법에 있어서,
    캐리어 위에 절연층을 형성하는 단계;
    상기 절연층 위에 제1 시드층을 형성하는 단계;
    상기 제1 시드층 위에, 제1 개구부와 제2 개구부를 가진 제1 패터닝된 마스크를 형성하는 단계로서, 상기 제1 개구부와 상기 제2 개구부는 상기 제1 시드층을 노출시키는 것인, 상기 제1 패터닝된 마스크 형성 단계;
    상기 제1 개구부와 상기 제2 개구부 내에 제1 전도성 재료를 퇴적하여 상기 제1 개구부 내에 제1 전도성 피처를 그리고 상기 제2 개구부 내에 제2 전도성 피처를 형성하는 단계;
    상기 제1 패터닝된 마스크를 제거하는 단계;
    상기 제1 시드층, 상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에, 제3 개구부를 가진 제2 패터닝된 마스크를 형성하는 단계로서, 상기 제3 개구부는 상기 제1 전도성 피처를 노출시키는 것인, 상기 제2 패터닝된 마스크 형성 단계;
    상기 제3 개구부 내에 제2 전도성 재료를 퇴적하여 상기 제3 개구부 내에 전도성 필라를 형성하는 단계;
    상기 제2 패터닝된 마스크를 제거하는 단계;
    상기 제1 시드층의 노출부를 제거하는 단계; 및
    솔더 조인트를 사용하여 상기 제2 전도성 피처에 집적 회로 다이의 후측 표면을 부착하는 단계
    를 포함하고,
    상기 솔더 조인트는 상기 집적 회로 다이의 후측 표면 상의 제2 시드층 상에 형성되는 것인 방법.
  9. 제8항에 있어서, 상기 전도성 필라의 측벽과 상기 집적 회로 다이의 측벽을 따라 밀봉재를 형성하는 단계를 더 포함하고, 상기 집적 회로 다이의 전측 표면은 상기 밀봉재의 최상단 표면 및 상기 전도성 필라의 최상단 표면과 같은 높이인 것인 방법.
  10. 반도체 구조에 있어서,
    전면(front side)과 상기 전면에 대향하는 후면(back side)을 가지며, 상기 전면 상의 복수의 컨택 피처 및 상기 후면 상의 시드층을 구비하는 집적 회로 다이;
    상기 집적 회로 다이의 측벽을 따라 연장되는 밀봉재;
    상기 집적 회로 다이의 후면 상의 제1 재배선층으로서, 컨택 패드와 본드 패드를 포함하는 상기 제1 재배선층;
    상기 집적 회로 다이의 후면과 상기 본드 패드 사이에 개재되고, 상기 시드층 상에 형성된 솔더 조인트;
    상기 집적 회로 다이의 전면 상의 제2 재배선층; 및
    상기 밀봉재 내의 전도성 비아
    를 포함하고,
    상기 전도성 비아는 상기 제1 재배선층으로부터 상기 제2 재배선층으로 연장되는 것인 반도체 구조.
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