KR102068078B1 - Semiconductor package haivng engraved chip patterns - Google Patents

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Abstract

본 발명은 본딩 패드에 접합되는 반도체 칩의 부착면에 음각 패턴을 형성한 음각 패턴이 형성된 반도체 칩 패키지에 관한 것이다. 또한, 본 발명은 상기한 반도체 칩의 음각 패턴에 본딩용 접착제와 다른 이종 물질을 충진한 음각 패턴이 형성된 반도체 칩 패키지에 관한 것이다.The present invention relates to a semiconductor chip package in which an intaglio pattern is formed in which an intaglio pattern is formed on an attachment surface of a semiconductor chip bonded to a bonding pad. The present invention also relates to a semiconductor chip package in which an intaglio pattern is formed in which the intaglio pattern of the semiconductor chip is filled with a bonding adhesive and other heterogeneous materials.

Description

음각 패턴이 형성된 반도체 칩 패키지{SEMICONDUCTOR PACKAGE HAIVNG ENGRAVED CHIP PATTERNS}Semiconductor chip package with intaglio pattern {SEMICONDUCTOR PACKAGE HAIVNG ENGRAVED CHIP PATTERNS}

본 발명은 본딩 패드에 접합되는 반도체 칩의 부착면에 음각 패턴을 형성한 음각 패턴이 형성된 반도체 칩 패키지에 관한 것이다. 또한, 본 발명은 상기한 반도체 칩의 음각 패턴에 본딩용 접착제와 다른 이종 물질을 충진한 음각 패턴이 형성된 반도체 칩 패키지에 관한 것이다.The present invention relates to a semiconductor chip package in which an intaglio pattern is formed in which an intaglio pattern is formed on an attachment surface of a semiconductor chip bonded to a bonding pad. The present invention also relates to a semiconductor chip package in which an intaglio pattern is formed in which the intaglio pattern of the semiconductor chip is filled with a bonding adhesive and other heterogeneous materials.

일반적으로 반도체 패키지는 베이스 기판의 본딩 패드(bonding pad)에 반도체 칩을 실장하고, 반도체 칩과 회로 패턴을 클립, 본딩 와이어 및 메탈 포스트(post) 등으로 연결한 후, EMC(Epoxy molding compound)와 같은 몰딩재로 충진하여 패키지 바디를 형성한다.In general, a semiconductor package is mounted on a bonding pad of a base substrate, and a semiconductor chip and a circuit pattern are connected by a clip, a bonding wire, a metal post, and the like, and then an epoxy molding compound (EMC) It is filled with the same molding material to form a package body.

이때, 반도체 패키지를 구성하는 반도체 칩으로는 그 고유의 용도나 기능에 따라 흔히 IC 칩이라고도 하는 아날로그칩 및 IGBT이나 MOS(Metal Oxide Semiconductor)와 같은 트랜지스터 소자로 구성된 파워칩을 비롯하여 다양한 종류가 있다.At this time, there are various kinds of semiconductor chips constituting the semiconductor package, including an analog chip, which is often referred to as an IC chip, and a power chip composed of transistor elements such as IGBT or MOS (Metal Oxide Semiconductor) according to its unique use or function.

또한, 반도체 칩이 실장되는 베이스 기판으로는 리드 프레임이나 절연 기판등이 있으며, 리드 프레임은 본딩 패드(프레임 패드) 및 리드를 포함하는 전기 전도성 재질로 이루어지고, 절연 기판은 본딩 패드(기판 패드) 및 회로 패턴을 포함하는 절연 재질로 이루어진다.In addition, the base substrate on which the semiconductor chip is mounted includes a lead frame or an insulating substrate, and the lead frame is made of an electrically conductive material including a bonding pad (frame pad) and a lead, and the insulating substrate is a bonding pad (substrate pad). And an insulating material including a circuit pattern.

이러한 구조에서, 반도체 칩을 리드 프레임이나 절연 기판의 본딩 패드에 실장하는 공정이 매우 중요하며, 열 전도도, 전기 전도도 및 열 팽창 등 반도체 칩이 실장된 반도체 패키지 내에서 반도체 칩의 부착면 특성은 반도체의 성능을 결정하는 매우 중요한 요소로 작용하고 있다.In such a structure, the process of mounting the semiconductor chip to the bonding pad of the lead frame or the insulating substrate is very important, and the adhesion surface characteristics of the semiconductor chip in the semiconductor package in which the semiconductor chip is mounted such as thermal conductivity, electrical conductivity and thermal expansion are It is a very important factor in determining the performance.

대한민국 등록특허 제10-1694657호Republic of Korea Patent No. 10-1694657 대한민국 등록특허 제10-1754031호Republic of Korea Patent No. 10-1754031 대한민국 등록특허 제10-1862705호Republic of Korea Patent No. 10-1862705

본 발명은 본딩 패드에 접합되는 반도체 칩의 부착면에 음각 패턴을 형성한 음각 패턴이 형성된 반도체 칩 패키지를 제공하고자 한다. 또한, 본 발명은 상기한 반도체 칩의 음각 패턴에 본딩용 접착제와 다른 이종 물질을 충진한 음각 패턴이 형성된 반도체 칩 패키지를 제공하고자 한다.An object of the present invention is to provide a semiconductor chip package having an intaglio pattern in which an intaglio pattern is formed on an attachment surface of a semiconductor chip bonded to a bonding pad. In addition, the present invention is to provide a semiconductor chip package in which the intaglio pattern is filled in the intaglio pattern of the semiconductor chip is filled with a bonding adhesive and other heterogeneous materials.

이를 위해, 본 발명에 따른 음각 패턴이 형성된 반도체 칩 패키지는 반도체 칩이 부착되는 본딩 패드를 구비한 베이스 기판과; 상기 베이스 기판의 본딩 패드에 접착되는 반도체 칩과; 상기 반도체 칩의 상면 또는 하면 중 상기 본딩 패드와 접하는 부착면에 홈을 파서 형성된 음각 패턴; 및 상기 베이스 기판에 실장된 반도체 칩을 덮도록 몰딩재가 충진되어 형성되는 패키지 바디;를 포함하는 것을 특징으로 한다.To this end, the semiconductor chip package formed with the intaglio pattern according to the present invention includes a base substrate having a bonding pad to which the semiconductor chip is attached; A semiconductor chip bonded to the bonding pad of the base substrate; An intaglio pattern formed by digging a groove in an upper or lower surface of the semiconductor chip in contact with the bonding pad; And a package body in which a molding material is filled to cover the semiconductor chip mounted on the base substrate.

이때, 상기 베이스 기판은 상기 반도체 칩이 부착되는 본딩 패드 및 다수개의 리드를 구비한 전기 전도성 재질의 리드 프레임인 것이 바람직하다.At this time, the base substrate is preferably a lead frame of an electrically conductive material having a bonding pad and a plurality of leads to which the semiconductor chip is attached.

또한, 상기 베이스 기판은 상기 반도체 칩이 부착되는 본딩 패드 및 전기 전도성 회로패턴을 구비한 절연 기판인 것이 바람직하다.The base substrate may be an insulating substrate having a bonding pad to which the semiconductor chip is attached and an electrically conductive circuit pattern.

또한, 상기 음각 패턴은 선(line) 형상을 따라 연속하여 홈을 파서 형성한 선형 홈을 적어도 하나 이상 포함하는 것이 바람직하다.In addition, the intaglio pattern preferably includes at least one linear groove formed by continuously digging grooves along a line shape.

또한, 상기 선형 홈 중 적어도 하나 이상은 상기 반도체 칩의 부착면으로부터 상기 부착면의 외측 단부에 존재하는 반도체 칩의 측면까지 연장되어 있는 것이 바람직하다.In addition, at least one of the linear grooves preferably extends from the attachment surface of the semiconductor chip to the side surface of the semiconductor chip present at the outer end of the attachment surface.

또한, 상기 선형 홈들 중 적어도 2개는 서로 교차하는 것이 바람직하다.In addition, at least two of the linear grooves preferably cross each other.

또한, 상기 음각 패턴을 형성하는 홈의 전체 깊이 중 전부 또는 일부에 채워지는 제1 필러를 더 포함하되, 상기 제1 필러는 상기 본딩 패드에 반도체 칩을 부착하는 접착제보다 전기 전도도가 높은 재질인 것이 바람직하다.The method may further include a first filler filled in all or part of the entire depth of the groove forming the intaglio pattern, wherein the first filler is made of a material having higher electrical conductivity than an adhesive for attaching a semiconductor chip to the bonding pad. desirable.

상기 음각 패턴을 형성하는 홈의 전체 깊이 중 전부 또는 일부에 채워지는 제2 필러를 더 포함하되, 상기 제2 필러는 상기 본딩 패드에 반도체 칩을 부착하는 접착제보다 열 전도도가 높은 재질인 것이 바람직하다.Further comprising a second filler is filled in all or part of the entire depth of the groove forming the intaglio pattern, wherein the second filler is preferably a material having a higher thermal conductivity than the adhesive for attaching the semiconductor chip to the bonding pad. .

또한, 상기 음각 패턴을 형성하는 홈의 전체 깊이 중 전부 또는 일부에 채워지는 제3 필러를 더 포함하되, 상기 제3 필러는 상기 탄성 재질인 것이 바람직하다.The apparatus may further include a third filler filled in all or part of the entire depth of the groove forming the intaglio pattern, wherein the third filler is preferably the elastic material.

이상과 같은 본 발명은 본딩 패드에 접합되는 반도체 칩의 부착면에 음각 패턴을 형성한다. 따라서, 반도체 칩이 열 팽창 또는 수축시 외부 스트레스가 완화되고, 접착 표면적이 증가되며, 보이드(void)가 제거된다.The present invention as described above forms an intaglio pattern on the attachment surface of the semiconductor chip bonded to the bonding pad. Thus, when the semiconductor chip is thermally expanded or contracted, external stress is alleviated, adhesive surface area is increased, and voids are removed.

또한, 본 발명은 반도체 칩의 음각 패턴에 본딩용 접착제와 다른 이종 물질을 충진한다. 따라서, 충진된 이종 물질의 특성에 따라 전기 전도도, 열 전도도 및 외부 스트레스 완화 특성을 향상시킨다.In addition, the present invention fills the intaglio pattern of the semiconductor chip with a bonding adhesive and other dissimilar materials. Thus, the electrical conductivity, thermal conductivity and external stress relaxation characteristics are improved according to the characteristics of the filled heterogeneous material.

도 1은 본 발명의 제1 실시예에 따른 음각 패턴이 형성된 반도체 칩 패키지를 나타낸 정단면도이다.
도 2는 상기 도 1의 반도체 칩을 나타낸 사시도이다.
도 3은 일반적인 반도체 칩을 본딩한 경우의 보이드 잔존 실험 결과이다.
도 4는 본 발명에 따른 반도체 칩을 본딩한 경우의 보이드 잔존 실험 결과이다.
도 5는 본 발명에 따른 음각 패턴의 패턴 형상을 나타낸 도이다.
도 6은 본 발명에 따른 음각 패턴의 홈 형상을 나타낸 도이다.
도 7은 본 발명의 제2 실시예에 따른 음각 패턴이 형성된 반도체 칩 패키지를 나타낸 정단면도이다.
도 8은 본 발명의 제3 실시예에 따른 음각 패턴이 형성된 반도체 칩 패키지를 나타낸 정단면도이다.
도 9는 상기 도 8의 제1 필러를 나타낸 부분 확대도이다.
도 10은 상기 도 8의 제2 필러를 나타낸 부분 확대도이다.
도 11은 상기 도 8의 제3 필러를 나타낸 부분 확대도이다.1 is a front cross-sectional view illustrating a semiconductor chip package having a negative pattern according to a first embodiment of the present invention.
2 is a perspective view illustrating the semiconductor chip of FIG. 1.
3 is a result of void remaining experiments when a general semiconductor chip is bonded.
4 is a void remaining test result when the semiconductor chip according to the present invention is bonded.
5 is a view showing the pattern shape of the intaglio pattern according to the present invention.
6 is a view showing the groove shape of the intaglio pattern according to the present invention.
FIG. 7 is a cross-sectional front view illustrating a semiconductor chip package having a negative pattern according to a second exemplary embodiment of the present invention.
8 is a cross-sectional front view illustrating a semiconductor chip package having a negative pattern according to a third exemplary embodiment of the present invention.
9 is a partially enlarged view illustrating the first filler of FIG. 8.
FIG. 10 is a partially enlarged view illustrating the second filler of FIG. 8.
FIG. 11 is a partially enlarged view illustrating the third filler of FIG. 8.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 음각 패턴이 형성된 반도체 칩 패키지에 대해 상세히 설명한다.Hereinafter, a semiconductor chip package having an intaglio pattern according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

이하에서 설명하는 본 발명의 바람직한 실시예에 따른 음각 패턴이 형성된 반도체 칩 패키지(이하, '반도체 패키지'라 함)는 베이스 기판(10)과, 반도체 칩(20)과, 음각 패턴(30) 및 패키지 바디(40)를 포함한다.A semiconductor chip package having a negative pattern (hereinafter referred to as a semiconductor package) according to a preferred embodiment of the present invention described below includes a base substrate 10, a semiconductor chip 20, an intaglio pattern 30, Package body 40.

이때, 베이스 기판(10)은 반도체 칩(20)이 부착되는 본딩 패드(11, 13-1. 13-2)를 구비하고, 반도체 칩(20)은 베이스 기판(10)의 본딩 패드(11, 13-1. 13-2)에 접착 및 적층된다. In this case, the base substrate 10 includes bonding pads 11 and 13-1 and 13-2 to which the semiconductor chip 20 is attached, and the semiconductor chip 20 includes bonding pads 11 and 11 of the base substrate 10. 13-1. 13-2) and laminated.

음각 패턴(30)은 반도체 칩(20)의 부착면(예: 밑면)에 형성되며, 패키지 바디(40)는 반도체 칩(20)을 덮도록 형성된다.The intaglio pattern 30 is formed on an attachment surface (eg, bottom) of the semiconductor chip 20, and the package body 40 is formed to cover the semiconductor chip 20.

이러한 본 발명은 본딩 패드(11, 13-1. 13-2)에 접합되는 반도체 칩(20)에 음각 패턴(30)을 구비한다. 따라서, 반도체 칩(20)이 열 팽창 또는 수축시 외부 스트레스가 완화되고, 접착 표면적이 증가되며, 보이드(void)가 제거된다.The present invention includes the intaglio pattern 30 on the semiconductor chip 20 bonded to the bonding pads 11 and 13-1 and 13-2. Thus, when the semiconductor chip 20 is thermally expanded or contracted, external stress is alleviated, the adhesive surface area is increased, and voids are removed.

또한, 본 발명은 반도체 칩(20)의 음각 패턴(30)에 본딩용 접착제와 다른 이종 물질(51, 52, 53)을 충진한다. 따라서, 충진된 이종 물질의 특성에 따라 전기 전도도, 열 전도도 및 외부 스트레스 완화 특성을 향상시킨다.In addition, the present invention fills the intaglio pattern 30 of the semiconductor chip 20 with bonding adhesives and other heterogeneous materials 51, 52, and 53. Thus, the electrical conductivity, thermal conductivity and external stress relaxation characteristics are improved according to the characteristics of the filled heterogeneous material.

도 1과 같이, 본 발명의 제1 실시예는 베이스 기판(10)으로써 리드 프레임(11, 12)이 적용된 것으로 반도체 칩(20)이 리드 프레임(11, 12) 위에 적층된다. 전기 전도성 재질의 리드 프레임(11, 12)은 본딩 패드(11) 및 다수개의 리드(12)를 포함한다.As shown in FIG. 1, in the first embodiment of the present invention, the lead frames 11 and 12 are applied as the base substrate 10, and the semiconductor chips 20 are stacked on the lead frames 11 and 12. The lead frames 11 and 12 of the electrically conductive material include a bonding pad 11 and a plurality of leads 12.

리드 프레임(11, 12)의 본딩 패드(11)는 '프레임 패드'라고도 하며, 다수개의 리드(12)는 각각 설계된 위치에서 패키지 바디(40)의 외부로 노출됨에 따라 각종 터미널 단자나 범프 혹은 단자 패드 등에 연결된다.The bonding pads 11 of the lead frames 11 and 12 are also referred to as 'frame pads', and the plurality of leads 12 are exposed to the outside of the package body 40 at their respective designed positions, and thus, various terminal terminals, bumps, or terminals. It is connected to a pad or the like.

반도체 칩(20)은 흔히 IC 칩이라고도 하는 아날로그칩을 포함한다. 나아가 IGBT이나 MOS와 같은 트랜지스터를 비롯하여 다양한 파워칩을 포함하며, 이들은 각각 리드 프레임(11, 12)의 본딩 패드(11)에 접착된다.The semiconductor chip 20 includes an analog chip, also commonly referred to as an IC chip. Furthermore, it includes various power chips, including transistors such as IGBTs and MOSs, which are bonded to the bonding pads 11 of the lead frames 11 and 12, respectively.

음각 패턴(30)은 반도체 칩(20)의 상면 또는 하면 중 본딩 패드(11)와 접하는 부착면에 홈을 파서 형성된다. 일 예로 도 1에서는 본딩 패드(11) 위에 반도체 칩(20)이 부착되므로 반도체 칩(20)의 하면에 음각 패턴(30)이 구비된다.The intaglio pattern 30 is formed by digging a groove on an attaching surface of the upper or lower surface of the semiconductor chip 20 in contact with the bonding pad 11. For example, in FIG. 1, since the semiconductor chip 20 is attached to the bonding pad 11, the intaglio pattern 30 is provided on the bottom surface of the semiconductor chip 20.

본딩 패드(11)과 접하는 면을 부착면으로 하므로, 만약 본딩 패드(11)가 위에 배치(도 1을 상하로 뒤집은 타입)된다면 반도체 칩(20)의 상면이 부착면이 되고, 그 부착면에 음각 패턴(30)이 구비된다.Since the surface in contact with the bonding pad 11 is used as an attachment surface, if the bonding pad 11 is disposed above (the type of FIG. 1 upside down), the upper surface of the semiconductor chip 20 becomes the attachment surface, The intaglio pattern 30 is provided.

또한, 반도체 칩(20)은 하나의 반도체 패키지 내에 2개 이상의 실장되는 경우도 있다. 일 예로 패키지 바디(40) 내에 상하 2개의 반도체 칩(20)이 배치되는 경우도 있다. 이 경우 하측의 반도체 칩(20)은 하면이 부착면이고, 상측의 반도체 칩(20)은 상면이 부착면이 된다.In addition, two or more semiconductor chips 20 may be mounted in one semiconductor package. For example, two upper and lower semiconductor chips 20 may be disposed in the package body 40. In this case, the lower surface of the lower semiconductor chip 20 is an attaching surface, and the upper surface of the upper semiconductor chip 20 is an attaching surface.

리드 프레임(11, 12)의 본딩 패드(11)에 반도체 칩(20)이 접착된 이후에는 반도체 칩(20)과 리드(12)를 연결하는 작업이 이루어지는데, 반도체 칩(20)과 리드(12)는 일반적으로 인터커넥터(interconnector)에 의해 연결된다.After the semiconductor chip 20 is bonded to the bonding pads 11 of the lead frames 11 and 12, the operation of connecting the semiconductor chip 20 and the lead 12 is performed. The semiconductor chip 20 and the lead ( 12 is generally connected by an interconnector.

인터커넥터는 도시된 바와 같이 본딩 와이어(BW) 및 클립(CL)이 적용될 수 있으며, 최근에는 고전압 대전류 디바이스용 반도체 패키지를 중심으로 사각 블럭 형상의 메탈 포스트(metal post) 역시 사용된다.The interconnector may be applied with a bonding wire (BW) and a clip (CL) as shown, and recently, a metal block of a rectangular block shape is also used around a semiconductor package for a high voltage high current device.

이상과 같이 인터커넥터에 반도체 칩(20)과 리드(12)들이 전기적으로 연결된 후에는 패키지 바디(40)를 형성한다. 패키지 바디(40)는 반도체 칩(20)을 덮도록 EMC(Epoxy molding compound)와 같은 몰딩재를 충진하여 형성된다.As described above, the package body 40 is formed after the semiconductor chip 20 and the leads 12 are electrically connected to the interconnector. The package body 40 is formed by filling a molding material such as an epoxy molding compound (EMC) to cover the semiconductor chip 20.

도 2와 같이, 반도체 칩(20)의 부착면에는 음각 패턴(30)이 구비된다. 음각 패턴(30)은 반도체 칩(20)의 사이즈에 따라 달라질 수 있지만 약 2~30um의 깊이로 형성한다. 또한, 음각 패턴(30)은 일 예로 레이져 가공, 에칭 장치 혹은 블레이드 등으로 형성할 수 있다.As shown in FIG. 2, an intaglio pattern 30 is provided on an attachment surface of the semiconductor chip 20. The intaglio pattern 30 may vary depending on the size of the semiconductor chip 20, but is formed to a depth of about 2-30 μm. In addition, the intaglio pattern 30 may be formed by, for example, laser processing, an etching apparatus, a blade, or the like.

이러한 음각 패턴(30)은 종래의 반도체 칩에서는 전혀 볼 수 없던 것으로 종래에는 시리얼 넘버나 라벨(label)을 제공할 목적으로, 패키지 바디의 일부분에 레이져 가공을 하였을 뿐, 나머지 부분은 편평하고 매끈한 형상이었다.The intaglio pattern 30 is not seen at all in the conventional semiconductor chip, and in order to provide a serial number or a label in the related art, only a portion of the package body is laser processed, and the rest is flat and smooth. It was.

따라서, 종래에는 리드 프레임(11, 12)의 본딩 패드(11)에 솔더 계열이나 열/전기 전도성 물질을 포함한 본딩용 접착제(AD)를 도포한 후 반도체 칩(20)을 접착시 반도체 칩(20)의 표면이 편평하기 때문에 접착력을 높이기 어려웠다.Therefore, in the related art, after applying a bonding adhesive (AD) including a solder-based material or a thermally / electrically conductive material to the bonding pads 11 of the lead frames 11 and 12, the semiconductor chip 20 is bonded when the semiconductor chip 20 is bonded. ), It was difficult to increase the adhesive force because of the flat surface.

반면, 본 발명은 반도체 칩(20)의 부착면에 형성된 음각 패턴(30)에 접착제(AD)가 채워지므로 접착 표면적이 증가한다. 따라서, 접착력 및 밀착 특성이 향상된다. 나아가, 접착 특성의 향상으로 열 전도 특성 및 전기 전도 특성 역시 향상된다.On the other hand, in the present invention, since the adhesive AD is filled in the intaglio pattern 30 formed on the attachment surface of the semiconductor chip 20, the adhesive surface area is increased. Therefore, adhesive force and adhesiveness property are improved. Furthermore, the improvement of the adhesive properties also improves the thermal and electrical conductivity.

또한, 음각 패턴(30)은 반도체 칩(20)에 미세한 홈을 파서 형성하므로, 반도체 칩(20) 사용시 발생한 열에 의해 열 팽창되거나 혹은 그와 반대로 수축하더라도 미세한 홈이 외부 스트레스를 흡수하는 역할을 한다. 따라서, 경화된 접착부의 박리나 깨짐을 방지하고, 반도체 칩(20) 자체의 성능을 향상시킨다.In addition, since the intaglio pattern 30 is formed by digging fine grooves in the semiconductor chip 20, the minute grooves absorb external stress even when thermally expanded or contracted by heat generated when the semiconductor chip 20 is used. . Therefore, peeling and cracking of the hardened adhesive part are prevented and the performance of the semiconductor chip 20 itself is improved.

또한, 접착제(AD)로 반도체 칩(20)을 붙일 때 열을 가하면 접착제(AD)에서 반응이 일어나면서 발생한 기포 형상의 보이드(void)가 빠져 나가지 못하고 본딩 패드(11)와 반도체 칩(20) 사이에 잔류되므로 열 및 전기 전도 특성이 저하된다.In addition, when heat is applied when the semiconductor chip 20 is attached with the adhesive AD, the bubble-shaped void generated as a reaction occurs in the adhesive AD does not come out and the bonding pad 11 and the semiconductor chip 20 are removed. Residual in between deteriorates thermal and electrical conduction properties.

그런데 본 발명은 반도체 칩(20)에 홈을 파서 형성한 음각 패턴(30) 자체가 보이드가 빠져 나가는 통로로 작용한다. 아울러 음각 패턴(30)에 접착제(AD)가 스며드는 동안 접착제(AD)가 유동하는 과정에서도 보이드가 빠져 나가게 된다.However, according to the present invention, the intaglio pattern 30 formed by digging a groove in the semiconductor chip 20 serves as a passage through which the voids exit. In addition, while the adhesive AD penetrates the intaglio pattern 30, the voids are also released during the flow of the adhesive AD.

따라서, 본 발명은 반도체 칩(20)의 음각 패턴(30)에 의해 보이드 제거 효과가 향상되며, 보이드가 제거된 반도체 패키지는 반도체 칩(20)의 부착면에서의 열 전도도 및 전기 전도도가 향상된다.Therefore, in the present invention, the void removal effect is improved by the intaglio pattern 30 of the semiconductor chip 20, and the semiconductor package in which the voids are removed is improved in thermal conductivity and electrical conductivity at the attachment surface of the semiconductor chip 20. .

열 전도는 반도체 패키지에서 발생한 열의 방열 특성과 관련되고, 전기 전도는 반도체 칩(20)의 동작 특성과 관련되므로, 음각 패턴(30)에 의해 열 전도 특성 및 전기 전도 특성을 향상시키면 결국 반도체 패키지의 성능을 향상시킨다.Since heat conduction is related to the heat dissipation characteristic of heat generated in the semiconductor package, and electrical conduction is related to the operating characteristic of the semiconductor chip 20, the improvement of the heat conduction characteristics and the electrical conduction characteristics by the intaglio pattern 30 eventually leads to the Improve performance

특히, 파워칩의 경우 소스 전극(채널) 및 게이트 전극(채널) 역시 칩 상면에 형성되는 반면, 드레인 전극(채널)은 칩 부착면인 하면측에 향상되므로 파워칩의 성능을 월등히 향상시킨다.In particular, in the case of a power chip, the source electrode (channel) and the gate electrode (channel) are also formed on the upper surface of the chip, while the drain electrode (channel) is improved on the lower surface of the chip attaching surface, thereby greatly improving the power chip performance.

도 3 및 도 4는 반도체 칩(20)에 음각 패턴(30)이 있는 경우와 없는 경우의 보이드 잔존 실험을 결과이다. 실험 결과는 X-레이 촬영을 통해 반도체 칩(20)의 부착면과 본딩 패드(11) 사이에 잔존하는 기포 형상의 보이드를 보여준다.3 and 4 show the results of void remaining experiments with and without the intaglio pattern 30 in the semiconductor chip 20. Experimental results show bubble-shaped voids remaining between the bonding surface of the semiconductor chip 20 and the bonding pads 11 through X-ray imaging.

도 3과 같이 종래에는 반도체 칩(20)의 부착면이 음각 패턴(30)이 없는 편평한 표면이어서 본딩 패드(11)와의 사이에 외부로 통하는 통로가 없다. 따라서, 접착시 발생된 보이드가 빠져 나갈 수 있는 통로가 없어서 보이드가 크고 많다.As shown in FIG. 3, the attaching surface of the semiconductor chip 20 is a flat surface without the intaglio pattern 30, and thus there is no passage to the outside between the bonding pads 11. Therefore, there is no passage through which the voids generated during adhesion can escape, so that the voids are large and many.

반면, 도 4와 같이 본 발명은 반도체 칩(20)의 부착면에 음각 패턴(30)이 형성되어 있어서 접착제(AD)와의 사이에 통로가 형성된다. 따라서, 보이드가 음각 패턴(30)을 통해 측부로 빠져나가므로, 보이드의 크기가 작고, 그 수도 적다.On the other hand, as shown in FIG. 4, in the present invention, the intaglio pattern 30 is formed on the attachment surface of the semiconductor chip 20 so that a passage is formed between the adhesive AD. Therefore, since the voids exit sideways through the intaglio pattern 30, the size of the voids is small and the number thereof is small.

한편, 본 발명에 적용 가능한 음각 패턴(30)은 선(line) 형상을 따라 연속하여 반도체 칩(20)의 부착면에 홈을 파서 형성한 '선형 홈'으로 구성된다. 선형 홈은 하나 또는 복수개이다. 즉, 선형 홈은 적어도 하나 이상이다.On the other hand, the intaglio pattern 30 applicable to the present invention is composed of a 'linear groove' formed by digging grooves on the attachment surface of the semiconductor chip 20 continuously along a line shape. The linear groove is one or plural. In other words, there is at least one linear groove.

선형 홈은 직선 형상 및 곡선 형상을 포함하며, 직선 형상은 수평선 및 수직선은 물론 대각선을 포함한다. 또한 꺽임점을 중심으로 다수 직선이 연결된 꺽임선을 포함한다. 곡선 형상은 특정 곡률을 갖는 것으로 양단이 개방된 곡선은 물론 원형 및 타원형 등과 같은 폐루프도 포함한다.Linear grooves include straight and curved shapes, and straight shapes include horizontal lines and vertical lines as well as diagonal lines. It also includes a broken line connected to a number of straight lines around the break point. Curved shapes have a specific curvature and include closed loops, such as round and elliptical, as well as curved with open ends.

이러한 선형 홈 형상의 음각 패턴(30)을 반도체 칩(20)의 부착면에 형성하면, 음각 패턴(30) 내에 접착제(AD)가 채워지면서 접착 표면적을 늘리는 효과를 제공한다. 또한, 반도체 칩(20)이나 경화된 접착제(AD)에 가해지는 외부 스트레스를 흡수 또는 완화하는 효과를 제공한다.When the intaglio pattern 30 having the linear groove shape is formed on the attachment surface of the semiconductor chip 20, the adhesive AD is filled in the intaglio pattern 30, thereby providing an effect of increasing the adhesive surface area. In addition, it provides an effect of absorbing or mitigating external stress applied to the semiconductor chip 20 or the cured adhesive AD.

다만, 음각 패턴(30)은 일 실시예로써 상기한 선형 홈 중 적어도 하나 이상은 반도체 칩(20)의 부착면(도 2의 '21' 참조)으로부터 부착면의 외측 단부에 존재하는 반도체 칩(20)의 측면(도 2의 '22' 참조)까지 연장된다.However, in the intaglio pattern 30, at least one or more of the above-described linear grooves may be formed on the outer end of the attachment surface from the attachment surface (see '21' in FIG. 2) of the semiconductor chip 20 ( 20 side (see '22' in FIG. 2).

이를 통해 보이드가 음각 패턴(30) 내에 잔존하게 되는 트랩(trap) 현상을 방지하고, 반도체 칩(20)의 측면(22)을 통해 노출된 음각 패턴(30)을 따라 보이드가 외부로 빠져나가는 통로를 제공한다.This prevents a trap phenomenon in which the voids remain in the intaglio pattern 30, and a passage through which the void escapes along the intaglio pattern 30 exposed through the side surface 22 of the semiconductor chip 20. To provide.

또 다른 실시예로써 음각 패턴(30)은 선형 홈들 중 적어도 2개가 서로 교차하도록 형성된다. 즉, 하나의 선형 홈은 다른 하나의 선형 홈과 1회 또는 다수회 교차되며, 하나의 선형 홈은 적어도 하나 이상의 다른 선형홈과 교차된다.In another embodiment, the intaglio pattern 30 is formed such that at least two of the linear grooves cross each other. That is, one linear groove crosses one or more times with another linear groove, and one linear groove crosses with at least one other linear groove.

이를 통해 보이드가 외부로 배출되는 통로가 여러 방향으로 분산됨에 따라 병목 현상이 방지되고, 여러 방향에서 가해지는 외부 스트레스에도 효율적으로 대응할 수 있게 된다.This prevents bottlenecks as the passages through which the voids are discharged to the outside are distributed in various directions, and can effectively cope with external stresses applied in various directions.

구체적으로 예를 들면 음각 패턴(30)은 사선, 가로선, 세로선, 격자, 원형, 삼각형, 사각형, 마름모, 벌집 형상 및 물결 형상 등 직선, 다각형 및 곡선이나 이들의 조합으로 이루어진 다양한 패턴을 제공할 수 있다.Specifically, the intaglio pattern 30 may provide various patterns including straight lines, polygons and curves, or a combination thereof, such as diagonal lines, horizontal lines, vertical lines, grids, circles, triangles, squares, rhombuses, honeycomb shapes, and wavy shapes. have.

예컨대, 도 2에서 살펴본 바와 같이, 반도체 칩(20)의 밑면(21)에는 사선을 교차하여 마름모 형상의 음각 패턴(30)을 형성하고, 각각의 사선 패턴은 그 말단이 반도체 칩(20)의 측면(22)까지 연장된다.For example, as shown in FIG. 2, the bottom surface 21 of the semiconductor chip 20 crosses diagonal lines to form an intaglio pattern 30 having a rhombus shape, and each of the diagonal patterns has a terminal end of the semiconductor chip 20. It extends to the side 22.

또한, 도 5의 (a)와 같이 다수의 가로선을 일정 간격으로 구비한 음각 패턴(30)을 형성하고, 각각의 가로선 패턴은 그 말단이 반도체 칩(20)의 측면까지 연장되도록 한다.In addition, as shown in (a) of FIG. 5, the intaglio pattern 30 having a plurality of horizontal lines at regular intervals is formed, and each horizontal line pattern has its ends extending to the side of the semiconductor chip 20.

또한, 도 5의 (b)와 같이 다수의 가로선과 세로선을 서로 교차시켜 격자 형상의 음각 패턴(30)을 형성하고, 각각의 가로선과 세로선은 그 말단이 반도체 칩(20)의 측면까지 연장되도록 한다.In addition, as shown in FIG. 5B, a plurality of horizontal lines and vertical lines cross each other to form a lattice-shaped intaglio pattern 30, and each of the horizontal lines and the vertical lines extends to the side of the semiconductor chip 20. do.

또한, 도 5의 (c)와 같이 양단이 개방된 다수의 곡선을 일정 간격으로 구비한 음각 패턴(30)을 형성하고, 각각의 가로선 패턴은 그 말단이 반도체 칩(20)의 측면까지 연장되도록 한다.In addition, as shown in (c) of FIG. 5, the intaglio pattern 30 having a plurality of curved lines at both ends is formed at regular intervals, and each horizontal line pattern has its ends extending to the side of the semiconductor chip 20. do.

또한, 도 5의 (d)와 같이 중심부에는 원형 패턴이 구비되고, 상기 원형 패턴을 가로지르는 십자 형상의 패턴을 복합적으로 구비한 음각 패턴(30)을 형성하고, 십자 형상의 패턴은 그 말단이 반도체 칩(20)의 측면까지 연장되도록 한다.In addition, as shown in (d) of FIG. 5, a circular pattern is provided at the center portion, and an intaglio pattern 30 including a cross pattern that crosses the circular pattern is formed, and the cross pattern has an end thereof. It extends to the side of the semiconductor chip 20.

다만, 음각 패턴(30)은 그 홈의 단면이 도 1 및 도 2와 같은 사각형 이외에 도 6의 (a) 내지 (c)와 같이 반원형, 삼각형 및 사다리꼴 형상으로도 형성할 수 있으며, 가공 수단이나 방법 혹은 반도체 칩 종류 등에 따라 선택이 가능하다.However, the intaglio pattern 30 may be formed in a semicircular, triangular, and trapezoidal shape as shown in FIGS. 6A to 6C in addition to the quadrangle of the groove as shown in FIGS. 1 and 2. It can be selected according to the method or the type of semiconductor chip.

이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 반도체 패키지에 대해 설명한다.Hereinafter, a semiconductor package according to a second exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명의 제2 실시예 역시 베이스 기판(10)과, 반도체 칩(20)과, 음각 패턴(30) 및 패키지 바디(40)를 포함한다.The second embodiment of the present invention also includes a base substrate 10, a semiconductor chip 20, an intaglio pattern 30, and a package body 40.

도 7과 같이, 본 발명의 제2 실시예에서 베이스 기판(10)은 절연 기판(13-1, 13-2)이다. 절연 기판(13-1, 13-2)에는 하나의 반도체 칩(20)이 실장되거나, 혹은 재질 특성상 서로 간에 간섭이 없으므로 다수개의 반도체 칩(20)이 실장된다.As shown in FIG. 7, in the second embodiment of the present invention, the base substrate 10 is an insulating substrate 13-1 and 13-2. One semiconductor chip 20 is mounted on the insulating substrates 13-1 and 13-2, or a plurality of semiconductor chips 20 are mounted since there is no interference with each other due to material characteristics.

절연 기판(13-1, 13-2)에 다수개의 반도체 칩(20)이 실장되는 경우 절연 기판(13-1, 13-2)에 형성된 도전성 재질의 회로 패턴에 의해 반도체 칩(20)들이 연결되며, 필요시 본딩 와이어(BW), 클립(CL) 및 메탈 포스트를 적용할 수도 있다.When a plurality of semiconductor chips 20 are mounted on the insulating substrates 13-1 and 13-2, the semiconductor chips 20 are connected by a circuit pattern of a conductive material formed on the insulating substrates 13-1 and 13-2. If necessary, a bonding wire BW, a clip CL, and a metal post may be applied.

일 예로 도시한 바와 같이, 절연 기판(13-1, 13-2)에는 설계된 반도체 집적 회로에 따라 제1 본딩 패드(13-1) 및 제2 본딩 패드(13-2)에 각각 접착제(AD)를 도포하고, 그 위에 각각 반도체 칩(20)을 접합시킨다. As an example, the adhesive AD may be applied to the insulating substrates 13-1 and 13-2 to the first bonding pad 13-1 and the second bonding pad 13-2, respectively, according to the designed semiconductor integrated circuit. Is applied, and the semiconductor chip 20 is bonded thereon, respectively.

이때, 위에서 설명한 바와 마찬가지로 반도체 칩(20)의 부착면에는 홈을 파서 형성한 음각 패턴(30)이 구비된다. 음각 패턴(30)은 상술한 바와 마찬가지로 선 형상을 따라 연속하여 홈을 파서 형성한 선형 홈을 적어도 하나 이상 포함한다.At this time, as described above, the intaglio pattern 30 formed by digging a groove is provided on the attachment surface of the semiconductor chip 20. As described above, the intaglio pattern 30 includes at least one linear groove formed by continuously digging a groove along a linear shape.

또한, 일 예로 선형 홈 중 적어도 하나 이상은 반도체 칩(20)의 부착면으로부터 부착면의 외측 단부에 존재하는 반도체 칩(20)의 측면까지 연장되고, 선형 홈들 중 적어도 2개는 서로 교차한다.Also, for example, at least one of the linear grooves extends from the attachment surface of the semiconductor chip 20 to the side of the semiconductor chip 20 present at the outer end of the attachment surface, and at least two of the linear grooves cross each other.

이를 통해 절연 기판(13-1, 13-2)에서도 접착력을 향상시키고, 보이드를 제거함으로써 열 전도 및 전기 전도 특성을 향상시키며, 외부 스트레스로부터 반도체 칩(20)이나 경화된 접착제(AD)의 성능이 저하되는 것을 방지한다.This improves adhesion to the insulating substrates 13-1 and 13-2, improves the thermal and electrical conductivity by removing voids, and improves the performance of the semiconductor chip 20 or the cured adhesive AD from external stress. This prevents it from falling.

이하, 첨부된 도면을 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지에 대해 설명한다.Hereinafter, a semiconductor package according to a third exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

도 8과 같이 본 발명의 제3 실시예는 베이스 기판(10)과, 반도체 칩(20)과, 음각 패턴(30) 및 패키지 바디(40)를 포함한다. 특히, 음각 패턴(30)에는 접착제(AD)와 다른 재질의 이종 물질(51 내지 53)이 채워진다.As shown in FIG. 8, the third embodiment of the present invention includes a base substrate 10, a semiconductor chip 20, an intaglio pattern 30, and a package body 40. In particular, the intaglio pattern 30 is filled with heterogeneous materials 51 to 53 of different materials from the adhesive AD.

도 8은 베이스 기판(10)으로서 리드 프레임(11, 12)을 예로 들어 도시한 것이다. 제3 실시예 역시 도 7에서 설명한 바와 같이 절연 기판(13-1, 13-2)에도 당연히 적용되지만 이하에서는 리드 프레임(11, 12)을 예로 들어 설명한다.8 shows lead frames 11 and 12 as the base substrate 10 as an example. Although the third embodiment is naturally applied to the insulating substrates 13-1 and 13-2 as described with reference to FIG. 7, the following description will be made using the lead frames 11 and 12 as an example.

도시된 바와 같이, 반조체 칩의 부착면에 형성된 음각 패턴(30)에는 제1 필러가 채워진다. 제1 필러는 본딩 패드(11)에 반도체 칩(20)을 부착하는 접착제(AD)보다 전기 전도도가 높은 재질이 사용된다.As shown, the first filler is filled in the intaglio pattern 30 formed on the attachment surface of the semi-structured chip. The first filler is made of a material having higher electrical conductivity than the adhesive AD for attaching the semiconductor chip 20 to the bonding pad 11.

일반적으로 본딩용 접착제(AD)는 솔더 계열 접착제(AD)가 사용된다. 또는 전기적 혹은 열적 전도도가 좋은 물질(예: Cu, Ag)을 포함한 접착제(AD)가 사용된다. 따라서, 접착제(AD)를 통해서도 전기 전도 및/또는 열 전도(방출)가 이루어진다.In general, the bonding adhesive (AD) is a solder-based adhesive (AD). Alternatively, adhesives (AD) containing materials with good electrical or thermal conductivity (eg Cu, Ag) are used. Thus, electrical conduction and / or thermal conduction (discharge) also occurs through the adhesive AD.

이때, 본 발명은 홈을 파서 형성한 음각 패턴(30)의 공간 내에 일반적인 본딩용 접착제(AD)보다 전기 전도도가 높은 제1 필러(51)를 충진함으로써, 전기적 전도 특성을 더욱 향상시킨다. In this case, the present invention further improves the electrical conductivity by filling the first filler 51 having a higher electrical conductivity than the general bonding adhesive AD in the space of the intaglio pattern 30 formed by digging a groove.

여기서 접착제(AD) 보다 전기 전도도가 높다는 것은 Cu나 Ag 등 일반 접착제(AD)에 포함된 물질보다 전기 전도도가 높은 재질 자체를 선택하는 것이나, 일반 접착제(AD)보다 전기 전도성 물질을 더 많이 포함하는 것을 포함할 수 있다.Here, the higher electrical conductivity than the adhesive (AD) is to select a material having a higher electrical conductivity than the material included in the general adhesive (AD) such as Cu or Ag, but includes more electrically conductive material than the general adhesive (AD). It may include.

따라서, 음각 패턴(30)에 제1 필러(51)를 채워넣음으로써, 파워칩의 상면에 형성된 소스나 게이트 전극과 다르게 파워칩의 밑면에 형성된 드레인 전극에서의 전기 전도도를 더욱 향상시킨다.Therefore, by filling the first filler 51 in the intaglio pattern 30, the electrical conductivity of the drain electrode formed on the bottom surface of the power chip is further improved, unlike the source or gate electrode formed on the top surface of the power chip.

제1 필러(51)는 일 예로 스크린 프린트 방식으로 채워넣을 수 있는데, 스크린 위에 페이스트(paste) 상태의 제1 필러(51)를 올린 후 블레이드로 긁어 가며 반도체 칩(20)의 음각 패턴(30) 내에 제1 필러(51)를 채운다.For example, the first filler 51 may be filled by a screen printing method. The first filler 51 in a paste state is placed on the screen and scraped with a blade to form the intaglio pattern 30 of the semiconductor chip 20. The first filler 51 is filled in the inside.

다만, 제1 필러(51)는 음각 패턴(30)을 형성하는 홈의 전체 깊이(H) 중 전부 또는 일부에 채워질 수 있다. 나아가 제1 필러(51)는 음각 패턴(30)을 다 채우고 외부로 돌출되도록 함으로써 경화된 제1 필러(51)가 솔더 범프(solder bump)처럼 기능할 수도 있다.However, the first filler 51 may be filled in all or part of the entire depth H of the groove forming the intaglio pattern 30. Furthermore, the first filler 51 may fill the intaglio pattern 30 and protrude outward so that the cured first filler 51 may function as a solder bump.

도 9에는 음각 패턴(30)에 제1 필러(51)가 채워진 상태가 도시되어 있다. 도시된 바와 같이 음각 패턴(30)의 전체 깊이(H) 중 약 90% 이상에 제1 필러(51)를 채우면 충분한 전기 전도도 향상과 함께 잔여 공간에 접착제(AD)가 충진되어 접착력도 향상시킨다.9 illustrates a state in which the first filler 51 is filled in the intaglio pattern 30. As shown in the drawing, when the first filler 51 is filled in about 90% or more of the total depth H of the intaglio pattern 30, the adhesive AD is filled in the remaining space while improving the electrical conductivity.

한편, 도 10과 같이 음각 패턴(30)에는 제2 필러(52)가 채워질 수 있다. 제2 필러(52)는 음각 패턴(30)을 형성하는 홈의 전체 깊이(H) 중 전부 또는 일부에 채워지는 것으로, 일반적인 접착제(AD)보다 열 전도도가 높은 재질이다. Meanwhile, as shown in FIG. 10, the second filler 52 may be filled in the intaglio pattern 30. The second filler 52 is filled in all or part of the entire depth H of the grooves forming the intaglio pattern 30, and is made of a material having a higher thermal conductivity than the general adhesive AD.

따라서, 반도체 칩(20)의 부착면을 통한 열 전도 특성을 향상시키며, 더 나아가 제2 필러(52)와 상기한 제1 필러(51)를 혼합하면 열 전도 특성과 함께 전기 전도 특성 역시 향상시킬 수 있게 한다.Therefore, the heat conduction characteristics through the attachment surface of the semiconductor chip 20 may be improved, and further, when the second filler 52 and the first filler 51 are mixed, the electric conduction characteristics may also be improved. To be able.

또한, 도 11과 같이 음각 패턴(30)에는 제3 필러(53)가 채워질 수 있다. 제3 필러(53)는 음각 패턴(30)을 형성하는 홈의 전체 깊이(H) 중 전부 또는 일부에 채워지는 것으로, 탄성을 갖는 재질인 것이 바람직하다.In addition, as shown in FIG. 11, the third filler 53 may be filled in the intaglio pattern 30. The third filler 53 is filled in all or part of the entire depth H of the grooves forming the intaglio pattern 30, and is preferably a material having elasticity.

따라서, 반도체 칩(20) 작동 중 발생하는 열에 의해 경화된 접착제(AD)가 열 팽착 혹은 그와 반대로 수축시 외부 스트레스를 흡수함은 물론, 접착되는 과정 중에도 외부 스트레스를 흡수하여 접합 특성을 향상시킨다.Therefore, the adhesive AD cured by the heat generated during the operation of the semiconductor chip 20 absorbs external stress during thermal expansion or conversely, as well as absorbs external stress during adhesion, thereby improving bonding properties. .

또한, 제3 필러(53)에 상기한 제1 필러(51) 및/또는 제2 필러(52)를 혼합하면 탄성 특성과 함께 열 전도도 및/또는 전기 전도도 역시 향상시킬 수 있게 한다.In addition, when the first filler 51 and / or the second filler 52 are mixed with the third filler 53, thermal conductivity and / or electrical conductivity may also be improved along with elastic properties.

이상, 본 발명의 특정 실시예에 대하여 상술하였다. 그러나, 본 발명의 사상 및 범위는 이러한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 변경하지 않는 범위 내에서 다양하게 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이해할 것이다. In the above, the specific Example of this invention was described above. However, the spirit and scope of the present invention is not limited to these specific embodiments, and various changes and modifications can be made without departing from the spirit of the present invention. Those who have it will understand.

따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Therefore, since the embodiments described above are provided to fully inform the scope of the invention to those skilled in the art, it should be understood that they are exemplary in all respects and not limited. The invention is only defined by the scope of the claims.

10: 베이스 기판
11: 리드 프레임의 본딩 패드
12: 리드 프레임의 리드
13-1, 13-2: 절연 기판의 본딩 패드
20: 반도체 칩
30: 음각 패턴
40: 패키지 바디
51: 제1 필러(이종 물질)
52: 제2 필러(이종 물질)
53: 제3 필러(이종 물질)
AD: 접착제
BW: 본딩 와이어
CL: 클립10: base substrate
11: bonding pad of lead frame
12: lead of lead frame
13-1, 13-2: bonding pads of insulating substrate
20: semiconductor chip
30: engraved pattern
40: package body
51: first filler (heterogeneous substance)
52: second filler (heterogeneous substance)
53: third filler (dissimilar substance)
AD: adhesive
BW: Bonding Wire
CL: clip

Claims (9)

반도체 칩(20)이 부착되는 본딩 패드를 구비한 베이스 기판(10)과;
상기 베이스 기판(10)의 본딩 패드에 접착되는 반도체 칩(20)과;
상기 반도체 칩(20)의 상면 또는 하면 중 상기 본딩 패드와 접하는 부착면에 홈을 파서 형성된 음각 패턴(30); 및
상기 베이스 기판(10)에 실장된 반도체 칩(20)을 덮도록 몰딩재가 충진되어 형성되는 패키지 바디(40)를 포함하되;
상기 음각 패턴(30)은 선(line) 형상을 따라 연속하여 홈을 파서 형성한 선형 홈을 적어도 하나 이상 포함하며;
상기 선형 홈 중 적어도 하나 이상은 상기 반도체 칩(20)의 부착면(21)으로부터 상기 부착면의 외측 단부에 존재하는 반도체 칩(20)의 측면(22)까지 연장된 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.A base substrate 10 having a bonding pad to which the semiconductor chip 20 is attached;
A semiconductor chip 20 bonded to a bonding pad of the base substrate 10;
An intaglio pattern 30 formed by digging a groove in an upper or lower surface of the semiconductor chip 20 in contact with the bonding pad; And
A package body 40 formed by filling a molding material to cover the semiconductor chip 20 mounted on the base substrate 10;
The intaglio pattern 30 includes at least one linear groove formed by continuously digging grooves along a line shape;
At least one of the linear grooves extends from the attachment surface 21 of the semiconductor chip 20 to the side surface 22 of the semiconductor chip 20 at the outer end of the attachment surface. Formed semiconductor chip package. 제1항에 있어서,
상기 베이스 기판(10)은,
상기 반도체 칩(20)이 부착되는 본딩 패드 및 다수개의 리드를 구비한 전기 전도성 재질의 리드 프레임(11, 12)인 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.The method of claim 1,
The base substrate 10,
The semiconductor chip package having the intaglio pattern, characterized in that the lead frame (11, 12) of the electrically conductive material having a bonding pad and a plurality of leads to which the semiconductor chip (20) is attached. 제1항에 있어서,
상기 베이스 기판(10)은,
상기 반도체 칩(20)이 부착되는 본딩 패드 및 전기 전도성 회로패턴을 구비한 절연 기판(13-1, 13-2)인 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.The method of claim 1,
The base substrate 10,
The semiconductor chip package having a negative pattern, characterized in that the insulating substrate (13-1, 13-2) having a bonding pad and the electrically conductive circuit pattern to which the semiconductor chip 20 is attached. 삭제delete 삭제delete 제1항에 있어서,
상기 선형 홈들 중 적어도 2개는 서로 교차하는 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.The method of claim 1,
And at least two of the linear grooves cross each other. 제1항에 있어서,
상기 음각 패턴(30)을 형성하는 홈의 전체 깊이(H) 중 전부 또는 일부에 채워지는 제1 필러(51)를 더 포함하되,
상기 제1 필러(51)는 상기 본딩 패드에 반도체 칩(20)을 부착하는 접착제(AD) 보다 전기 전도도가 높은 재질인 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.The method of claim 1,
Further comprising a first filler 51 filled in all or part of the entire depth (H) of the groove forming the intaglio pattern 30,
The first filler (51) is a semiconductor chip package formed with an intaglio pattern, characterized in that the electrical conductivity is higher than the adhesive (AD) for attaching the semiconductor chip 20 to the bonding pad. 제1항에 있어서,
상기 음각 패턴(30)을 형성하는 홈의 전체 깊이(H) 중 전부 또는 일부에 채워지는 제2 필러(52)를 더 포함하되,
상기 제2 필러(52)는 상기 본딩 패드에 반도체 칩(20)을 부착하는 접착제(AD)보다 열 전도도가 높은 재질인 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.The method of claim 1,
Further comprising a second filler 52 is filled in all or part of the entire depth (H) of the groove forming the intaglio pattern 30,
The second filler (52) is a semiconductor chip package formed with an intaglio pattern, characterized in that the heat conductivity is higher than the adhesive (AD) for attaching the semiconductor chip 20 to the bonding pad. 제1항에 있어서,
상기 음각 패턴(30)을 형성하는 홈의 전체 깊이(H) 중 전부 또는 일부에 채워지는 제3 필러(53)를 더 포함하되,
상기 제3 필러(53)는 탄성 재질인 것을 특징으로 하는 음각 패턴이 형성된 반도체 칩 패키지.
The method of claim 1,
Further comprising a third filler 53 filled in all or part of the entire depth (H) of the groove forming the intaglio pattern 30,
The third pillar (53) is a semiconductor chip package having an intaglio pattern, characterized in that the elastic material.
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