KR102063795B1 - 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법 - Google Patents
실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법 Download PDFInfo
- Publication number
- KR102063795B1 KR102063795B1 KR1020170132582A KR20170132582A KR102063795B1 KR 102063795 B1 KR102063795 B1 KR 102063795B1 KR 1020170132582 A KR1020170132582 A KR 1020170132582A KR 20170132582 A KR20170132582 A KR 20170132582A KR 102063795 B1 KR102063795 B1 KR 102063795B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- silicon substrate
- nanowires
- silicon nanowires
- image sensor
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 311
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 311
- 239000010703 silicon Substances 0.000 title claims abstract description 311
- 239000002070 nanowire Substances 0.000 title claims abstract description 153
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 171
- 230000003287 optical effect Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 39
- 238000000926 separation method Methods 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 238000012545 processing Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 57
- 229910052814 silicon oxide Inorganic materials 0.000 description 57
- 229920002120 photoresistant polymer Polymers 0.000 description 45
- 239000002019 doping agent Substances 0.000 description 30
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 238000000206 photolithography Methods 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 5
- 238000009279 wet oxidation reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 108010063256 HTLV-1 protease Proteins 0.000 description 3
- 101000900567 Pisum sativum Disease resistance response protein Pi49 Proteins 0.000 description 3
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000035755 proliferation Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02603—Nanowires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
- H01L27/14621—Colour filter arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14627—Microlenses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
본 발명의 일실시예는 실리콘 기판의 일면에 형성되고, 실리콘 나노와이어를 포함하는 수광부, 상기 실리콘 기판의 일면에 형성된 회로부, 상기 실리콘 기판의 일면 상에 형성되고, 적어도 상기 수광부 및 회로부를 전기적으로 연결하는 전극패턴을 포함하는 배선층, 및 외광이 상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어를 향해 입사하도록, 상기 실리콘 기판의 타면에 형성되는 광경로부를 포함하는 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법을 제공한다.
Description
본 발명은 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법에 관한 것이다.
디지털 카메라의 보급과 카메라가 구비된 모바일 기기의 보급 및 발전에 따라 디지털 카메라의 핵심 부품인 이미지 센서 역시 고화소 및 소형화하는 방향으로 발전하고 있다. 이미지 센서 기술의 발달에 따라 크기의 증가 없이 화소 수의 증가를 목적으로 수광부인 포토다이오드의 크기 및 신호처리회로의 크기 감소가 요구되며, 감소한 포토다이오드의 크기에 비하여 수광량을 향상시킬 필요가 있다.
한편, 나노와이어는 미세한 크기로 인하여 전자소자의 소형화에 유리하고 좋은 전기적인 특성을 기대할 수 있어 다방면으로 연구가 진행되고 있다. 나노와이어의 작은 사이즈를 이용하여, 이미지 센서의 수광부로 나노와이어를 사용하여 화소 크기 소형화를 달성하고 고화소 이미지 센서를 제조하기 위한 연구가 진행되고 있다.
본 발명의 일실시예에 따른 목적은, 실리콘 나노와이어를 이용한 수광부와 CMOS 회로 및 배선층을 기판의 전면(front side)에 형성하고, 기판의 후면(back side)으로 외광을 수광하는 구조의 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법을 제공하기 위한 것이다.
또한, 기판의 후면 방향에서 입사하는 외광이 실리콘 기판의 전면에 형성된 실리콘 나노와이어에 곧바로 입사하도록, 외광이 통과하는 영역의 실리콘 기판을 제거한 광경로부가 형성된 구조의 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법을 제공하기 위한 것이다.
또한, 실리콘 나노와이어 일단에 기판의 일부를 이용하여 형성되는 전극연결부가 연결되고, 실리콘 나노와이어에 비하여 면적이 넓은 전극연결부에 전극패턴을 연결하는 구조의 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서는, 실리콘 기판의 일면에 형성되고, 실리콘 나노와이어를 포함하는 수광부, 상기 실리콘 기판의 일면에 형성된 회로부, 상기 실리콘 기판의 일면 상에 형성되고, 적어도 상기 수광부 및 회로부를 전기적으로 연결하는 전극패턴을 포함하는 배선층, 및 외광이 상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어를 향해 입사하도록, 상기 실리콘 기판의 타면에 형성되는 광경로부를 포함한다.
또한, 상기 광경로부는 상기 실리콘 나노와이어를 향해 입사하는 외광이 지나가는 경로에 해당하는 상기 실리콘 기판의 타면에 형성된 홈일 수 있다.
또한, 상기 수광부는 상기 실리콘 나노와이어, 및 상기 실리콘 나노와이어에 연결되고, 상기 실리콘 나노와이어 보다 폭이 넓으며, 상기 전극패턴이 연결되는 전극연결부를 포함할 수 있다.
또한, 상기 전극연결부를 상기 실리콘 기판에 대하여 절연하도록, 상기 전극연결부를 둘러싸도록 형성되는 분리영역을 더 포함할 수 있다.
또한, 상기 분리영역은 일측이 상기 광경로부의 일측과 연결되는 형태로 일체로 형성될 수 있다.
본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서 제조방법은, 실리콘 기판의 일면에 실리콘 나노와이어를 포함하는 수광부 및 상기 수광부에서 생성한 신호를 처리하는 회로부를 형성하고, 상기 일면 상에 상기 수광부 및 상기 회로부를 연결하는 전극패턴을 포함하는 배선층을 형성하는 단계 (A), 상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판의 일부를 제거하여 광경로부를 형성하는 단계 (B), 및 상기 실리콘 나노와이어의 끝단이 연결되고 상기 전극패턴이 연결된 부분을 둘러싸는 분리영역을 상기 실리콘 기판에 형성함으로써, 상기 실리콘 나노와이어의 끝단에 연결되는 전극연결부를 형성하는 단계 (C)를 포함한다.
또한, 상기 실리콘 기판의 타면 상에 반사방지층, 컬러필터 및 마이크로 렌즈를 형성하는 단계 (D)를 더 포함할 수 있다.
또한, 상기 단계 (C)는 상기 단계 (B)에서 상기 광경로부를 형성할 때 함께 분리영역을 형성할 수 있다.
또한, 상기 단계 (B)는 상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판의 일부 영역을 제외한 나머지를 마스크로 커버하고 식각 공정을 수행함으로써 광경로부를 형성할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 높은 광전변환 효율을 갖는 실리콘 나노와이어를 이미지센서의 수광부로 이용하므로, 소형화 및 고해상도화에 따른 화소 크기 감소에도 불구하고 이미지 센서의 감도를 향상시킬 수 있다.
또한, 실리콘 나노와이어를 이용한 수광부와 CMOS 회로 및 배선층을 기판의 전면(front side)에 형성하고, 기판의 후면(back side)으로 외광을 수광하는 구조이므로, 외광이 배선층의 방해 없이 실리콘 나노와이어를 이용한 수광부에 입사하므로 수광량을 증가시킬 수 있다.
또한, 외광이 실리콘 나노와이어로 입사하는 경로의 실리콘 기판을 제거한 구조이므로, 기판의 후면 방향에서 입사하는 외광이 기판의 전면에 형성된 실리콘 나노와이어에 곧바로 입사하여 외광의 감쇠를 최소화할 수 있다.
또한, 실리콘 나노와이어 일단에 기판의 일부로 형성되는 전극연결부가 연결되고, 실리콘 나노와이어에 비하여 면적이 넓은 전극연결부에 전극패턴을 연결하므로, 전극패턴과 전극연결부의 접촉면적이 넓어 안정적인 전기적 접촉을 달성할 수 있다.
도 1a는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 수광부 및 회로부를 후면(backside) 방향에서 바라본 평면도이다.
도 1b는 도 1a의 A-A'에 따른 단면도이다.
도 1c 및 도 1d 는 상기 도 1a에 도시된 수광부의 다른 구조를 도시한 평면도이다.
도 2는 본 발명의 일실시예에 따라 반사방지층, 컬러필터 및 마이크로 렌즈를 더 포함하는 실리콘 나노와이어를 이용한 이미지 센서이미지 센서의 단면도이다.
도 3a 내지 도 9c는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 제조방법의 단계들 중에서 실리콘 나노와이어를 형성하는 단계들을 나타내는 도면이다.
도 10 내지 도 39는 본 발명의 일실시예에 따라 회로부 및 배선층을 형성하는 단계를 나타낸 단면도이다.
도 40 내지 44는 본 발명의 일실시예에 따라 광경로부와 전극연결부를 형성하는 단계를 나타낸 단면도이다.
도 45는 본 발명의 일실시예에 따라 반사방지층, 컬러필터 및 마이크로 렌즈를 형성하는 단계를 나타낸 단면도이다.
도 1b는 도 1a의 A-A'에 따른 단면도이다.
도 1c 및 도 1d 는 상기 도 1a에 도시된 수광부의 다른 구조를 도시한 평면도이다.
도 2는 본 발명의 일실시예에 따라 반사방지층, 컬러필터 및 마이크로 렌즈를 더 포함하는 실리콘 나노와이어를 이용한 이미지 센서이미지 센서의 단면도이다.
도 3a 내지 도 9c는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 제조방법의 단계들 중에서 실리콘 나노와이어를 형성하는 단계들을 나타내는 도면이다.
도 10 내지 도 39는 본 발명의 일실시예에 따라 회로부 및 배선층을 형성하는 단계를 나타낸 단면도이다.
도 40 내지 44는 본 발명의 일실시예에 따라 광경로부와 전극연결부를 형성하는 단계를 나타낸 단면도이다.
도 45는 본 발명의 일실시예에 따라 반사방지층, 컬러필터 및 마이크로 렌즈를 형성하는 단계를 나타낸 단면도이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1a는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 수광부 및 회로부를 후면(backside) 방향에서 바라본 평면도이며, 도 1b는 도 1a의 A-A'에 따른 단면도이다.
본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서는, 실리콘 기판(10)의 일면에 형성되고, 실리콘 나노와이어(21)를 포함하는 수광부(20), 상기 실리콘 기판(10)의 일면에 형성된 회로부(30), 상기 실리콘 기판(10)의 일면 상에 형성되고, 적어도 상기 수광부(20) 및 회로부(30)를 전기적으로 연결하는 전극패턴(41)을 포함하는 배선층(40), 및 외광이 상기 실리콘 기판(10)의 타면 방향에서 상기 실리콘 나노와이어(21)를 향해 입사하도록, 상기 실리콘 기판(10)의 타면에 형성되는 광경로부(11)를 포함한다.
실리콘 기판(10)은 결정방향이 <100> 인 단결정 실리콘 기판(10)일 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 실리콘 기판(10)은 일면(전면, front side, FS)에 수광부(20) 및 회로부(30)가 형성되고, 일면에 대향하는 타면(후면, back side, BS)에 광경로부(11)가 형성된다.
수광부(20)는 입사하는 외광을 전기신호로 변경하며, 도펀트가 도핑되어 외광의 입사에 따라 전류 흐름을 생성하는 실리콘 나노와이어(21) 및 실리콘 나노와이어(21)에 연결되고, 상기 실리콘 나노와이어(21) 보다 폭이 넓으며, 상기 전극패턴(41)이 연결되는 전극연결부(22)를 포함한다. 전체적으로, 실리콘 나노와이어(21)는 양단이 전극연결부(22)에 연결되는 브릿지(bridge) 구조를 갖는다. 실리콘 나노와이어(21) 및 전극연결부(22)는 실리콘 기판(10)의 일부를 이용하여 형성된다.
실리콘 나노와이어(21)는 단면이 삼각형 형상을 갖는 삼각 기둥 형상으로 형성될 수 있다(도 9a 및 도 9b 참조). 실리콘 나노와이어(21)는 실리콘 기판(10)의 일면(전면)과 동일한 평면상의 제1 면, 제1 면을 밑면으로 하고 단면이 삼각형을 이루는 제2면 및 제3면을 가질 수 있다. 즉, 실리콘 나노와이어(21)는 삼각형 단면형상의 밑면(제1 면)이 실리콘 기판(10)의 전면을 향하고 밑면에 대향하는 꼭지점이 실리콘 기판(10)의 후면을 향하도록 형성된다.
실리콘 나노와이어(21)는 P-형 도펀트가 도핑된 제1 도전성 영역(24a)과 N-형 도펀트가 도핑된 제2 도전성 영역(24b)을 포함할 수 있다. 제1 도전성 영역(24a)과 제2 도전성 영역(24b)은 실리콘 나노와이어(21)의 길이방향으로 연속되게 형성될 수 있다. 실리콘 나노와이어(21)는 도펀트의 도핑농도와 도핑영역에 따라, PN 접합을 갖는 다이오드(diode), 단일 광자(single photon)가 입사하면 애벌런치 전류가 발생하는 애벌런치 포토다이오드(avalanche photodiode) 등으로 형성될 수 있다. 제1 도전성 영역(24a)에 N-형 도펀트가 도핑될 수 있고, 제2 도전성 영역(24b)에 P-형 도펀트가 도핑될 수도 있다.
실리콘 나노와이어(21)의 높은 광전변환 효율에 의하여, 수광부(20)의 면적이 작더라도 높은 감도의 이미지 센서를 구현할 수 있고, 화소의 소형화 및 이미지 센서의 고해상도화를 달성할 수 있다.
도 1a는 실리콘 기판(10)의 후면 방향에서 바라본 평면도이며, 도 1a에 도시된 바와 같이, 실리콘 나노와이어(21)의 양단에 전극연결부(22)가 각각 형성되고, 실리콘 나노와이어(21) 양단의 전극연결부(22) 사이에는 광경로부(11)가 형성되며, 전극연결부(22)와 실리콘 기판(10)을 분리하는 분리영역(23)이 전극연결부(22)를 둘러싸는 형태로 형성된다. 수광부(20)는 나노와이어의 폭 방향으로 일정간격 이격되어 적어도 하나 이상 형성될 수 있으며, 도 1a에서는 5개의 수광부(20)가 형성된 실시예를 도시한다.
실리콘 나노와이어(21)의 끝단에는 전극연결부(22)가 형성되고, 전극연결부(22)에는 전극패턴(41)이 연결된다. 실리콘 나노와이어(21)에서 생성된 전기신호는 전극연결부(22)를 지나 전극패턴(41)으로 이동한다. 전극연결부(22)에서 전기신호의 이동성을 향상시키기 위하여, 실리콘 나노와이어(21)에 형성된 제1 도전성 영역(24a) 또는 제2 도전성 영역(24b)이 전극연결부(22)에 연속으로 형성될 수 있으며, 전극연결부(22)에 형성된 제1 도전성 영역(24a) 상에 동일한 타입의 도펀트가 고농도로 도핑된 제1 고농도 도전성 영역(25a) 또는 제2 고농도 도전성 영역(25b)이 형성될 수 있다. 도펀트가 고농도로 도핑된 제1 및 제2 고농도 도전성 영역(25a, 25b)은 실리콘 기판(10)이나 제1 및 제2 도전성 영역(24a, 24b)에 비하여 전기전도성이 높으므로, 전극패턴(41)을 제1 및 제2 고농도 도전성 영역(25a, 25b)에 연결하는 것이 바람직하다. 또한, 제1 및 제2 고농도 도전성 영역(25a, 25b) 상에 실리사이드(181)(TiSi2)가 더 형성될 수 있다. 실리사이드(181)는 도펀트가 도핑된 실리콘(제1 및 제2 고농도 도전성 영역(25a, 25b))과 금속 재질의 전극패턴(41)의 접촉저항을 낮추어, 전극패턴(41)과 전극연결부(22) 사이의 전기신호 전달을 향상시킨다.
전극연결부(22)는 실리콘 나노와이어(21)의 폭보다 넓고, 전극패턴(41)이 연결되기 충분한 넓이를 갖는다. 전극패턴(41)을 실리콘 나노와이어(21)에 직접 연결하는 경우에는 실리콘 나노와이어(21)와 전극패턴(41) 간의 접촉면적이 작아 ohmic contact를 이루기 어려운 문제가 있다. 본 발명의 일실시예에 따라 전극패턴(41)을 실리콘 나노와이어(21)에 직접 연결하지 않고, 실리콘 나노와이어(21)의 끝단에 연결된 전극연결부(22)에 전극패턴(41)을 연결하면, 전극패턴(41)이 실리콘 재질의 전극연결부(22)에 ohmic contact를 이루기 위한 충분한 접촉면적을 확보할 수 있다.
실리콘 나노와이어(21)에서 생성되는 전기신호가 실리콘 나노와이어(21)의 일단에 연결된 전극연결부(22)에서 다른 전극연결부(22)나 회로부(30)로 흐르지 않도록, 전극연결부(22)와 다른 전극연결부(22) 및 회로부(30)를 절연하는 분리영역(23)이 실리콘 기판(10)에 형성된다. 분리영역(23)은 전극연결부(22)를 실리콘 기판(10)에 대하여 절연하도록, 전극연결부(22)를 둘러싸도록 형성될 수 있다. 분리영역(23)은 실리콘 기판(10)의 후면에서 전면까지 관통하는 홀 형상일 수 있다. 분리영역(23)의 일측과 전극연결부(22) 사이에 형성되는 광경로부(11)의 일측이 연결되는 형태로, 분리영역(23)과 광경로부(11)가 일체로 형성될 수 있다. 도 1a에 도시된 실시예는 수광부(20)들이 실리콘 기판(10)으로 분리되어 구분되지만, 이에 한정되지 않고 수광부(20)들의 분리영역(23)이 서로 연결되어 실리콘 기판(10)으로 분리되지 않은 형태로 형성될 수도 있다(도 1c 또는 도 1d 참조). 분리영역(23)에는 제10 실리콘 산화막(Ox10)이 형성되어 전극연결부(22)와 실리콘 기판(10) 및 다른 전극연결부(22) 사이의 절연성을 향상시킬 수 있다.
회로부(30)는 N-MOS(32) 및 P-MOS(31)를 적어도 하나 이상 포함할 수 있으며, 실리콘 나노와이어(21)에서 생성된 전기신호를 처리한다. 회로부(30)는 실리콘 기판(10)의 일면(전면)에 형성될 수 있으며, 수광부(20)와 일정간격 이격되어 형성될 수 있다. 실리콘 기판(10)의 일면에서 회로부(30)와 수광부(20)의 평면적 배치는 필요에 따라 변경될 수 있다.
배선층(40)은 적어도 회로부(30)와 수광부(20)를 연결한다. 배선층(40)은 실리콘 기판(10)의 일면(전면) 상에 형성되는 전극패턴(41)과 절연층(42)을 포함한다. 전극패턴(41)은 수광부(20)의 전극연결부(22)에 연결될 수 있고, 회로부(30)의 모스펫 소자(N-MOS(32) 또는 P-MOS(31))들의 소스, 드레인, 게이트(171)에 연결될 수 있다. 전극패턴(41)은 알루미늄(Al), 구리(Cu) 등의 전기전도성을 갖는 재질로 형성될 수 있다. 절연층(42)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 등으로 형성되어, 전극패턴(41)들, 회로부(30), 수광부(20) 사이를 절연한다.
실리콘 기판(10)의 일면 상에 수광부(20) 및 회로부(30)를 전기적으로 연결하는 전극패턴(41)을 포함하는 배선층(40)이 형성되므로, 실리콘 기판(10)의 전면으로 외광이 입사하는 경우에는 외광이 수광부(20)에 도달하는 경로 중에 배선층(40)이 존재하여 외광의 입사를 방해하게 된다. 따라서 본 발명의 일실시예는, 실리콘 기판(10)의 타면 방향에서 외광이 입사하는 BSI(Back Side Illumination) 구조의 실리콘 나노와이어를 이용한 이미지 센서를 제공한다.
실리콘 기판(10)의 타면 방향에서 수광부(20)의 실리콘 나노와이어(21)로 외광이 입사하는 경우, 외광이 실리콘 기판(10)을 통과하는 과정에서 감쇠되어 수광량이 감소할 수 있다. 따라서 본 발명의 일실시예는, 외광(도 1b의 화살표)의 감쇠를 줄이기 위하여 실리콘 기판(10)의 타면(back side, BS)에 광경로부(11)가 형성된 실리콘 나노와이어를 이용한 이미지 센서를 제공한다.
광경로부(11)는 외광이 실리콘 기판(10)의 타면 방향에서 수광부(20)로 입사하는 경로 상에 형성된다. 도 1a 및 도 1b에 도시된 바와 같이, 광경로부(11)는 실리콘 기판(10)에 형성된 실리콘 나노와이어(21)의 위치에 대응하도록, 실리콘 기판(10)의 타면에 형성된다. 다시 말하면, 광경로부(11)는 실리콘 나노와이어(21)의 양단에 형성된 전극연결부(22) 사이에 형성된다. 구체적으로, 광경로부(11)는 외광이 실리콘 나노와이어(21)로 입사하는 경로 상의 실리콘 기판(10)의 타면을 제거함으로써 형성되는 공간 영역이다.
광경로부(11)에는 외광이 지나가더라도 감쇠가 적은 투명한 절연물질이 충진될 수 있다. 광경로부(11)는 외광이 실리콘 나노와이어(21)에 입사하기에 충분히 넓은 면적을 가지므로, 외광이 실리콘 나노와이어(21)로 입사하는 경로를 방해하지 않는다. 구체적으로, 광경로부(11)의 길이는 실리콘 나노와이어(21)의 길이보다 조금 작게 형성될 수 있고, 광경로부(11)의 폭은 실리콘 나노와이어(21)의 폭보다 같거나 큰 폭으로 형성될 수 있다.
도 1c 및 도 1d 는 상기 도 1a에 도시된 수광부의 다른 구조를 도시한 평면도이다. 수광부(20)는 도 1c 또는 도 1d에 도시된 바와 같이, 실리콘 나노와이어(21), 전극연결부(22), 광경로부(11), 분리영역(23)의 구조를 변경하여 배치할 수 있다.
도 1c에 도시된 바와 같이, 복수의 실리콘 나노와이어(21)가 폭 방향으로 이격되어 형성되고, 복수의 실리콘 나노와이어(21)들의 일단을 서로 연결하고, 복수의 실리콘 나노와이어(21)들의 타단을 서로 연결하도록 전극연결부(22)가 일체로 형성될 수 있다. 분리영역(23)은 전극연결부(22)와 실리콘 기판(10)을 절연하도록, 일체로 형성된 전극연결부(22) 및 실리콘 나노와이어(21)들을 둘러싸는 형태로 형성될 수 있다. 광경로부(11)는 일체로 형성된 전극연결부(22) 사이에 해당하는 실리콘 기판(10)의 타면 전부에 형성되어, 복수의 실리콘 나노와이어(21)들에 외광이 입사하기 충분한 면적을 가질 수 있다. 이러한 구조의 수광부는 복수의 실리콘 나노와이어(21)들이 전극연결부(23)를 공유하는 구조이다.
도 1d에 도시된 바와 같이, 복수의 실리콘 나노와이어(21)가 폭 방향으로 이격되어 형성되고, 각각의 실리콘 나노와이어(21)의 양단에 전극연결부(22)가 형성될 수 있다. 분리영역(23)은 전극연결부(22)들 사이에도 형성되어 전극연결부(22)들 서로를 절연할 수 있고, 분리영역(23)은 각 전극연결부(22)를 둘러싸도록 형성되어 전극연결부(220와 실리콘 기판(10)을 절연할 수 있다. 광경로부(11)는 복수의 전극연결부(22)들 사이에 형성되되, 서로 폭 방향으로 연결되도록 형성되어, 복수의 실리콘 나노와이어(21)들에 외광이 입사하기 충분한 면적을 가질 수 있다.
도 2는 본 발명의 일실시예에 따라 반사방지층(210), 컬러필터(220) 및 마이크로 렌즈(230)를 더 포함하는 실리콘 나노와이어를 이용한 이미지 센서이미지 센서의 단면도이다.
본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서는 반사방지층(210)(anti-reflection layer), 컬러필터(220)(color filter), 마이크로 렌즈(230)(micro-lens)를 더 포함할 수 있다. 반사방지층(210)은 실리콘 기판(10)의 타면(후면) 상에 형성되는 제10 실리콘 산화막(Ox10) 상에 형성되며, 반사방지층(210) 상에 컬러필터(220)가 형성되고, 컬러필터(220) 상에 마이크로 렌즈(230)가 형성될 수 있다.
반사방지층(210)은 외광이 입사하는 과정에서, 컬러필터(220)와 실리콘 기판(10)의 타면 상의 절연물질 사이에서 굴절률의 차이로 인하여 외광이 반사되는 현상을 감소시켜, 수광부(20)의 실리콘 나노와이어(21)로 입사하는 외광의 양을 증가시킨다.
컬러필터(220)는 RGB 방식이 사용될 수 있으며, 이미지센서의 수광부(20) 위치에 대응하도록 반사방지층(210) 상에 형성될 수 있다. 마이크로 렌즈(230)는 이미지 센서의 후면으로 입사하는 외광을 수광부(20)의 실리콘 나노와이어(21)를 향해 굴절시켜 수광부(20)에 입사하는 외광의 양을 증가시킨다. 마이크로 렌즈(230)는 컬러필터(220)의 중심 및 수광부(20)의 실리콘 나노와이어(21)의 중심에 렌즈의 중심이 위치하도록 배치될 수 있다.
상술한 구조의 실리콘 나노와이어를 이용한 이미지 센서는, 실리콘 나노와이어를 이용한 수광부(20)와 CMOS 회로 및 배선층(40)을 기판의 전면(front side)에 형성하고, 기판의 후면(back side)으로 외광을 수광하는 구조이므로, 외광이 배선층(40)의 방해 없이 실리콘 나노와이어를 이용한 수광부(20)에 입사하므로 수광량을 증가시킬 수 있다.
또한, 외광이 실리콘 나노와이어(21)로 입사하는 경로의 실리콘 기판(10)을 제거한 구조이므로, 기판의 후면 방향에서 입사하는 외광이 기판의 전면에 형성된 실리콘 나노와이어(21)에 곧바로 입사하여 외광의 감쇠를 최소화할 수 있다.
또한, 실리콘 나노와이어(21) 일단에 기판의 일부로 형성되는 전극연결부(22)가 연결되고, 실리콘 나노와이어(21)에 비하여 면적이 넓은 전극연결부(22)에 전극패턴(41)을 연결하므로, 전극패턴(41)과 전극연결부(22)의 접촉면적이 넓어 안정적인 전기적 접촉을 달성할 수 있다.
본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 제조방법은, 실리콘 기판(10)의 일면에 실리콘 나노와이어(21)를 포함하는 수광부(20) 및 상기 수광부(20)에서 생성한 신호를 처리하는 회로부(30)를 형성하고, 상기 일면 상에 상기 수광부(20) 및 상기 회로부(30)를 연결하는 전극패턴(41)을 포함하는 배선층(40)을 형성하는 단계 (A), 상기 실리콘 기판(10)의 타면 방향에서 상기 실리콘 나노와이어(21)로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판(10)의 일부를 제거하여 광경로부(11)를 형성하는 단계 (B), 및 상기 실리콘 나노와이어(21)의 끝단이 연결되고 상기 전극패턴(41)이 연결된 부분을 둘러싸는 분리영역(23)을 상기 실리콘 기판(10)에 형성함으로써, 상기 실리콘 나노와이어(21)의 끝단에 연결되는 전극연결부(22)를 형성하는 단계 (C)를 포함한다.
상술한 단계 (C)는 단계 (B)에서 광경로부(11)를 형성할 때 함께 분리영역(23)을 형성하도록 동시에 수행될 수 있다. 상기 단계 (B)는 상기 실리콘 기판(10)의 타면 방향에서 상기 실리콘 나노와이어(21)로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판(10)의 일부 영역을 제외한 나머지를 마스크로 커버하고 식각 공정을 수행함으로써 광경로부(11)를 형성하는 단계일 수 있다. 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 제조방법은, 상기 실리콘 기판(10)의 타면 상에 반사방지층(210), 컬러필터(220) 및 마이크로 렌즈(230)를 형성하는 단계 (D)를 더 포함할 수 있다.
도 3a 내지 도 9c는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 이미지 센서의 제조방법의 단계들 중에서 실리콘 나노와이어(21)를 형성하는 단계들을 나타내는 도면이다.
도 3a는 실리콘 기판(10)을 준비하는 단계를 나타낸 도면이며, 도 3b는 도 3a의 A-A'에 따른 단면도이다.
먼저, 도 3a 및 도 3b에 도시된 바와 같이, 결정방향이 <100> 인 실리콘 기판(10)을 준비한다.
도 4a는 실리콘 기판(10) 상에 실리콘 산화막 및 실리콘 질화막을 형성하는 단계를 나타낸 도면이며, 도 4b는 도 4a의 A-A'에 따른 단면도이다.
다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 실리콘 기판(10)의 일면 상에 건식 산화(dry oxidation) 방법을 이용하여 제1 실리콘 산화막(Ox1)(SiO2)을 형성하고, 제1 실리콘 산화막(Ox1)(SiO2) 상에 저압 화학 기상 증착(Low Pressure Chemical Vapor deposition: LPCVD)을 이용하여 제1 실리콘 질화막(Nx1)(Si3N4)을 순차적으로 형성한다.
도 5a는 포토레지스트를 이용하여 실리콘 산화막 및 실리콘 질화막에 패턴을 형성하는 단계를 나타낸 도면이며, 도 5b는 도 5a의 A-A'에 따른 단면도이다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 제1 실리콘 질화막(Nx1) 상에 제1 포토레지스트(PR1)를 도포한 후, 사진 식각 공정(Photolithography)을 통해 일정한 패턴(Pt1)을 형성한다. 이때, 패턴(Pt1)은 직사각형의 홈이 폭 방향으로 일정간격 이격되어 적어도 둘 이상 형성되는 것으로, 두 개의 직사각형의 홈 사이에 남겨진 포토레지스트가 마스크로 기능한다.
포토레지스트에 패턴(Pt1)이 형성되면 직사각형의 홈에 해당하는 부분의 제1 실리콘 질화막(Nx1)이 노출된다. 패턴(Pt1)이 형성된 포토레지스트를 마스크로 이용하여 건식 식각(dry etching) 공정을 통해 노출된 제1 실리콘 질화막(Nx1) 및 제1 실리콘 산화막(Ox1)을 순차적으로 제거하면, 직사각형 홈에 해당하는 부분의 실리콘 기판(10)이 노출된다.
도 6a는 실리콘 기판(10)을 식각하여 라인 구조물(120)을 형성하는 단계를 나타낸 도면이며, 도 6b는 도 6a의 A-A'에 따른 단면도이다.
다음으로, 도 6a 및 도 6b에 도시된 바와 같이, 건식 식각(dry etching)을 이용하여 직사각형 모양으로 노출된 실리콘 기판(10)을 일정 깊이로 식각한다. 식각된 부분은 일정 깊이를 갖고 직사각형 형상인 라인 홈(110)으로 지칭할 수 있다. 인접한 두 개의 라인 홈(110) 사이에는 하단이 실리콘 기판(10)에 연결되고 양 끝단이 실리콘 기판(10)에 연결되는 형상의 라인-구조물이 형성된다. 라인 구조물(120)은 폭 방향으로 일정간격 이격되어 적어도 하나 이상 형성될 수 있다.
도 7a는 제1 포토레지스트(PR1)를 제거하고, 이방성 식각을 이용하여 지지구조물을 형성하는 단계를 나타낸 도면이며, 도 7b는 도 7a의 A-A'에 따른 단면도이다.
도 7a 및 도 7b에 도시된 바와 같이, 먼저 제1 포토레지스트(PR1)를 제거한 후, 실리콘 기판(10)을 KOH 용액(또는 TMAH 용액)을 이용하여 이방성 식각(anisotropic etch)한다. 이방성 식각 공정이 완료되면, 실리콘 기판(10)의 라인-구조물은 실리콘의 결정방향에 따른 식각속도 차이에 따른 이방성 식각 특성에 의해, 직사각 기둥 형상의 라인-구조물은 중단 폭이 좁고, 상단 및 하단 폭이 중단에 비해 넓은 모래시계 형상(hourglass shape)의 지지구조물로 형성된다.
도 8a는 습식 산화 공정을 이용하여 실리콘 나노와이어(21)를 형성하는 단계를 나타낸 도면이며, 도 8b는 도 8a의 A-A'에 따른 단면도이다.
도 8a 및 도 8b에 도시된 바와 같이, 실리콘 기판(10)에 습식 산화 공정을 수행하면, 노출된 실리콘 기판(10)에 제2 실리콘 산화막(Ox2)이 형성된다. 습식 산화 공정에서 물 분자가 실리콘 질화막을 통과할 수 없어서 제2 실리콘 산화막(Ox2)은 모래시계 형상의 지지 구조물(130)의 상면에는 형성되지 않고, 지지 구조물(130)의 측면에 형성된다. 지지 구조물(130)의 상단 측면 및 중단의 실리콘이 산화되어 제2 실리콘 산화막(Ox2)을 형성함으로써, 지지구조물의 상단에 실리콘 나노와이어(21)가 형성된다.
라인-구조물의 폭 및 높이, 지지구조물의 이방성 식각 시간, 지지구조물의 습식 산화 시간 등의 요소를 변경함으로써, 실리콘 나노와이어(21)의 폭을 조절할 수 있다.
도 9a는 실리콘 산화막과 실리콘 질화막을 제거하는 단계를 나타낸 도면이며, 도 9b는 도 9a의 A-A'에 따른 단면도이며, 도 9c는 도 9a의 B-B'에 따른 단면도이다.
도 9a, 도 9b 및 도 9c에 도시된 바와 같이, 실리콘 나노와이어(21)는 지지 구조물(130)의 상단에 형성된다. 실리콘 나노와이어(21)는 단면이 삼각형 형상을 갖는 삼각 기둥 형상으로 형성된다. 실리콘 나노와이어(21)의 양단은 실리콘 기판(10)에 연결된다. 실리콘 나노와이어(21)는 실리콘 기판(10)에 평행하게 형성되며, 실리콘 기판(10) 상의 지지 구조물(130)에 의하여 지지된다.
도 10 내지 도 39는 본 발명의 일실시예에 따라 회로부(30) 및 배선층(40)을 형성하는 단계를 나타낸 단면도이다. 도 10 내지 도 39는 도 9a의 A-A'를 따라, 수광부(20)와 회로부(30)를 함께 도시하는 단면도이다.
실리콘 나노와이어(21)를 형성한 다음, 도 10에 도시된 바와 같이, 실리콘 나노와이어(21)가 형성된 실리콘 기판(10)의 일면 상에 제3 실리콘 산화막(Ox3)을 형성하고, 제3 실리콘 산화막(Ox3) 상에 제2 실리콘 질화막(Nx2)을 형성한다.
다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 제2 실리콘 질화막(Nx2) 상에 제2 포토레지스트(PR2)를 형성하고, 사진 식각 공정 및 건식 식각 방법 등을 이용하여, 실리콘 기판(10)의 회로부(30)가 형성될 영역의 경계에 STI(Shallow Trench Isolation)용 트렌치(140)(trench)를 형성한다. STI 트렌치(140)는 회로부(30)가 포함하는 P-MOS(31) 와 N-MOS(32) 가 형성될 영역(AR31, AR32)의 사이 및 P-MOS(31) 와 N-MOS(32) 가 형성될 영역(AR31, AR32)을 둘러싸도록 형성될 수 있다. STI 트렌치(140)는 일정 깊이와 넓이를 갖는 홈으로 형성될 수 있다.
다음으로, 도 12에 도시된 바와 같이, 제2 포토레지스트(PR2)를 제거하고, 실리콘 기판(10)에 형성된 STI 트렌치(140)의 하면 및 내측면에 습식 산화 공정을 이용하여 제4 실리콘 산화막(Ox4)을 형성한다. 이때, 수광부(20)와 회로부(30)의 N-MOS(32) 와 P-MOS(31) 가 형성될 영역은 제2 실리콘 질화막(Nx2)에 의하여 보호되고, 실리콘 기판(10)이 노출된 STI 트렌치(140)에만 제4 실리콘 산화막(Ox4)이 형성된다.
다음으로, 도 13에 도시된 바와 같이, 실리콘 기판(10) 상에 화학적 기상 증착(chemical vapor deposition: CVD)을 이용하여 제5 실리콘 산화물을 증착한다. 제5 실리콘 산화물은 실리콘 기판(10)에 형성된 STI 트렌치(140)에 충진되어, STI 트렌치(140)가 절연성 영역을 형성하도록 한다. 제5 실리콘 산화막(Ox5)은 제2 실리콘 질화막(Nx2) 상에도 일정 두께 이상 증착된다. 제5 실리콘 산화막(Ox5)은 수광부(20)의 지지구조물들 사이에도 충진되어, 실리콘 나노와이어(21)들 사이를 절연한다.
다음으로, 도 14에 도시된 바와 같이, 화학적 기계적 연마(chemical mechanical polishing)을 이용하여 제2 실리콘 질화막(Nx2)이 드러날 때까지 제5 실리콘 산화막(Ox5)을 연마한다. 제2 실리콘 질화막(Nx2)이 제거되면 실리콘 기판(10)의 표면 및 실리콘 나노와이어(21)의 표면이 상하므로, 연마시간을 조절하여야 한다.
다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 제2 실리콘 질화막(Nx2)과 제3 실리콘 산화막(Ox3)을 순차적으로 제거한다. 제2 실리콘 질화막(Nx2)과 제3 실리콘 산화막(Ox3)을 제거하면, 실리콘 기판(10)의 일면에 형성된 실리콘 나노와이어(21)가 노출된다.
제2 실리콘 질화막(Nx2)과 제3 실리콘 산화막(Ox3)을 제거하면, 실리콘 나노와이어(21)가 형성된 수광부(20) 영역과 P-MOS(31) 및 N-MOS(32) 가 형성될 영역(AR31, AR32)들을 절연하는 제5 실리콘 산화물(Ox5)이 충진된 STI 트렌치가 형성된다.
다음으로, 도 16에 도시된 바와 같이, 산화 공정을 이용하여 실리콘 기판(10) 상에 제6 실리콘 산화막(Ox6)을 형성한다. 제6 실리콘 산화막(Ox6)은 도펀트를 도핑하는 공정에서 실리콘에 도펀드가 고르게 주입될 수 있도록 한다.
다음으로, 도 17에 도시된 바와 같이, 실리콘 기판(10) 상에 제3 포토레지스트(PR3)를 형성하고 사진 식각 공정을 이용하여 P-MOS(31)의 N 웰(N-well, 150)이 형성될 영역을 노출시킨 후, 비소(As), 인(P) 등의 N-형 도펀트를 주입한다.
다음으로, 도 18에 도시된 바와 같이, 제3 포토레지스트(PR3)를 제거하고, 실리콘 기판(10) 상에 제4 포토레지스트(PR4)를 형성한 다음 사진 식각 공정을 이용하여 N-MOS(32)의 P 웰(P-well, 160)이 형성될 영역을 노출시킨 후, 붕소(Boron, B) 등의 P-형 도펀트를 주입한다. 도 18에 도시된 P-형 도펀트를 주입하는 단계가 수행되고, 도 17에 도시된 N-형 도펀트를 주입하는 단계가 수행될 수도 있다.
다음으로, 도 19에 도시된 바와 같이, 제4 포토레지스트(PR4)를 제거하고, 열처리 공정을 이용하여 N-형 및 P-형 도펀트를 실리콘 기판(10)의 내부로 확산시킨다. 이러한 열처리 공정은, 실리콘 기판(10)을 고온(약 1000℃ 이상)으로 가열하고, 천천히 냉각시키는 확산(diffusion) 공정으로 이루어질 수 있다.
다음으로, 도 20에 도시된 바와 같이, P-MOS(31) 가 형성될 영역의 문턱전압(Vth) 조절을 위하여, 실리콘 기판(10) 상에 제5 포토레지스트(PR5)를 형성하고 사진 식각 공정을 이용하여 P-MOS(31)의 N 웰(N-well, 150)이 형성된 영역을 노출시킨 후, 비소(As), 인(P) 등의 N-형 도펀트를 주입한다.
다음으로, 도 21에 도시된 바와 같이, N-MOS(32) 가 형성될 영역의 문턱전압(Vth) 조절을 위하여, 제5 포토레지스트(PR5)를 제거한 다음 실리콘 기판(10) 상에 제6 포토레지스트(PR6)를 형성하고 사진 식각 공정을 이용하여 N-MOS(32)의 P 웰(P-well, 160)이 형성된 영역을 노출시킨 후, 붕소(Boron, B) 등의 P-형 도펀트를 주입한다. 도 21에 도시된 N-MOS(32) 의 문턱전압 조절단계가 수행되고, 도 22에 도시된 P-MOS(31) 의 문턱전압 조절단계가 수행될 수도 있다. 문턱전압을 조절하는 단계가 수행된 다음, 제6 실리콘 산화막(Ox6)을 제거한다.
다음으로, 도 22에 도시된 바와 같이, 실리콘 기판(10) 상에 제7 실리콘 산화막(Ox7)을 형성하고, 제7 실리콘 산화막(Ox7) 상에 폴리실리콘(170)(Poly Si) 층을 형성한다. 제7 실리콘 산화막(Ox7)은 N-MOS(32) 및 P-MOS(31)의 게이트 산화막이 된다. 폴리실리콘(170) 층은 증착 공정을 이용하여 형성될 수 있다.
다음으로, 도 23에 도시된 바와 같이, 실리콘 기판(10) 상에 제7 포토레지스트(미도시)를 형성하고 사진 식각 공정을 이용하여 P-MOS(31) 및 N-MOS(32) 의 게이트(171P, 171N)가 형성될 영역만을 남기고, 식각 공정을 이용하여 노출된 폴리실리콘(170)을 제거함으로써, P-MOS(31) 및 N-MOS(32) 의 게이트(171P, 171N)를 형성한다. 게이트(171P, 171N)를 형성한 후에는 제7 포토레지스트(미도시)를 제거한다.
다음으로, 도 24에 도시된 바와 같이, 실리콘 기판(10) 상에 제8 포토레지스트(PR8)를 형성하고 사진 식각 공정을 통해 P-MOS(31)가 형성될 영역을 제거한 다음, LLD(lightly doped drain, 151)의 형성을 위해 일정 농도의 P-형 도펀트를 주입한다.
다음으로, 도 25에 도시된 바와 같이, 실리콘 기판(10) 상에 제9 포토레지스트(PR9)를 형성하고 사진 식각 공정을 통해 N-MOS(32)가 형성될 영역을 제거한 다음, LLD(lightly doped drain, 161)의 형성을 위해 일정 농도의 N-형 도펀트를 주입한다. 도펀트가 저농도로 도핑된 LDD가 형성됨에 따라, CMOS를 소형화하기 위해 소스와 드레인 간의 간격이 좁아지더라도, 좁은 간격으로 인하여 발생할 수 있는 오작동을 방지할 수 있다. N-MOS(32)의 LLD(161)를 형성하는 단계가 수행되고, P-MOS(31)의 LLD(151)를 형성하는 단계가 수행될 수도 있다.
다음으로, 도 26에 도시된 바와 같이, 실리콘 기판(10) 상에 제10 포토레지스트(PR10)를 형성하고, 사진 식각 공정을 통해 실리콘 나노와이어(21) 및 실리콘 나노와이어(21)의 양단에 전극연결부(22)가 형성될 영역을 노출시킨 다음, P-형 도펀트를 주입한다.
다음으로, 도 27에 도시된 바와 같이, 제10 포토레지스트(PR10)를 제거하고, 실리콘 기판(10) 상에 제11 포토레지스트(PR11)를 형성한 다음 사진 식각 공정을 통해 실리콘 나노와이어(21)의 일단 및 실리콘 나노와이어(21)의 상기 일단에 전극연결부(22)가 형성될 영역을 노출시가고 N-형 도펀트를 주입한다. 도 26에 도시된 단계에서 P-형 도펀트가 주입된 영역은 제1 도전성 영역(24a)이 되고, 도 27에 도시된 단계에서 N-형 도펀트가 주입된 영역은 제2 도전성 영역(24b)이 된다.
다음으로, 도 28에 도시된 바와 같이, 제11 포토레지스트(PR11)를 제거하고, 실리콘 기판(10) 상에 제8 실리콘 산화막(Ox8)을 형성한다. 제8 실리콘 산화막(Ox8)은 화학 기상 증착(chemical vapor deposition) 공정을 이용하여 일정 두께로 형성될 수 있다.
다음으로, 도 29에 도시된 바와 같이, 건식 식각 방식을 사용하여 게이트(171)의 측면을 제외한 나머지 제8 실리콘 산화막(Ox8) 및 제7 실리콘 산화막(Ox7)을 제거하여, 게이트(171) 측면에 스페이서(172)를 형성한다.
다음으로, 도 30에 도시된 바와 같이, 실리콘 기판(10) 상에 제9 실리콘 산화막(Ox9)을 형성한다. 제9 실리콘 산화막(Ox9)은 이후 도핑공정에서 도펀트가 잘 주입되도록 한다.
다음으로, 도 31에 도시된 바와 같이, 실리콘 기판(10) 상에 제12 포토레지스트(PR12)를 형성하고 사진 식각 공정을 이용하여 제1 도전성 영역(24a)의 전극연결부(22)에 해당하는 영역을 노출시키고, P-MOS(31) 영역을 노출시킨 다음, P-형 도펀트를 고농도로 주입한다. 제1 도전성 영역(24a)의 전극연결부(22)에 해당하는 영역에 제1 고농도 도전성 영역(25a)이 형성되며, P-MOS(31)에서 게이트(171) 및 스페이서(172)와 STI 로 기능하는 제5 실리콘 산화막(Ox5)을 마스크로 한 나머지 영역이 고농도의 P-형 도펀트로 도핑되어 소스(source, 152) 및 드레인(drain, 153)이 형성된다.
다음으로, 도 32에 도시된 바와 같이, 제12 포토레지스트(PR12)를 제거한 다음, 실리콘 기판(10) 상에 제13 포토레지스트(PR13)를 형성하고 사진 식각 공정을 이용하여 제2 도전성 영역(24b)의 전극연결부(22)에 해당하는 영역을 노출시키고, N-MOS(32) 영역을 노출시킨 다음, N-형 도펀트를 고농도로 주입한다. 제2 도전성 영역(24b)의 전극연결부(22)에 해당하는 영역에 제2 고농도 도전성 영역(25b)이 형성되며, N-MOS(32)에서 게이트(171) 및 스페이서(172)와 STI 로 기능하는 제5 실리콘 산화막(Ox5)을 마스크로 한 나머지 영역이 고농도의 N-형 도펀트로 도핑되어 소스(source, 162) 및 드레인(drain, 163)이 형성된다.
제1 고농도 도전성 영역(25a) 및 제2 고농도 도전성 영역(25b)은 실리콘 나노와이어(21) 상에 형성되지 않고, 실리콘 나노와이어(21)가 연결된 실리콘 기판(10) 부분에 형성된다. 제1 및 제2 고농도 도전성 영역(25a, 25b)의 폭은 실리콘 나노와이어(21)의 폭 보다 크게 형성되며, 전극패턴(41)이 충분한 옴성접촉을 달성할 수 있을 정도로 넓은 면적으로 형성된다.
다음으로, 도 33에 도시된 바와 같이, 제13 포토레지스트(PR13)를 제거한 다음, RTA(rapid thermal anneal) 공정을 통해 제1 도전성 영역(24a), 제2 도전성 영역(24b), 제1 고농도 도전성 영역(25a), 제2 고농도 도전성 영역(25b), P-MOS(31) 와 N-MOS(32) 의 소스 및 드레인에 주입된 도펀트를 확산시킨다.
다음으로, 도 34에 도시된 바와 같이, 실리콘 기판(10) 상에 제14 포토레지스트(PR14)를 형성하고, 사진 식각 공정을 이용하여 제1 고농도 도전성 영역(25a), 제2 고농도 도전성 영역(25b) 및 회로부(30)를 노출시킨다.
다음으로, 도 35에 도시된 바와 같이, 건식 식각 공정을 이용하여 전극패턴(41)이 연결될 부분인 제1 고농도 도전성 영역(25a), 제2 고농도 도전성 영역(25b) 및 회로부(30) 상에 형성된 제9 실리콘 산화막(Ox9)을 제거한다. 전극패턴(41)이 연결될 부분의 제9 실리콘 산화막(Ox9)이 제거된 다음, 제14 포토레지스트(PR14)를 제거한다.
다음으로, 도 36에 도시된 바와 같이, 실리콘 기판(10) 상에 금속층(180)을 적층한다. 금속층(180)은 실리콘 기판(10) 전영역에 일정 두께로 적층되며, Ti, Co, Ni 등의 금속 중 어느 하나로 이루어지거나, 둘 이상의 금속이 조합되어 형성될 수 있다.
다음으로, 도 37에 도시된 바와 같이, 약 650℃로 1차 열처리를 진행하면, 금속층(180)이 실리콘 재질과 접하는 부분에 1차 실리사이드(181)가 형성된다. 즉, 제1 고농도 도전성 영역(25a), 제2 고농도 도전성 영역(25b), N-MOS(32) 및 P-MOS(31) 의 소스, 드레인, 게이트(171) 상에 1차 실리사이드(181)가 형성된다. 1차 실리사이드(181)가 형성되지 않은 영역의 금속층(180)을 제거한 후, 약 850℃로 2차 열처리를 진행하면 1차 실리사이드(181)를 2차 실리사이드(181)(TiSi2)로 형성할 수 있다. 실리사이드(181)는 도펀트가 도핑된 실리콘과 금속 재질의 전극패턴(41)의 접합을 향상시킨다.
다음으로, 도 38에 도시된 바와 같이, 실리콘 기판(10) 상에 절연층(42)을 형성하고, 포토레지스트를 이용한 사진 식각 공정 및 건식 식각 공정을 이용하여 절연층(42)에 전극패턴(41)이 형성될 위치에 오프닝(opening)을 형성한 다음, 금속층(180)을 형성하고 패터닝 및 식각 공정을 이용하여 전극패턴(41)을 형성한다. 전극패턴(41)은 실리콘 나노와이어(21)의 양단의 전극연결부(22) 상에 형성된 실리사이드(181), N-MOS(32) 및 P-MOS(31) 의 소스와 드레인 상의 실리사이드(181)에 연결될 수 있다.
다음으로, 도 39에 도시된 바와 같이, 이미 형성된 절연층(42) 상에, 전극패턴(41)을 덮는 추가 절연층(42)을 형성하고 추가 전극패턴(41)을 더 형성할 수 있다. 이러한 과정을 통해 회로부(30)와 수광부(20)를 연결하도록 전극패턴(41) 및 절연층(42)을 형성하고, 외부 회로와 연결 가능하도록 전극패턴(41) 및 절연층(42)을 형성하면 복수의 층을 갖는 배선층(40)이 형성된다.
도 40 내지 44는 본 발명의 일실시예에 따라 광경로부(11)와 전극연결부(22)를 형성하는 단계를 나타낸 단면도이다.
도 40에 도시된 바와 같이, 배선층(40) 상에 캐리어 웨이퍼(200)를 결합한다. 캐리어 웨이퍼(200)는 실리콘 기판(10)의 타면에 공정들을 수행하기 위하여 배선층(40)을 지지하고 보호할 수 있도록 배선층(40) 상부면에 웨이퍼 본딩 공정을 이용하여 접착될 수 있다
다음으로, 도 41에 도시된 바와 같이, 실리콘 기판(10)을 뒤집어 실리콘 기판(10)의 타면(후면, back side, BS)이 위로 향하도록 한다.
다음으로, 도 42에 도시된 바와 같이, 실리콘 기판(10)의 타면(후면)에 화학적 기계적 연마(chemical mechanical polishing) 공정을 이용하여 실리콘 기판(10)의 두께를 얇게 한다. 도 41에 도시된 실리콘 기판(10)의 두께(t1)에서 도 42에 도시된 실리콘 기판(10)의 두께(t2)까지 실리콘 기판(10)을 연마한다. 실리콘 기판(10)의 연마 후 두께(t2)는 실리콘 기판(10)의 기계적 안정성을 확보하되 최대한 얇게 설정할 수 있다.
다음으로, 도 43에 도시된 바와 같이, 실리콘 기판(10)의 타면에 광경로부(11) 및 전극연결부(22)를 정의하는 분리영역(23)을 형성한다(단계 (B) 및 단계 (C)). 광경로부(11) 및 분리영역(23)은 실리콘 기판(10)의 일부를 제거하여 형성된다. 단계 (B)에서, 실리콘 기판(10)의 타면 방향에서 상기 실리콘 나노와이어(21)로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판(10)의 일부 영역을 제외한 나머지를 마스크로 커버하고 식각 공정을 수행함으로써 광경로부(11)를 형성한다. 외광의 경로에 해당하는 실리콘 기판(10) 영역을 노출시키고 건식 식각을 진행하면, 실리콘 나노와이어(21)의 제2 면과 제3 면은 제2 실리콘 산화막(Ox2)으로 보호되므로, 실리콘 기판(10)의 후면(BS)으로부터 진행되는 식각이 제2 실리콘 산화막(Ox2)에서 정지되므로, 식각을 하더라도 실리콘 나노와이어(21)가 보호된다.
광경로부(11)를 형성하면서, 실리콘 나노와이어(21)에 대응하는 부분에 실리콘 기판(10)의 후면에서 제2 실리콘 산화막(Ox2)까지의 실리콘 기판(10)이 제거되므로, 광경로부(11)는 실리콘 나노와이어(21) 양단에 연결되는 전극연결부(22) 사이를 분리하여 절연한다.
실리콘 나노와이어(21)의 양단이 연결되고 전극패턴(41)이 연결된 전극연결부(22)를 둘러싸도록 실리콘 기판(10) 부분을 식각하여 제거함으로써 분리영역(23)이 형성된다(단계 (C)). 분리영역(23)을 형성하는 단계 (C)는 단계 (B)에서 광경로부(11)를 형성할 때 함께 분리영역(23)을 형성하도록 동시에 수행될 수 있다. 분리영역(23)은 실리콘 기판(10)의 후면에서 전면까지 관통하는 홀로 형성될 수 있다. 분리영역(23)은 실리콘 나노와이어(21)에서 생성되는 전기신호가 전극연결부(22)를 통해 전극패턴(41)으로만 전달되도록 하고, 전기신호가 전극연결부(22)에서 다른 전극연결부(22) 또는 전극연결부(22)에서 실리콘 기판(10)을 통해 회로부(30)로 전달되지 않도록 절연한다.
광경로부(11)와 분리영역(23)은 실리콘 기판(10)을 제거한 부분인 점에서 공통점이 있으며, 포토레지스트 및 사진식각 공정 및 건식식각 공정을 이용하여 동시에 형성될 수 있다. 광경로부(11)는 실리콘 나노와이어(21)로 입사하는 외광을 방해하지 않으면서, 지지구조물의 하부에 존재하는 실리콘 기판(10)을 제거하여 실리콘 나노와이어(21) 양단에 연결되는 전극연결부(22) 사이를 전기적으로 분리한다.
다음으로, 도 44에 도시된 바와 같이, 실리콘 기판(10)의 타면(후면) 상에 화학 기상 증착 방법을 이용하여 제10 실리콘 산화막(Ox10)을 형성한 다음, 화학적 기계적 연마(CMP) 공정을 이용하여 제10 실리콘 산화막(Ox10)의 표면을 평탄화 한다. 제10 실리콘 산화막(Ox10)은 광경로부(11)와 분리영역(23)에 충진되고, 실리콘 기판(10)의 타면(후면) 상에 형성되어 수광부(20) 및 회로부(30)를 보호한다.
다음으로, 도 45에 도시된 바와 같이, 제10 실리콘 산화막(Ox10) 상에 반사방지층(210) 을 형성하고, 반사방지층(210) 상에 컬러필터(220)를 형성하며, 컬러필터(220) 상에 마이크로 렌즈(230)를 형성하는 단계 (D)를 더 수행할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 실리콘 기판 11: 광경로부
20: 수광부 21: 실리콘 나노와이어
22: 전극연결부 23: 분리영역
30: 회로부 31: P-MOS
32: N-MOS 40: 배선층
41: 전극패턴 42: 절연물질
Ox1: 제1 실리콘 산화막 Nx1: 제1 실리콘 질화막
PR1: 제1 포토레지스트 110: 라인 홈
120: 라인 구조물 130: 지지 구조물
Ox2: 제2 실리콘 산화막 Ox3: 제3 실리콘 산화막
Nx2: 제2 실리콘 질화막 PR2: 제2 포토레지스트
140: STI 트렌치 Ox4: 제4 실리콘 산화막
Ox5: 제5 실리콘 산화막 Ox6: 제6 실리콘 산화막
PR3: 제3 포토레지스트 150: N 웰
PR4: 제4 포토레지스트 160: P 웰
PR5: 제5 포토레지스트 PR6: 제6 포토레지스트
Ox7: 제7 실리콘 산화막 170: 폴리실리콘
171: 게이트 PR8: 제8 포토레지스트
151: P-MOS의 LLD영역 PR9: 제9 포토레지스트
161: N-MOS의 LLD영역 PR10: 제10 포토레지스트
PR11: 제11 포토레지스트 24a: 제1 도전성 영역
24b: 제2 도전성 영역 Ox8: 제8 실리콘 산화막
172: 스페이서 Ox9: 제9 실리콘 산화막
PR12: 제12 포토레지스트 152: PMOS의 소스
153: PMOS의 드레인 25a: 제1 고농도 도전성 영역
PR13: 제13 포토레지스트 162: NMOS의 소스
163: NMOS의 드레인 25b: 제2 고농도 도전성 영역
PR14: 제14 포토레지스트 180: 금속층
181: 실리사이드 200: 캐리어 웨이퍼
Ox10: 제10 실리콘 산화막 210: 반사방지층
220: 컬러필터 230: 마이크로 렌즈
20: 수광부 21: 실리콘 나노와이어
22: 전극연결부 23: 분리영역
30: 회로부 31: P-MOS
32: N-MOS 40: 배선층
41: 전극패턴 42: 절연물질
Ox1: 제1 실리콘 산화막 Nx1: 제1 실리콘 질화막
PR1: 제1 포토레지스트 110: 라인 홈
120: 라인 구조물 130: 지지 구조물
Ox2: 제2 실리콘 산화막 Ox3: 제3 실리콘 산화막
Nx2: 제2 실리콘 질화막 PR2: 제2 포토레지스트
140: STI 트렌치 Ox4: 제4 실리콘 산화막
Ox5: 제5 실리콘 산화막 Ox6: 제6 실리콘 산화막
PR3: 제3 포토레지스트 150: N 웰
PR4: 제4 포토레지스트 160: P 웰
PR5: 제5 포토레지스트 PR6: 제6 포토레지스트
Ox7: 제7 실리콘 산화막 170: 폴리실리콘
171: 게이트 PR8: 제8 포토레지스트
151: P-MOS의 LLD영역 PR9: 제9 포토레지스트
161: N-MOS의 LLD영역 PR10: 제10 포토레지스트
PR11: 제11 포토레지스트 24a: 제1 도전성 영역
24b: 제2 도전성 영역 Ox8: 제8 실리콘 산화막
172: 스페이서 Ox9: 제9 실리콘 산화막
PR12: 제12 포토레지스트 152: PMOS의 소스
153: PMOS의 드레인 25a: 제1 고농도 도전성 영역
PR13: 제13 포토레지스트 162: NMOS의 소스
163: NMOS의 드레인 25b: 제2 고농도 도전성 영역
PR14: 제14 포토레지스트 180: 금속층
181: 실리사이드 200: 캐리어 웨이퍼
Ox10: 제10 실리콘 산화막 210: 반사방지층
220: 컬러필터 230: 마이크로 렌즈
Claims (9)
- 실리콘 기판의 일면에 형성되고, 실리콘 나노와이어 및 상기 실리콘 나노와이어에 연결되고 상기 실리콘 나노와이어 보다 폭이 넓으며 전극패턴이 연결되는 전극연결부를 포함하는 수광부;
상기 실리콘 기판의 일면에 형성된 회로부;
상기 실리콘 기판의 일면 상에 형성되고, 적어도 상기 수광부 및 회로부를 전기적으로 연결하는 전극패턴을 포함하는 배선층;
외광이 상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어를 향해 입사하도록, 상기 실리콘 기판의 타면에 형성되는 광경로부; 및
상기 전극연결부를 상기 실리콘 기판에 대하여 절연하도록, 상기 전극연결부를 둘러싸도록 형성되는 분리영역을 포함하는 실리콘 나노와이어를 이용한 이미지 센서. - 청구항 1에 있어서,
상기 광경로부는
상기 실리콘 나노와이어를 향해 입사하는 외광이 지나가는 경로에 해당하는 상기 실리콘 기판의 타면에 형성된 홈인, 실리콘 나노와이어를 이용한 이미지 센서. - 삭제
- 삭제
- 청구항 1에 있어서,
상기 분리영역은
일측이 상기 광경로부의 일측과 연결되는 형태로 일체로 형성되는 실리콘 나노와이어를 이용한 이미지 센서. - (A) 실리콘 기판의 일면에 실리콘 나노와이어를 포함하는 수광부 및 상기 수광부에서 생성한 신호를 처리하는 회로부를 형성하고, 상기 일면 상에 상기 수광부 및 상기 회로부를 연결하는 전극패턴을 포함하는 배선층을 형성하는 단계;
(B) 상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판의 일부를 제거하여 광경로부를 형성하는 단계; 및
(C) 상기 실리콘 나노와이어의 끝단이 연결되고 상기 전극패턴이 연결된 부분을 둘러싸는 분리영역을 상기 실리콘 기판에 형성함으로써, 상기 실리콘 나노와이어의 끝단에 연결되는 전극연결부를 형성하는 단계를 포함하는 실리콘 나노와이어를 이용한 이미지 센서 제조방법. - 청구항 6에 있어서,
(D) 상기 실리콘 기판의 타면 상에 반사방지층, 컬러필터 및 마이크로 렌즈를 형성하는 단계를 더 포함하는 실리콘 나노와이어를 이용한 이미지 센서 제조방법. - 청구항 6에 있어서,
상기 단계 (C)는
상기 단계 (B)에서 상기 광경로부를 형성할 때 함께 분리영역을 형성하는 실리콘 나노와이어를 이용한 이미지 센서 제조방법. - 청구항 6에 있어서,
상기 단계 (B)는
상기 실리콘 기판의 타면 방향에서 상기 실리콘 나노와이어로 외광이 입사하는 경로에 해당하는 상기 실리콘 기판의 일부 영역을 제외한 나머지를 마스크로 커버하고 식각 공정을 수행함으로써 광경로부를 형성하는 것인 실리콘 나노와이어를 이용한 이미지 센서 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170132582A KR102063795B1 (ko) | 2017-10-12 | 2017-10-12 | 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170132582A KR102063795B1 (ko) | 2017-10-12 | 2017-10-12 | 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190041242A KR20190041242A (ko) | 2019-04-22 |
| KR102063795B1 true KR102063795B1 (ko) | 2020-01-09 |
Family
ID=66283179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170132582A KR102063795B1 (ko) | 2017-10-12 | 2017-10-12 | 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102063795B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220031194A (ko) | 2020-09-04 | 2022-03-11 | 한국항공대학교산학협력단 | 나노와이어를 이용한 포토트랜지스터 소자 및 상기 포토트랜지스터 소자를 이용한 이미지 센서 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184566A (ja) * | 2005-12-06 | 2007-07-19 | Canon Inc | 半導体ナノワイヤを用いた半導体素子、それを用いた表示装置及び撮像装置 |
| JP2010226126A (ja) * | 2010-05-17 | 2010-10-07 | Sony Corp | 固体撮像素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110079318A (ko) | 2009-12-31 | 2011-07-07 | 주식회사 동부하이텍 | 이미지 센서 및 이미지 센서의 제조 방법 |
-
2017
- 2017-10-12 KR KR1020170132582A patent/KR102063795B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184566A (ja) * | 2005-12-06 | 2007-07-19 | Canon Inc | 半導体ナノワイヤを用いた半導体素子、それを用いた表示装置及び撮像装置 |
| JP2010226126A (ja) * | 2010-05-17 | 2010-10-07 | Sony Corp | 固体撮像素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220031194A (ko) | 2020-09-04 | 2022-03-11 | 한국항공대학교산학협력단 | 나노와이어를 이용한 포토트랜지스터 소자 및 상기 포토트랜지스터 소자를 이용한 이미지 센서 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190041242A (ko) | 2019-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10892289B2 (en) | Optical sensors including a light-impeding pattern | |
| US10707254B2 (en) | Semiconductor devices | |
| US10229950B2 (en) | Image sensors including non-aligned grid patterns | |
| KR102083402B1 (ko) | 이미지 센서 및 이의 형성 방법 | |
| KR102175614B1 (ko) | 톱니 모양의 포토다이오드 구조물을 갖는 cmos 이미지 센서 | |
| KR102384890B1 (ko) | 이미지 센서 및 그 형성 방법 | |
| KR102034482B1 (ko) | 이미지 센서 및 이의 형성 방법 | |
| CN104882460B (zh) | 具有包括负电荷材料的深沟槽的图像传感器及其制造方法 | |
| KR102383649B1 (ko) | Cmos 이미지 센서 | |
| KR102600673B1 (ko) | 이미지 센서 | |
| CN105023928B (zh) | 形成具有嵌入的滤色器的背照式图像传感器的方法和装置 | |
| KR102272115B1 (ko) | 개선된 암 전류 성능을 갖는 반도체 이미징 디바이스 | |
| KR102541701B1 (ko) | 씨모스 이미지 센서 | |
| US11600644B2 (en) | Photo diode with dual backside deep trench isolation depth | |
| KR102643624B1 (ko) | 이미지 센서 | |
| KR20180079518A (ko) | 씨모스 이미지 센서 | |
| CN115663006A (zh) | 半导体图像传感器件及其制造方法 | |
| KR20140009801A (ko) | 이미지 센서 및 이의 형성 방법 | |
| KR102063795B1 (ko) | 실리콘 나노와이어를 이용한 이미지 센서 및 그 제조방법 | |
| US20210202547A1 (en) | Image sensor and method of fabricating the same | |
| US10063800B2 (en) | Image sensor using nanowire and method of manufacturing the same | |
| TWI796083B (zh) | 影像感測器及其製造方法 | |
| US11837615B2 (en) | Image sensor with increased gate pattern width | |
| TWI782650B (zh) | 背照式影像感測器的製造方法 | |
| KR20100045239A (ko) | 굴절률이 다른 혼색 방지 절연막 구조를 갖는 이미지 센서및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |