KR102049604B1 - Solar cell and Method of manufacturing the same - Google Patents

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Abstract

본 발명은, 반응성 이온 에칭법을 이용하여 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정; 및 반응성 이온 에칭법을 이용하여 상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정을 포함하여 이루어지고, 이때, 상기 데미지층 및 반응물을 동시에 제거하는 공정은, 상기 요철구조의 피크(peak)를 라운드 형태로 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 태양전지의 제조방법 및 그 방법에 의해 제조된 태양전지에 관한 것으로서,
본 발명에 따르면, 기판의 일면을 식각하는 공정과 상기 기판의 일면에 형성된 데미지층 및 반응물을 제거하는 공정을 모두 반응성 이온 에칭법을 이용하여 수행할 수 있기 때문에, 종래와 같이 진공상태와 대기압상태 사이에서 기판을 이동할 필요가 없어 공정이 단순해질 수 있다.The present invention comprises the steps of forming a concave-convex structure on one surface of the substrate by etching one surface of the substrate using a reactive ion etching method; And simultaneously removing a damage layer and a reactant formed on one surface of the substrate by using a reactive ion etching method, wherein the process of simultaneously removing the damage layer and the reactant includes peaks of the uneven structure ( A method of manufacturing a solar cell, and a solar cell manufactured by the method, comprising the step of forming a peak) in a round shape.
According to the present invention, since the process of etching one surface of the substrate and the process of removing the damage layer and the reactant formed on one surface of the substrate can be performed by using a reactive ion etching method, vacuum and atmospheric pressure as in the prior art There is no need to move the substrate between, simplifying the process.

Description

태양전지 및 그 제조 방법{Solar cell and Method of manufacturing the same}Solar cell and method of manufacturing the same

본 발명은 태양전지에 관한 것으로서, 보다 구체적으로는 기판형 태양전지에 관한 것이다. The present invention relates to a solar cell, and more particularly to a substrate type solar cell.

태양전지는 반도체의 성질을 이용하여 빛 에너지를 전기 에너지로 변환시키는 장치이다. Solar cells are devices that convert light energy into electrical energy using the properties of semiconductors.

태양전지는 P(positive)형 반도체와 N(negative)형 반도체를 접합시킨 PN 접합 구조를 하고 있으며, 이러한 구조의 태양전지에 태양광이 입사되면, 입사된 태양광 에너지에 의해 상기 반도체 내에서 정공(hole)과 전자(electron)가 발생하고, 이때, PN접합에서 발생한 전기장에 의해서 상기 정공(+)는 P형 반도체쪽으로 이동하고 상기 전자(-)는 N형 반도체쪽으로 이동하게 되어 전위가 발생하게 됨으로써 전력을 생산할 수 있게 된다. The solar cell has a PN junction structure in which a P (positive) type semiconductor and an N (negative) type semiconductor are bonded to each other. When solar light is incident on a solar cell having such a structure, holes are generated in the semiconductor by the incident solar energy. holes and electrons are generated, and the holes (+) move toward the P-type semiconductor and the electrons (-) move toward the N-type semiconductor due to the electric field generated from the PN junction. This makes it possible to produce power.

이와 같은 태양전지는 박막형 태양전지와 기판형 태양전지로 구분할 수 있다. Such solar cells may be classified into thin film solar cells and substrate solar cells.

상기 박막형 태양전지는 유리 등과 같은 기판 상에 박막의 형태로 반도체를 형성하여 태양전지를 제조한 것이고, 상기 기판형 태양전지는 실리콘과 같은 반도체 물질 자체를 기판으로 이용하여 태양전지를 제조한 것이다. The thin film solar cell is a solar cell manufactured by forming a semiconductor in the form of a thin film on a substrate such as glass, the substrate solar cell is a solar cell manufactured by using a semiconductor material such as silicon itself as a substrate.

상기 기판형 태양전지는 상기 박막형 태양전지에 비하여 두께가 두껍고 고가의 재료를 이용해야 하는 단점이 있지만, 전지 효율이 우수한 장점이 있다. The substrate type solar cell has a disadvantage in that a thicker and expensive material is used as compared to the thin film type solar cell, but the cell efficiency is excellent.

이하에서는 도면을 참조로 종래의 기판형 태양전지에 대해서 설명하기로 한다. Hereinafter, a conventional substrate type solar cell will be described with reference to the drawings.

도 1은 종래의 기판형 태양전지의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a conventional substrate-type solar cell.

도 1에서 알 수 있듯이, 종래의 기판형 태양전지는 P형 반도체층(10), N형 반도체층(20), 반사방지층(30), 전면전극(40), P+형 반도체층(50), 및 후면전극(60)으로 이루어진다. As can be seen in Figure 1, the conventional substrate-type solar cell is a P-type semiconductor layer 10, N-type semiconductor layer 20, the anti-reflection layer 30, the front electrode 40, P + type semiconductor layer 50 And a back electrode 60.

상기 P형 반도체층(10) 및 상기 P형 반도체층(10) 위에 형성된 N형 반도체층(20)은 태양전지의 PN접합 구조를 이룬다. The P-type semiconductor layer 10 and the N-type semiconductor layer 20 formed on the P-type semiconductor layer 10 form a PN junction structure of a solar cell.

상기 반사방지층(30)은 상기 N형 반도체층(20)의 상면에 형성되어 입사되는 태양광의 반사를 방지하는 역할을 한다. The anti-reflection layer 30 is formed on the upper surface of the N-type semiconductor layer 20 serves to prevent the reflection of incident sunlight.

상기 P+형 반도체층(50)은 상기 P형 반도체층(10)의 하면에 형성되어 태양광에 의해서 형성된 캐리어가 재결합하여 소멸되는 것을 방지하는 역할을 한다. The P + -type semiconductor layer 50 is formed on the lower surface of the P-type semiconductor layer 10 serves to prevent the carrier formed by sunlight recombine to disappear.

상기 전면전극(40)은 상기 반사방지층(30)의 상부에서부터 상기 N형 반도체층(20)까지 연장되어 있고, 상기 후면전극(60)은 상기 P+형 반도체층(50)의 하면에 형성된다. The front electrode 40 extends from the top of the anti-reflection layer 30 to the N-type semiconductor layer 20, and the back electrode 60 is formed on the bottom surface of the P + type semiconductor layer 50. .

이와 같은 종래의 기판형 태양전지는, 그 내부로 태양광이 입사되면 PN접합구조에서 전자(electron) 및 정공(hole)이 생성되고, 생성된 전자는 상기 N형 반도체층(20)을 통해 전면전극(40)으로 이동하고, 생성된 정공은 상기 P+형 반도체층(50)을 통해 후면전극(60)으로 이동하여 전력을 생산하게 된다. 이와 같은 종래의 기판형 태양전지는 다음과 같은 공정에 의해 제조된다. In the conventional substrate-type solar cell as described above, when sunlight is incident therein, electrons and holes are generated in the PN junction structure, and the generated electrons are formed on the entire surface through the N-type semiconductor layer 20. Moving to the electrode 40, the generated holes are moved to the back electrode 60 through the P + type semiconductor layer 50 to produce power. Such a conventional substrate-type solar cell is manufactured by the following process.

도 2a 내지 도 2g는 종래의 기판형 태양전지의 제조공정을 보여주는 공정 단면도이다. 2A to 2G are cross-sectional views illustrating a manufacturing process of a conventional substrate type solar cell.

우선, 도 2a에서 알 수 있듯이, P형 반도체 기판(10a)을 준비한다. First, as shown in FIG. 2A, the P-type semiconductor substrate 10a is prepared.

다음, 도 2b에서 알 수 있듯이, 상기 반도체 기판(10a)의 일면을 식각하여 상기 반도체 기판(10a)의 일면에 요철구조를 형성한다. Next, as shown in FIG. 2B, one surface of the semiconductor substrate 10a is etched to form an uneven structure on one surface of the semiconductor substrate 10a.

상기 반도체 기판(10a)의 일면을 식각하는 공정은 반응성 이온 에칭법(Reactive Ion Etching:RIE)을 이용할 수 있다. 상기 반응성 이온 에칭법은 고압의 플라즈마 상태에서 소정의 반응가스를 이용하여 식각하는 공정이다. A process of etching one surface of the semiconductor substrate 10a may use reactive ion etching (RIE). The reactive ion etching method is a step of etching using a predetermined reaction gas in a high pressure plasma state.

한편, 도시된 바와 같이, 반응성 이온 에칭법을 이용하여 반도체 기판(10a)의 일면을 식각하게 되면, 고압의 플라즈마로 인해서 상기 반도체 기판(10a)의 일면에 데미지층(damaged layer)(12)이 형성되고 또한 SiOx와 같은 반응물(14)이 잔존하게 된다. Meanwhile, when one surface of the semiconductor substrate 10a is etched by using a reactive ion etching method, a damaged layer 12 is formed on one surface of the semiconductor substrate 10a due to the high pressure plasma. And reactant 14, such as SiOx, remains.

다음, 도 2c에서 알 수 있듯이, 상기 반도체 기판(10a)의 일면에 형성된 데미지층(12) 및 반응물(14)을 제거한다. Next, as shown in FIG. 2C, the damage layer 12 and the reactant 14 formed on one surface of the semiconductor substrate 10a are removed.

이와 같은 데미지층(12) 및 반응물(14)의 제거는 식각액을 이용한 습식식각공정을 통해 이루어진다. Removal of the damage layer 12 and the reactant 14 is made through a wet etching process using an etchant.

다음, 도 2d에서 알 수 있듯이, 상기 반도체 기판(10a)의 일면에 N형 도펀트를 도핑하여 PN접합을 형성한다. 즉, 상기 반도체 기판(10a)의 일면에 N형 도펀트를 도핑하면, 도펀트에 의해 도핑되지 않은 P형 반도체층(10) 및 도펀트에 의해 도핑된 N형 반도체층(20)이 차례로 형성되어 PN접합을 이루게 된다. Next, as shown in FIG. 2D, an N-type dopant is doped on one surface of the semiconductor substrate 10a to form a PN junction. That is, when an N-type dopant is doped on one surface of the semiconductor substrate 10a, the P-type semiconductor layer 10 which is not doped by the dopant and the N-type semiconductor layer 20 doped by the dopant are sequentially formed to form a PN junction. Will be achieved.

다음, 도 2e에서 알 수 있듯이, 상기 N형 반도체층(20) 상에 반사방지층(30)을 형성한다. Next, as can be seen in Figure 2e, to form an anti-reflection layer 30 on the N-type semiconductor layer (20).

다음, 도 2f에서 알 수 있듯이, 상기 반사방지층(30)의 상면에 전면전극 물질(40a)을 도포하고, 상기 P형 반도체층(10)의 하면에 후면전극 물질(60a)을 도포한다. Next, as shown in FIG. 2F, the front electrode material 40a is coated on the top surface of the anti-reflection layer 30, and the back electrode material 60a is coated on the bottom surface of the P-type semiconductor layer 10.

다음, 도 2g에서 알 수 있듯이, 고온에서 열처리(firing)를 수행하여, 도 1과 같은 기판형 태양전지를 완성한다. Next, as can be seen in Figure 2g, by performing a heat treatment (firing) at a high temperature, to complete the substrate-type solar cell as shown in FIG.

즉, 고온에서 열처리를 수행하면, 상기 전면전극 물질(40a)이 상기 반사방지층(30)을 뚫고 상기 N형 반도체층(20)까지 침투하여 전면전극(40)이 형성되고, 상기 후면전극 물질(60a)은 상기 P형 반도체층(10)의 하면으로 침투하여 상기 P형 반도체층(10)의 하면에 P+형 반도체층(50)이 형성되고 그 아래에 후면전극(60)이 형성된다. That is, when the heat treatment is performed at a high temperature, the front electrode material 40a penetrates the anti-reflection layer 30 and penetrates to the N-type semiconductor layer 20 to form the front electrode 40, and the back electrode material ( 60 a) penetrates into the lower surface of the P-type semiconductor layer 10, and a P + type semiconductor layer 50 is formed on the lower surface of the P-type semiconductor layer 10, and a rear electrode 60 is formed thereunder.

이와 같은 종래의 기판형 태양전지는 제조 공정이 복잡하여 제조비용이 증가되는 단점이 있다. Such a conventional substrate type solar cell has a disadvantage in that the manufacturing process is complicated and the manufacturing cost is increased.

특히, 전술한 도 2b 공정 및 도 2c 공정은 모두 반도체 기판의 소정 영역을 제거하는 식각 공정에 해당하는 것인데, 도 2b 공정은 진공상태의 RIE 장비에서 수행되고 도 2c 공정은 대기압하의 습식 식각 장비에서 수행된다. 또한, 도 2d 공정은 진공상태에서 수행된다. 따라서, 도 2b, 도 2c, 및 도 2d 공정을 수행하기 위해서 진공상태와 대기압상태 사이에서 기판을 이동해야 하므로 그만큼 공정이 복잡하고 제조비용이 증가되는 단점이 있다. In particular, the above-described process of FIG. 2B and FIG. 2C correspond to an etching process for removing a predetermined region of the semiconductor substrate. FIG. 2B is performed in a vacuum RIE apparatus, and FIG. 2C is performed in a wet etching apparatus under atmospheric pressure. Is performed. Also, the process of FIG. 2D is performed in a vacuum state. Therefore, since the substrate must be moved between a vacuum state and an atmospheric pressure state in order to perform the processes of FIGS. 2B, 2C, and 2D, the process is complicated and the manufacturing cost increases.

본 발명은 상기와 같은 종래의 단점을 해결하기 위해 고안된 것으로서, 본 발명은 제조 공정을 단순화하여 제조비용을 절감할 수 있는 태양전지 및 그 제조 방법을 제공하는 것을 목적으로 한다. The present invention has been devised to solve the above disadvantages, and an object of the present invention is to provide a solar cell and a method of manufacturing the same, which can reduce the manufacturing cost by simplifying the manufacturing process.

본 발명은 상기 목적을 달성하기 위해서, 반응성 이온 에칭법을 이용하여 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정; 및 반응성 이온 에칭법을 이용하여 상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정을 포함하여 이루어지고, 이때, 상기 데미지층 및 반응물을 동시에 제거하는 공정은, 상기 요철구조의 피크(peak)를 라운드 형태로 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 태양전지의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a concave-convex structure on one surface of the substrate by etching one surface of the substrate using a reactive ion etching method; And simultaneously removing a damage layer and a reactant formed on one surface of the substrate by using a reactive ion etching method, wherein the process of simultaneously removing the damage layer and the reactant includes peaks of the uneven structure ( It provides a method for manufacturing a solar cell comprising the step of forming a peak) in the form of a round.

상기 라운드 형태로 형성된 요철구조는 그 폭(L)이 100 내지 500 nm 범위이고, 그 높이(H)가 50 내지 400 nm 범위일 수 있다. The uneven structure formed in the round shape may have a width L of 100 to 500 nm and a height H of 50 to 400 nm.

상기 데미지층 및 반응물을 동시에 제거하는 공정은, SF6 및 Cl2의 혼합가스를 이용하여 수행하고, 이때, 상기 SF6 및 Cl2의 혼합가스의 조성비(sccm)는 SF6 : Cl2 = 3 : (1 ~ 3)의 범위일 수 있다. Composition ratio (sccm) of the step of removing the damaged layer at the same time and the reaction is carried out using a mixed gas of SF 6 and Cl 2, at which time, the mixture gas of SF 6 and Cl 2 is SF 6 : Cl 2 = 3 may be in the range of (1 to 3).

상기 데미지층 및 반응물을 동시에 제거하는 공정은, RF 파워는 7 ~ 15 kw 범위이고, 챔버 내 압력은 0.2 ~ 0.5 torr 범위에서 수행할 수 있다. In the process of simultaneously removing the damage layer and the reactant, RF power is in the range of 7 ~ 15 kw, the pressure in the chamber may be performed in the range of 0.2 ~ 0.5 torr.

상기 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정은, SF6, O2, 및 Cl2의 혼합가스를 이용하여 수행하고, 이때, 상기 SF6, O2, 및 Cl2의 혼합가스의 조성비(sccm)는 SF6 : O2 : Cl2 = (0.5 ~ 1.5) : 1 : (0.5 ~ 1)의 범위일 수 있다. A step of etching the surface of the substrate to form a textured structure on a surface of the substrate, SF 6, O 2, and carried out using a mixed gas of Cl 2 and, at this time, the SF 6, O 2, and Cl 2 The composition ratio (sccm) of the mixed gas of SF 6 : O 2 : Cl 2 = (0.5 to 1.5): 1: may be in the range of (0.5 to 1).

상기 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정은, RF 파워는 15 ~ 30 kw 범위이고, 챔버 내 압력은 0.15 ~ 0.5 torr 범위에서 수행할 수 있다. The process of forming an uneven structure on one surface of the substrate by etching one surface of the substrate, RF power is in the range of 15 ~ 30 kw, the pressure in the chamber may be performed in the range of 0.15 ~ 0.5 torr.

상기 기판의 일면에 요철구조를 형성하는 공정 및 상기 데미지층 및 반응물을 동시에 제거하는 공정은, 동일한 반응성 이온 에칭 장비 내에서 연속 공정으로 수행할 수 있다. The process of forming the concave-convex structure on one surface of the substrate and the process of simultaneously removing the damage layer and the reactant may be performed in a continuous process in the same reactive ion etching equipment.

상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정 이후에, 상기 기판의 일면에 도펀트를 도핑하여 제1 반도체층 및 제2 반도체층으로 이루어진 PN접합층을 형성하는 공정; 상기 제2 반도체층 상에 반사방지층을 형성하는 공정; 상기 반사방지층 상에 제1 전극 물질을 코팅하고 상기 제1 반도체층 상에 제2 전극 물질을 코팅하는 공정; 및 상기 제1 전극 물질 및 제2 전극 물질에 대해서 열처리를 수행하는 공정을 추가로 포함할 수 있다. Forming a PN junction layer comprising a first semiconductor layer and a second semiconductor layer by doping a dopant to one surface of the substrate after simultaneously removing the damage layer and the reactant formed on one surface of the substrate; Forming an anti-reflection layer on the second semiconductor layer; Coating a first electrode material on the antireflective layer and coating a second electrode material on the first semiconductor layer; And performing a heat treatment on the first electrode material and the second electrode material.

상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정 이후에, 상기 기판의 일면에 도펀트를 도핑하여 제1 반도체층 및 제2 반도체층으로 이루어진 PN접합층을 형성하는 공정; 상기 제2 반도체층 상에 반사방지층을 형성하는 공정; 상기 제1 반도체층 상에 제2 전극 물질을 코팅하는 공정; 상기 제2 전극 물질에 대해서 열처리를 수행하는 공정; 상기 반사방지층의 소정 영역을 제거하여 콘택부를 형성하는 공정; 및 상기 콘택부를 통해서 상기 제2 반도체층과 연결되는 제1 전극을 형성하는 공정을 추가로 포함할 수 있다. Forming a PN junction layer comprising a first semiconductor layer and a second semiconductor layer by doping a dopant to one surface of the substrate after simultaneously removing the damage layer and the reactant formed on one surface of the substrate; Forming an anti-reflection layer on the second semiconductor layer; Coating a second electrode material on the first semiconductor layer; Performing a heat treatment on the second electrode material; Forming a contact portion by removing a predetermined region of the anti-reflection layer; And forming a first electrode connected to the second semiconductor layer through the contact portion.

상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정 이후에, 상기 기판의 일면에 제1 버퍼층, 제2 반도체층, 제1 투명도전층, 및 제1 전극을 차례로 형성하는 공정; 및 상기 기판의 타면에 제2 버퍼층, 제3 반도체층, 제2 투명도전층, 및 제2 전극을 차례로 형성하는 공정을 추가로 포함할 수 있다. Sequentially forming a first buffer layer, a second semiconductor layer, a first transparent conductive layer, and a first electrode on one surface of the substrate after removing the damage layer and the reactant formed on one surface of the substrate at the same time; And sequentially forming a second buffer layer, a third semiconductor layer, a second transparent conductive layer, and a second electrode on the other surface of the substrate.

본 발명은 또한, 소정의 극성을 갖는 제1 반도체층; 상기 제1 반도체층과 상이한 극성을 가지며 상기 제1 반도체층의 일면에 형성된 제2 반도체층; 상기 제2 반도체층 상에 형성된 반사방지층; 상기 반사방지층 상에서부터 상기 제2 반도체층까지 연장되어 상기 제2 반도체층과 연결되는 제1 전극; 상기 제1 반도체층의 타면에 형성된 제3 반도체층; 및 상기 제3 반도체층 상에 형성된 제2 전극을 포함하여 이루어지고, 이때, 상기 제2 반도체층의 일면에 요철구조가 형성되어 있고, 상기 요철구조의 피크(peak)는 라운드 형태로 형성되어 있는 것을 특징으로 하는 태양전지를 제공한다The present invention also provides a semiconductor device comprising: a first semiconductor layer having a predetermined polarity; A second semiconductor layer having a polarity different from that of the first semiconductor layer and formed on one surface of the first semiconductor layer; An anti-reflection layer formed on the second semiconductor layer; A first electrode extending from the anti-reflection layer to the second semiconductor layer and connected to the second semiconductor layer; A third semiconductor layer formed on the other surface of the first semiconductor layer; And a second electrode formed on the third semiconductor layer, wherein an uneven structure is formed on one surface of the second semiconductor layer, and a peak of the uneven structure is formed in a round shape. It provides a solar cell characterized in that

본 발명은 또한, 제1 반도체층; 상기 제1 반도체층의 일면에 차례로 형성된 제1 버퍼층, 제2 반도체층, 제1 투명도전층, 및 제1 전극; 및 상기 기판의 타면에 차례로 형성된 제2 버퍼층, 제3 반도체층, 제2 투명도전층, 및 제2 전극을 포함하여 이루어지고, 이때, 상기 제1 반도체층의 일면에 요철구조가 형성되어 있고, 상기 요철구조의 피크(peak)는 라운드 형태로 형성되어 있는 것을 특징으로 하는 태양전지를 제공한다.The present invention also includes a first semiconductor layer; A first buffer layer, a second semiconductor layer, a first transparent conductive layer, and a first electrode sequentially formed on one surface of the first semiconductor layer; And a second buffer layer, a third semiconductor layer, a second transparent conductive layer, and a second electrode sequentially formed on the other surface of the substrate, wherein an uneven structure is formed on one surface of the first semiconductor layer. Peak of the uneven structure provides a solar cell, characterized in that formed in a round shape.

상기 라운드 형태로 형성된 요철구조는 그 폭(L)이 100 내지 500 nm 범위이고, 그 높이(H)가 50 내지 400 nm 범위일 수 있다. The uneven structure formed in the round shape may have a width L of 100 to 500 nm and a height H of 50 to 400 nm.

상기와 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above has the following effects.

본 발명에 따르면, 기판의 일면을 식각하는 공정과 상기 기판의 일면에 형성된 데미지층 및 반응물을 제거하는 공정을 모두 반응성 이온 에칭법을 이용하여 수행할 수 있기 때문에, 종래와 같이 진공상태와 대기압상태 사이에서 기판을 이동할 필요가 없어 공정이 단순해질 수 있다. According to the present invention, since the process of etching one surface of the substrate and the process of removing the damage layer and the reactant formed on one surface of the substrate can be performed by using a reactive ion etching method, vacuum and atmospheric pressure as in the prior art There is no need to move the substrate between, simplifying the process.

또한, 본 발명의 일 실시예에 따르면, 하나의 반응성 이온 에칭 장비를 이용하여 반도체 기판의 일면을 식각하는 공정과 상기 반도체 기판의 일면에 형성된 데미지층 및 반응물을 제거하는 공정을 연속 공정으로 수행할 수 있기 때문에, 종래에 비하여 요구되는 장비 수가 줄어들어 그만큼 비용이 절감되는 효과가 있다.In addition, according to an embodiment of the present invention, the process of etching one surface of the semiconductor substrate using one reactive ion etching equipment and the process of removing the damage layer and the reactants formed on one surface of the semiconductor substrate in a continuous process Since the number of the required equipment is reduced as compared to the prior art, the cost is reduced.

도 1은 종래의 기판형 태양전지의 개략적인 단면도이다.
도 2a 내지 도 2g는 종래의 기판형 태양전지의 제조공정을 보여주는 공정 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양전지의 제조공정을 보여주는 공정단면도이다.
도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 태양전지의 제조공정을 보여주는 공정단면도이다.
도 5a 내지 도 5g는 본 발명의 또 다른 실시예에 따른 태양전지의 제조공정을 보여주는 공정단면도이다.1 is a schematic cross-sectional view of a conventional substrate-type solar cell.
2A to 2G are cross-sectional views illustrating a manufacturing process of a conventional substrate type solar cell.
3A to 3G are cross-sectional views illustrating a manufacturing process of a solar cell according to an embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a manufacturing process of a solar cell according to another exemplary embodiment of the present invention.
5A to 5G are cross-sectional views illustrating a manufacturing process of a solar cell according to still another embodiment of the present invention.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양전지의 제조공정을 보여주는 공정단면도이다. 3A to 3G are cross-sectional views illustrating a manufacturing process of a solar cell according to an embodiment of the present invention.

우선, 도 3a에서 알 수 있듯이, 반도체 기판(100a)을 준비한다. First, as shown in FIG. 3A, the semiconductor substrate 100a is prepared.

상기 반도체 기판(100a)은 실리콘 기판, 예로서 P형 실리콘 기판을 이용할 수 있다. The semiconductor substrate 100a may use a silicon substrate, for example, a P-type silicon substrate.

상기 실리콘 기판으로는 단결정실리콘 또는 다결정실리콘을 이용할 수 있는데, 단결정실리콘은 순도가 높고 결정결함밀도가 낮기 때문에 태양전지의 효율이 높으나 가격이 너무 높아 경제성이 떨어지는 단점이 있고, 다결정실리콘은 상대적으로 효율은 떨어지지만 저가의 재료와 공정을 이용하기 때문에 생산비가 적게 들어 대량생산에 적합하다. As the silicon substrate, single crystal silicon or polycrystalline silicon may be used. Since single crystal silicon has high purity and low crystal defect density, solar cell efficiency is high, but price is too high, and economic efficiency is low, and polycrystalline silicon is relatively efficient. It is cheaper, but it is suitable for mass production because of low production cost due to using low cost materials and processes.

다음, 도 3b에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면을 식각하여 상기 반도체 기판(100a)의 일면에 요철구조를 형성한다. 도시하지는 않았지만, 상기 반도체 기판(100a)의 타면도 함께 식각하여 상기 반도체 기판(100a)의 일면 및 타면 모두에 요철구조를 형성하는 것도 가능하다. Next, as shown in FIG. 3B, one surface of the semiconductor substrate 100a is etched to form an uneven structure on one surface of the semiconductor substrate 100a. Although not shown, the other surface of the semiconductor substrate 100a may also be etched to form an uneven structure on both one surface and the other surface of the semiconductor substrate 100a.

상기 반도체 기판(100a)의 일면을 식각하는 공정은 반응성 이온 에칭법(Reactive Ion Etching:RIE)을 이용한다. The process of etching one surface of the semiconductor substrate 100a uses Reactive Ion Etching (RIE).

상기 반응성 이온 에칭법은 Cl2, SF6, NF3, HBr, 또는 이들의 2 이상의 혼합물을 주 가스로 이용하고, Ar, O2, N2, He, 또는 이들의 2 이상의 혼합물을 첨가 가스로 이용하여 수행할 수 있다. 특히, 상기 반응성 이온 에칭법은 SF6, O2, 및 Cl2의 혼합가스를 이용하여 수행할 수 있다. The reactive ion etching method uses Cl 2 , SF 6 , NF 3 , HBr, or a mixture of two or more thereof as a main gas, and Ar, O 2 , N 2 , He, or a mixture of two or more thereof as an additive gas. Can be used. In particular, the reactive ion etching method may be performed using a mixed gas of SF 6 , O 2 , and Cl 2 .

상기 반응성 이온 에칭법을 이용할 경우, RF 파워는 15 ~ 30 kw 범위가 바람직하고, 챔버 내 압력은 0.15 ~ 0.5 torr 범위가 바람직하다. When using the reactive ion etching method, the RF power is preferably in the range of 15 to 30 kw, and the pressure in the chamber is preferably in the range of 0.15 to 0.5 torr.

상기 RF 파워가 15 kw 미만일 경우에는 반도체 기판(100a)의 일면에 대한 식각이 이루어지지 않을 수 있고, 상기 RF 파워가 30 kw를 초과할 경우에는 반도체 기판(100a)의 일면에 대한 과도한 식각으로 원하는 요철구조가 형성되지 않을 수 있다. When the RF power is less than 15 kw, etching may not be performed on one surface of the semiconductor substrate 100a. When the RF power is more than 30 kw, the etching may be performed by excessive etching on one surface of the semiconductor substrate 100a. The uneven structure may not be formed.

상기 챔버 내 압력이 0.15 torr 미만일 경우에는 플라즈마 상태가 불안정하게 되는 문제가 있고, 상기 챔버 내 압력이 0.5 torr를 초과할 경우에는 식각 속도가 느려지는 문제가 있다. If the pressure in the chamber is less than 0.15 torr, there is a problem that the plasma state becomes unstable, and if the pressure in the chamber exceeds 0.5 torr, there is a problem that the etching rate is slow.

또한, 상기 SF6, O2, 및 Cl2의 혼합가스를 이용하여 반응성 이온 에칭법을 수행할 경우, 가스의 조성비(sccm)는 SF6 : O2 : Cl2 = (0.5 ~ 1.5) : 1 : (0.5 ~ 1)의 범위가 바람직하다. In addition, when the reactive ion etching method is performed using the mixed gas of SF 6 , O 2 , and Cl 2 , the composition ratio (sccm) of the gas is SF 6. : O 2 : Cl 2 The range of = (0.5-1.5): 1: (0.5-1) is preferable.

상기 SF6는 반도체 기판(100a)의 일면에 대한 식각을 수행하는 주 식각 가스로 기능한다. 상기 SF6의 함량이 상기 범위 미만일 경우에는 반도체 기판(100a)의 일면에 대한 식각이 원활히 이루어지지 않을 수 있고, 상기 SF6 의 함량이 상기 범위를 초과할 경우에는 원하는 요철구조를 얻지 못할 수 있다. The SF 6 serves as a main etching gas for etching one surface of the semiconductor substrate 100a. When the content of the SF 6 is less than the above range, etching may not be smoothly performed on one surface of the semiconductor substrate 100a, and when the content of the SF 6 exceeds the above range, a desired uneven structure may not be obtained. .

상기 O2는 식각 공정시 식각을 방해하는 마스크(mask)로 기능하여 반도체 기판(100a)의 일면에 대한 선택적인 식각이 이루어지게 한다. 상기 O2의 함량이 상기 범위를 벗어날 경우에는 원하는 요철구조를 얻지 못할 수 있다. The O 2 serves as a mask that prevents etching during the etching process, thereby selectively etching one surface of the semiconductor substrate 100a. If the content of O 2 is out of the above range, the desired uneven structure may not be obtained.

상기 Cl2는 반도체 기판(100a)의 일면에 대한 식각을 보조하는 기능을 하는 것으로서, 상기 Cl2의 함량이 상기 범위 미만일 경우에는 식각 진행이 느려져 너무 날카로운 형상의 요철구조가 생길 수 있고, 상기 Cl2의 함량이 상기 범위를 초과할 경우에는 과도한 식각으로 인해 요철구조를 얻지 못할 수도 있다. The Cl 2 serves to assist the etching of one surface of the semiconductor substrate 100a. When the Cl 2 content is less than the range, the etching progresses slowly, resulting in an uneven structure having a too sharp shape. If the content of 2 exceeds the above range it may not be able to obtain the uneven structure due to excessive etching.

한편, 이와 같이, 반응성 이온 에칭법을 이용하여 반도체 기판(100a)의 일면을 식각하게 되면, 플라즈마로 인해서 상기 반도체 기판(100a)의 일면에 데미지층(damaged layer)(120)이 형성되고 또한 상기 O2와 Si가 반응하여 SiOx와 같은 반응물(140)이 생성된다. As described above, when one surface of the semiconductor substrate 100a is etched by using a reactive ion etching method, a damage layer 120 is formed on one surface of the semiconductor substrate 100a due to the plasma. O 2 and Si react to produce a reactant 140 such as SiO x.

이상과 같은 반응 조건 하에서 반응성 이온 에칭법을 이용하여 상기 반도체 기판(100a)의 일면을 식각하게 되면 상기 반도체 기판(100a)의 일면에 요철구조가 형성되는데, 상기 요철구조는 그 피크가 뾰족한 형태로 형성되며, 또한 상기 요철구조의 폭은 대략 100 내지 500 nm 범위가 될 수 있다. 또한, 상기 요철구조의 높이는 상기 요철구조의 폭의 0.8 내지 1.2 배의 값 범위가 될 수 있다. When one surface of the semiconductor substrate 100a is etched using the reactive ion etching method under the reaction conditions as described above, an uneven structure is formed on one surface of the semiconductor substrate 100a, and the uneven structure has a sharp peak. Also, the width of the uneven structure may range from about 100 to 500 nm. In addition, the height of the uneven structure may be a value range of 0.8 to 1.2 times the width of the uneven structure.

다음, 도 3c에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면에 생성된 데미지층(120) 및 반응물(140)을 동시에 제거한다. 3C, the damage layer 120 and the reactant 140 generated on one surface of the semiconductor substrate 100a are simultaneously removed.

상기 반도체 기판(100a)의 일면에 생성된 데미지층(120) 및 반응물(140)을 동시에 제거하는 공정은 전술한 도 3b 공정과 마찬가지로 반응성 이온 에칭법(RIE)을 이용한다. Simultaneously removing the damage layer 120 and the reactant 140 generated on one surface of the semiconductor substrate 100a uses a reactive ion etching method (RIE) as in FIG. 3B.

이때, 반응성 이온 에칭법은 SF6 및 Cl2의 혼합가스를 이용하여 수행할 수 있다. In this case, the reactive ion etching method may be performed using a mixed gas of SF 6 and Cl 2 .

이 경우, RF 파워는 7 ~ 15 kw 범위가 바람직하고, 챔버 내 압력은 0.2 ~ 0.5 torr 범위가 바람직하다. In this case, the RF power is preferably in the range of 7 to 15 kw, and the pressure in the chamber is preferably in the range of 0.2 to 0.5 torr.

상기 RF 파워가 7 kw 미만일 경우에는 상기 데미지층(120) 및 반응물(140)에 대한 식각이 이루어지지 않을 수 있고, 상기 RF 파워가 15 kw를 초과할 경우에는 반도체 기판(100a)의 일면에 대한 과도한 식각이 이루어질 수 있다. When the RF power is less than 7 kw, the damage layer 120 and the reactant 140 may not be etched. When the RF power is more than 15 kw, the surface of the semiconductor substrate 100a may not be etched. Excessive etching may occur.

상기 챔버 내 압력이 0.2 torr 미만일 경우에는 플라즈마 상태가 불안정하게 되는 문제가 있고, 상기 챔버 내 압력이 0.5 torr를 초과할 경우에는 식각 속도가 느려지는 문제가 있다. When the pressure in the chamber is less than 0.2 torr, there is a problem that the plasma state becomes unstable, and when the pressure in the chamber exceeds 0.5 torr, there is a problem that the etching speed is slow.

또한, 상기 SF6 및 Cl2의 혼합가스를 이용하여 반응성 이온 에칭법을 수행할 경우, 가스의 조성비(sccm)는 SF6 : Cl2 = 3 : (1 ~ 3)의 범위가 바람직하다. In addition, when the reactive ion etching method is performed using the mixed gas of SF 6 and Cl 2 , the composition ratio (sccm) of the gas is SF 6. : Cl 2 = 3: The range of (1-3) is preferable.

상기 SF6의 함량이 상기 범위 미만일 경우에는 상기 데미지층(120) 및 반응물(140)에 대한 식각이 원활히 이루어지지 않을 수 있고, 상기 SF6의 함량이 상기 범위를 초과할 경우에는 형성된 요철구조가 심하게 변형될 수 있다. When the content of the SF 6 is less than the range may not be etched smoothly to the damage layer 120 and the reactant 140, the uneven structure formed when the content of the SF 6 exceeds the range It can be severely deformed.

상기 Cl2의 함량이 상기 범위 미만일 경우에는 식각 진행이 느려지고, 상기 Cl2의 함량이 상기 범위를 초과할 경우에는 과도한 식각으로 인해 원하는 요철구조를 얻지 못할 수 있다. When the Cl 2 content is less than the above range, the etching progress is slowed down, and when the Cl 2 content exceeds the above range, the desired uneven structure may not be obtained due to excessive etching.

이와 같은 도 3c 공정은 전술한 도 3b 공정과 동일한 장비 내에서 공정 가스 등의 공정 조건만을 변경하면서 연속 공정을 수행할 수 있으며, 그에 따라, 실질적으로 공정 추가나 공정 장비 추가가 발생하지 않게 된다. The process of FIG. 3C may perform a continuous process while changing only process conditions such as process gas in the same equipment as the process of FIG. 3B described above, and thus, substantially no process or process equipment is added.

이상과 같은 반응 조건 하에서 반응성 이온 에칭법을 이용하여 상기 데미지층(120) 및 반응물(140)을 동시에 제거하게 되면, 전술한 도 3b 공정에서 생성된 요철구조에 변화가 발생한다. When the damage layer 120 and the reactant 140 are simultaneously removed using the reactive ion etching method under the above reaction conditions, a change occurs in the uneven structure generated in the above-described process of FIG. 3B.

즉, 요철구조의 피크(peak)가 라운드(rounded) 형태의 단면을 갖도록 변형된다. 최종적으로 얻어진 요철구조의 폭(L)은 대략 100 내지 500 nm 범위가 될 수 있고, 상기 요철구조의 높이(H)는 대략 50 내지 400 nm 범위가 될 수 있다. That is, the peak of the uneven structure is deformed to have a rounded cross section. The width L of the concave-convex structure finally obtained may range from about 100 to 500 nm, and the height H of the concave-convex structure may range from about 50 to 400 nm.

다음, 도 3d에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면에 도펀트를 도핑하여 제1 반도체층(100) 및 제2 반도체층(200)으로 이루어진 PN접합층을 형성한다. 즉, 상기 반도체 기판(100a)의 일면에 도펀트를 도핑하면, 도펀트에 의해 도핑되지 않은 제1 반도체층(100) 및 도펀트에 의해 도핑된 제2 반도체층(200)이 차례로 형성되어 PN접합을 이루게 된다. As shown in FIG. 3D, a dopant is doped on one surface of the semiconductor substrate 100a to form a PN junction layer including the first semiconductor layer 100 and the second semiconductor layer 200. That is, when a dopant is doped on one surface of the semiconductor substrate 100a, the first semiconductor layer 100 which is not doped by the dopant and the second semiconductor layer 200 which is doped by the dopant are sequentially formed to form a PN junction. do.

예로서, 상기 반도체 기판(100a)이 P형 반도체층으로 이루어진 경우에는 N형 도펀트를 도핑함으로써, P형 반도체층으로 이루어진 제1 반도체층(100) 및 상기 제1 반도체층(100)의 일면에 N형 반도체층으로 이루어진 제2 반도체층(200)을 형성할 수 있다. For example, when the semiconductor substrate 100a is formed of a P-type semiconductor layer, the semiconductor substrate 100a is doped with an N-type dopant, so that the first semiconductor layer 100 made of the P-type semiconductor layer and one surface of the first semiconductor layer 100 may be The second semiconductor layer 200 made of the N-type semiconductor layer may be formed.

상기 제2 반도체층(200)의 일면, 구체적으로, 상기 제2 반도체층(200)의 상면은 전술한 바와 같은 요철구조를 구비하게 되며, 상기 제1 반도체층(100)의 일면, 구체적으로, 상기 제1 반도체층(100)의 상면도 유사한 요철구조를 구비하게 된다. 다만, 상기 제1 반도체층(100)의 상면은 도핑되는 도펀트의 확산 정도에 따라 상기 제2 반도체층(200)에 구비된 요철구조와는 상이한 요철구조가 형성될 수 있다. One surface of the second semiconductor layer 200, specifically, an upper surface of the second semiconductor layer 200 may have a concave-convex structure as described above, and one surface of the first semiconductor layer 100, specifically, The upper surface of the first semiconductor layer 100 also has a similar uneven structure. However, the top surface of the first semiconductor layer 100 may have a concave-convex structure different from the concave-convex structure provided in the second semiconductor layer 200 according to the diffusion degree of the dopant to be doped.

상기 도펀트를 도핑하는 공정은 고온확산법 또는 플라즈마 이온도핑법을 이용하여 수행할 수 있다. The doping process may be performed using a high temperature diffusion method or a plasma ion doping method.

상기 고온확산법을 이용하여 N형 도펀트를 도핑하는 공정은, 상기 반도체 기판(100a)를 대략 800℃이상의 고온의 확산로에 안치시킨 상태에서 POCl3 또는 PH3 등과 같은 N형 도펀트 가스를 공급하여 N형 도펀트를 상기 반도체 기판(100a)의 표면으로 확산시키는 공정으로 이루어질 수 있다. In the step of doping the N-type dopant by using the high temperature diffusion method, POCl 3 in the state in which the semiconductor substrate 100a is placed in a high temperature diffusion path of approximately 800 ° C. Alternatively, the N-type dopant may be diffused to the surface of the semiconductor substrate 100a by supplying an N-type dopant gas such as PH 3 .

상기 플라즈마 이온도핑법을 이용하여 N형 도펀트를 도핑하는 공정은, 상기 반도체 기판(100a)을 플라즈마 발생장치에 안치시킨 상태에서 POCl3 또는 PH3 등과 같은 N형 도펀트 가스를 공급하면서 플라즈마를 발생시키는 공정으로 이루어질 수 있다. 이와 같이 플라즈마를 발생시키면 플라즈마 내부의 인(P) 이온이 RF전기장에 의해 가속되어 상기 반도체 기판(100a)의 일면으로 입사하여 이온 도핑된다. In the step of doping the N-type dopant using the plasma ion doping method, POCl 3 in a state in which the semiconductor substrate 100a is placed in a plasma generating device Alternatively, the plasma may be generated while supplying an N-type dopant gas such as PH 3 . When the plasma is generated in this way, phosphorus (P) ions in the plasma are accelerated by the RF electric field and incident on one surface of the semiconductor substrate 100a to be ion-doped.

상기 플라즈마 이온도핑 공정 후에는 적절한 온도로 가열하는 어닐링 공정을 수행하는 것이 바람직하다. 그 이유는 상기 어닐링 공정을 수행하지 않을 경우에는 도핑된 이온이 단순한 불순물로 작용할 수 있지만, 상기 어닐링 공정을 수행하게 되면 도핑된 이온이 Si와 결합하여 활성화되기 때문이다. After the plasma ion doping process, it is preferable to perform an annealing process for heating to an appropriate temperature. The reason is that when the annealing process is not performed, the doped ions may act as simple impurities, but when the annealing process is performed, the doped ions are combined with Si to be activated.

한편, 상기 N형 도펀트를 도핑하는 공정은 고온에서 수행되는데, 이와 같은 도핑 공정시 상기 제2 반도체층(200) 상에 PSG(Phosphor-Silicate Glass)와 같은 부산물층이 형성될 수 있고, 따라서, 상기 부산물층을 제거하기 위해서 습식 식각공정과 같은 식각 공정을 추가로 수행할 수 있다. Meanwhile, a process of doping the N-type dopant is performed at a high temperature, and a by-product layer such as Phosphor-Silicate Glass (PSG) may be formed on the second semiconductor layer 200 during the doping process. An etching process such as a wet etching process may be further performed to remove the byproduct layer.

다음, 도 3e에서 알 수 있듯이, 상기 제2 반도체층(200) 상에 반사방지층(300)을 형성한다. Next, as shown in FIG. 3E, an anti-reflection layer 300 is formed on the second semiconductor layer 200.

상기 제2 반도체층(200)의 상면이 요철구조로 형성됨에 따라 상기 반사방지층(300)도 유사한 요철구조로 형성된다. As the upper surface of the second semiconductor layer 200 is formed with a concave-convex structure, the anti-reflection layer 300 is formed with a similar concave-convex structure.

상기 반사방지층(300)은 플라즈마 CVD법을 이용하여 실리콘질화물 또는 실리콘산화물로 형성할 수 있다. The anti-reflection layer 300 may be formed of silicon nitride or silicon oxide using plasma CVD.

다음, 도 3f에서 알 수 있듯이, 상기 반사방지층(300) 상에 제1 전극 물질(400a)을 코팅하고, 상기 제1 반도체층(100) 상에 제2 전극 물질(600a)을 코팅한다. 보다 구체적으로는, 상기 제2 반도체층(200)과 접하지 않는 상기 반사방지층(300)의 상면에 제1 전극 물질(400a)을 코팅하고, 상기 제2 반도체층(200)과 접하지 않는 상기 제1 반도체층(100)의 하면에 제2 전극 물질(600a)을 코팅한다. 3F, a first electrode material 400a is coated on the antireflection layer 300 and a second electrode material 600a is coated on the first semiconductor layer 100. More specifically, the first electrode material 400a is coated on the upper surface of the anti-reflection layer 300 which is not in contact with the second semiconductor layer 200, and the second semiconductor layer 200 is not in contact with the second semiconductor layer 200. The second electrode material 600a is coated on the bottom surface of the first semiconductor layer 100.

상기 제1 전극 물질(400a) 및 제2 전극 물질(600a)의 코팅 공정은 Ag, Al, Ti, Mo, Ni, Cu, 이들의 2 이상의 혼합물, 또는 이들의 2 이상의 합금 페이스트(paste)를 이용한 인쇄 공정으로 이루어질 수 있다. The coating process of the first electrode material 400a and the second electrode material 600a may be performed using Ag, Al, Ti, Mo, Ni, Cu, a mixture of two or more thereof, or two or more alloy pastes thereof. It can be made by a printing process.

상기 제1 전극 물질(400a)은 태양광이 입사되는 면에 형성되므로, 상기 반사방지층(300)의 전면(全面)에 형성하지 않고 소정 패턴으로 형성하게 된다. Since the first electrode material 400a is formed on the surface where the sunlight is incident, the first electrode material 400a is formed in a predetermined pattern without being formed on the entire surface of the anti-reflection layer 300.

상기 제2 전극 물질(600a)은 태양광이 입사되는 면의 반대면에 형성되므로, 상기 제1 반도체층(100)의 전면(全面)에 형성할 수 있다. 다만, 경우에 따라서, 반사되는 태양광이 태양전지 내부로 입사될 수 있도록 하기 위해서, 상기 제2 전극 물질(600a)을 소정 패턴으로 형성할 수도 있다. Since the second electrode material 600a is formed on the surface opposite to the surface where the sunlight is incident, the second electrode material 600a may be formed on the entire surface of the first semiconductor layer 100. However, in some cases, the second electrode material 600a may be formed in a predetermined pattern so that the reflected sunlight can be incident into the solar cell.

다음, 도 3g에서 알 수 있듯이, 고온에서 열처리(firing)를 수행하여, 본 발명의 일 실시예에 따른 태양전지의 제조를 완성한다. Next, as can be seen in Figure 3g, by performing a heat treatment (firing) at a high temperature, to complete the production of a solar cell according to an embodiment of the present invention.

고온에서 열처리를 수행하게 되면, 상기 제1 전극 물질(400a)이 상기 반사방지층(300)을 뚫고 상기 제2 반도체층(200)까지 침투함으로써, 상기 제2 반도체층(200)과 접촉하는 제1 전극(400)이 형성될 수 있다. When the heat treatment is performed at a high temperature, the first electrode material 400a penetrates the anti-reflection layer 300 and penetrates to the second semiconductor layer 200, thereby contacting the second semiconductor layer 200. The electrode 400 may be formed.

또한, 고온에서 열처리를 수행하게 되면, 상기 제2 전극 물질(600a)이 상기 제1 반도체층(100)의 하면으로 침투함으로써 상기 제1 반도체층(100)의 도펀트 농도보다 높은 도펀트 농도를 가지는 제3 반도체층(500)이 상기 제1 반도체층(100)의 하면에 형성되고, 상기 제3 반도체층(500)의 하면에 제2 전극(600)이 형성된다. 예를 들어, 상기 제1 반도체층(100)이 P형 반도체로 이루어진 경우, 상기 제3 반도체층(500)은 P+형 반도체층으로 이루어지게 된다. In addition, when the heat treatment is performed at a high temperature, the second electrode material 600a penetrates into the lower surface of the first semiconductor layer 100 to have a dopant concentration higher than the dopant concentration of the first semiconductor layer 100. The third semiconductor layer 500 is formed on the bottom surface of the first semiconductor layer 100, and the second electrode 600 is formed on the bottom surface of the third semiconductor layer 500. For example, when the first semiconductor layer 100 is made of a P-type semiconductor, the third semiconductor layer 500 is made of a P + type semiconductor layer.

도 4a 내지 도 4i는 본 발명의 다른 실시예에 따른 태양전지의 제조공정을 보여주는 공정단면도이다. 이하에서는, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. 4A to 4I are cross-sectional views illustrating a manufacturing process of a solar cell according to another exemplary embodiment of the present invention. In the following, repeated description of the same configuration as the above-described embodiment will be omitted.

우선, 도 4a에서 알 수 있듯이, 반도체 기판(100a)을 준비한다. First, as shown in FIG. 4A, the semiconductor substrate 100a is prepared.

다음, 도 4b에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면을 식각하여 상기 반도체 기판(100a)의 일면에 요철구조를 형성한다. Next, as shown in FIG. 4B, one surface of the semiconductor substrate 100a is etched to form an uneven structure on one surface of the semiconductor substrate 100a.

상기 반도체 기판(100a)의 일면을 식각하는 공정은 전술한 실시예와 동일하게 반응성 이온 에칭법(RIE)을 이용하여 수행하고, 그에 따라, 상기 반도체 기판(100a)의 일면에 데미지층(damaged layer)(120)이 형성되고 SiOx와 같은 반응물(140)이 잔존할 수 있다. The process of etching one surface of the semiconductor substrate 100a is performed by using a reactive ion etching method (RIE) in the same manner as in the above-described embodiment, and thus, a damage layer is formed on one surface of the semiconductor substrate 100a. ) 120 may be formed and reactants 140 such as SiOx may remain.

다음, 도 4c에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면에 생성된 데미지층(120) 및 반응물(140)을 동시에 제거한다. Next, as shown in FIG. 4C, the damage layer 120 and the reactant 140 generated on one surface of the semiconductor substrate 100a are simultaneously removed.

상기 반도체 기판(100a)의 일면에 생성된 데미지층(120) 및 반응물(140)을 동시에 제거하는 공정도 전술한 실시예와 동일하게 반응성 이온 에칭법(RIE)을 이용하여 수행한다.The process of simultaneously removing the damage layer 120 and the reactant 140 formed on one surface of the semiconductor substrate 100a is also performed by using a reactive ion etching method (RIE).

다음, 도 4d에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면에 도펀트를 도핑하여 제1 반도체층(100) 및 제2 반도체층(200)으로 이루어진 PN접합층을 형성한다. Next, as shown in FIG. 4D, a dopant is doped on one surface of the semiconductor substrate 100a to form a PN junction layer including the first semiconductor layer 100 and the second semiconductor layer 200.

다음, 도 4e에서 알 수 있듯이, 상기 제2 반도체층(200) 상에 반사방지층(300)을 형성한다. Next, as shown in FIG. 4E, an anti-reflection layer 300 is formed on the second semiconductor layer 200.

다음, 도 4f에서 알 수 있듯이, 상기 제1 반도체층(100) 상에 제2 전극 물질(600a)을 코팅한다. 보다 구체적으로는, 상기 제2 반도체층(200)과 접촉하지 않는 상기 제1 반도체층(100)의 하면에 제2 전극 물질(600a)을 코팅한다. Next, as shown in FIG. 4F, a second electrode material 600a is coated on the first semiconductor layer 100. More specifically, the second electrode material 600a is coated on the bottom surface of the first semiconductor layer 100 that is not in contact with the second semiconductor layer 200.

상기 제2 전극 물질(600a)의 코팅 공정은 Ag, Al, Ti, Mo, Ni, Cu, 이들의 2 이상의 혼합물, 또는 이들의 2 이상의 합금 페이스트(paste)를 이용한 인쇄 공정으로 이루어질 수 있다. The coating process of the second electrode material 600a may include a printing process using Ag, Al, Ti, Mo, Ni, Cu, a mixture of two or more thereof, or two or more alloy pastes thereof.

상기 제2 전극 물질(600a)은 태양광이 입사되는 면의 반대면에 형성되므로, 상기 제1 반도체층(100)의 전면(全面)에 형성할 수 있다. 다만, 경우에 따라서, 반사되는 태양광이 태양전지 내부로 입사될 수 있도록 하기 위해서, 상기 제2 전극 물질(600a)을 소정 패턴으로 형성할 수도 있다. Since the second electrode material 600a is formed on the surface opposite to the surface where the sunlight is incident, the second electrode material 600a may be formed on the entire surface of the first semiconductor layer 100. However, in some cases, the second electrode material 600a may be formed in a predetermined pattern so that the reflected sunlight can be incident into the solar cell.

다음, 도 4g에서 알 수 있듯이, 고온에서 열처리(firing)를 수행하여, 제3 반도체층(500) 및 제2 전극(600)을 형성한다. Next, as can be seen in Figure 4g, by performing a heat treatment (firing) at a high temperature, to form a third semiconductor layer 500 and the second electrode 600.

고온에서 열처리를 수행하게 되면, 상기 제2 전극 물질(600a)이 상기 제1 반도체층(100)의 하면으로 침투함으로써 상기 제1 반도체층(100)의 도펀트 농도보다 높은 도펀트 농도를 가지는 제3 반도체층(500)이 상기 제1 반도체층(100)의 하면에 형성되고, 상기 제3 반도체층(500)의 하면에 제2 전극(600)이 형성된다. 예를 들어, 상기 제1 반도체층(100)이 P형 반도체로 이루어진 경우, 상기 제3 반도체층(500)은 P+형 반도체층으로 이루어지게 된다. When the heat treatment is performed at a high temperature, the second electrode material 600a penetrates into the lower surface of the first semiconductor layer 100 and thus has a third semiconductor having a dopant concentration higher than that of the first semiconductor layer 100. The layer 500 is formed on the bottom surface of the first semiconductor layer 100, and the second electrode 600 is formed on the bottom surface of the third semiconductor layer 500. For example, when the first semiconductor layer 100 is made of a P-type semiconductor, the third semiconductor layer 500 is made of a P + type semiconductor layer.

다음, 도 4h에서 알 수 있듯이, 상기 반사방지층(300)의 소정 영역을 제거하여 콘택부(350)를 형성한다. Next, as shown in FIG. 4H, the contact portion 350 is formed by removing a predetermined region of the anti-reflection layer 300.

상기 콘택부(350)를 형성하는 공정은 레이저 공정 또는 포토리소그라피(photolithography) 공정과 같은 당업계에 공지된 패터닝 공정으로 이루어질 수 있다. The process of forming the contact portion 350 may be performed by a patterning process known in the art such as a laser process or a photolithography process.

다음, 도 4i에서 알 수 있듯이, 상기 콘택부(350)를 통해서 상기 제2 반도체층(200)과 연결되는 제1 전극(400)을 형성한다. Next, as shown in FIG. 4I, a first electrode 400 connected to the second semiconductor layer 200 is formed through the contact portion 350.

상기 제1 전극(400)을 형성하는 공정은 전해 도금 또는 무전해 도금과 같은 도금 공정으로 이루어질 수 있다. The process of forming the first electrode 400 may be performed by a plating process such as electrolytic plating or electroless plating.

도 5a 내지 도 5g는 본 발명의 또 다른 실시예에 따른 태양전지의 제조공정을 보여주는 공정단면도로서, 이는 기판형과 박막형이 결합된 구조의 태양전지에 관한 것이다. 이하, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. 5A to 5G are cross-sectional views illustrating a manufacturing process of a solar cell according to still another embodiment of the present invention, which relates to a solar cell having a structure in which a substrate type and a thin film type are combined. Hereinafter, repeated description of the same configuration as the above-described embodiment will be omitted.

우선, 도 5a에서 알 수 있듯이, 반도체 기판(100a)을 준비한다. First, as shown in FIG. 5A, the semiconductor substrate 100a is prepared.

다음, 도 5b에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면을 식각하여 상기 반도체 기판(100a)의 일면에 요철구조를 형성한다. Next, as shown in FIG. 5B, one surface of the semiconductor substrate 100a is etched to form an uneven structure on one surface of the semiconductor substrate 100a.

상기 반도체 기판(100a)의 일면을 식각하는 공정은 전술한 실시예와 동일하게 반응성 이온 에칭법(RIE)을 이용하여 수행하고, 그에 따라, 상기 반도체 기판(100a)의 일면에 데미지층(damaged layer)(120)이 형성되고 SiOx와 같은 반응물(140)이 잔존할 수 있다. The process of etching one surface of the semiconductor substrate 100a is performed by using a reactive ion etching method (RIE) in the same manner as in the above-described embodiment, and thus, a damage layer is formed on one surface of the semiconductor substrate 100a. ) 120 may be formed and reactants 140 such as SiOx may remain.

다음, 도 5c에서 알 수 있듯이, 상기 반도체 기판(100a)의 일면에 생성된 데미지층(120) 및 반응물(140)을 동시에 제거한다. Next, as shown in FIG. 5C, the damage layer 120 and the reactant 140 generated on one surface of the semiconductor substrate 100a are simultaneously removed.

상기 반도체 기판(100a)의 일면에 생성된 데미지층(120) 및 반응물(140)을 동시에 제거하는 공정도 전술한 실시예와 동일하게 반응성 이온 에칭법(RIE)을 이용하여 수행한다.The process of simultaneously removing the damage layer 120 and the reactant 140 formed on one surface of the semiconductor substrate 100a is also performed by using a reactive ion etching method (RIE).

이와 같은 데미지층(120) 및 반응물(140)이 제거됨으로써, 소정 극성의 제1 반도체층(100)이 얻어진다. 특히, 상기 제1 반도체층(100)의 일면은 전술한 바와 같은, 라운드 형태의 피크를 구비한 요철구조가 형성된다. By removing the damage layer 120 and the reactant 140, the first semiconductor layer 100 having a predetermined polarity is obtained. In particular, one surface of the first semiconductor layer 100 has a concave-convex structure having a rounded peak as described above.

다음, 도 5d에서 알 수 있듯이, 상기 제1 반도체층(100)의 일면에 제1 버퍼층(150), 제2 반도체층(200), 및 제1 투명도전층(250)을 차례로 형성한다. Next, as shown in FIG. 5D, a first buffer layer 150, a second semiconductor layer 200, and a first transparent conductive layer 250 are sequentially formed on one surface of the first semiconductor layer 100.

상기 제1 버퍼층(150)은 상기 제1 반도체층(100)의 상면 상에 박막의 형태로 형성한다. 상기 제1 버퍼층(150)은 진성 반도체층으로 이루어질 수도 있고, 상기 제2 반도체층(200)과 동일한 극성을 갖는 도펀트가 저농도로 도핑된 반도체층으로 이루어질 수도 있다. 이와 같은 제1 버퍼층(150)은 PECVD법을 이용하여 증착할 수 있다. The first buffer layer 150 is formed in the form of a thin film on the upper surface of the first semiconductor layer 100. The first buffer layer 150 may be formed of an intrinsic semiconductor layer, or may be formed of a semiconductor layer doped with a low concentration of a dopant having the same polarity as that of the second semiconductor layer 200. The first buffer layer 150 may be deposited using a PECVD method.

상기 제2 반도체층(200)은 상기 제1 버퍼층(150)의 상면 상에 박막의 형태로 형성하며, 상기 제1 반도체층(100)과 상이한 극성을 갖는 반도체층으로 형성할 수 있다. 예를 들어, 상기 제1 반도체층(100)이 N형 실리콘 웨이퍼로 이루어진 경우 상기 제2 반도체층(200)은 P형 반도체층, 특히, 붕소(B)와 같은 3족 원소로 도핑된 P형 비정질 실리콘으로 이루어질 수 있다. 이와 같은 제2 반도체층(200)은 PECVD법을 이용하여 증착할 수 있다. The second semiconductor layer 200 may be formed in the form of a thin film on the upper surface of the first buffer layer 150, and may be formed as a semiconductor layer having a different polarity from that of the first semiconductor layer 100. For example, when the first semiconductor layer 100 is made of an N-type silicon wafer, the second semiconductor layer 200 is a P-type semiconductor layer, in particular, a P-type doped with a Group III element such as boron (B). It may be made of amorphous silicon. The second semiconductor layer 200 may be deposited by using a PECVD method.

상기 제1 투명도전층(250)은 상기 제2 반도체층(200)의 상면 상에 박막의 형태로 형성한다. 상기 제1 투명도전층(250)은 상기 제1 반도체층(100)에서 생성된 캐리어, 예로서 정공을 수집하고 상기 수집한 캐리어를 후술하는 제1 전극(400)으로 이동시키는 역할을 한다. 이와 같은 제1 투명도전층(250)은 MOCVD 또는 스퍼터링법을 이용하여 ITO(Indium Tin Oxide), ZnOH, ZnO:B, ZnO:Al, SnO2, SnO2:F 등과 같은 투명한 도전물질로 형성할 수 있다. The first transparent conductive layer 250 is formed in the form of a thin film on the upper surface of the second semiconductor layer 200. The first transparent conductive layer 250 collects carriers, for example, holes generated in the first semiconductor layer 100, and moves the collected carriers to the first electrode 400, which will be described later. The first transparent conductive layer 250 may be formed of a transparent conductive material such as indium tin oxide (ITO), ZnOH, ZnO: B, ZnO: Al, SnO 2 , SnO 2 : F, or the like by using MOCVD or sputtering. have.

다음, 도 5e에서 알 수 있듯이, 상기 제1 투명도전층(250) 상에, 구체적으로는, 상기 제1 투명도전층(250)의 상면 상에 제1 전극(400)을 형성한다. Next, as shown in FIG. 5E, a first electrode 400 is formed on the first transparent conductive layer 250, specifically, on an upper surface of the first transparent conductive layer 250.

상기 제1 전극(400)은 태양전지 내로 태양광이 투과될 수 있도록 패턴 형성할 수 있다. 상기 제1 전극(400)은 스퍼터링(Sputtering)법, 프린팅(Printing)법, 또는 도금법 등을 이용하여, Ag, Al, Ti, Mo, Ni, Cu, 이들의 2 이상의 혼합물, 또는 이들의 2 이상의 합금으로 형성할 수 있다. The first electrode 400 may be formed in a pattern so that sunlight can be transmitted into the solar cell. The first electrode 400 may be Ag, Al, Ti, Mo, Ni, Cu, a mixture of two or more thereof, or two or more thereof using a sputtering method, a printing method, or a plating method. It can be formed from an alloy.

상기 제1 전극(400)은 단일층으로 형성할 수도 있지만, 스퍼터링(Sputtering)법, 프린팅(Printing)법, 또는 도금법 등을 적절히 조합하여 복수층으로 형성할 수도 있다. Although the first electrode 400 may be formed as a single layer, a plurality of layers may be formed by appropriately combining a sputtering method, a printing method, or a plating method.

다음, 도 5f에서 알 수 있듯이, 상기 제1 반도체층(100)의 타면에 제2 버퍼층(450), 제3 반도체층(500), 및 제2 투명도전층(550)을 차례로 형성한다. Next, as shown in FIG. 5F, the second buffer layer 450, the third semiconductor layer 500, and the second transparent conductive layer 550 are sequentially formed on the other surface of the first semiconductor layer 100.

상기 제2 버퍼층(450)은 상기 제1 반도체층(100) 하면 상에 박막의 형태로 형성한다. 상기 제2 버퍼층(450)은 진성 반도체층으로 이루어질 수도 있고, 상기 제3 반도체층(500)과 동일한 극성을 갖는 도펀트가 저농도로 도핑된 반도체층으로 이루어질 수도 있다. 이와 같은 제2 버퍼층(450)은 PECVD법을 이용하여 증착할 수 있다. The second buffer layer 450 is formed in the form of a thin film on the lower surface of the first semiconductor layer 100. The second buffer layer 450 may be formed of an intrinsic semiconductor layer, or may be formed of a semiconductor layer doped with a low concentration of a dopant having the same polarity as that of the third semiconductor layer 500. The second buffer layer 450 may be deposited using PECVD.

상기 제3 반도체층(500)은 상기 제2 버퍼층(450)의 하면 상에 박막의 형태로 형성하며, 상기 제1 반도체층(100)과 동일한 극성을 갖는 반도체층으로 형성할 수 있다. 예를 들어, 상기 제1 반도체층(100)이 N형 실리콘 웨이퍼로 이루어진 경우 상기 제3 반도체층(500)은 N형 반도체층, 특히, 인(P)과 같은 5족 원소로 도핑된 N형 비정질 실리콘으로 이루어질 수 있다. 이와 같은 제3 반도체층(500)은 PECVD법을 이용하여 증착할 수 있다. The third semiconductor layer 500 may be formed in the form of a thin film on the lower surface of the second buffer layer 450, and may be formed as a semiconductor layer having the same polarity as the first semiconductor layer 100. For example, when the first semiconductor layer 100 is made of an N-type silicon wafer, the third semiconductor layer 500 is an N-type semiconductor layer, in particular, an N-type doped with a Group 5 element such as phosphorus (P). It may be made of amorphous silicon. The third semiconductor layer 500 may be deposited by using a PECVD method.

상기 제2 투명도전층(550)은 상기 제3 반도체층(500)의 하면 상에 박막의 형태로 형성한다. 상기 제2 투명도전층(550)은 상기 제1 반도체층(100)에서 생성된 캐리어, 예로서 전자를 수집하고 상기 수집한 캐리어를 후술하는 제2 전극(600)으로 이동시키는 역할을 한다. 이와 같은 제2 투명도전층(550)은 MOCVD 또는 스퍼터링법을 이용하여 ITO(Indium Tin Oxide), ZnOH, ZnO:B, ZnO:Al, SnO2, SnO2:F 등과 같은 투명한 도전물질로 형성할 수 있다. The second transparent conductive layer 550 is formed on the bottom surface of the third semiconductor layer 500 in the form of a thin film. The second transparent conductive layer 550 collects carriers generated by the first semiconductor layer 100, for example, electrons, and moves the collected carriers to the second electrode 600 which will be described later. The second transparent conductive layer 550 may be formed of a transparent conductive material such as indium tin oxide (ITO), ZnOH, ZnO: B, ZnO: Al, SnO 2 , SnO 2 : F, or the like by using MOCVD or sputtering. have.

다음, 도 5g에서 알 수 있듯이, 상기 제2 투명도전층(550) 상에, 구체적으로는, 상기 제2 투명도전층(550)의 하면 상에 제2 전극(600)을 형성한다. Next, as shown in FIG. 5G, a second electrode 600 is formed on the second transparent conductive layer 550, specifically, on the bottom surface of the second transparent conductive layer 550.

상기 제2 전극(600)은 스퍼터링(Sputtering)법, 프린팅(Printing)법, 또는 도금법 등을 이용하여, Ag, Al, Ti, Ni, Cu, 이들의 2 이상의 혼합물, 또는 이들의 2 이상의 합금으로 형성할 수 있다. The second electrode 600 may be formed of Ag, Al, Ti, Ni, Cu, a mixture of two or more thereof, or two or more alloys thereof by using a sputtering method, a printing method, or a plating method. Can be formed.

상기 제2 전극(600)은 단일층으로 형성할 수도 있지만, 스퍼터링(Sputtering)법, 프린팅(Printing)법, 또는 도금법 등을 적절히 조합하여 복수층으로 형성할 수도 있다. Although the second electrode 600 may be formed as a single layer, a plurality of layers may be formed by appropriately combining a sputtering method, a printing method, or a plating method.

이상과 같은 다양한 실시예를 통해서 알 수 있듯이, 본 발명은, 하나의 RIE 공정 장비를 이용한 연속 공정을 통해서, 데미지층(120) 및 반응물(140)이 제거된 요철구조의 반도체 기판(100a)을 얻을 수 있는 데 특징이 있다. 따라서, 본 발명은 전술한 실시예에만 한정되는 것은 아니고, 요철 구조의 일면을 구비한 반도체 기판을 형성하는 공정 이후에 다양한 변형 공정을 수행하는 다양한 종류의 태양전지의 제조방법을 포함한다. As can be seen through the various embodiments as described above, the present invention, through the continuous process using a single RIE process equipment, the semiconductor substrate 100a of the uneven structure structure in which the damage layer 120 and the reactant 140 is removed There is a characteristic to be obtained. Therefore, the present invention is not limited only to the above-described embodiments, and includes various types of solar cells that perform various deformation processes after the process of forming the semiconductor substrate having one surface of the uneven structure.

100a: 반도체 기판 100: 제1 반도체층
120: 데미지층 140: 반응물
150: 제1 버퍼층 200: 제2 반도체층
250: 제1 투명도전층 300: 반사방지층
350: 콘택부 400a, 400: 제1 전극 물질, 제1 전극
450: 제2 버퍼층 500: 제3 반도체층
550: 제2 투명도전층 600a, 600: 제2 전극 물질, 제2 전극100a: semiconductor substrate 100: first semiconductor layer
120: damage layer 140: reactant
150: first buffer layer 200: second semiconductor layer
250: first transparent conductive layer 300: antireflection layer
350: contact portion 400a, 400: first electrode material, first electrode
450: second buffer layer 500: third semiconductor layer
550: second transparent conductive layer 600a, 600: second electrode material, second electrode

Claims (13)

반응성 이온 에칭법을 이용하여 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정; 및
반응성 이온 에칭법을 이용하여 상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정을 포함하여 이루어지고,
이때, 상기 데미지층 및 반응물을 동시에 제거하는 공정은, 상기 요철구조의 피크(peak)를 라운드 형태로 형성하는 공정을 포함하여 이루어지고,
상기 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정과 상기 데미지층 및 반응물을 동시에 제거하는 공정은 서로 상이한 식각가스를 이용하여 수행하고,
상기 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정은, 플루오르 함유 가스, O2, 및 Cl2의 혼합가스를 이용하여 수행하고,
상기 데미지층 및 반응물을 동시에 제거하는 공정은, 플루오르 함유 가스 및 Cl2의 혼합가스를 이용하여 수행하고,
상기 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정에서 상기 플루오르 함유 가스, O2, 및 Cl2의 혼합가스의 조성비(sccm)는 플루오르 함유 가스 : O2 : Cl2 = (0.5 ~ 1.5) : 1 : (0.5 ~ 1)의 범위이고,
상기 데미지층 및 반응물을 동시에 제거하는 공정에서 상기 플루오르 함유 가스 및 Cl2의 혼합가스의 조성비(sccm)는 플루오르 함유 가스 : Cl2 = 3 : (1 ~ 3)의 범위인 것을 특징으로 하는 태양전지의 제조방법. Etching one surface of the substrate using a reactive ion etching method to form an uneven structure on one surface of the substrate; And
And a process of simultaneously removing the damage layer and the reactant formed on one surface of the substrate by using a reactive ion etching method,
At this time, the step of removing the damage layer and the reactant at the same time comprises a step of forming a peak (peak) of the uneven structure in a round shape,
Etching one surface of the substrate to form a concave-convex structure on one surface of the substrate and removing the damage layer and the reactant at the same time using a different etching gas,
Etching one surface of the substrate to form an uneven structure on one surface of the substrate, using a mixed gas of fluorine-containing gas, O 2 , and Cl 2 ,
Simultaneously removing the damage layer and the reactant is carried out using a fluorine-containing gas and a mixed gas of Cl 2 ,
In the process of etching one surface of the substrate to form an uneven structure on one surface of the substrate, the composition ratio (sccm) of the mixed gas of the fluorine-containing gas, O 2 , and Cl 2 is a fluorine-containing gas. : O 2 : Cl 2 = (0.5 ~ 1.5): 1: (0.5 ~ 1),
In the process of simultaneously removing the damage layer and the reactant, the composition ratio (sccm) of the mixed gas of fluorine-containing gas and Cl 2 is in the range of fluorine-containing gas: Cl 2 = 3: (1 to 3). Manufacturing method. 제1항에 있어서,
상기 라운드 형태로 형성된 요철구조는 그 폭(L)이 100 내지 500 nm 범위이고, 그 높이(H)가 50 내지 400 nm 범위인 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
The concave-convex structure formed in the round shape has a width (L) of 100 to 500 nm, the height (H) of the solar cell manufacturing method characterized in that the range of 50 to 400 nm. 삭제delete 제1항에 있어서,
상기 데미지층 및 반응물을 동시에 제거하는 공정은, RF 파워는 7 ~ 15 kw 범위이고, 챔버 내 압력은 0.2 ~ 0.5 torr 범위에서 수행하는 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
Simultaneously removing the damage layer and the reactant, RF power is in the range of 7 to 15 kw, the pressure in the chamber is characterized in that the solar cell manufacturing method characterized in that performed in the range of 0.2 to 0.5 torr. 삭제delete 제1항에 있어서,
상기 기판의 일면을 식각하여 상기 기판의 일면에 요철구조를 형성하는 공정은, RF 파워는 15 ~ 30 kw 범위이고, 챔버 내 압력은 0.15 ~ 0.5 torr 범위에서 수행하는 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
Forming an uneven structure on one surface of the substrate by etching one surface of the substrate, RF power is in the range of 15 ~ 30 kw, the pressure in the chamber is characterized in that the manufacturing of the solar cell characterized in that performed in the range of 0.15 ~ 0.5 torr Way. 제1항에 있어서,
상기 기판의 일면에 요철구조를 형성하는 공정 및 상기 데미지층 및 반응물을 동시에 제거하는 공정은, 동일한 반응성 이온 에칭 장비 내에서 연속 공정으로 수행하는 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
Forming a concave-convex structure on one surface of the substrate and removing the damage layer and the reactant at the same time are performed in a continuous process in the same reactive ion etching equipment. 제1항에 있어서,
상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정 이후에,
상기 기판의 일면에 도펀트를 도핑하여 제1 반도체층 및 제2 반도체층으로 이루어진 PN접합층을 형성하는 공정;
상기 제2 반도체층 상에 반사방지층을 형성하는 공정;
상기 반사방지층 상에 제1 전극 물질을 코팅하고 상기 제1 반도체층 상에 제2 전극 물질을 코팅하는 공정; 및
상기 제1 전극 물질 및 제2 전극 물질에 대해서 열처리를 수행하는 공정을 추가로 포함하여 이루어진 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
After the process of simultaneously removing the damage layer and the reactant generated on one surface of the substrate,
Forming a PN junction layer comprising a first semiconductor layer and a second semiconductor layer by doping a dopant on one surface of the substrate;
Forming an anti-reflection layer on the second semiconductor layer;
Coating a first electrode material on the antireflective layer and coating a second electrode material on the first semiconductor layer; And
The method of manufacturing a solar cell further comprising the step of performing a heat treatment on the first electrode material and the second electrode material. 제1항에 있어서,
상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정 이후에,
상기 기판의 일면에 도펀트를 도핑하여 제1 반도체층 및 제2 반도체층으로 이루어진 PN접합층을 형성하는 공정;
상기 제2 반도체층 상에 반사방지층을 형성하는 공정;
상기 제1 반도체층 상에 제2 전극 물질을 코팅하는 공정;
상기 제2 전극 물질에 대해서 열처리를 수행하는 공정;
상기 반사방지층의 소정 영역을 제거하여 콘택부를 형성하는 공정; 및
상기 콘택부를 통해서 상기 제2 반도체층과 연결되는 제1 전극을 형성하는 공정을 추가로 포함하여 이루어진 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
After the process of simultaneously removing the damage layer and the reactant generated on one surface of the substrate,
Forming a PN junction layer comprising a first semiconductor layer and a second semiconductor layer by doping a dopant on one surface of the substrate;
Forming an anti-reflection layer on the second semiconductor layer;
Coating a second electrode material on the first semiconductor layer;
Performing a heat treatment on the second electrode material;
Forming a contact portion by removing a predetermined region of the anti-reflection layer; And
And a step of forming a first electrode connected to the second semiconductor layer through the contact portion. 제1항에 있어서,
상기 기판의 일면에 생성된 데미지층 및 반응물을 동시에 제거하는 공정 이후에,
상기 기판의 일면에 제1 버퍼층, 제2 반도체층, 제1 투명도전층, 및 제1 전극을 차례로 형성하는 공정; 및
상기 기판의 타면에 제2 버퍼층, 제3 반도체층, 제2 투명도전층, 및 제2 전극을 차례로 형성하는 공정을 추가로 포함하여 이루어진 것을 특징으로 하는 태양전지의 제조방법. The method of claim 1,
After the process of simultaneously removing the damage layer and the reactant generated on one surface of the substrate,
Sequentially forming a first buffer layer, a second semiconductor layer, a first transparent conductive layer, and a first electrode on one surface of the substrate; And
And a step of sequentially forming a second buffer layer, a third semiconductor layer, a second transparent conductive layer, and a second electrode on the other surface of the substrate. 삭제delete 삭제delete 삭제delete
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