KR102045872B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102045872B1
KR102045872B1 KR1020130061113A KR20130061113A KR102045872B1 KR 102045872 B1 KR102045872 B1 KR 102045872B1 KR 1020130061113 A KR1020130061113 A KR 1020130061113A KR 20130061113 A KR20130061113 A KR 20130061113A KR 102045872 B1 KR102045872 B1 KR 102045872B1
Authority
KR
South Korea
Prior art keywords
scanning
offset oxide
offset
oxide
ion beam
Prior art date
Application number
KR1020130061113A
Other languages
English (en)
Other versions
KR20140127713A (ko
Inventor
김태곤
강종훈
안재영
양준규
최한메
황기현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/100,651 priority Critical patent/US9240357B2/en
Publication of KR20140127713A publication Critical patent/KR20140127713A/ko
Application granted granted Critical
Publication of KR102045872B1 publication Critical patent/KR102045872B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 대한 것이다. 본 발명에 따른 반도체 소자의 제조방법은, 예비 적층 구조체, 관통홀, 보호막 및 유전막을 형성하고, 채널 패턴, 갭필 패턴 및 콘택 패턴을 형성하고, 오프셋 옥사이드를 형성하고, 및 상기 오프셋 옥사이드를 반응성 가스 클러스터이온빔으로 스캔하는 것을 포함할 수 있다.

Description

반도체 소자의 제조 방법{Method of fabricating a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 대한 것이다.
집적 회로의 스케일 축소가 가속화됨에 따라, 플래너(planar)하게 구성된 소자들을 버티컬(vertical)하게 구성하는 수직 셀형 반도체 소자가 제안되었고, 균일하게 이온을 주입하는것이 매우 중요한 문제로 대두되었다.
미국등록특허 US05907780호(Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation)
본 발명이 해결하고자 하는 과제는, 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 박막의 두께 및 이온의 산포를 개선시킬 수 있는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은 예비 적층 구조체, 관통홀, 보호막 및 유전막을 형성하고, 채널 패턴, 갭필 패턴 및 콘택 패턴을 형성하고, 오프셋 옥사이드를 형성하고, 및 상기 오프셋 옥사이드를 반응성 가스 클러스터 이온빔으로 스캔하는 것을 포함한다. 오프셋 옥사이드를 스캔하는 것은, 반도체 소자의 오프셋 옥사이드의 2차원 두께 데이터를 측정하는 것을 포함할 수 있다. 상기 2차원 두께데이터로부터 스캔 속도를 설정하는 것을 포함할 수 있다. 가스클러스터를 형성하여 스캔하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은, 기판 상에 채널 패턴을 형성하고, 상기 채널 패턴 상에 오프셋 옥사이드를 형성하고, 상기 오프셋 옥사이드의 위치별 두께를 측정하고, 상기 측정된 오프셋 옥사이드의 위치별 두께에 따라 가스클러스터이온빔으로 스캔하여 상기 오프셋 옥사이드의 두께의 편차를 줄이고, 및 상기 오프셋 옥사이드를 통과하여 상기 채널층 내부로 이온을 주입하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조방법은 반도체 소자를 제조하는 공정 중, GCIB(Gas cluster ion beam) 공정을 이용하여 박막의 두께 산포를 줄일 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조방법에 의하면, 오프셋 옥사이드의 두께를 균일하게 조절함으로써 이온 주입 산포를 균일하게 할 수 있고, 스트링 선택 트랜지스터의 문턱 전압(threshold voltage; Vt)에 대한 산포를 조절할 수 있다.
본 발명이 기술적 사상의 다양한 실시예들에 의한 반도체 소자용 박막의 두께 편차를 줄이는 방법에 의하면 소자의 특성 발현에 필요한 박막의 두께 편차를 최소화 함으로써 반도체 소자의 작동을 최적화할 수 있다.
도 1a 내지 1u는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 2a 내지 2d는 본 발명의 제1 실시예에 따른 GCIB 공정 중 아치 스캔을 이용한 에칭 공정을 보여주는 도면이다.
도 3a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 모듈을 개념적으로 도시한 도면이다.
도 3b는 본 발명의 기술적 사상의 다양한 실시예 들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 3c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 패키지들 중 적어도 하나를 가진 전자 시스템을 개략적으로 도시한 블록도이다.
도 3d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. 따라서, 예시적인 용어인 ‘아래’는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1u는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일실시예에 따른 반도체 소자(10)를 제조하는 방법은 기판(100) 상에 층간 절연막(112)을 시작으로 다수의 층간 절연막(112)과 다수의 희생막들(114)을 교대로 적층하여 예비 적층 구조체(110a)를 형성하고, 예비 적층 구조체(110a) 상에 제1 캡핑막(120)을 형성하는 것을 포함할 수 있다. 기판(100)은 반도체 물질로 형성될 수 있고, 예를 들면 실리콘(Si) 기판, 실리콘 게르마늄 기판 또는 SOI(Silicon on insulator) 기판을 포함할 수 있다. 층간 절연막(112)들은 실리콘 산화물(SiO2)을 포함할 수 있다. 희생막들(114)은 층간 절연막(112)들에 대해 식각 선택성(etch selectivity)을 가지는 물질로 형성될 수 있다. 희생막들(114)은 실리콘 질화물(SiNx)을 포함할 수 있다. 제1 캡핑막(120)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 예비 적층 구조체(110a)와 제1 캡핑막(120)을 수직으로 관통하는 관통홀(H)을 형성하는 것을 포함할 수 있다. 관통홀(H)을 형성하는 것은 관통홀(H)의 위치를 정의하는 소정의 마스크 패턴을 형성하고, 이를 식각 마스크로 사용하여 층간 절연막들(112)과 희생막들(114)을 교대로 이방성 식각하는 것을 포함할 수 있다. 층간 절연막들(112)과 희생막들(114)을 식각하는 과정에서 층간 절연막(112)과 희생막(114)의 측면이 노출될 수 있고, 기판(100)의 표면이 관통홀(H)의 바닥으로 노출될 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 관통홀(H) 내에 층간 절연막(112), 희생막(114) 및 제1 캡핑막(120)의 노출된 측면 및 제1 캡핑막(120)의 상면에 보호막(122a)과 유전막들(GD)을 형성하는 것을 포함할 수 있다. 보호막(122a)은 ISSG(insitu steam generation) 공정 같은 실리콘 산화물을 형성하는 공정 또는 ALD(Atomic layer deposition)와 같은 증착 공정을 이용하여 형성될 수도 있다. 보호막(122a)은 실리콘 산화물을 포함할 수 있다. 유전막들(GD)은 배리어 유전막(124a), 트랩 유전막(126a) 및 터널링 유전막(128a)을 포함할 수 있다. 배리어 유전막(124a), 트랩 유전막(126a) 및 터널링 유전막(128a)은 각각 ALD 또는 CVD(Chemical vapor deposition)을 이용하여 형성될 수 있다. 배리어 유전막(124a)은 실리콘 산화물(SiO2)을 포함할 수 있고, 트랩 유전막(126a)은 실리콘 질화물(SiNx)을 포함할 수 있고, 터널링 유전막(128a)은 실리콘 산화물(SiO2) 또는 질소가 도핑된 실리콘 산화물을 포함할 수 있다.
도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 관통 홀(H)내에 보호 패턴(122), 배리어막(124), 전하트랩막(126) 및 터널링막(128)을 형성하는 것을 포함할 수 있다. 보호 패턴(122), 배리어막(124), 전하트랩막(126) 및 터널링막(128)을 형성하는 것은 보호막(122a) 및 다수의 유전막들(GD)을 부분적으로 제거하는 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 전면 이방성 식각 공정을 통해, 보호막(122a)이 식각되어 관통홀(H)의 측벽과 접촉하는 보호 패턴(122)이 형성될 수 있고, 배리어 유전막(124a)이 식각되어 보호 패턴(122)과 접촉하는 배리어막(124)이 형성되고, 트랩 유전막(126a)이 식각되어 배리어막(124)에 접촉하는 전하 트랩막(126)이 형성되고, 및 터널 유전막(118a)이 식각되어 전하트랩막(126)에 접촉하는 터널링막(128)이 형성될 수 있다. 식각 공정 중 기판(100)의 표면을 노출할 수 있다.
도 1e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 기판(100)의 표면, 터널링막(128)의 표면 및 제1 캡핑막(120)의 상면을 따라 채널막(130a)과 갭필막(132a)을 형성하는 것을 포함할 수 있다. 채널막(130a)은 원자층 증착(Atomic layer deposition; ALD) 또는 화학 기상 증착법(Chemical vapor deposition; CVD)을 이용하여 형성될 수 있다. 채널막(130a)은 일정한 두께, 예를 들면 관통홀(H)의 폭의 1/50 내지 1/5의 범위의 두께로 형성할 수 있다. 채널막(130a)은 폴리 실리콘(poly silicon)을 포함할 수 있다. 갭필막(132a)은 절연물질을 포함할 수 있고, 절연 물질은 실리콘 산화물을 포함할 수 있다.
도 1f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 관통홀(H)의 일부를 채우는 갭필 패턴(132)을 형성하는 것을 포함할 수 있다. 에치-백 공정을 이용하여 갭필막(132a)의 상부를 부분적으로 제거하여 갭필 패턴(132)이 형성될 수 있다. 갭필 패턴(132)의 상면은 제1 캡핑막(120)의 상면 보다 낮게 형성될 수 있으며, 갭필 패턴(132)은 채널막(130a)의 측면 사이에 포함될 수 있다. 갭필 패턴(132)은 관통홀(H)의 내부에 형성될 수 있다.
도 1g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 콘택막(134a)을 형성하는 것을 포함할 수 있다. 콘택막(134a)은 갭필 패턴(132)의 상면, 채널패턴(130)의 측면과 제1 캡핑막(120)의 상면을 따라서 배치될 수 있다. 콘택막(134a)은 폴리실리콘을 포함할 수 있다.
도 1h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법은 관통홀(H)에 원통 형상의 채널 패턴(130)과 콘택 패드(134)를 형성하는 것을 포함할 수 있다. 채널 패턴(130)과 콘택 패드(134)를 형성하는 것은 채널막(130a)과 콘택막(134a)을 부분적으로 제거하여 제1 캡핑막(120)의 상면을 노출하는 평탄화 공정을 포함할 수 있다. 예를 들면, 평탄화 공정은 CMP(Chemical mechanical polishing) 공정을 포함할 수 있다.
도 1i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법은 관통홀(H) 및 예비 적층 구조체(110a) 상에 오프셋 옥사이드(140a)를 형성하는 것을 포함할 수 있다.
도 1j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법은 제2 캡핑막(140)을 포함하는 오프셋 옥사이드(140a) 상에서 가스클러스터이온빔(gas cluster ion beam) 공정을 이용하여 오프셋 옥사이드 층에 대한 에칭을 수행할 수 있다. 가스클러스터이온빔 공정을 이용하면 에칭 속도를 조절하여 오프셋 옥사이드(140)의 두께 산포를 10Å 이하로 조절할 수 있다. 가스클러스터 이온 빔 공정을 이용한 에칭 공정에 대해서는 후술한다.
도 1k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 오프셋 옥사이드(140a)를 통과하여 채널 패턴(130)에 이온을 임플랜테이션하는 것을 포함할 수 있다. 이온 주입 공정(ion implantation)을 사용하여 채널 패턴(130)에 임플랜테이션할 수 있는 원소로는 붕소(B), 인(P) 및 비소(As) 중 어느 하나를 포함할 수 있다. 오프셋 옥사이드(140a)의 두께 산포를 10Å 이하로 줄이면 Vt(threshold voltage) 임플랜테이션에 사용되는 이온이 정지하게 되는 Rp(Range of projection)의 산포를 획기적으로 개선할 수 있다.
도 1l을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 예비 적층 구조체(110a)을 관통하는 트랜치(T)를 형성하는 것을 포함할 수 있다. 트랜치(T)를 형성하는 것은 트랜치(T)가 정의되는 영역에 식각 마스크를 형성하고, 기판(100)의 상부면이 노출될 때까지 식각 마스크 아래의 오프셋 옥사이드(140), 제1 캡핑막(120)및 예비 적층 구조체(110a)를 교대로 이방성 식각하는 것을 포함할 수 있다.
도 1m을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법은 트랜치(T)를 통해 층간 절연막들(112) 사이에 위치한 희생막(114)을 제거하여 층간 스페이스(S)를 형성하는 것을 포함할 수 있다. 희생막(114)을 제거하는 식각 공정은 습식 식각법(wet etching) 또는 CDE(chemical dry etch)을 포함하는 등방성 식각 공정을 포함할 수 있다. 습식 식각 공정에 사용되는 식각 액으로는 인산(H3PO4)을 사용할 수 있다. SC-1(standard cleaning 1)를 이용하여 세정하는 것을 더 포함할 수 있다.
도 1n을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 트랜치(T)를 통해 층간 절연막들(112)의 표면과 제1 캡핑막(120), 오프셋 옥사이드(140)의 노출된 표면에 블로킹 유전막(150a)을 컨퍼멀하게 형성하는 것을 포함할 수 있다. 블로킹 유전막(150a)은 배리어막(124) 및 보호 패턴(122)보다 높은 일함수를 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 금속 산화물은 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)을 포함할 수 있다.
도 1o를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법은 블로킹 유전막(150a)의 표면에 도전막(152a)을 형성하는 것을 포함할 수 있다. 도전막(152a)은 층간 스페이스(S)를 채우면서 형성될 수 있다. 도전막(152a)은 도프트 실리콘과 같은 도핑된 실리콘, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속, 질화 티타늄(TiN), 질화 탄탈륨(TaN) 등과 같은 도전성 금속 질화물, 금속 실리사이드와 같은 도전성 금속-반도체 화합물 또는 티타늄(Ti)나 탄탈륨(Ta) 등과 같은 전이 금속 등을 포함할 수 있다. 예를 들어, 도전막(152a)은 텅스텐 (W) 또는 티타늄 질화물(TiN)을 포함할 수 있다.
도 1p를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)의 제조방법은 도전막(152a)을 부분적으로 제거하여 다수의 게이트 전극들(GS, CS, SS)을 형성하는 것을 포함할 수 있다. 다수의 게이트 전극들(GS, CS, SS)은 접지 선택 게이트 전극(GS), 셀 선택 게이트 전극(CS) 및 스트링 선택 게이트 전극(SS)을 포함할 수 있다. 접지 선택 게이트 전극(GS)은 기판(100)에 가깝게 가장 아래쪽에 위치한 전극일 수 있고, 스트링 선택 게이트 전극(SS)은 제1 캡핑막(120) 아래에 가장 가깝게 형성된 전극일 수 있다. 셀 게이트 전극(CS)은 스트링 선택 게이트 전극(SS)과 접지 선택 게이트 전극(GS) 사이에 위치하는 전극일 수 있다. 셀 게이트 전극(CS)은 2n 개 만큼 형성될 수 있다(n은 자연수).
도 1q를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은, 블로킹 유전막(150a)을 부분적으로 제거하여 게이트 전극들(GS, CS, SS)을 각각 감싸는 블로킹 막(150)을 형성하는 것을 포함할 수 있다. 블로킹 막(150)은 게이트 전극들(GS, CS, SS)의 상면, 하면 및 일측면을 감쌀 수 있다. 블로킹 막(150), 게이트 전극들(GS, CS, SS) 및 층간 절연막(112)을 형성함으로써 적층 구조체(110)를 형성할 수 있다.
도 1r을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은, 트랜치(T)의 내부에 트랜치 절연물(160)을 형성하는 것을 포함할 수 있다. 트랜치 절연물(160)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 1s를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은, 오프셋 옥사이드(140)를 선택적으로 제거하여 콘택 패드(134)를 노출하는 비아(V)를 형성하는 것을 포함할 수 있다.
도 1t를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 비아(V)를 채우면서 콘택 패드(134)의 상면과 접촉하는 콘택 전극(136)을 형성하고, 콘택 전극(136)과 전기적으로 연결되면서 오프셋 옥사이드(140)의 상면을 덮는 비트 라인(170)을 형성하는 것을 포함할 수 있다. 콘택 전극(136) 및 비트 라인(170)은 금속, 금속 화합물 또는 금속 실리사이드를 포함할 수 있다. .
도 1u를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 비트 라인(170) 상에 절연층(190)을 형성하는 것을 포함할 수 있다.
이하에서는, 가스클러스터이온빔 공정을 이용하여 오프셋 옥사이드(140)의 두께 편차를 줄이는 공정에 대하여 설명한다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 오프셋옥사이드(140)의 두께를 측정하는 방법을 포함할 수 있다. 오프셋 옥사이드(140)의 두께 측정에는 주사 전자 현미경(Scanning electron scopy)을 이용한 직접 관찰법, 탐침(Stylus)을 이용한 기계적 방법 및 타원계측기(Elipsometry)를 이용한 광학적 방법이 있다. 본 발명에 따른 반도체 소자(10)를 제조하는 방법에서는 오프셋 옥사이드(140)의 두께에 대한 2차원적인 데이터가 필요하므로 타원계측법(ellipsometry)를 이용하여 오프셋 옥사이드(140) 두께를 측정할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10)를 제조하는 방법은 측정된 오프셋옥사이드(140)의 두께 데이터를 바탕으로 스캔 속도를 설정하는 것을 포함할 수 있다. 가스클러스터이온빔 공정에서 오프셋 옥사이드(140)가 에칭되는 두께는 오프셋 옥사이드(140)에 주입되는 가스 클러스터의 도즈(dose)에 의해서 결정된다. 도즈(dose)는 단위 면적당 주입되는 이온의 개수를 나타내는 것으로 가스클러스터 이온 빔 공정에서 1017-1022ions/㎠ 의 범위의 도즈를 포함하는 가스클러스터를 사용할 수 있다. 따라서 오프셋 옥사이드(140) 표면의 각 지점에 대하여 서로 다른 전류를 공급하는 것에 의해서 오프셋 옥사이드(140)의 두께를 다르게 할 수 있다. 동일한 원리로 가스 클러스터의 이온 빔을 스캔하는 속도를 달리하는 방법으로도 오프셋 옥사이드(140)의 에칭 깊이를 결정할 수 있다.
측정된 오프셋옥사이드(140)의 2차원 두께 데이터(이하에서는 두께 데이터(오프셋 옥사이드의 평면 좌표(x,y)에 대한 두께 데이터)를 dxy라고 한다)를 바탕으로 스캔 속도는 다음과 같이 설정할 수 있다. 오프셋 옥사이드(140)의 두께가 두꺼운 부분은 스캔 속도를 느리게 하고 두께가 얇은 부분은 스캔 속도를 빠르게 할 수 있다. 예를 들면, 스캔 속도는 0.01-1m/s의 범위를 가질 수 있다. 스캔 속도가 설정된 데이터를 바탕으로 반응성 가스를 이용하여 반도체 소자(10)에 포함된 오프셋 옥사이드(140)에 대한 에칭 공정을 수행할 수 있다. 예를 들면 반응성 가스는 NF3, CF4 또는 CHF3를 포함할 수 있다. 가스클러스터이온빔 공정은 고압의 가스 소스가 초음속 노즐을 통하여 진공 상태로 팽창 주입될 때 가스 클러스터가 형성되므로, 가스 클러스터를 공급하는 챔버(204)의 압력은 10-3-10-8torr의 압력하에서 수행하는 것을 포함할 수 있다. 챔버(204) 내의 압력이 10-3torr 초과하면 평균 자유 행로(mean free path)가 짧아져서 가스 클러스터와 표면 오프셋 옥사이드(140)와의 충돌에 의한 반응이 적게 일어나고, 챔버(204)의 압력이 10-8torr 미만이면 추가적으로 확산 펌프(diffusion pump)를 설치하여야 하므로 제조 비용이 증가할 수 있다.
도 2a 내지 2d는 본 발명의 일 실시예에 따른 GCIB 공정 중 아치(arch) 스캔을 이용한 에칭 공정을 보여주는 도면이다. 아치 스캔을 이용한 에칭 공정에서는 가스클러스터 이온빔 소스로부터 추출된 이온빔(210)은 고정되고, 반도체 소자(10)에 포함된 오프셋 옥사이드(140)의 상면은 이온빔(210)의 진행방향에 대하여 수직한 방향으로 배치될 수 있다. 반도체 소자(10)에 포함된 오프셋 옥사이드(140)의 상면이 드라이브 아암들(222, 224)의 구동에 따라 움직일 수 있다. 도 2a내지 도 2d의 각각에서 오프셋 옥사이드(140)를 포함하는 스캐닝 아암어셈블리(200)의 최초 위치는 점선으로 표시되고, 실선은 스캐닝 아암 어셈블리(200)의 최종 위치를 나타낸다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 GCIB 공정 중 아치 스캔을 이용한 에칭 공정은, 드라이브 아암들(222,224)을 동시에 구동하여 얻을 수 있는 스캔 패턴(230)을 형성하는 것을 포함할 수 있다. 스캐닝 아암 어셈블리(200)는 챔버(204)의 벽(202)에 장착되고, 적절하게 프로그램된 컴퓨터에 의해 동작할 수 있다. 스캐닝 아암 어셈블리(200)에서 스캔 패턴(230)은 가스클러스터이온 빔(210)에 의해서 스캔될 수 있는 오프셋 옥사이드(140)와 함께 시작 위치로부터 왼쪽 아래로, 드라이브 아암 모두(222,224)는 소프트 웨어에 의해 설정된 속도로 반시계 방향으로 구동될 수 있다. 움직임의 방향은 화살표로 표시될 수 있다. 공통축(220)으로부터 오프셋 옥사이드(140) 중심으로의 반경은 전체 스캔 패턴(230)에 대해서 일정하게 유지될 수 있다. 따라서, 스캔 패턴(230)은 공통축(220) 상에서 중심화된 아치를 형성할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 GCIB 공정 중 아치 스캔을 이용한 에칭 공정은 아치 스캔 후, 드라이브 아암들(222,224)이 반대로 구동되는 것을 포함할 수 있다. 드라이브 아암들(222,224)이 반대로 구동되는 것은 드라이브 아암(222)은 시계 방향으로 구동되고, 드라이브 아암(224)은 반시계 방향으로 구동되는 것을 포함할 수 있다. 드라이브 아암들(222, 224)이 반대로 구동되는 것에 의해서 공통축(220) 및 오프셋 옥사이드(140)의 중심 사이의 반경은 증가할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 따른 GCIB 공정 중 아치 스캔을 이용한 에칭 공정은 반대로 구동된 드라이드 아암들(222,224)을 동시에 구동하여 얻을 수 있는 스캔 패턴(230)을 형성하는 것을 포함할 수 있다. 스캔 패턴(230)은 가스 클러스터 이온빔(210)에 의해서 스캔될 수 있는 오프셋 옥사이드(140)와 함께 시작 위치로부터 왼쪽 위로, 드라이브 아암(222,224) 모두는 소프트 웨어에 의해 설정된 속도로 시계 방향으로 구동될 수 있다. 공통축(220)으로부터 오프셋 옥사이드(140) 중심으로의 반경은 전체 스캔 패턴(230)에 대해서 일정하게 유지될 수 있다. 스캔 패턴(230)은 공통축(220) 상에 중심화된 추가적인 아치를 포함하며, 더 큰 반경을 갖는 아치가 형성될 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 따른 GCIB 공정 중 아치 스캔을 이용한 에칭 공정은 드라이브 아암들(222,224)은 반대로 구동되고, 다시 공통축(220)으로부터 오프셋 옥사이드(140)의 중심으로의 반경을 증가시킬 수 있다. 드라이브 아암들(222, 224)이 반대로 구동되는 것은 드라이브 아암(222)은 시계방향으로 구동되고, 드라이브 아암(224)은 반시계 방향으로 구동되는 것을 포함할 수 있다. 드라이브 아암들(222,224)이 반대로 구동되는 것에 의해서 공통축(220) 및 오프셋옥사이드(140)의 중심 사이의 반경은 증가할 수 있다. 드라이브 아암들(222,224)이 동일한 방향으로 움직여서 스캔하고, 반대 방향으로 움직여서 공통축(220)과 오프셋 옥사이드(140)의 중심 사이의 반경 증가시키는 것은 반복될 수 있다. 각각의 스캔 패턴(230)은 공통축(220) 상에서 중심화된, 증가하다가 다시 줄어드는 반경을 가진 원의 아크에 대응할 수 있다.
도 3a는 본 발명의 기술적 사상의 실시예에 의한 반도체 소자들(10)을 포함하는 반도체 모듈(500)을 개념적으로 도시한 도면이다. 도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10)을 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 3b는 본 발명의 기술적 사상의 실시예에 의한 반도체 소자들(10)을 포함하는 전자 시스템을 개념적으로 도시한 블록도이다. 도 3b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(10)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610) 상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(620), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다.예를 들어, 상기 전자시스템(600)이 휴대폰 같은 모바일 전자기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(external apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(image processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(communication unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(universal serail bus; USB) 등을 필요로 하는 경우, 기능유닛(640)은 인터페이스 컨트롤러(interface controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예에서 설명된 반도체 소자들(10)은 기능 유닛(640)에 포함될 수 있다.
도 3c는 본 발명의 기술적 사상의 실시예에 의한 전자 시스템(700)을 개략적으로 도시한 블록도이다. 도 3c를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(100)를 포함할 수 있다. 전자시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자시스템(700)은 메모리 시스템(712), 마이크로 프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로 프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(10)를 포함할 수 있다. 마이크로 프로세서(714), 램(716) 및/또는 다른 구성요소들은 단일 패키지 내에 조립될 수 있다. 유저인터페이스(718)는 전자시스템(700)으로 데이터를 입력하거나 또는 전자시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 3d는 본 발명의 기술적 사상의 실시예에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다. 모바일 전자기기(800)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 소자들(10)은 태블릿 PC 외에도, 노트북과 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3(MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 소자 100: 기판
110a: 예비 적층 구조체 112: 층간 절연막
114: 희생막 110: 적층 구조체
120: 제1 캡핑막 H: 관통홀
122a: 보호막 122: 보호패턴
GD: 유전막 124a: 배리어 유전막
126a: 트랩 유전막 128a: 터널링 유전막
124: 배리어막 126: 전하트랩막
128: 터널링막 130a: 채널막
130: 채널패턴 132a: 캡필막
132: 갭필패턴 134a: 콘택막
134: 콘택패드 140:오프셋 옥사이드
T: 트랜치 S: 층간 스페이스
150a: 블로킹 유전막 152a: 도전막
GE: 게이트 전극 GS: 접지 선택 게이트 전극
CS: 셀 선택 게이트 전극 SS: 스트링 선택 게이트 전극
150:블로킹 막 160: 트랜치 절연물
V: 비아 136: 콘택 전극
170: 비트 라인 190: 절연층
200: 스캐닝 아암 어셈블리
202: 챔버의 벽 204: 챔버
210: 이온빔 220: 공통축
222,224 :드라이브 아암 230: 스캔 패턴

Claims (10)

  1. 기판 상에 예비 적층 구조체를 형성하고,
    상기 예비 적층 구조체를 수직으로 관통하는 관통홀을 형성하고,
    상기 예비 적층 구조체 및 상기 관통홀 상에 오프셋 옥사이드를 형성하고, 및
    상기 오프셋 옥사이드를 반응성 가스 클러스터이온빔으로 스캔하는 것을 포함하고,
    상기 오프셋 옥사이드를 스캔하는 것은,
    반도체 소자의 오프셋 옥사이드의 2차원 두께 데이터를 측정하고,
    상기 2차원 두께 데이터로부터 스캔 속도를 설정하고,
    가스클러스터를 형성하여 스캔하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 반응성 가스 클러스터이온빔으로 스캔하는 것은 오프셋 옥사이드의 두께 데이터(dxy)가 큰 부분은 느린 속도로 스캔하고, 오프셋 옥사이드의 두께 데이터(dxy)가 작은 부분은 빠른 속도로 스캔하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 반응성 가스는 NF3, CF4 또는 CHF3를 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 반응성 가스 클러스터 이온빔으로 스캔하는 것은 식각해야 할 에치 두께에 맞추어 반응성 가스의 도즈를 달리 하여 에칭하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 반응성 가스 클러스터 이온빔으로 스캔하는 것은 아치 스캔 방식으로 스캔하는 것을 포함하는 반도체 소자의 제조방법
  6. 제1항에 있어서,
    상기 반응성 가스 클러스터이온빔으로 스캔하는 것은 상기 오프셋 옥사이드를 아치 스캔 방식으로 스캔하는 것을 포함하고,
    상기 아치 스캔 방식으로 스캔하는 것은, 두 개의 드라이브 아암을 이용하여 공통축과 오프셋 옥사이드의 중심의 거리를 일정하게 스캔하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제5항에 있어서,
    상기 아치 스캔 방식으로 스캔하는 것은, 두 개의 드라이브 암을 이용하여 스캔하되, 두 개의 드라이브 아암을 시계 방향 또는 반시계 방향으로 회전시키면서 스캔하고, 제1 드라이브 아암은 시계방향으로 회전하고 제2 드라이브 아암은 반시계 방향으로 회전시키면서 스캔하는 것을 포함하는 반도체 소자의 제조방법.
  8. 제5항에 있어서,
    상기 아치 스캔 방식으로 스캔하는 것은, 공통축과 오프셋 옥사이드의 중심 사이의 거리가 증가하면서 스캔하는 것을 포함하는 반도체 소자의 제조방법
  9. 제1항에 있어서,
    상기 오프셋 옥사이드를 상기 반응성 가스 클러스터이온빔으로 스캔하는 것은 상기 반응성 가스 클러스터이온빔을 고정시키고, 상기 오프셋 옥사이드를 구동하면서 스캔하는 것을 포함하는 반도체 소자의 제조방법.
  10. 기판 상에 채널 패턴을 형성하고,
    상기 채널 패턴 상에 오프셋 옥사이드를 형성하고,
    상기 오프셋 옥사이드의 위치별 두께를 측정하고,
    상기 측정된 오프셋 옥사이드의 위치별 두께에 따라 가스 클러스터 이온 빔으로 스캔하여 상기 오프셋 옥사이드의 두께의 편차를 줄이고, 및
    상기 오프셋 옥사이드를 통과하여 상기 채널 패턴 내부로 이온을 주입하는 것을 포함하는 반도체 소자의 제조방법.
KR1020130061113A 2013-04-25 2013-05-29 반도체 소자의 제조 방법 KR102045872B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/100,651 US9240357B2 (en) 2013-04-25 2013-12-09 Method of fabricating semiconductor device having preliminary stacked structure with offset oxide etched using gas cluster ion

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361815883P 2013-04-25 2013-04-25
US61/815,883 2013-04-25

Publications (2)

Publication Number Publication Date
KR20140127713A KR20140127713A (ko) 2014-11-04
KR102045872B1 true KR102045872B1 (ko) 2019-11-18

Family

ID=52451887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130061113A KR102045872B1 (ko) 2013-04-25 2013-05-29 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR102045872B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314678A1 (en) 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
US20110186937A1 (en) 2010-01-29 2011-08-04 Thilo Scheiper Adjustment of transistor characteristics based on a late well implantation
US20120181654A1 (en) 2011-01-19 2012-07-19 Macronix International Co., Ltd. Multi-Layer Single Crystal 3D Stackable Memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314678A1 (en) 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
US20110186937A1 (en) 2010-01-29 2011-08-04 Thilo Scheiper Adjustment of transistor characteristics based on a late well implantation
US20120181654A1 (en) 2011-01-19 2012-07-19 Macronix International Co., Ltd. Multi-Layer Single Crystal 3D Stackable Memory

Also Published As

Publication number Publication date
KR20140127713A (ko) 2014-11-04

Similar Documents

Publication Publication Date Title
US9673300B2 (en) Semiconductor devices including a gate core and a fin active core and methods of fabricating the same
US10199379B2 (en) Semiconductor device
KR102310081B1 (ko) 반도체 장치의 제조 방법
US9748261B2 (en) Method of fabricating memory device
KR101927717B1 (ko) 반도체 장치 및 그 제조 방법
US9508649B2 (en) Semiconductor devices
US9831172B2 (en) Semiconductor devices having expanded recess for bit line contact
CN106716638B (zh) 半导体存储器件及其制造方法
US20100133606A1 (en) Three-dimensional semiconductor memory device
KR20140103754A (ko) 반도체 소자 및 그 제조 방법
KR20150085735A (ko) 반도체 소자 및 그 제조방법
KR20140025799A (ko) 반도체 장치 및 그 제조 방법
CN110265398B (zh) 存储器及其形成方法
US9306015B2 (en) Semiconductor device having planar source electrode
CN112909011B (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
KR102352232B1 (ko) 콘택 구조체들을 갖는 반도체 소자의 제조 방법
CN112909010B (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
US20150255607A1 (en) Semiconductor device having stressor and method of fabricating the same
KR102591632B1 (ko) 반도체 소자의 제조 방법
KR102045872B1 (ko) 반도체 소자의 제조 방법
US9240357B2 (en) Method of fabricating semiconductor device having preliminary stacked structure with offset oxide etched using gas cluster ion
KR20230031222A (ko) 3차원 메모리 디바이스 및 이를 형성하기 위한 방법
CN110265397B (zh) 存储器结构及其形成方法
US20140120681A1 (en) Methods of fabricating semiconductor devices having gate structure
US7183155B2 (en) Non-volatile memory device and fabricating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant