KR102041635B1 - Semiconductor package - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는 베이스 기판, 상기 베이스 기판의 일면으로 노출되도록 상기 베이스 기판에 페이스 업(face-up)으로 임베디드 되는 서브칩 및상기 서브칩과 일면이 대향하도록 상기 서브칩의 노출부와 플립칩 (flip- chip) 본딩되는 메인칩을 포함하며, 상기 메인칩은 상기 일면의 양측이 상기 베이스 기판에 전기적으로 연결되는 것을 특징으로 한다. The semiconductor package according to the present invention includes a base chip, a subchip embedded as a face-up on the base substrate so as to be exposed to one surface of the base substrate, and an exposed portion of the subchip so that one surface thereof faces the subchip. And a main chip to be flip-chip bonded, wherein the main chip has both sides of the one surface electrically connected to the base substrate.

Figure 112013049850587-pat00001
Figure 112013049850587-pat00001

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.
The present invention relates to a semiconductor package.

최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package) 및 POP(Package on Package) 등과 같은 방식을 사용하는 추세이다. 이와 같은 반도체 패키지는 용량의 증가를 위하여 적층되는 반도체 다이의 수가 증가되고 있으나 반도체 다이를 단순 적층하는 경우에는 적층 수가 증가할수록 패키지 전체 두께가 증가하므로 제품의 경박단소화를 달성하지못하는 경향이 있다. 이를 해결하기 위하여 반도체 패키지의 용량을 증가시키면서 패키지 전체의 두께는 축소될 것이 요구되고 있다.
As products equipped with the latest semiconductor packages are thin and short, and many functions are required, semiconductor package technology is a method such as SIP (System in Package) and POP (Package on Package) for mounting a plurality of semiconductor chips in a semiconductor package. The trend is to use The number of semiconductor dies stacked in order to increase the capacity of such a semiconductor package is increased, but in the case of simply stacking the semiconductor dies, the total thickness of the package increases as the number of stacked stacks increases, thereby making it difficult to achieve thin and thin products. In order to solve this problem, it is required to reduce the thickness of the entire package while increasing the capacity of the semiconductor package.

이에 대한 해결책으로서 하부에 적층되는 패키지의 경우 배선기판(PCB) 내부에 반도체 다이를 내장하는 임베디드(embedded) PCB가 등장하게 되었는데, 이는 적층되는 반도체 다이를 배선기판 내부에 내장함으로써 그에 대응하는 적층 두께를 감소시키므로 전제 패키지의 두께를 감소시킬 수 있다. 또한, 반도체 다이가 배선기판 내부에 내장됨으로써 해당 반도체에 대한 배선이 배선기판의 내부배선으로 대체될 수 있어 전체적인 배선이 단순화되고 짧아짐으로써 제품 성능이 향상될 수 있다.
As a solution to this, an embedded PCB, in which a semiconductor die is embedded inside a PCB, has been introduced in the case of a package stacked on the bottom thereof. This reduces the thickness of the entire package. In addition, since the semiconductor die is embedded in the wiring board, the wiring for the semiconductor may be replaced by the internal wiring of the wiring board, so that the overall wiring is simplified and shortened, thereby improving product performance.

그리고, 스마트폰이나 타블렛 같은 모바일 제품, 특히 Mobile CPU/GPU 디바이스에는 적합한 메모리 디바이스가 필요하며, 두 디바이스간의 커뮤니케이션(communication)조건이 모바일 제품 성능에 많은 영향을 주고있다. In addition, a mobile device such as a smartphone or a tablet, particularly a mobile CPU / GPU device, requires a suitable memory device, and communication conditions between the two devices have a great influence on the performance of the mobile product.

따라서, 선행기술문헌에 기재된 특허문헌에 개시된 바와 같이, 종래에는 Mobile CPU/GPU 와 Memory 간의 커뮤니케이션을 위한 연결이 Wire 와 기판의 배선라인을 통해 이루어진바, 상호간의 인터커넥션 라인(interconnection line)이 길어지게 되어, 인터커넥션 레지스턴스(interconnectinon resistance)가 증가하게 됨으로써, Mobile CPU/GPU 와 Memory 간의 신호전달의 속도 및 신뢰성이 떨어지는 문제가 발생하였다.
Therefore, as disclosed in the patent document described in the prior art document, the connection for communication between the mobile CPU / GPU and the memory is conventionally made through the wiring line of the wire and the board, so that the interconnection line is long. As the interconnection resistance increases, the speed and reliability of signal transmission between the mobile CPU / GPU and the memory decrease.

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본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 메인칩(CPU 또는 GPU) 과 서브칩(WIDE I/O DRAM)이 플립칩(flip-chip) 본딩 방식을 통해 다이렉트 인터커넥션(Direct interconnection)됨으로써, 상호 데이터 전송시 인터커넥션 레지스턴스(interconnectinon resistance)를 감소시켜, 상호 신호전달의 속도 및 신뢰성을 확보할 수 있는 반도체 패키지를 제공하기 위한 것이다.
The present invention is to solve the above-mentioned problems of the prior art, the main chip (CPU or GPU) and the sub-chip (WIDE I / O DRAM) is a direct interconnection (direct interconnection) through a flip-chip bonding method The present invention provides a semiconductor package capable of reducing interconnection resistance during mutual data transmission, thereby ensuring speed and reliability of mutual signal transmission.

본 발명의 제1실시예에 따른 반도체 패키지는 베이스 기판, 상기 베이스 기판의 일면으로 노출되도록 상기 베이스 기판에 페이스 업(face-up)으로 임베디드 되는 서브칩 및 상기 서브칩과 일면이 대향하도록 상기 서브칩의 노출부와 플립칩 (flip- chip) 본딩되는 메인칩을 포함하고, 상기 메인칩은 CPU 또는 GPU 이며, 상기 서브칩은 메모리(Memory)인 것을 특징으로 한다. The semiconductor package according to the first embodiment of the present invention includes a base chip, a subchip embedded as a face-up on the base substrate so as to be exposed to one surface of the base substrate, and the subchip so as to face the subchip. And a main chip flip-chip bonded to the exposed portion of the chip, wherein the main chip is a CPU or a GPU, and the subchip is a memory.

또한, 상기 메인칩 일면의 양측이 상기 베이스 기판에 플립칩 (flip- chip) 본딩되는 것을 특징으로 한다.In addition, both sides of one surface of the main chip is characterized in that the flip-chip (flip chip) bonded to the base substrate.

또한, 상기 서브칩의 노출부와 상기 메인칩을 밀봉하는 몰딩부를 더 포함하는 것을 특징으로 한다. The apparatus may further include a molding part sealing the exposed part of the sub chip and the main chip.

또한, 상기 몰딩부의 상면이 상기 메인칩의 타면과 일치하도록 형성되는 것을 특징으로 한다. In addition, the upper surface of the molding portion is characterized in that it is formed to match the other surface of the main chip.

또한, 상기 몰딩부와 상기 메인칩의 타면에 형성되는 방열판을 더 포함한다.The apparatus may further include a heat sink formed on the molding part and the other surface of the main chip.

또한, 상기 베이스 기판과 상기 방열판에 전기적으로 연결되며, 상기 몰딩부의 양측에 형성되는 쓰루홀을 더 포함한다. The apparatus may further include a through hole electrically connected to the base substrate and the heat sink and formed at both sides of the molding part.

또한, 상기 배선기판의 하면에 형성되는 제2솔더볼을 더 포함한다. The apparatus may further include a second solder ball formed on the bottom surface of the wiring board.

또한, 상기 메모리는 Wide I/O DRAM인 것을 특징으로 한다.
In addition, the memory is characterized in that the Wide I / O DRAM.

본 발명의 제2실시예에 따른 반도체 패키지는 베이스 기판, 상기 베이스 기판의 타면으로 노출되도록 상기 베이스 기판에 페이스 다운(face-down)으로 임베디드 되는 메인칩 및 상기 메인칩과 일면이 대향하도록 상기 메인칩의 노출부와 플립칩 (flip-chip) 본딩되는 서브칩을 포함하고,상기 메인칩은 CPU 또는 GPU 이며, 상기 서브칩은 메모리(Memory)인 것을 특징으로 한다. The semiconductor package according to the second embodiment of the present invention is a main chip embedded in a face-down on the base substrate so as to be exposed to the other surface of the base substrate and the main chip so that one surface thereof faces the main chip. And a subchip that is flip-chip bonded to the exposed portion of the chip, wherein the main chip is a CPU or a GPU, and the subchip is a memory.

또한, 상기 메인칩 일면의 양측이 상기 베이스 기판에 플립 칩(flip-chip) 본딩되는 것을 특징으로 한다. In addition, both sides of one surface of the main chip may be flip-chip bonded to the base substrate.

또한, 상기 메모리는Wide I/O DRAM인 것을 특징으로 한다. In addition, the memory is characterized in that the Wide I / O DRAM.

또한, 상기 메인칩과 상기 서브칩를 상호 접착시키는 접착층을 더 포함한다. The apparatus may further include an adhesive layer for bonding the main chip and the sub chip to each other.

또한, 상기 베이스 기판의 하면에 형성되는 제2솔더볼을 더 포함한다.The apparatus may further include a second solder ball formed on the bottom surface of the base substrate.

또한, 상기 서브칩 타면의 높이가 상기 제2솔더볼의 높이보다 낮은 것을 특징으로 한다.
In addition, the height of the other surface of the subchip is characterized in that the lower than the height of the second solder ball.

본 발명에 따르면, 메인칩(CPU 또는 GPU) 과 서브칩(WIDE I/O DRAM)이 플립칩(flip-chip) 본딩 방식을 통해 다이렉트 인터커넥션(Direct interconnection)됨으로써, 상호 데이터 전송시의 인터커넥션 레지스턴스(interconnectinon resistance)를 감소시켜, 상호 신호전달의 속도 및 신뢰성을 확보할 수 있다.
According to the present invention, a direct interconnection of a main chip (CPU or GPU) and a subchip (WIDE I / O DRAM) is performed through flip-chip bonding, thereby interconnecting each other. By reducing the resistance (interconnectinon resistance), it is possible to ensure the speed and reliability of mutual signaling.

또한, 베이스 기판에 메인칩 또는 서브칩을 임베디드 실장시키는 구조를 통해, 전체적인 패키지의 두께를 감소시킴으로써, 반도체 패키지가 사용되는 모바일 제품을 경박단소화 할 수 있다.
In addition, through the structure in which the main chip or sub-chip is embedded in the base substrate, by reducing the overall thickness of the package, it is possible to reduce the thickness of the mobile products in which the semiconductor package is used.

또한, 방열판을 반도체 패키지의 일면에 접하도록 형성함으로써, 방열판과 상기 반도체 패키지의 접촉면적을 증가시켜, 상기 반도체 패키지의 방열효율을 향상시킬 수 있다.
In addition, by forming the heat sink to be in contact with one surface of the semiconductor package, by increasing the contact area between the heat sink and the semiconductor package, it is possible to improve the heat radiation efficiency of the semiconductor package.

또한, 방열판 과 베이스 기판에 전기적으로 연결되도록 형성된 관통비아를 통해, 반도체 패키지의 열방출 경로를 확보할 수 있으며, 상기 관통비아를 그라운드(GND)에 연결함으로써, 반도체 패키지의 전기적 특성(electrical performance)를 향상 시킬 수 있다.
In addition, a through via formed to be electrically connected to the heat sink and the base substrate may secure a heat dissipation path of the semiconductor package, and connect the through via to the ground GND to provide electrical performance of the semiconductor package. Can improve.

도 1은 본 발명의 제 1실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 제 2실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 제 3실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.
2 is a cross-sectional view of a semiconductor package according to a second embodiment of the present invention.
3 is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as possible, even if displayed on different drawings have the same number as possible. In addition, terms such as “one side”, “other side”, “first”, “second”, etc. are used to distinguish one component from another component, and a component is limited by the terms. no. In the following description, detailed descriptions of related well-known techniques that may unnecessarily obscure the subject matter of the present invention will be omitted.

이하, 첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제 1실시예에 따른 반도체 패키지(10,20)의 단면도이며, 도 2는 본 발명의 제 2실시예에 따른 반도체 패키지의 단면도이다. 도 1 및 도 2 에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 패키지는 베이스 기판(110), 상기 베이스 기판(110)의 일면으로 노출되도록 상기 베이스 기판(110)에 페이스 업(face-up)으로 임베디드 되는 서브칩(120), 상기 서브칩(120)과 일면이 대향하도록 상기 서브칩(120)의 노출부(122)와 플립칩(flip- chip) 본딩되는 메인칩(130), 상기 서브칩(120)의 노출부(122)와 상기 메인칩(130)을 밀봉하는 몰딩부(160), 상기 몰딩부(160)와 상기 메인칩(130)의 타면에 형성되는 방열판(180) 및 상기 베이스 기판(110)과 상기 방열판(180)에 전기적으로 연결되며, 상기 몰딩부(160)의 양측에 형성되는 관통비아(170)를 포함하며, 상기 메인칩(130)은 상기 일면의 양측이 상기 베이스 기판(110)에 플립칩(flip-chip) 본딩되는 것을 특징으로 한다. 1 is a cross-sectional view of a semiconductor package 10 and 20 according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view of a semiconductor package according to a second embodiment of the present invention. 1 and 2, the semiconductor package according to the first embodiment of the present invention faces up to the base substrate 110 and the base substrate 110 to be exposed to one surface of the base substrate 110. The sub chip 120 embedded in the face-up, the main chip 130 in which the exposed portion 122 of the sub chip 120 and the flip chip are bonded to face one side of the sub chip 120. ), A heat dissipation plate formed on the exposed part 122 of the sub chip 120 and the molding part 160 sealing the main chip 130, and the molding part 160 and the other surface of the main chip 130. 180 and a through via 170 electrically connected to the base substrate 110 and the heat dissipation plate 180, and formed on both sides of the molding part 160, wherein the main chip 130 has one surface. Both sides of are characterized in that the flip-chip (flip-chip) bonded to the base substrate 110.

베이스 기판(110)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지(프리프레그, ABF(Ajinomoto Build up Film), FR-4 또는 BT(Bismaleimide Triazine) 등의 에폭시계 수지)일 수 있으나, 이에 한정되는 것은 아니며, 베이스기판으로서, 동박적층판(CCL)을 이용하는 것도 가능하다. The base substrate 110 may be a composite polymer resin (epoxy resin such as prepreg, Ajinomoto Build up Film (ABF), FR-4, or Bismaleimide Triazine (BT)) that is typically used as an interlayer insulating material, but is not limited thereto. It is also possible to use copper clad laminate (CCL) as the base substrate.

그리고, 베이스기판(110)의 상면에는 메인칩(130) 과 플립칩(flip -chip)본딩으로 연결되는 배선단자(111)가 형성되며, 하면에는 외부단자(113)가 형성되고, 배선단자(111) 와 외부단자(113)는 비아(112)를 통하여, 상호 전기적으로 연결되며, 외부단자(113)는 제 2 솔더볼(140)을 통하여 외부와 전기적으로 연결된다.In addition, a wiring terminal 111 connected to the main chip 130 and flip chip bonding is formed on an upper surface of the base substrate 110, and an external terminal 113 is formed on a lower surface of the base substrate 110. 111 and the external terminal 113 are electrically connected to each other through the via 112, and the external terminal 113 is electrically connected to the outside through the second solder ball 140.

또한, 베이스 기판(110)에는 서브칩(120)이 페이스 업(face-up)으로 임베딩(embedding)되어 실장되며, 서브칩(120)의 칩패드(121)가 노출될 수 있는 노출부(122)가 형성되고,도 1 및 도 2에는 단일의 절연층으로 구성된 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 베이스기판(110)은 다층 또는 단층의 절연층과 회로층, 및 비아로 구성된 빌드업층일 수도 있다.
In addition, the sub-chip 120 is mounted on the base substrate 110 by being embedded in a face-up, and an exposed portion 122 through which the chip pad 121 of the sub-chip 120 can be exposed. ) And a single insulating layer is illustrated in FIGS. 1 and 2, but the present invention is not limited thereto. In other words, the base substrate 110 may be a build-up layer composed of multiple or single insulating layers, circuit layers, and vias.

서브칩(120)은 베이스 기판(110)의 노출부(122)를 통해 칩패드(121)가 노출되도록, 페이스 업(face-up)으로 베이스 기판(110)에 임베딩(embedding)되어 실장되며, 베이스 기판(110)내의 서브칩(120)이 실장된 주변에는 노출부(122)가 밀봉될 수 있도록 수지부(150)가 형성된다. The subchip 120 is embedded in the base substrate 110 by face-up so that the chip pad 121 is exposed through the exposed portion 122 of the base substrate 110. The resin part 150 is formed at the periphery of the sub chip 120 in the base substrate 110 so that the exposed part 122 may be sealed.

여기에서, 서브칩(120)은 Memory 디바이스와 관련된 소자로서 DDR 또는 DDR2 RAM 으로 구성될 수 있으며, 바람직하게는 차세대 모바일용 DRAM으로서, 저전력을 소비하며, Mobile CPU 또는 GPU에 원할한 DATA를 공급할 수 있는 WIDE I/O RAM일 수 있다. Here, the sub-chip 120 may be composed of DDR or DDR2 RAM as a device related to the memory device, preferably as a next-generation mobile DRAM, consumes low power, and can supply desired data to the mobile CPU or GPU. It can be WIDE I / O RAM.

메인칩(130)은 서브칩(120)과 일면이 대향하도록 페이스 업(face-down)으로 베이스 기판(110)상에 실장되며, 베이스 기판(110)의 노출부(122)를 통해 노출된 서브칩(120)의 칩패드(121) 와 플립칩(flip-chip) 본딩방식을 통해 서브칩(120)과 상호 전기적으로 연결된다. 즉, 메인칩(130)의 일면에 형성된 제1솔더볼(131)중 일부는 서브칩(120)의 칩패드(121) 와 직접 전기적으로 연결되는 다이렉트 인터커넥션(Direct interconnection)구조를 형성하며, 나머지 제 1솔더볼(131)은 베이스 기판(110)의 상면에 형성된 배선단자(111)와 플립칩(flip-chip) 본딩방식을 통해 전기적으로 연결된다.The main chip 130 is mounted on the base substrate 110 in a face-down so that one surface thereof faces the sub chip 120, and is exposed through the exposed portion 122 of the base substrate 110. The chip pad 121 of the chip 120 is electrically connected to the sub chip 120 through a flip-chip bonding method. That is, some of the first solder balls 131 formed on one surface of the main chip 130 form a direct interconnection structure in which the chip pad 121 of the sub chip 120 is directly and electrically connected. The first solder ball 131 is electrically connected to the wiring terminal 111 formed on the upper surface of the base substrate 110 through a flip-chip bonding method.

여기에서, 메인칩(130)은 AP(application processor)와 관련된 소자로서, Mobile 용 CPU(central processing unit) 또는 GPU(graphics processing unit)로 구성될 있다.
Here, the main chip 130 is an element associated with an application processor (AP), and may be configured as a central processing unit (CPU) or graphics processing unit (GPU) for mobile.

몰딩부(160)는 외부 충격으로부터 베이스 기판(110)에 실장된 메인칩(130) 및 서브칩(120)을 보호하기 위해, 메인칩(130) 및 서브칩(120)의 노출부(122)를 밀봉할 수 있게, 베이스 기판(110)의 상면을 완전히 덮도록 몰딩될 수 있다. 여기에서, 몰딩부(160)는 에폭시 수지 또는 실리콘 겔 등의 통상의 몰딩 재료로 형성될 수 있으며, 몰딩부(160)의 크기 및 형태는 베이스 기판에 대응되도록 형성될 수 있다. 또한, 몰딩부(160)를 형성하는 방법 및 재질 역시 당업자에 의해서 이미 공지된 기술을 적용하여 변경될 수 있다. The molding part 160 is exposed to the main chip 130 and the sub chip 120 to protect the main chip 130 and the sub chip 120 mounted on the base substrate 110 from external impact. Molded to completely cover the top surface of the base substrate 110 to seal the. Here, the molding part 160 may be formed of a conventional molding material such as epoxy resin or silicone gel, and the size and shape of the molding part 160 may be formed to correspond to the base substrate. In addition, the method and material for forming the molding unit 160 may also be changed by applying techniques already known by those skilled in the art.

그리고, 몰딩부(160)는 방열판(180)이 메인칩(130)의 타면에 접하도록 형성되는 경우에는 몰딩부(160)의 상면이 메인칩(130)의 타면과 일치되도록 형성될 수 있다.
In addition, when the heat dissipation plate 180 is formed to be in contact with the other surface of the main chip 130, the molding unit 160 may be formed so that the top surface of the molding unit 160 matches the other surface of the main chip 130.

방열판(180)은 메인칩(130)의 타면과 몰딩부(160)의 상면에 접하도록 형성되며, 메인칩(130)에서 발생하는 열을 외부로 효과적으로 방출하는 역할을 한다. 여기에서 방열판(180)은 열전도성이 우수한 물질을 사용하는데, 열전도성이 약 100-130 W/m·K인 알루미늄을 사용하는 것이 바람직하며, 방열판의 두께는 특별한 제한이 없고, 용도에 따라서 다양하게 변형이 가능하다. The heat sink 180 is formed to be in contact with the other surface of the main chip 130 and the upper surface of the molding unit 160, and serves to effectively discharge the heat generated from the main chip 130 to the outside. Here, the heat sink 180 is made of a material having excellent thermal conductivity, it is preferable to use aluminum having a thermal conductivity of about 100-130 W / m · K, the thickness of the heat sink is not particularly limited, vary depending on the application It can be modified.

또한, 방열판(180)은 접착제(미도시)를 통해, 메인칩(130) 및 몰딩부(160)와 접착될 수 있으며, 접착제(미도시)로는 에폭시 접착제 또는 실리콘 일래스토머(silicon elastomer) 등을 사용할 수 있는데, 상기 접착제(미도시)에는 열전도성이 좋으며 전기적 절연성을 가지는 충진제(filler)가 분산되어 있을 수 있다. 충진제로서 알루미늄질화물 (AlN) , 알루미늄 산화물(Al2O3), 베릴륨 산화물(BeO), 실리콘 산화물(SiO2 ) 또는 이들이 혼합물이 사용될 수 있으며, 열전도 효율이 떨어지지 않도록 약 10-20㎛의 두께로 얇게 형성하는 것이 바람직하지만, 반드시 여기에만 한정되는 것은 아니다.
In addition, the heat sink 180 may be adhered to the main chip 130 and the molding unit 160 through an adhesive (not shown), and the adhesive (not shown) may be an epoxy adhesive or a silicone elastomer. The adhesive (not shown) may have a good thermal conductivity and a filler having electrical insulation. As the filler, aluminum nitride (AlN), aluminum oxide (Al2O3), beryllium oxide (BeO), silicon oxide (SiO2) or a mixture thereof may be used, and forming thinly with a thickness of about 10-20 μm so as not to lower the thermal conductivity efficiency. Although preferable, it is not necessarily limited only to this.

관통비아(170)는 베이스 기판(110)의 배선단자(111)와 상기 방열판(180)에 전기적으로 연결되도록 몰딩부(160)의 양측에 형성되며, 관통비아(170) 내부는 도전성 페이스트를 포함한 도전성 금속물질로 충전될 수 있다. 여기에서, 관통비아(170)는 베이스 기판(110)의 상면에 형성된 배선단자(111)를 통해 그라운드(GND)와 연결되어, 반도체 패키지(10,20)의 전기적특성(electrical performance)를 향상 시킬 수 있으며, 방열판(180) 과 베이스 기판(110)에 전기적으로 연결되도록 형성된 구조를 통해, 반도체 패키지(10,20)의 열방출 경로를 확보할 수 있다.
The through vias 170 are formed at both sides of the molding unit 160 to be electrically connected to the wiring terminal 111 of the base substrate 110 and the heat sink 180, and the through vias 170 include conductive paste. It may be filled with a conductive metal material. Here, the through via 170 is connected to the ground GND through the wiring terminal 111 formed on the upper surface of the base substrate 110 to improve electrical performance of the semiconductor packages 10 and 20. The heat dissipation paths of the semiconductor packages 10 and 20 may be secured through the structure formed to be electrically connected to the heat sink 180 and the base substrate 110.

상기에서 살펴본 봐와 같이, 반도체 패키지(10,20)는 메인칩(130)(CPU 또는 GPU) 과 서브칩(120)(WIDE I/O DRAM)이 플립칩(flip-chip) 본딩 방식을 통해 다이렉트 인터커넥션(Direct interconnection)됨으로써, 상호 데이터 전송시 인터커넥션 레지스턴스(interconnectinon resistance)를 감소시켜, 상호 신호전달의 속도 및 신뢰성을 확보할 수 있다. As described above, in the semiconductor package 10 and 20, the main chip 130 (CPU or GPU) and the subchip 120 (WIDE I / O DRAM) are flip-chip bonded. By direct interconnection, it is possible to reduce interconnection resistance during mutual data transmission, thereby ensuring the speed and reliability of mutual signal transmission.

또한, 메인칩(130) 또는 서브칩(120)을 베이스 기판(110)에 임베디드 실장시키는 구조를 통해, 전체적인 패키지의 두께를 감소시킴으로써, 반도체 패키지가 사용되는 모바일 제품의 경박단소화가 가능하다. In addition, through the structure in which the main chip 130 or the sub chip 120 is embedded in the base substrate 110, the thickness of the overall package is reduced, thereby making it possible to reduce the thickness of the mobile product in which the semiconductor package is used.

또한, 방열판(180)을 반도체 패키지(10,20)의 일면에 접하도록 형성함으로써, 방열판(180)과 상기 반도체 패키지(10,20)의 접촉면적을 증가시켜, 상기 반도체 패키지의 방열효율을 향상시킬 수 있다.
In addition, the heat sink 180 is formed to be in contact with one surface of the semiconductor package 10, 20, thereby increasing the contact area between the heat sink 180 and the semiconductor package 10, 20, thereby improving heat dissipation efficiency of the semiconductor package. You can.

도 3은 본 발명의 제 3실시예에 따른 반도체 패키지의 단면도이다. 도 3에 도시된 바와 같이, 반도체 패키지(30)는 베이스 기판(110), 상기 베이스 기판(110)의 타면으로 노출되도록 상기 베이스 기판(110)에 페이스 다운(face-down)으로 임베디드 되는 메인칩(130), 상기 메인칩(130)과 일면이 대향하도록 상기 메인칩(130)의 노출부(132)와 플립칩(flip-ch ip) 본딩되는 서브칩(120), 상기 메인칩(130)과 상기 서브칩(120)를 상호 접착시키는 접착층(190) 및 상기 베이스 기판(110)의 하면에 형성되는 제2솔더볼(140)을 포함하며, 상기 메인칩(130)은 일면의 양측이 상기 베이스 기판(110)에 전기적으로 연결되는 것을 특징으로 한다.
3 is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention. As shown in FIG. 3, the semiconductor package 30 is a main chip embedded in the base substrate 110 by face-down on the base substrate 110 so as to be exposed to the other surface of the base substrate 110. (130), the sub chip 120, the main chip 130 is bonded to the exposed portion 132 of the main chip 130 and flip-chip (IP) so that one surface of the main chip 130 to face And a second solder ball 140 formed on the bottom surface of the base substrate 110 and an adhesive layer 190 for bonding the sub chip 120 to each other, and the main chip 130 has both sides of one surface of the base. It is characterized in that it is electrically connected to the substrate (110).

여기에서, 베이스 기판(110), 메인칩(130), 서브칩(120)과 관련하여, 도 1 및 도 2 에서 설명한 내용과 중첩되는 부분에 대한 구체적인 설명은 생략한다.
In this case, with respect to the base substrate 110, the main chip 130, and the sub chip 120, detailed descriptions of parts overlapping with those described in FIGS. 1 and 2 will be omitted.

베이스 기판(110)에는 메인칩(130)이 페이스 다운(face-down)으로 임베딩(embedding)되어 실장되며, 서브칩(120)의 칩패드(121)와 대응되는 메인칩(130)의 일면에 형성된 제1솔더볼(131)이 노출될 수 있는 노출부(132)가 형성된다. 도 3에는 단일의 절연층으로 구성된 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 베이스기판은 다층 또는 단층의 절연층과 회로층, 및 비아로 구성된 빌드업층일 수도 있다.
The main chip 130 is embedded in the base substrate 110 by being face-down embedded in the base substrate 110 and is mounted on one surface of the main chip 130 corresponding to the chip pad 121 of the sub chip 120. An exposed part 132 through which the formed first solder ball 131 may be exposed is formed. 3 illustrates a single insulating layer, but the present invention is not limited thereto. That is, the base substrate may be a build-up layer composed of multiple or single insulating layers, circuit layers, and vias.

메인칩(130)은 서브칩(120)과 일면이 대향하도록 페이스 다운(face-down)으로 베이스 기판(110)상에 실장되며, 메인칩(130)의 일면에 형성된 제1솔더볼(131) 중 서브칩(120)의 칩패드(121)와 대응되는 제1솔더볼(131)이 베이스 기판(110)의 노출부(132)를 통해 외부로 노출된다. The main chip 130 is mounted on the base substrate 110 in a face-down so as to face one surface of the sub chip 120, and among the first solder balls 131 formed on one surface of the main chip 130. The first solder ball 131 corresponding to the chip pad 121 of the sub chip 120 is exposed to the outside through the exposed portion 132 of the base substrate 110.

그리고, 상기 노출부(132)를 통해 노출된 제1솔더볼(131)은 서브칩(120)의 칩패드(121)와 플립칩 (flip- chip) 본딩방식을 통해 상호 전기적으로 연결된다. 즉, 메인칩(130)의 일면에 형성된 제1솔더볼(131)중 일부는 서브칩(120)의 칩패드(121) 와 직접 전기적으로 연결되는 다이렉트 인터커넥션(Direct interconnection)구조를 형성하며, 메인칩(130)의 일면의 양측에 형성된 나머지 제 1솔더볼(131)은 베이스 기판(110)의 하면에 형성된 외부단자(113)와 플립칩 (flip- chip) 본딩방식을 통해 전기적으로 연결된다. In addition, the first solder balls 131 exposed through the exposed portion 132 are electrically connected to each other by a chip pad 121 and a flip chip bonding method of the sub chip 120. That is, some of the first solder balls 131 formed on one surface of the main chip 130 form a direct interconnection structure that is directly and electrically connected to the chip pad 121 of the sub chip 120. The remaining first solder balls 131 formed on both sides of one surface of the chip 130 are electrically connected to the external terminal 113 formed on the bottom surface of the base substrate 110 through a flip chip bonding method.

여기에서, 메인칩(130)은 AP(application processor)와 관련된 소자로서, Mobile 용 CPU(central processing unit) 또는 GPU(graphics processing unit)로 구성될 있다. Here, the main chip 130 is an element associated with an application processor (AP), and may be configured as a central processing unit (CPU) or graphics processing unit (GPU) for mobile.

서브칩(120)은 메인칩(130)과 일면이 대향하도록 페이스 업(face-up)으로 베이스 기판(110)의 하면에 실장되며, 메인칩(130)의 일면에 형성된 제1솔더볼(131) 중 베이스 기판(110)의 노출부(132)를 통해 노출되고, 서브칩(120)의 칩패드(121)와 대응되는 제1솔더볼(131)과 플립칩 (flip- chip) 본딩방식을 통해 상호 전기적으로 연결된다. The sub chip 120 is mounted on the bottom surface of the base substrate 110 by face-up so that one surface thereof faces the main chip 130, and the first solder ball 131 formed on one surface of the main chip 130. The first solder ball 131 and a flip chip bonding method are exposed through the exposed portion 132 of the base substrate 110 and correspond to the chip pad 121 of the sub chip 120. Electrically connected.

여기에서, 서브칩(120)은 Memory 디바이스와 관련된 소자로서 DDR 또는 DDR2 RAM 으로 구성될 수 있으며, 바람직하게는 차세대 모바일용 DRAM으로서, 저전력을 소비하며, Mobile CPU 또는 GPU에 원할한 DATA를 공급할 수 있는 WIDE I/O RAM일 수 있다. 그리고, 제1솔더볼(131)과 칩패드(121)의 전기적 연결부분의 보호 및 메인칩(130)과 서브칩(120)의 접착력 강화를 위해, 베이스 기판(110)의 노출부(132) 및 서브칩(120)의 일면을 밀봉하는 접착층(190)이 충진될 수 있다.
Here, the sub-chip 120 may be composed of DDR or DDR2 RAM as a device related to the memory device, preferably as a next-generation mobile DRAM, consumes low power, and can supply desired data to the mobile CPU or GPU. It can be WIDE I / O RAM. In addition, the exposed portion 132 of the base substrate 110 to protect the electrical connection between the first solder ball 131 and the chip pad 121 and to strengthen the adhesion between the main chip 130 and the sub chip 120. The adhesive layer 190 may be filled to seal one surface of the subchip 120.

제 2 솔더볼(140)은 베이스 기판(110)의 하면에 형성된 외부단자(113)와 대응되도록 형성되며, 메인칩(130)은 외부단자(113) 및 제 2 솔더볼(140)을 통해 외부와 전기적으로 연결된다. 그리고, 제 2 솔더볼(140)은 반도체 패키지(30)을 기판에 실장시, 서브칩(120)의 손상을 방지하기 위해 , 제 2 솔더볼(140)의 높이가 서브칩(120)의 타면의 높이 보다 더 높게 형성될 수 있다.
The second solder ball 140 is formed to correspond to the external terminal 113 formed on the bottom surface of the base substrate 110, the main chip 130 is electrically connected to the outside through the external terminal 113 and the second solder ball 140. Is connected. In addition, the second solder ball 140 has a height of the other surface of the sub chip 120 in order to prevent damage to the sub chip 120 when the semiconductor package 30 is mounted on a substrate. Higher than that.

상기에서 설명한 바와 같이, 반도체 패키지(30)은 메인칩(130)(CPU 또는 GPU) 과 서브칩(120)(WIDE I/O DRAM)이 플립칩(flip-chip) 본딩 방식을 통해 다이렉트 인터커넥션(Direct interconnection)됨으로써, 상호 데이터 전송시 인터커넥션 패스 (interconnectinon path)를 줄임으로써, 상호 신호전달의 신뢰성을 확보할 수 있다. As described above, in the semiconductor package 30, the main chip 130 (CPU or GPU) and the subchip 120 (WIDE I / O DRAM) may be directly connected through flip-chip bonding. By direct interconnection, it is possible to secure the reliability of mutual signal transmission by reducing the interconnection path during mutual data transmission.

또한, 메인칩(130)을 베이스 기판(110)의 타면으로 노출되도록 상기 베이스 기판에 임베딩 실장 시킨 후, 서브칩(120)을 메인칩(130)과 일면이 대향하도록 베이스 기판(110)의 타면에 실장하는 구조를 통해, 반도체 패키지(30)의 두께를 베이스 기판(110) 및 제2솔더볼(140)의 두께와 유사한 사이즈로 줄임으로써 , 반도체 패키지(30)가 사용되는 모바일 제품의 경박단소화가 가능하다. In addition, after the main chip 130 is embedded in the base substrate so as to be exposed to the other surface of the base substrate 110, the other surface of the base substrate 110 so that one surface of the sub chip 120 is opposite to the main chip 130. By reducing the thickness of the semiconductor package 30 to a size similar to the thickness of the base substrate 110 and the second solder ball 140 through the structure mounted on the structure, it is possible to reduce the light and short size of the mobile product in which the semiconductor package 30 is used. It is possible.

또한, 서브칩(120)의 타면이 외부에 노출되도록 베이스 기판(110)의 타면에 실장되는 구조를 통해, 서브칩(120)에서 발생하는 열을 효과적으로 외부에 방출이 가능하여, 반도체 패키지(30)의 방열효율을 향상시킬 수 있다.
In addition, through the structure mounted on the other surface of the base substrate 110 so that the other surface of the subchip 120 is exposed to the outside, the heat generated from the subchip 120 can be effectively released to the outside, the semiconductor package 30 ) Can improve heat dissipation efficiency.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지(10,20,30)은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and the semiconductor packages 10, 20, and 30 according to the present invention are not limited thereto, and within the technical spirit of the present invention. It will be apparent that modifications and improvements are possible by one of ordinary skill in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

10,20,30 : 반도체 패키지 110 : 베이스 기판
111 : 배선단자 112 : 비아
113 : 외부단자 120 : 서브칩
121: 칩패드 122, 132 : 노출부
130 : 메인칩 131 : 제1솔더볼
140 : 제2솔더볼 150 : 수지부
160 : 몰딩부 170 : 관통비아
180 : 방열판 190 : 접착층 10,20,30: semiconductor package 110: base substrate
111: wiring terminal 112: via
113: external terminal 120: subchip
121: chip pad 122, 132: exposed part
130: main chip 131: the first solder ball
140: second solder ball 150: resin
160: molding part 170: through via
180: heat sink 190: adhesive layer

Claims (14)

베이스 기판;
상기 베이스 기판의 상면 및 하면 사이의 레벨에 페이스 업(face-up)형태로 배치되며, 상기 베이스 기판으로 둘러싸인 서브칩;
상기 베이스 기판의 상면 및 하면 사이의 레벨에 배치되며, 상기 서브칩의 적어도 일부를 밀봉하는 수지부;
상기 베이스 기판 상부에 배치되며, 상기 서브칩과 하면이 대향하도록 상기 서브칩의 상면과 플립칩 (flip- chip) 본딩되는 메인칩;
상기 베이스 기판 상부에 배치되며, 상기 메인칩의 적어도 일부를 밀봉하는 몰딩부; 및
상기 베이스 기판의 상면에 배치된 배선단자; 를 포함하고,
상기 배선단자의 적어도 일부는 상기 서브칩 상부에 배치된,
반도체 패키지.
A base substrate;
A subchip disposed in a face-up form at a level between an upper surface and a lower surface of the base substrate and surrounded by the base substrate;
A resin part disposed at a level between an upper surface and a lower surface of the base substrate and sealing at least a portion of the subchip;
A main chip disposed on the base substrate, the main chip being flip chip bonded to an upper surface of the sub chip such that the lower surface of the sub chip faces the lower surface of the base chip;
A molding part disposed on the base substrate and sealing at least a portion of the main chip; And
A wiring terminal disposed on an upper surface of the base substrate; Including,
At least a portion of the wiring terminal is disposed on the subchip,
Semiconductor package.
청구항 1에 있어서,
상기 메인칩 하면의 양측이 상기 베이스 기판에 플립칩(flip-chip) 본딩되는 반도체 패키지.
The method according to claim 1,
Both sides of the lower surface of the main chip is a semiconductor package flip-chip (flip-chip) bonded to the base substrate.
삭제delete 청구항 1에 있어서,
상기 몰딩부의 상면이 상기 메인칩의 상면과 일치되도록 형성되는 반도체 패키지.
The method according to claim 1,
The semiconductor package is formed so that the upper surface of the molding portion coincides with the upper surface of the main chip.
청구항 4에 있어서,
상기 몰딩부의 상면과 상기 메인칩의 상면에 접하도록 형성되는 방열판을 더 포함하는 반도체 패키지.
The method according to claim 4,
The semiconductor package further comprises a heat sink formed in contact with the upper surface of the molding portion and the upper surface of the main chip.
청구항 5에 있어서,
상기 베이스 기판과 상기 방열판에 전기적으로 연결되며, 상기 몰딩부의 양측에 형성되는 관통비아를 더 포함하는 반도체 패키지.
The method according to claim 5,
And a through via electrically connected to the base substrate and the heat sink and formed on both sides of the molding part.
청구항 1에 있어서,
상기 베이스 기판의 하면에 형성되는 제2솔더볼을 더 포함하는 반도체 패키지.
The method according to claim 1,
The semiconductor package further comprises a second solder ball formed on the lower surface of the base substrate.
청구항 1에 있어서,
상기 서브칩은 Wide I/O DRAM 인 반도체 패키지.
The method according to claim 1,
And the subchip is a wide I / O DRAM.
베이스 기판;
상기 베이스 기판의 상면에 배치된 배선단자;
상기 베이스 기판의 하면에 배치된 외부단자;
상기 베이스 기판 내에 페이스 다운(face-down) 형태로 배치된 메인칩;
상기 베이스 기판 내에 적어도 일부가 배치되며, 상기 메인칩의 하면과 연결된 제1솔더볼; 및
상기 베이스 기판의 하부에 배치되며, 상기 메인칩과 상면이 대향하도록 상기 메인칩의 하면과 플립칩 (flip-chip) 본딩되는 서브칩; 을 포함하는,
반도체 패키지.
A base substrate;
A wiring terminal disposed on an upper surface of the base substrate;
An external terminal disposed on a lower surface of the base substrate;
A main chip disposed in a face-down form in the base substrate;
A first solder ball disposed at least partially within the base substrate and connected to a bottom surface of the main chip; And
A sub chip disposed under the base substrate, the sub chip being flip-chip bonded to a lower surface of the main chip such that an upper surface thereof faces the main chip; Including,
Semiconductor package.
청구항 9에 있어서,
상기 메인칩 하면의 양측이 상기 베이스 기판에 플립 칩(flip-chip) 본딩되는 반도체 패키지.
The method according to claim 9,
Both sides of the lower surface of the main chip is a semiconductor package flip-chip (flip-chip) bonded to the base substrate.
청구항 9에 있어서,
상기 서브칩은 Wide I/O DRAM인 반도체 패키지.
The method according to claim 9,
And the subchip is a wide I / O DRAM.
청구항 9에 있어서,
상기 메인칩과 상기 서브칩를 상호 접착시키는 접착층을 더 포함하는 반도체 패키지.
The method according to claim 9,
The semiconductor package further comprises an adhesive layer for bonding the main chip and the sub-chip mutually.
청구항 9에 있어서,
상기 베이스 기판의 하면에 형성되는 제2솔더볼을 더 포함하는 반도체 패키지.
The method according to claim 9,
The semiconductor package further comprises a second solder ball formed on the lower surface of the base substrate.
청구항 13에 있어서,
상기 서브칩 하면의 높이가 상기 제2솔더볼의 높이보다 낮은 반도체 패키지.The method according to claim 13,
And a height of the lower surface of the subchip is lower than that of the second solder ball.
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