KR102010916B1 - Semiconductor package testing structure - Google Patents

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Abstract

반도체 패키지 테스팅 구조물이 제공된다. 상기 반도체 패키지 테스팅 구조물은 솔더 볼을 포함하는 반도체 패키지, 반도체 패키지 아래에 위치되어서 가이드 핀을 포함하는 가이드 유닛, 및 솔더 볼과 접촉하는 소켓 핀과 가이드 핀으로 관통되면서 소켓 핀을 둘러싸는 소켓 보호체로 이루어지는 테스트 소켓을 포함하되, 소켓 핀은 솔더 볼과 접촉하는 면에서 사각형의 테두리를 갖는다.A semiconductor package testing structure is provided. The semiconductor package testing structure includes a semiconductor package including a solder ball, a guide unit positioned below the semiconductor package, the guide unit including a guide pin, and a socket protector that penetrates the socket pin and the guide pin in contact with the solder ball and surrounds the socket pin. And a test socket, wherein the socket pin has a rectangular border in contact with the solder balls.

Description

반도체 패키지 테스팅 구조물{SEMICONDUCTOR PACKAGE TESTING STRUCTURE}Semiconductor Package Testing Structure {SEMICONDUCTOR PACKAGE TESTING STRUCTURE}

본 발명의 기술적 사상에 따르는 실시예들은 반도체 패키지 테스팅 구조물에 관한 것이다.Embodiments of the inventive concept relate to a semiconductor package testing structure.

일반적으로, 반도체 테스트 장치는 반도체 패키지를 안착시켜서 반도체 패키지를 전기적으로 테스트하는데 이용된다. 이를 위해서, 상기 반도체 테스트 장치는 반도체 패키지 주변에서 인서트 유닛, 가이드 유닛과 테스트 소켓을 갖는다. 상기 인서트 유닛, 가이드 유닛, 테스트 소켓과 반도체 패키지는 반도체 패키지 테스팅 구조물을 구성한다.Generally, a semiconductor test apparatus is used to electrically test a semiconductor package by mounting the semiconductor package. To this end, the semiconductor test apparatus has an insert unit, a guide unit and a test socket around the semiconductor package. The insert unit, the guide unit, the test socket and the semiconductor package constitute a semiconductor package testing structure.

이 경우에, 상기 반도체 패키지 테스팅 구조물에서, 상기 반도체 패키지의 솔더 볼들은 테스트 소켓의 소켓 핀들과 접촉한다. 상기 반도체 패키지가 소형화됨에 따라서, 상기 솔더 볼들의 피치가 점점 줄어들지만, 상기 소켓 핀들의 피치는 반도체 테스트 장치의 변경 및/ 또는 교체와 직결되기 때문에 솔더 볼들의 피치 대비 더디게 줄어들고 있다. In this case, in the semiconductor package testing structure, the solder balls of the semiconductor package are in contact with the socket pins of the test socket. As the semiconductor package becomes smaller, the pitch of the solder balls is gradually reduced, but the pitch of the socket pins is slower than the pitch of the solder balls because it is directly connected to the change and / or replacement of the semiconductor test apparatus.

이를 통해서, 상기 소켓 핀들이 솔더 볼들과 정확하게 정렬되지 않기 때문에, 상기 반도체 패키지 테스팅 구조물은 소켓 핀들과 솔더 볼들의 안정된 접촉을 통해서 반도체 패키지의 전기적 특성을 명확하게 확인시켜 주지 못한다.Through this, because the socket pins are not aligned with the solder balls exactly, the semiconductor package testing structure does not clearly confirm the electrical characteristics of the semiconductor package through the stable contact of the socket pins and the solder balls.

본 발명이 해결하고자 하는 과제는 반도체 패키지의 솔더 볼들과 테스트 소켓의 소켓 핀들을 정확하게 정렬시키는데 적합한 반도체 패키지 테스팅 구조물을 제공하는데 있다.An object of the present invention is to provide a semiconductor package testing structure suitable for accurately aligning solder balls of a semiconductor package with socket pins of a test socket.

본 발명의 실시예들에 따르는 반도체 패키지 테스팅 구조물이 제공된다. 상기 반도체 패키지 테스팅 구조물은 솔더 볼을 포함하는 반도체 패키지, 상기 반도체 패키지 아래에 위치되어 가이드 핀을 포함하는 가이드 유닛, 및 상기 솔더 볼과 접촉하는 소켓 핀 및 상기 가이드 핀으로 관통되면서 상기 소켓 핀을 둘러싸는 소켓 보호체로 이루어지고, 상기 반도체 패키지 및 상기 가이드 유닛 사이에 위치하는 테스트 소켓을 포함하되, 상기 소켓 핀은 상기 솔더 볼과 접촉하는 면에서 사각형의 테두리를 가지며, 상기 소켓 보호체는 상기 가이드 핀을 수용하는 관통 홀(through hole) 그리고 상기 관통 홀로부터 상기 관통 홀의 반대편을 향해서 연장하는 복수 개의 관통구 형성 라인들(through-hole forming lines)을 포함한다.A semiconductor package testing structure is provided in accordance with embodiments of the present invention. The semiconductor package testing structure includes a semiconductor package including a solder ball, a guide unit positioned below the semiconductor package, the guide unit including a guide pin, and a socket pin contacting the solder ball and the guide pin to surround the socket pin. Is a socket protector, and includes a test socket positioned between the semiconductor package and the guide unit, wherein the socket pin has a rectangular border in contact with the solder ball, and the socket protector is the guide pin. And through-hole forming lines extending from the through hole toward the opposite side of the through hole.

상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면을 수평하게 동일 레벨에서 갖는다.The socket pin has the face in contact with the solder ball horizontally at the same level.

상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면에 엠보싱(embossing) 형상을 갖는다.The socket pin has an embossing shape on the face that contacts the solder ball.

상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면을 세분해서 복수 개의 고립 영역들을 갖는다.The socket pin subdivides the face in contact with the solder ball and has a plurality of isolated regions.

상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면에 상기 솔더 볼을 수용하는 요부(凹部)를 갖는다.The socket pin has a recess for receiving the solder ball on the surface in contact with the solder ball.

상기 관통 홀은 상기 복수 개의 관통구 형성 라인들과 연통하도록 구성된다.The through hole is configured to communicate with the plurality of through hole forming lines.

상기 복수 개의 관통구 형성 라인들은 상기 관통 홀의 중심에 대해서 직각으로 상기 관통 홀에 접속하도록 구성된다.The plurality of through hole forming lines are configured to connect to the through holes at right angles to the center of the through holes.

상기 복수 개의 관통구 형성 라인들은 상기 관통 홀의 상기 반대편에서 단부들을 가지며 상기 단부들로부터 상기 관통 홀을 향해서 평행을 이룬다.The plurality of through hole forming lines have ends at the opposite sides of the through hole and are parallel from the ends toward the through hole.

상기 복수 개의 관통구 형성 라인들은 상기 관통 홀의 상기 반대편에서 단부들을 가지며 상기 단부들로부터 상기 관통 홀을 향해서 서로 다른 거리들로 이격된다.The plurality of through hole forming lines have ends at the opposite sides of the through hole and are spaced at different distances from the ends toward the through hole.

상기 복수 개의 관통구 형성 라인들은 서로 다른 폭들을 각각 갖는다.The plurality of through hole forming lines have different widths, respectively.

상술한 바와 같이, 본 발명의 실시예들에 따르는 반도체 패키지 테스팅 구조물은 테스트 소켓의 소켓 핀을 원 기둥이 아닌 사각 기둥으로 형성하여 반도체 패키지의 솔더 볼과 테스트 소켓의 소켓 핀의 접촉 면적을 소켓 핀의 사각 기둥의 모서리들을 이용해서 증가시킬 수 있다.As described above, in the semiconductor package testing structure according to the embodiments of the present invention, the socket pins of the test sockets are formed into square pillars instead of the circular pillars, so that the contact area between the solder balls of the semiconductor package and the socket pins of the test sockets is determined. This can be increased by using the corners of the square pillars.

상기 테스트 소켓에서 소켓 핀을 둘러싸는 보호체에 관통 홀 그리고 관통 홀과 연통하는 관통구 형성 라인들을 구비하기 때문에, 상기 반도체 패키지 테스팅 구조물은 관통구 형성 라인들 사이의 보호체의 탄성 효과를 이용해서 가이드 유닛의 가이드 핀을 수용하는 관통 홀의 일 측으로 가이드 핀을 밀어서 관통 홀에서 가이드 핀의 움직임을 없앨 수 있다. Since the test socket includes through holes and through hole forming lines in communication with the through holes, the semiconductor package testing structure utilizes the elastic effect of the protector between the through hole forming lines. It is possible to eliminate the movement of the guide pin in the through-hole by pushing the guide pin to one side of the through-hole receiving the guide pin of the guide unit.

상기 반도체 패키지 테스팅 구조물은 테스트 소켓에 소켓 핀의 사각 기둥과 보호체의 관통 홀 및 관통구 형성 라인들을 구비해서 반도체 패키지 및/ 또는 가이드 유닛에 대하여 테스트 소켓의 움직임을 없애서 반도체 패키지의 솔더 볼과 테스트 소켓의 소켓 핀의 정렬을 정확하게 할 수 있다.The semiconductor package testing structure includes square pillars of socket pins and through holes and through hole forming lines in the test socket to eliminate movement of the test socket relative to the semiconductor package and / or the guide unit, thereby testing the solder balls of the semiconductor package. The socket pins of the socket can be aligned correctly.

상기 반도체 패키지 테스팅 구조물은 반도체 패키지의 솔더 볼과 테스트 소켓의 소켓 핀의 정렬을 정확하게 해서 반도체 패키지의 전기적 특성을 명확하게 확인시켜줄 수 있다.The semiconductor package testing structure can reliably align the solder balls of the semiconductor package with the socket pins of the test socket to clearly confirm the electrical characteristics of the semiconductor package.

도 1 은 본 발명의 실시예들에 따르는 반도체 패키지 테스팅 구조물을 보여주는 개략적인 평면도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 패키지 테스팅 구조물을 보여주는 단면도이다.
도 3 은 도 1 의 반도체 패키지 테스팅 구조물의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 가이드 유닛과 테스트 소켓을 보여주는 분해 단면도이다.
도 4 는 도 2 의 반도체 패키지 테스팅 구조물에서 반도체 패키지의 솔더 볼과 테스트 소켓의 소켓 핀의 자취들을 보여주는 평면도이다.
도 5 는 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 1 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.
도 6 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 2 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.
도 7 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 3 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.
도 8 은 도 7 의 절단선들 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 를 따라 취해서 하나의 소켓 핀을 보여주는 단면도이다.
도 9 는 도 7 의 절단선들 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 를 따라 취해서 제 4 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.
도 10 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 5 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.
도 11 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 6 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.
도 12 는 도 3 의 테스트 소켓에서 제 7 실시예에 따르는 보호체를 보여주는 평면도이다.
도 13 은 도 3 의 가이드 유닛의 가이드 핀과 도 12 의 테스트 소켓의 보호체의 결합 상태를 보여주는 사시도이다.
도 14 는 도 3 의 테스트 소켓에서 제 8 실시예에 따르는 보호체를 보여주는 평면도이다.
도 15 및 16 은 도 1 의 반도체 패키지 테스팅 구조물의 구동 방법을 설명하는 개략도들이다.1 is a schematic plan view showing a semiconductor package testing structure in accordance with embodiments of the present invention.
FIG. 2 is a cross-sectional view illustrating a semiconductor package testing structure taken along cut line II ′ in FIG. 1.
FIG. 3 is an exploded cross-sectional view showing the guide unit and the test socket taken along the cutting line II ′ of the semiconductor package testing structure of FIG. 1.
4 is a plan view showing traces of a solder ball of a semiconductor package and a socket pin of a test socket in the semiconductor package testing structure of FIG. 2.
5 is a cross-sectional view showing one socket pin according to the first embodiment in a test socket of the semiconductor package testing structure of FIG. 2.
6 is a cross-sectional view showing one socket pin according to the second embodiment in the test socket of the semiconductor package testing structure of FIG. 2.
7 is a cross-sectional view showing one socket pin according to the third embodiment in the test socket of the semiconductor package testing structure of FIG. 2.
8 is a cross-sectional view showing one socket pin taken along cut lines III-III 'and IV-IV' of FIG.
FIG. 9 is a sectional view showing one socket pin according to the fourth embodiment, taken along cut lines III-III 'and IV-IV' of FIG.
10 is a cross-sectional view showing one socket pin according to the fifth embodiment in a test socket of the semiconductor package testing structure of FIG. 2.
FIG. 11 is a cross-sectional view showing one socket pin according to the sixth embodiment in a test socket of the semiconductor package testing structure of FIG. 2. FIG.
12 is a plan view showing a protector according to a seventh embodiment in a test socket of FIG.
FIG. 13 is a perspective view illustrating a coupling state of a guide pin of the guide unit of FIG. 3 and a protector of the test socket of FIG. 12.
14 is a plan view showing a protector according to an eighth embodiment in the test socket of FIG.
15 and 16 are schematic diagrams illustrating a method of driving the semiconductor package testing structure of FIG. 1.

이하에서, 본 발명의 실시예들에 따르는 반도체 패키지 테스팅 구조물이 도 1 내지 도 14 를 참조해서 설명된다. In the following, a semiconductor package testing structure according to embodiments of the present invention is described with reference to FIGS.

도 1 은 본 발명의 실시예들에 따르는 반도체 패키지 테스팅 구조물을 보여주는 개략적인 평면도이다.1 is a schematic plan view showing a semiconductor package testing structure in accordance with embodiments of the present invention.

도 1 을 참조하면, 본 발명의 실시예들에 따르는 반도체 패키지 테스팅 구조물(80)은 가이드 유닛(10), 테스트 소켓(30), 인서트 유닛(50)과 반도체 패키지(70)를 포함한다. 상기 가이드 유닛(10)과 인서트 유닛(50)은 테스트 소켓(30)과 반도체 패키지(70)로부터 돌출하며 테스트 소켓(30)과 반도체 패키지(70) 주변에서 서로 중첩하도록 구성된다. Referring to FIG. 1, a semiconductor package testing structure 80 according to embodiments of the present invention includes a guide unit 10, a test socket 30, an insert unit 50, and a semiconductor package 70. The guide unit 10 and the insert unit 50 protrude from the test socket 30 and the semiconductor package 70 and are configured to overlap each other around the test socket 30 and the semiconductor package 70.

좀 더 상세하게 설명하면, 상기 가이드 유닛(10)과 인서트 유닛(50)은 테스트 소켓(30)과 반도체 패키지(70)를 둘러싸도록 구성된다. 상기 테스트 소켓(30)과 반도체 패키지(70)는 서로 중첩하도록 구성된다. 상기 반도체 패키지(70)는 솔더 볼(68)들을 포함한다. 상기 솔더 볼(68)들은 반도체 패키지(70)의 테두리를 따라서 두 줄로 형성되지만 세 줄 이상 형성될 수도 있다.In more detail, the guide unit 10 and the insert unit 50 are configured to surround the test socket 30 and the semiconductor package 70. The test socket 30 and the semiconductor package 70 are configured to overlap each other. The semiconductor package 70 includes solder balls 68. The solder balls 68 are formed in two rows along the edge of the semiconductor package 70, but three or more rows may be formed.

상기 테스트 소켓(30)은 도 2 내지 14 에서 좀 더 상세하게 설명된다. 상기 반도체 패키지(70)는 도 2 에서 좀 더 상세하게 설명된다.The test socket 30 is described in more detail in FIGS. 2 to 14. The semiconductor package 70 is described in more detail in FIG. 2.

도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 패키지 테스팅 구조물을 보여주는 단면도이다.FIG. 2 is a cross-sectional view illustrating a semiconductor package testing structure taken along cut line II ′ in FIG. 1.

도 2 를 참조하면, 상기 반도체 패키지 테스팅 구조물(80)에서, 상기 가이드 유닛(10), 테스트 소켓(30), 인서트 유닛(50)과 반도체 패키지(70)는 순차적으로 적층하도록 구성된다. 상기 가이드 유닛(10)과 인서트 유닛(50)은 테스트 소켓(30)과 반도체 패키지(70)를 각각 정렬시키도록 반도체 패키지 테스팅 구조물(80) 내 순차적으로 적층된다.Referring to FIG. 2, in the semiconductor package testing structure 80, the guide unit 10, the test socket 30, the insert unit 50, and the semiconductor package 70 are sequentially stacked. The guide unit 10 and the insert unit 50 are sequentially stacked in the semiconductor package testing structure 80 to align the test socket 30 and the semiconductor package 70, respectively.

상기 가이드 유닛(10)은 테스트 소켓(30)과 결합해서 테스트 소켓(30)을 인서트 유닛(50)을 향하여 돌출시키도록 구성된다. 상기 인서트 유닛(50)은 반도체 패키지(70)와 결합해서 반도체 패키지(70)를 가이드 유닛(10)을 향하여 돌출시키도록 구성된다. 상기 테스트 소켓(30)은 소켓 보호체(24) 및 소켓 핀(28)들을 포함한다. The guide unit 10 is configured to engage the test socket 30 to project the test socket 30 toward the insert unit 50. The insert unit 50 is configured to engage with the semiconductor package 70 to protrude the semiconductor package 70 toward the guide unit 10. The test socket 30 includes a socket protector 24 and socket pins 28.

상기 소켓 보호체(24)는 소켓 핀(28)들 사이에 형성되며 소켓 핀(28)들로부터 돌출하도록 구성된다. 상기 소켓 보호체(24)는 도 3, 및 12 내지 14 에서 좀 더 상세하게 설명된다. 상기 소켓 핀(28)들은 도 4 내지 11 에서 좀 더 상세하게 설명된다. 상기 반도체 패키지(70)는 패키지 바디(64) 및 솔더 볼(68)들을 포함한다. 상기 패키지 바디(64)는 휘발성 또는 비휘발성 반도체 소자를 포함한다. The socket protector 24 is formed between the socket pins 28 and is configured to protrude from the socket pins 28. The socket protector 24 is described in more detail in Figures 3 and 12-14. The socket pins 28 are described in more detail in FIGS. 4 to 11. The semiconductor package 70 includes a package body 64 and solder balls 68. The package body 64 includes a volatile or nonvolatile semiconductor device.

상기 솔더 볼(68)들은 패키지 바디(64)의 외부에 위치해서 휘발성 또는 비휘발성 반도체 소자와 전기적으로 접속하도록 구성된다. 이 경우에, 상기 테스트 소켓(30)의 소켓 핀(28)들은 반도체 패키지 테스팅 구조물(80)에서 반도체 패키지(70)의 솔더 볼(68)들과 접촉한다. 상기 소켓 핀(28)들의 각각은 사각형의 기둥(square pillar)을 갖는다. 상기 솔더 볼(68)들의 각각은 구형의 볼(spheral ball)을 갖는다.The solder balls 68 are configured to be external to the package body 64 to be electrically connected to volatile or nonvolatile semiconductor devices. In this case, the socket pins 28 of the test socket 30 contact the solder balls 68 of the semiconductor package 70 in the semiconductor package testing structure 80. Each of the socket pins 28 has a square pillar. Each of the solder balls 68 has a spherical ball.

도 3 은 도 1 의 반도체 패키지 테스팅 구조물의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 가이드 유닛과 테스트 소켓을 보여주는 분해 단면도이다.FIG. 3 is an exploded cross-sectional view showing the guide unit and the test socket taken along the cutting line II ′ of the semiconductor package testing structure of FIG. 1.

도 3 을 참조하면, 상기 가이드 유닛(10)은 가이드 핀(6)들을 포함한다. 상기 가이드 핀(6)들은 도 1 의 반도체 패키지 테스팅 구조물(80)에서 도시되지 않았지만 가이드 유닛(10)의 하부를 향하도록 가이드 유닛(10)으로부터 돌출된다. 상기 가이드 핀(6)들은 도 3 에서 두 개만 도시되지만 세 개 이상일 수도 있다. 상기 테스트 소켓(30)은 소켓 보호체(24)에 관통 홀(through hole, 29)들을 갖는다. Referring to FIG. 3, the guide unit 10 includes guide pins 6. Although not shown in the semiconductor package testing structure 80 of FIG. 1, the guide pins 6 protrude from the guide unit 10 to face the lower portion of the guide unit 10. Only two guide pins 6 are shown in FIG. 3 but may be three or more. The test socket 30 has through holes 29 in the socket protector 24.

상기 관통 홀(29)들은 소켓 보호체(24)에서 서로 마주보는 제 1 면(S1) 및 제 2 면(S2)을 관통하도록 형성된다. 상기 관통 홀(29)들은 가이드 핀(6)들에 각각 정렬된다. 상기 관통 홀(29)들은 도 3 에서 두 개만 도시되지만 가이드 핀(6)들과 동일 개수일 수도 있다. 상기 제 1 면(S1)은 가이드 유닛(10)의 가이드 핀(6)들을 향하도록 위치된다. 상기 제 2 면(S2)은 가이드 핀(6)들의 반대 편을 향하도록 위치된다. 상기 테스트 소켓(30)은 관통 홀(29)들 사이에 소켓 핀(28)들을 갖는다.The through holes 29 are formed to penetrate the first surface S1 and the second surface S2 facing each other in the socket protector 24. The through holes 29 are each aligned with the guide pins 6. Only two through holes 29 are shown in FIG. 3, but may be the same number as the guide pins 6. The first surface S1 is positioned to face the guide pins 6 of the guide unit 10. The second face S2 is located facing the opposite side of the guide pins 6. The test socket 30 has socket pins 28 between the through holes 29.

도 4 는 도 2 의 반도체 패키지 테스팅 구조물에서 반도체 패키지의 솔더 볼과 테스트 소켓의 소켓 핀의 자취들을 보여주는 평면도이다.4 is a plan view showing traces of a solder ball of a semiconductor package and a socket pin of a test socket in the semiconductor package testing structure of FIG. 2.

도 4 를 참조하면, 도 2 의 테스트 소켓(30)과 반도체 패키지(70)에서, 상기 테스트 소켓(30)의 소켓 핀(28)들의 각각은 사각 기둥을 갖는다. 상기 반도체 패키지(70)의 솔더 볼(68)들의 각각은 구형의 볼을 갖는다. 상기 소켓 핀(28)과 솔더 볼(68)의 접촉 면을 평면적으로 살펴보면, 상기 소켓 핀(28)과 솔더 볼(68)은 2 차원적으로 X 축 및 Y 축 상에서 서로에 대해서 중첩된다.Referring to FIG. 4, in the test socket 30 and the semiconductor package 70 of FIG. 2, each of the socket pins 28 of the test socket 30 has a square pillar. Each of the solder balls 68 of the semiconductor package 70 has a spherical ball. Looking at the contact surface of the socket pin 28 and the solder ball 68 in plan view, the socket pin 28 and the solder ball 68 is superimposed on each other on the X axis and Y axis in two dimensions.

이 경우에, 상기 소켓 핀(28)은 종래 기술에 따르는 원 기둥(cylinder)으로 형성되는 소켓 핀(28A) 대비 사각 기둥의 모서리들의 각각에 더 큰 면적(A)을 갖는다. 상기 솔더 볼(68)은 X 축을 중심에 가지거나 X 축 및/ 또는 Y 축을 접선으로 가지는 경우에도 종래 기술에 따르는 소켓 핀(28A)보다 본 발명에 따르는 소켓 핀(28)에서 더 큰 면적과 접촉할 수 있다.In this case, the socket pin 28 has a larger area A on each of the corners of the square post as compared to the socket pin 28A which is formed by a cylinder according to the prior art. The solder ball 68 is in contact with a larger area in the socket pin 28 according to the present invention than the socket pin 28A according to the prior art, even when the solder ball 68 is centered on the X axis or tangent to the X and / or Y axis. can do.

따라서, 상기 소켓 핀(28)은 반도체 패키지(70)의 소형화의 추세에 대응해서 종래 기술에 따르는 소켓 핀(28A)보다 솔더 볼(68)들의 피치의 축소에 적극적으로 대처할 수 있다.Therefore, the socket pin 28 can cope with the reduction in the pitch of the solder balls 68 more than the socket pin 28A according to the prior art in response to the trend of miniaturization of the semiconductor package 70.

도 5 는 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 1 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다. 5 is a cross-sectional view showing one socket pin according to the first embodiment in a test socket of the semiconductor package testing structure of FIG. 2.

도 5 를 참조하면, 본 발명의 제 1 실시예는 도 4 에서 테스트 소켓(10)의 소켓 핀(28)과 반도체 패키지(70)의 솔더 볼(68)의 접촉 면에 관심을 두면서 설명된다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS1)에서 사각형의 테두리를 도 4 와 같이 갖는다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS1)을 수평하게 동일 레벨에서 갖는다. Referring to FIG. 5, the first embodiment of the present invention is described in FIG. 4 with an interest in the contact surface of the socket pin 28 of the test socket 10 and the solder balls 68 of the semiconductor package 70. The socket pin 28 has a rectangular border on the surface CS1 in contact with the solder ball 68 as shown in FIG. 4. The socket pin 28 has a surface CS1 in contact with the solder ball 68 at the same level horizontally.

도 6 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 2 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.6 is a cross-sectional view showing one socket pin according to the second embodiment in the test socket of the semiconductor package testing structure of FIG. 2.

도 6 을 참조하면, 본 발명의 제 2 실시예는 도 4 에서 테스트 소켓(10)의 소켓 핀(28)과 반도체 패키지(70)의 솔더 볼(68)의 접촉 면에 관심을 두면서 설명된다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS2)에서 사각형의 테두리를 도 4 와 같이 갖는다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS2)에 엠보싱(embossing) 형상을 갖는다. 상기 엠보싱(embossing) 형상은 소켓 핀(28)과 솔더 볼(68)의 접촉 점을 증가시킬 수 있다.Referring to FIG. 6, a second embodiment of the present invention is described in FIG. 4 with attention to the contact surface of the socket pin 28 of the test socket 10 and the solder balls 68 of the semiconductor package 70. The socket pin 28 has a rectangular border on the surface CS2 in contact with the solder ball 68 as shown in FIG. 4. The socket pin 28 has an embossing shape on the surface CS2 in contact with the solder ball 68. The embossing shape can increase the contact point of the socket pin 28 and the solder ball 68.

도 7 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 3 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.7 is a cross-sectional view showing one socket pin according to the third embodiment in the test socket of the semiconductor package testing structure of FIG. 2.

도 7 을 참조하면, 본 발명의 제 3 실시예는 도 4 에서 테스트 소켓(10)의 소켓 핀(28)과 반도체 패키지(70)의 솔더 볼(68)의 접촉 면의 분할에 관심을 두면서 설명된다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS3)에서 사각형의 테두리를 갖는다. 그러나, 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS3)을 세분해서 복수 개의 고립 영역들(280, 281, 282)을 갖는다.Referring to FIG. 7, a third embodiment of the present invention will be described in FIG. 4 with attention to the division of the contact surface of the socket pin 28 of the test socket 10 and the solder balls 68 of the semiconductor package 70. do. The socket pin 28 has a rectangular border at the surface CS3 in contact with the solder ball 68. However, the socket pin 28 subdivides the surface CS3 in contact with the solder ball 68 and has a plurality of isolation regions 280, 281, and 282.

상기 고립 영역(280)은 소켓 핀(28)의 중앙 영역에 위치된다. 상기 고립 영역(281)들은 소켓 핀(28)의 중앙 영역을 지나도록 소켓 핀(28)에 십자 형상으로 위치된다. 상기 고립 영역(282)들은 소켓 핀(28)의 모서리들에 위치된다. 상기 복수 개의 고립 영역들(280, 281, 282)은 도 8 및 9 에서 좀 더 상세하게 설명된다.The isolation region 280 is located in the central region of the socket pin 28. The isolated regions 281 are located crosswise in the socket pins 28 so as to pass through the central region of the socket pins 28. The isolation regions 282 are located at the corners of the socket pin 28. The plurality of isolation regions 280, 281, and 282 are described in more detail in FIGS. 8 and 9.

도 8 은 도 7 의 절단선들 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 를 따라 취해서 하나의 소켓 핀을 보여주는 단면도이다.8 is a cross-sectional view showing one socket pin taken along cut lines III-III 'and IV-IV' of FIG.

도 8 을 참조하면, 도 7 의 소켓 핀(28)에서, 상기 복수 개의 고립 영역들(280, 281, 282)은 동일 레벨에 상면을 갖는다. 좀 더 상세하게 설명하면, 상기 복수 개의 고립 영역들(280, 281, 282)의 각각은 소켓 핀(28)의 상부 측으로부터 소켓 핀(28)의 내부로 연장되는 기둥 형상을 갖는다. 상기 복수 개의 고립 영역들(280, 281, 282)은 소정의 피치를 가지면서 소켓 핀(28)에 형성된다.Referring to FIG. 8, in the socket pin 28 of FIG. 7, the plurality of isolation regions 280, 281, and 282 have a top surface at the same level. In more detail, each of the plurality of isolation regions 280, 281, 282 has a columnar shape extending from the upper side of the socket pin 28 into the socket pin 28. The plurality of isolation regions 280, 281, and 282 are formed in the socket pin 28 having a predetermined pitch.

도 9 는 도 7 의 절단선들 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 를 따라 취해서 제 4 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.FIG. 9 is a sectional view showing one socket pin according to the fourth embodiment, taken along cut lines III-III 'and IV-IV' of FIG.

도 9 를 참조하면, 도 7 의 소켓 핀(28)에서, 상기 복수 개의 고립 영역들(280, 281, 282)은 다른 레벨들에 상면들을 갖는다. 좀 더 상세하게 설명하면, 상기 복수 개의 고립 영역들(280, 281, 282)의 각각은 소켓 핀(28)의 상부 측으로부터 소켓 핀(28)의 내부로 연장되는 기둥 형상을 갖지만, 상기 고립 영역(280)은 고립 영역들(281, 282)의 상면들보다 낮은 레벨에 상면을 갖는다. 상기 복수 개의 고립 영역들(280, 281, 282)은 소정의 피치를 가지면서 소켓 핀(28)에 형성된다.Referring to FIG. 9, in the socket pin 28 of FIG. 7, the plurality of isolation regions 280, 281, and 282 have upper surfaces at different levels. In more detail, each of the plurality of isolation regions 280, 281, 282 has a columnar shape extending from the upper side of the socket pin 28 into the socket pin 28, but the isolation region 280 has an upper surface at a level lower than the upper surfaces of the isolation regions 281 and 282. The plurality of isolation regions 280, 281, and 282 are formed in the socket pin 28 having a predetermined pitch.

도 10 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 5 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.10 is a cross-sectional view showing one socket pin according to the fifth embodiment in a test socket of the semiconductor package testing structure of FIG. 2.

도 10 을 참조하면, 본 발명의 제 5 실시예는 도 4 에서 테스트 소켓(10)의 소켓 핀(28)과 반도체 패키지(70)의 솔더 볼(68)의 접촉 면에 관심을 두면서 설명된다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS4)에 솔더 볼(68)을 수용하는 요부(凹部, 26)를 갖는다. 상기 요부(26)는 분화구(crater)의 형상을 가질 수 있다. 본 발명의 제 5 실시예의 변형으로써, 상기 소켓 핀(28)은 요부(26) 및/ 또는 요부(26) 주변에서 솔더 볼(68)과 접촉하는 면(CS4)에 엠보싱 형상을 가질 수도 있다.Referring to FIG. 10, a fifth embodiment of the present invention is described in FIG. 4 with attention to the contact surface of the socket pin 28 of the test socket 10 and the solder balls 68 of the semiconductor package 70. The socket pin 28 has a recess 26 for receiving the solder balls 68 on the surface CS4 in contact with the solder balls 68. The recess 26 may have a crater shape. As a variant of the fifth embodiment of the present invention, the socket pin 28 may have an embossed shape on the surface CS4 in contact with the solder ball 68 around the recess 26 and / or the recess 26.

도 11 은 도 2 의 반도체 패키지 테스팅 구조물의 테스트 소켓에서 제 6 실시예에 따르는 하나의 소켓 핀을 보여주는 단면도이다.FIG. 11 is a cross-sectional view showing one socket pin according to the sixth embodiment in a test socket of the semiconductor package testing structure of FIG. 2. FIG.

도 11 을 참조하면, 본 발명의 제 6 실시예는 도 4 에서 테스트 소켓(10)의 소켓 핀(28)과 반도체 패키지(70)의 솔더 볼(68)의 접촉 면에 관심을 두면서 설명된다. 상기 소켓 핀(28)은 솔더 볼(68)과 접촉하는 면(CS5)에 솔더 볼(68)을 수용하는 요부(凹部, 27)를 갖는다. 상기 소켓 핀(28)은 요부(27)에 사각형의 저수지(pool)를 한정할 수 있다. 본 발명의 제 6 실시예의 변형으로써, 상기 소켓 핀(28)은 요부(27) 및/ 또는 요부(27) 주변에서 솔더 볼(68)과 접촉하는 면(CS5)에 엠보싱 형상을 가질 수도 있다.Referring to FIG. 11, a sixth embodiment of the present invention is described in FIG. 4 with attention to the contact surface of the socket pin 28 of the test socket 10 and the solder balls 68 of the semiconductor package 70. The socket pin 28 has a recess 27 for accommodating the solder balls 68 on the surface CS5 in contact with the solder balls 68. The socket pin 28 may define a rectangular pool of recesses 27. As a variant of the sixth embodiment of the present invention, the socket pin 28 may have an embossed shape on the surface CS5 in contact with the solder ball 68 around the recess 27 and / or around the recess 27.

도 12 는 도 3 의 테스트 소켓의 소정 영역(P)에서 제 7 실시예에 따르는 소켓 보호체를 보여주는 평면도이다.FIG. 12 is a plan view showing the socket protector according to the seventh embodiment in the predetermined region P of the test socket of FIG. 3.

도 12 를 참조하면, 본 발명의 제 7 실시예에 따르는 소켓 보호체(24)는 제 1 면(S1)에서 볼 때에 가이드 핀(6)을 수용하는 도 3 의 관통 홀(through-hole; 29) 그리고 도 3 에 도시되지 않았지만 관통 홀(29) 주변에 복수 개의 관통구 형성 라인들(through-hole forming lines; 290, 291)을 포함한다.Referring to FIG. 12, the socket protector 24 according to the seventh embodiment of the present invention includes the through-hole of FIG. 3, which receives the guide pin 6 when viewed from the first surface S1. And although not shown in Figure 3 includes a plurality of through-hole forming lines (290, 291) around the through hole (29).

상기 관통 홀(29) 및 관통구 형성 라인들(290, 291)은 소켓 보호체(24)를 관통하도록 구성된다. 상기 복수 개의 관통구 형성 라인들(290, 291)은 관통 홀(29)로부터 관통 홀(29)의 반대편을 향해서 연장하도록 구성된다. 상기 복수 개의 관통구 형성 라인들(290, 291)은 관통 홀(29)과 연통하도록 구성된다. 상기 복수 개의 관통구 형성 라인들(290, 291)은 관통 홀(29)의 중심에 대해서 직각으로 관통 홀(29)에 접속하도록 구성된다.The through hole 29 and the through hole forming lines 290 and 291 are configured to penetrate the socket protector 24. The plurality of through hole forming lines 290 and 291 are configured to extend from the through hole 29 toward the opposite side of the through hole 29. The plurality of through hole forming lines 290 and 291 are configured to communicate with the through hole 29. The plurality of through hole forming lines 290 and 291 are configured to connect to the through hole 29 at a right angle with respect to the center of the through hole 29.

상기 복수 개의 관통구 형성 라인들(290, 291)은 관통 홀(29)의 반대편에서 단부들을 가지며 단부들로부터 관통 홀(29)을 향해서 평행을 이루도록 구성된다. 상기 복수 개의 관통구 형성 라인들(290, 291)은 서로 다른 폭들(W1, W2)을 각각 갖는다. The plurality of through hole forming lines 290 and 291 have ends at opposite sides of the through hole 29 and are configured to be parallel from the ends toward the through hole 29. The plurality of through hole forming lines 290 and 291 have different widths W1 and W2, respectively.

이 경우에, 상기 복수 개의 관통구 형성 라인들(290, 291) 사이의 보호체(24)는 관통 홀(29)에 텐션(tension) 및/ 또는 스트레스(stress)를 적용해서 관통 홀(29)의 완전한 원 형상(complete circle shape)을 가변시킬 수 있다.In this case, the protector 24 between the plurality of through hole forming lines 290 and 291 may apply tension and / or stress to the through hole 29 to apply the through hole 29. You can change the complete circle shape of.

도 13 은 도 3 의 가이드 유닛의 가이드 핀과 도 12 의 테스트 소켓의 보호체의 결합 상태를 보여주는 사시도이다.FIG. 13 is a perspective view illustrating a coupling state of a guide pin of the guide unit of FIG. 3 and a protector of the test socket of FIG. 12.

도 13 을 참조하면, 도 12 의 테스트 유닛(30)의 관통 홀(29)에 도 3 의 가이드 유닛(10)의 가이드 핀(6)이 관통되는 경우에, 상기 소켓 보호체(24)의 제 2 면(S2)에서 볼 때, 상기 복수 개의 관통구 형성 라인들(290, 291) 사이의 보호체(24)는 관통 홀(29)에 텐션(tension) 및/ 또는 스트레스(stress)를 적용할 수 있다.Referring to FIG. 13, when the guide pin 6 of the guide unit 10 of FIG. 3 passes through the through hole 29 of the test unit 30 of FIG. 12, the socket protector 24 may be formed. As seen from the second surface S2, the protector 24 between the plurality of through hole forming lines 290 and 291 may apply tension and / or stress to the through hole 29. Can be.

계속해서, 상기 복수 개의 관통구 형성 라인들(290, 291) 사이의 보호체(24)는 가이드 핀(6)을 관통구 형성 라인들(290, 291) 사이에서 관통 홀(29)의 원호(circular arc)의 반대편으로 밀 수 있다. 이를 통해서, 상기 가이드 핀(6)은 관통 홀(29)에 자동적으로 억지 끼움될 수 있다.Subsequently, the protector 24 between the plurality of through hole forming lines 290 and 291 may guide the guide pin 6 to the arc of the through hole 29 between the through hole forming lines 290 and 291. can be pushed to the other side of the circular arc. Through this, the guide pin 6 can be automatically inserted into the through hole 29.

도 14 는 도 3 의 테스트 소켓에서 제 8 실시예에 따르는 소켓 보호체를 보여주는 평면도이다.14 is a plan view showing the socket protector according to the eighth embodiment in the test socket of FIG.

도 14 를 참조하면, 본 발명의 제 8 실시예에 따르는 소켓 보호체(24)는 도 12 의 소켓 보호체(24)와 유사한 형상을 갖는다. 그러나, 본 발명의 제 8 실시예에 따르는 소켓 보호체(24)는 관통 홀(29)의 반대편에서 단부들을 가지며 단부들로부터 관통 홀(29)을 향해서 서로 다른 거리들로 이격되는 복수 개의 관통구 형성 라인들(292, 293)을 갖는다.Referring to FIG. 14, the socket protector 24 according to the eighth embodiment of the present invention has a shape similar to that of the socket protector 24 of FIG. 12. However, the socket protector 24 according to the eighth embodiment of the present invention has a plurality of through holes having ends at opposite sides of the through hole 29 and spaced at different distances from the ends toward the through hole 29. Forming lines 292 and 293.

상기 복수 개의 관통구 형성 라인들(292, 293)은 서로 다른 폭들(W3, W4)을 각각 갖는다. 상기 폭들(W3, W4)의 크기는 도 12 의 폭들(W1, W2)의 크기와 동일하거나 다를 수 있다.The plurality of through hole forming lines 292 and 293 have different widths W3 and W4, respectively. The sizes of the widths W3 and W4 may be the same as or different from the sizes of the widths W1 and W2 of FIG. 12.

도 15 및 16 은 도 1 의 반도체 패키지 테스팅 구조물의 구동 방법을 설명하는 개략도들이다.15 and 16 are schematic diagrams illustrating a method of driving the semiconductor package testing structure of FIG. 1.

도 15 를 참조하면, 반도체 패키지(70)와 반도체 테스트 장비가 준비된다. 상기 반도체 패키지(70)는 반도체 테스트 장비에 안착된다. 이 경우에, 상기 반도체 테스트 장비는 가이드 유닛(10), 테스트 소켓(30) 및 인서트 유닛(50)을 포함한다. 상기 테스트 소켓(30)은 가이드 유닛(10)의 가이드 몸체(4), 예를 들면, 가이드 몸체(4)에서 도 3 의 가이드 핀(6)에 결합된다. 상기 반도체 패키지(70)는 인서트 유닛(50)의 인서트 몸체(44)에 결합된다.Referring to FIG. 15, a semiconductor package 70 and semiconductor test equipment are prepared. The semiconductor package 70 is mounted on semiconductor test equipment. In this case, the semiconductor test equipment includes a guide unit 10, a test socket 30, and an insert unit 50. The test socket 30 is coupled to the guide pin 6 of FIG. 3 in the guide body 4 of the guide unit 10, for example in the guide body 4. The semiconductor package 70 is coupled to the insert body 44 of the insert unit 50.

다음으로, 상기 가이드 유닛(10)이 인서트 유닛(50)에 정렬된다. 좀 더 상세하게 설명하면, 상기 가이드 유닛(10)의 결합 핀(8)들이 인서트 유닛(50)의 결합 홈(48)들에 각각 삽입된다. 이를 통해서, 상기 반도체 패키지(70)의 솔더 볼(68)들은 테스트 소켓(30)의 소켓 핀(28)들과 접촉한다. 상기 반도체 패키지(70)와 반도체 테스트 장비는 반도체 패키지 테스팅 구조물(80)을 형성한다.Next, the guide unit 10 is aligned with the insert unit 50. In more detail, the coupling pins 8 of the guide unit 10 are inserted into the coupling grooves 48 of the insert unit 50, respectively. Through this, the solder balls 68 of the semiconductor package 70 contact the socket pins 28 of the test socket 30. The semiconductor package 70 and the semiconductor test equipment form a semiconductor package testing structure 80.

상기 반도체 패키지 테스팅 구조물(80)은 반도체 테스트 장비로부터 전원을 공급받아서 테스트 소켓(30)을 통하여 반도체 패키지(70)에 전원을 공급할 수 있다. 계속해서, 상기 반도체 패키지 테스팅 구조물(80)은 반도체 테스트 장비를 이용해서 테스트 소켓(30)을 통하여 반도체 패키지(70)의 전기적 특성을 명확하게 확인시켜 줄 수 있다.The semiconductor package testing structure 80 may receive power from the semiconductor test equipment to supply power to the semiconductor package 70 through the test socket 30. Subsequently, the semiconductor package testing structure 80 may clearly confirm electrical characteristics of the semiconductor package 70 through the test socket 30 using semiconductor test equipment.

도 16 을 참조하면, 상기 반도체 패키지(70)의 솔더 볼(68)이 테스트 소켓(30)의 소켓 핀(28)에 접촉된 후에, 상기 소켓 핀(28)이 종래 기술에 따르는 소켓 핀(28A)보다 솔더 볼(68)과 접촉하는 면적을 사각형의 테두리의 모서리들에서 더 큰 면적(A)을 가지기 때문에, 상기 소켓 핀(28)은 반도체 패키지(70)의 소형화 추세에 적극적으로 대응해서 솔더 볼(68)에 전기적인 접속을 확실하게 안정되게 가질 수 있다.Referring to FIG. 16, after the solder ball 68 of the semiconductor package 70 is in contact with the socket pin 28 of the test socket 30, the socket pin 28 is in accordance with the prior art socket pin 28A. Since the area in contact with the solder ball 68 has a larger area A at the corners of the rectangular border, the socket pin 28 actively responds to the miniaturization trend of the semiconductor package 70. It is possible to reliably have an electrical connection to the ball 68.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. You will understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

가이드 핀; 6, 가이드 유닛; 10
소켓 보호체; 24, 소켓 핀; 28,
관통 홀; 29, 관통구 형성 라인; 290, 291, 292, 293
테스트 소켓; 30, 인서트 유닛; 50
솔더 볼; 68, 반도체 패키지; 70
80; 반도체 패키지 테스팅 구조물guide pin; 6, guide unit; 10
Socket protectors; 24, socket pins; 28,
Through holes; 29, through hole forming line; 290, 291, 292, 293
Test socket; 30, insert unit; 50
Solder balls; 68, semiconductor package; 70
80; Semiconductor Package Testing Structure

Claims (10)

솔더 볼을 포함하는 반도체 패키지;
상기 반도체 패키지 아래에 위치되어서 가이드 핀을 포함하는 가이드 유닛; 및
상기 솔더 볼과 접촉하는 소켓 핀 및 상기 가이드 핀으로 관통되면서 상기 소켓 핀을 둘러싸는 소켓 보호체로 이루어지고, 상기 반도체 패키지 및 상기 가이드 유닛 사이에 위치하는 테스트 소켓을 포함하되,
상기 소켓 핀은 상기 솔더 볼과 접촉하는 면에서 사각형의 테두리를 가지며,
상기 소켓 보호체는 상기 가이드 핀을 수용하는 관통 홀(through hole) 그리고 상기 관통 홀로부터 상기 관통 홀의 반대편을 향해서 연장하는 복수 개의 관통구 형성 라인들(through-hole forming lines)을 포함하는 반도체 패키지 테스팅 구조물.A semiconductor package including solder balls;
A guide unit positioned below the semiconductor package and including a guide pin; And
And a test socket formed between the socket pin contacting the solder ball and the guide pin and surrounding the socket pin and positioned between the semiconductor package and the guide unit.
The socket pin has a rectangular border in contact with the solder ball,
The socket protector includes a through hole for receiving the guide pin and a plurality of through-hole forming lines extending from the through hole toward the opposite side of the through hole. structure. 제 1 항에 있어서,
상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면을 수평하게 동일 레벨에서 가지는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the socket pin has the surface in contact with the solder ball horizontally at the same level. 제 1 항에 있어서,
상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면에 엠보싱(embossing) 형상을 가지는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the socket pin has an embossing shape on the surface in contact with the solder ball. 제 1 항에 있어서,
상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면을 세분해서 복수 개의 고립 영역들을 가지는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the socket pin has a plurality of isolation regions by subdividing the surface in contact with the solder ball. 제 1 항에 있어서,
상기 소켓 핀은 상기 솔더 볼과 접촉하는 상기 면에 상기 솔더 볼을 수용하는 요부(凹部)를 가지는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the socket pin has a recess for receiving the solder ball on the surface in contact with the solder ball. 제 1 항에 있어서,
상기 관통 홀은 상기 복수 개의 관통구 형성 라인들과 연통하도록 구성되는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the through hole is configured to communicate with the plurality of through hole forming lines. 제 1 항에 있어서,
상기 복수 개의 관통구 형성 라인들은 상기 관통 홀의 중심에 대해서 직각으로 상기 관통 홀에 접속하도록 구성되는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the plurality of through hole forming lines are configured to connect to the through holes at right angles to a center of the through holes. 제 1 항에 있어서,
상기 복수 개의 관통구 형성 라인들은 상기 관통 홀의 상기 반대편에서 단부들을 가지며 상기 단부들로부터 상기 관통 홀을 향해서 평행을 이루는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the plurality of through hole forming lines have ends at the opposite sides of the through hole and parallel from the ends toward the through hole. 제 1 항에 있어서,
상기 복수 개의 관통구 형성 라인들은 상기 관통 홀의 상기 반대편에서 단부들을 가지며 상기 단부들로부터 상기 관통 홀을 향해서 서로 다른 거리들로 이격되는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the plurality of through hole forming lines have ends at the opposite sides of the through hole and are spaced at different distances from the ends toward the through hole. 제 1 항에 있어서,
상기 복수 개의 관통구 형성 라인들은 서로 다른 폭들을 각각 가지는 반도체 패키지 테스팅 구조물.The method of claim 1,
And the plurality of through hole forming lines have different widths, respectively.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001503512A (en) 1996-09-26 2001-03-13 デラウェア キャピタル フォーメーション，インコーポレイティド Grid array package test contactor
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* Cited by examiner, † Cited by third party
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KR20100028800A (en) * 2008-09-05 2010-03-15 (주)리뉴젠 Test socket for semiconductor ic test

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001503512A (en) 1996-09-26 2001-03-13 デラウェア キャピタル フォーメーション，インコーポレイティド Grid array package test contactor
JP2003307542A (en) 2002-02-18 2003-10-31 Tokyo Cosmos Electric Co Ltd Ic socket
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