KR102005350B1 - Fan-out semiconductor package - Google Patents

Fan-out semiconductor package Download PDF

Info

Publication number
KR102005350B1
KR102005350B1 KR1020170036054A KR20170036054A KR102005350B1 KR 102005350 B1 KR102005350 B1 KR 102005350B1 KR 1020170036054 A KR1020170036054 A KR 1020170036054A KR 20170036054 A KR20170036054 A KR 20170036054A KR 102005350 B1 KR102005350 B1 KR 102005350B1
Authority
KR
South Korea
Prior art keywords
fan
semiconductor chip
layer
insulating layer
semiconductor package
Prior art date
Application number
KR1020170036054A
Other languages
Korean (ko)
Other versions
KR20180080071A (en
Inventor
김한
조은정
심정호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US15/689,861 priority Critical patent/US10096552B2/en
Priority to TW106129419A priority patent/TWI658553B/en
Publication of KR20180080071A publication Critical patent/KR20180080071A/en
Application granted granted Critical
Publication of KR102005350B1 publication Critical patent/KR102005350B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1봉합재 및 상기 제1반도체칩의 제1활성면 상에 배치되며 제1비아 및 상기 제1비아를 통해 상기 제1접속패드와 전기적으로 연결된 제1재배선층을 포함하는 연결부재, 제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 가지며 상기 연결부재 상에 상기 제2비활성면이 부착된 제2반도체칩, 상기 연결부재의 적어도 일부를 덮으며 상기 제2반도체칩의 적어도 일부를 봉합하는 제2봉합재, 상기 제2봉합재 및 상기 제2반도체칩의 제2활성면 상에 배치된 제2재배선층, 상기 제2봉합재를 관통하며 상기 제2접속패드 및 상기 제2재배선층을 전기적으로 연결하는 제2비아, 및 상기 제2봉합재를 관통하며 상기 제1재배선층 및 상기 제2재배선층을 전기적으로 연결하는 제3비아를 포함하며, 상기 제2비아 및 상기 제3비아를 상기 제2활성면과 평행한 면으로 임의의 동일한 레벨에서 절단할 때, 어느 레벨에서나 상기 제3비아의 절단면의 장축의 길이가 상기 제2비아의 절단면의 장축의 길이보다 긴,팬-아웃 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor device comprising a first semiconductor chip having a first active surface on which a first connection pad is disposed and a first inactive surface opposite to the first active surface, a first sealing member sealing at least a portion of the first semiconductor chip, And a first rewiring layer disposed on the first active surface of the first encapsulant and the first semiconductor chip and electrically connected to the first connection pad through a first via and the first via, A second semiconductor chip having a second active surface on which the second connection pad is disposed and a second inactive surface on the opposite side of the second active surface and on which the second inactive surface is attached, A second sealing material covering the second semiconductor chip and sealing at least a part of the second semiconductor chip, a second rewiring layer disposed on a second active surface of the second sealing material and the second semiconductor chip, And electrically connecting the second connection pad and the second rewiring layer to each other, And a third via penetrating the second sealing material and electrically connecting the first rewiring layer and the second rewiring layer, wherein the second via and the third via are electrically connected to the second active surface and the second rewiring layer, Out semiconductor package wherein the length of the major axis of the cut surface of the third via is greater than the length of the major axis of the cut surface of the second via at any level when cutting at any same level with the parallel plane.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}[0001] FAN-OUT SEMICONDUCTOR PACKAGE [0002]

본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package capable of extending a connection terminal to an area outside the area where the semiconductor chip is disposed.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends of technology development related to semiconductor chips in recent years is to reduce the size of components. Accordingly, in the field of packages, it is required to implement a large number of pins with a small size in response to a surge in demand of small semiconductor chips and the like .

이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 반도체 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
One of the proposed package technologies to meet this is the fan-out semiconductor package. The fan-out semiconductor package rewires the connection terminal out of the region where the semiconductor chip is disposed, thereby realizing a plurality of pins with a small size.

본 개시의 여러 목적 중 하나는 복수의 반도체칩을 사용함에도 박형화 및 고성능화가 가능하며 신뢰성이 우수한 팬-아웃 반도체 패키지를 제공하는 것이다.
One of the objects of the present disclosure is to provide a fan-out semiconductor package which can be thinned and improved in performance even though a plurality of semiconductor chips are used, and is highly reliable.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 복수의 반도체칩을 스택하여 패키징하되, 이들을 특별한 형태로 배치하여, 복수의 반도체칩 각각을 와이어가 아닌 비아를 통하여 연결부재의 재배선층과 전기적으로 연결하는 것이다.
One of the various solutions proposed through the present disclosure is to stack a plurality of semiconductor chips in a specific form so that each of the plurality of semiconductor chips is electrically connected to a re-wiring layer of a connecting member via vias instead of wires .

예를 들면, 본 개시의 일례에 따른 팬-아웃 반도체 패키지는 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩, 상기 제1반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1봉합재 및 상기 제1반도체칩의 제1활성면 상에 배치되며 제1비아 및 상기 제1비아를 통해 상기 제1접속패드와 전기적으로 연결된 제1재배선층을 포함하는 연결부재, 제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 가지며 상기 연결부재 상에 상기 제2비활성면이 부착된 제2반도체칩, 상기 연결부재의 적어도 일부를 덮으며 상기 제2반도체칩의 적어도 일부를 봉합하는 제2봉합재, 상기 제2봉합재 및 상기 제2반도체칩의 제2활성면 상에 배치된 제2재배선층, 상기 제2봉합재를 관통하며 상기 제2접속패드 및 상기 제2재배선층을 전기적으로 연결하는 제2비아, 및 상기 제2봉합재를 관통하며 상기 제1재배선층 및 상기 제2재배선층을 전기적으로 연결하는 제3비아를 포함하며, 상기 제2비아 및 상기 제3비아를 상기 제2활성면과 평행한 면으로 임의의 동일한 레벨에서 절단할 때, 어느 레벨에서나 상기 제3비아의 절단면의 장축의 길이가 상기 제2비아의 절단면의 장축의 길이보다 긴 것일 수 있다.
For example, a fan-out semiconductor package according to an example of this disclosure may include a first semiconductor chip having a first active surface on which a first connection pad is disposed and a first inactive surface opposite the first active surface, A first sealing material for sealing at least a part of the semiconductor chip; a first sealing material disposed on the first active surface of the first semiconductor chip and electrically connected to the first connecting pad through the first via and the first via, A second active surface on which the second connection pad is disposed and a second inactive surface on the opposite side of the second active surface, the second inactive surface being attached on the connecting member, A second sealing material covering at least a part of the connecting member and sealing at least a part of the second semiconductor chip, a second sealing material arranged on the second active surface of the second sealing material and the second semiconductor chip, A second re-wiring layer penetrating through the second sealing material, And a second via for electrically connecting the second rewiring layer and a third via for electrically connecting the first rewiring layer and the second rewiring layer through the second sealing material, The length of the major axis of the cut surface of the third via at any level is greater than the length of the major axis of the cut surface of the second via when the via and the third via are cut at a level that is parallel to the second active surface, It may be longer.

본 개시의 여러 효과 중 일 효과로서 복수의 반도체칩을 사용함에도 박형화 및 고성능화가 가능하며 신뢰성이 우수한 팬-아웃 반도체 패키지를 제공할 수 있다.
It is possible to provide a fan-out semiconductor package which can be thinned and improved in performance and has high reliability even though a plurality of semiconductor chips are used as one of the effects of the present disclosure.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 제1반도체칩의 활성면에 배치된 제1접속패드의 다양한 배열을 개략적으로 나타낸다.
도 11a 내지 도 11e는 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례를 나타낸다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 17은 일례에 따른 팬-아웃 반도체 패키지의 효과를 대략 나타낸다.
도 18은 종래의 베어 상태의 반도체칩을 재배선하는 것을 대략 나타낸다.
도 19는 종래의 팬-아웃 반도체 패키지의 문제점을 대략 나타낸다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.
Figure 10 schematically illustrates various arrangements of first connection pads disposed on the active surface of a first semiconductor chip of the fan-out semiconductor package of Figure 9;
Figs. 11A to 11E show a schematic manufacturing example of the fan-out semiconductor package of Fig.
12 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
15 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
16 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
17 schematically illustrates the effect of a fan-out semiconductor package according to an example.
18 schematically shows rewiring of a conventional semiconductor chip in a bare state.
19 schematically illustrates the problem of a conventional fan-out semiconductor package.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters, and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Other components include, for example, a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (not shown), a compass (Not shown), a CD (compact disk) (not shown), and a DVD (not shown), an accelerometer (not shown), a gyroscope a digital versatile disk (not shown), and the like. However, the present invention is not limited thereto, and other components used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a main board 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. Other parts, such as the camera 1130, which are physically and / or electrically connected to the main board 1110 or not, are contained within the body 1101. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like; A connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222. [ May be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 is formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243h for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. This is because even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have a size and a gap enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in semiconductor package 2200 is again rewired with the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals through the interposer substrate 2301, May be mounted on the main board 2500 of the electronic device with the fan-in semiconductor package 2200 mounted on the interposer substrate 2301. At this time, the solder ball 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the interposer substrate 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member 2120. [ The semiconductor chip 2120 is rewound to the outside of the semiconductor chip 2120. At this time, a passivation layer 2150 may be further formed on the connecting member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film (not shown), and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate interposer substrate or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.

이하에서는, 복수의 반도체칩을 사용함에도 박형화 및 고성능화가 가능하며 신뢰성이 우수한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a fan-out semiconductor package which can be thinned and improved in performance even though a plurality of semiconductor chips are used and has high reliability will be described with reference to the drawings.

도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.

도 10은 도 9의 팬-아웃 반도체 패키지의 제1반도체칩의 활성면에 배치된 제1접속패드의 다양한 배열을 개략적으로 나타낸다.
Figure 10 schematically illustrates various arrangements of first connection pads disposed on the active surface of a first semiconductor chip of the fan-out semiconductor package of Figure 9;

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 제1접속패드(121b)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 제1반도체칩(121), 제1반도체칩(121)의 적어도 일부를 봉합하는 제1봉합재(130), 제1반도체칩(121)의 활성면 상에 배치되며 제1비아(143) 및 제1비아(143)를 통해 제1접속패드(121b)와 전기적으로 연결된 제1재배선층(142)을 포함하는 연결부재(140), 연결부재(140)의 제1반도체칩(121)이 배치된 측의 반대측에 부착되며 제2접속패드(122b)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제2반도체칩(122), 연결부재(140)의 제1반도체칩(121)이 배치된 측의 반대측에 배치되며 제2반도체칩(122)의 활성면의 적어도 일부를 봉합하는 제2봉합재(150), 제2봉합재(150) 및 제2반도체칩(122)의 활성면 상에 배치된 제2재배선층(152), 제2봉합재(150)를 관통하며 제2접속패드(122b) 및 제2재배선층(152)을 전기적으로 연결하는 제2비아(153), 제2봉합재(150)를 관통하며 제1재배선층(142) 및 제2재배선층(152)을 전기적으로 연결하는 제3비아(155)를 포함한다. 이때, 제2비아(153) 및 제3비아(155)를 제2활성면과 평행한 면으로 임의의 동일한 레벨에서 절단할 때, 어느 레벨에서나 제3비아(155)의 절단면의 장축의 길이가 제2비아(153)의 절단면의 장축의 길이보다 길다. 여기서, 장축의 길이란, 각각의 수평 절단면에 있어서, 절단면의 중심을 지나는 임의의 직선들이 각각 절단면의 외곽 테두리와 만나는 두 점 사이의 거리들 중 가장 긴 것을 의미한다.
Referring to the drawings, a fan-out semiconductor package 100A according to an exemplary embodiment includes a first semiconductor chip 121 having an active surface on which the first connection pad 121b is disposed and an inactive surface on the opposite side of the active surface, A first sealing material 130 that seals at least a portion of the chip 121, a second sealing material 130 that is disposed on the active surface of the first semiconductor chip 121 and that is connected to the first connection 143 via the first via 143 and the first via 143, A connecting member 140 including a first rewiring layer 142 electrically connected to the pad 121b and a second connecting pad 140 attached to the opposite side of the connecting member 140 on the side where the first semiconductor chip 121 is disposed, A second semiconductor chip 122 having an active surface on which the first semiconductor chip 121 is disposed and an inactive surface disposed on the opposite side of the active surface on which the first semiconductor chip 121 is disposed, A second sealing material 150 for sealing at least a part of the active surface of the second semiconductor chip 122, a second sealing material 150 and a second rewiring layer 150 disposed on the active surface of the second semiconductor chip 122, (152), a second suture A second via 153 that penetrates the material 150 and electrically connects the second connection pad 122b and the second rewiring layer 152 and a second via 153 that penetrates the second sealing material 150 and electrically connects the first rewiring layer 142 And a third via 155 for electrically connecting the second redistribution layer 152 and the second redistribution layer 152 to each other. At this time, when the second via 153 and the third via 155 are cut at a certain level with a plane parallel to the second active surface, the length of the major axis of the cut surface of the third via 155 at any level is Is longer than the length of the major axis of the cut surface of the second via 153. Here, the length of the long axis means that, in each horizontal cutting plane, any straight line passing through the center of the cutting plane is the longest among the distances between two points where the straight line intersects with the outer frame edge of the cutting plane.

한편, 최근에는 메모리 용량의 확장을 위하여 복수의 메모리칩을 다단으로 스택하는 기술들이 개발되고 있다. 예를 들면, 도 19에서 볼 수 있듯이, 복수의 메모리칩을 2단(또는 3단)으로 스택하고, 스택한 메모리칩들을 인터포저 기판 상에 실장한 후, 몰딩재로 몰딩하여 패키지 형태로 사용하는 것을 들 수 있다. 이때, 스택한 메모리칩들은 와이어 본딩으로 인터포저 기판과 전기적으로 연결한다. 그런데, 이러한 구조에서는 인터포저 기판의 두께가 상당하기 때문에 박형화에 한계가 있다. 또한, 인터포저 기판이 실리콘 베이스로 제조되는 경우에는 비용이 상당하다는 문제가 있다. 또한, 스택한 메모리칩들을 잡아주는 보강재가 별도로 포함되지 않으면 워피지에 의하여 신뢰성에 문제가 발생할 수 있다. 특히, 와이어 본딩을 통하여 인터포저 기판과 전기적으로 연결되어 I/O가 재배선되기 때문에 신호 패스(ⓐ, ⓑ, ⓒ, ⓓ)가 상당하여, 신호 로스가 빈번하게 발생할 수 있다는 문제가 있다.
In recent years, techniques for stacking a plurality of memory chips in multiple stages for expanding memory capacity have been developed. For example, as shown in FIG. 19, a plurality of memory chips are stacked in two stages (or three stages), the stacked memory chips are mounted on an interposer substrate, . At this time, the stacked memory chips are electrically connected to the interposer substrate by wire bonding. However, since the thickness of the interposer substrate is significant in this structure, there is a limit to the thickness reduction. Further, there is a problem that the cost is considerable when the interposer substrate is made of a silicon base. In addition, if the reinforcing material for holding the stacked memory chips is not separately included, reliability may be caused by warpage. Particularly, the signal paths (a, b, c, and d) are significant because the I / O is rewired by being electrically connected to the interposer substrate through wire bonding, resulting in a problem that signal loss may occur frequently.

특히, 이러한 와이어 본딩 방식은 반도체칩을 스택하기 위해서 칩의 활성면의 중앙부에 위치한 접속패드들을 재배선층을 형성하여 칩의 활성면의 외각으로 의도적으로 재배선시켜야 한다. 예를 들면, 도 18 (a)에 도시한 바와 같이, 베어 상태의 반도체칩(120B)의 활성면의 중앙부에 1열로 배치된 접속패드(120P)들을 재배선층(120R)의 재배선 패턴(120RP)으로 반도체칩(120B)의 활성면의 외각으로 재배선할 수 있다. 또는, 도 18 (b)에 도시한 바와 같이, 베어 상태의 반도체칩(120B)의 활성면의 중앙부에 2열로 배치된 접속패드(120P)들을 재배선층(120R)의 재배선 패턴(120RP)으로 반도체칩(120B)의 활성면의 외각으로 재배선할 수 있다. 어느 경우나, 재배선된 접속패드(120P')들은 반도체칩(120B)의 활성면의 양측에 위치할 수 있다. 이 경우, 반도체칩(120B)의 효율적인 설계 및 배치에 한계가 있다. 예를 들면, 신호 경로가 증가하는 등의 이유로 신호 로스가 발생할 수 있다. 또한, 별도의 재배선 형성 공정이 추가되어야 하는바, 생산성이 떨어질 수 있다.
Particularly, in order to stack semiconductor chips, the connection pads located at the central portion of the active surface of the chip must be rewired intentionally to the outer surface of the active surface of the chip by forming a re-wiring layer. For example, as shown in Fig. 18 (a), the connection pads 120P arranged in a row at the center of the active surface of the semiconductor chip 120B in a bare state are connected to the rewiring patterns 120RP ) To the outside of the active surface of the semiconductor chip 120B. Alternatively, as shown in Fig. 18 (b), the connection pads 120P arranged in two rows at the center of the active surface of the semiconductor chip 120B in the bare state are connected to the rewiring pattern 120RP of the rewiring layer 120R The semiconductor chip 120B can be rewired to the outside of the active surface. In any case, the re-arranged connection pads 120P 'may be located on both sides of the active surface of the semiconductor chip 120B. In this case, efficient design and arrangement of the semiconductor chip 120B is limited. For example, a signal loss may occur due to an increase in the signal path or the like. In addition, a separate rewiring process must be added, which may reduce productivity.

반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 도 17에 도시한 바와 같이 와이어 본딩이 아닌 비아를 통하여 신호 경로(①, ②)를 형성하는바, 신호 경로(①, ②)를 최소화할 수 있으며, 따라서 신호 로스 발생 역시 최소화할 수 있다. 즉, 신호 전기 특성을 향상시킬 수 있다. 특히, 서로 다른 층에 연결된 재배선층(142, 152)를 연결하는 제3비아(155)를 제1비아(143) 및 제2비아(153) 보다 직경이 크게 형성함으로써, 나아가 높은 전류의 신호 등을 안정적으로 전송할 수 있는 등 신뢰성을 향상시킬 수 있다. 또한, 도 10에 도시한 바와 같이, 하부에 배치된 제2반도체칩(122)뿐만 아니라, 상부에 배치된 제1반도체칩(121) 역시 베어 상태로 패키징할 수 있다. 즉, 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121b, 122b)가 각각 제1 및 제2반도체칩(121, 122)의 활성면의 중앙부에 배치될 수 있다. 이때, 제1 및 제2접속패드(121b, 122b)는 각각 하도 10 (a)에서와 같이 하나의 열로 배열될 수도 있고, 또는 도 10 (b)에서와 같이 두 개의 열로 배열될 수도 있다. 이는, 제1반도체칩(121)을 제1비아(143)를 통하여 연결부재(140)의 제1재배선층(142)과 연결하고, 이를 제2봉합재(150)를 관통하는 제3비아(155)를 통하여 제2봉합재(150) 상에 형성된 제2재배선층(152)과 연결시킬 수 있기 때문이다. 이와 같이, 반도체칩(121, 122) 각각의 접속패드(121b, 122b)의 재설계를 위한 칩 상태에서의 재배선층 형성이 불필요하며, 이들 반도체칩(121, 122)의 가장 효율적인 설계를 위해 반도체칩(121, 122)의 중앙에 위치한 접속패드(121b, 122b)를 별도의 변경작업 없이 그대로 패키지(100A)에 사용할 수 있다.
As shown in FIG. 17, the fan-out semiconductor package 100A according to the exemplary embodiment forms signal paths (1, 2) through vias instead of wire bonding, and minimizes the signal paths (1, 2) So that signal loss can also be minimized. That is, the signal electric characteristics can be improved. Particularly, the third vias 155 connecting the re-wiring layers 142 and 152 connected to the different layers are formed to be larger in diameter than the first vias 143 and the second vias 153, And the reliability can be improved. As shown in FIG. 10, not only the second semiconductor chip 122 disposed at the lower portion but also the first semiconductor chip 121 disposed at the upper portion may be packaged in a bare state. That is, the first and second connection pads 121b and 122b of the first and second semiconductor chips 121 and 122 may be disposed at the center of the active surface of the first and second semiconductor chips 121 and 122, respectively have. At this time, the first and second connection pads 121b and 122b may be arranged in a single row as shown in FIG. 10 (a) or may be arranged in two rows as shown in FIG. 10 (b). This is because the first semiconductor chip 121 is connected to the first rewiring layer 142 of the connecting member 140 through the first via 143 and the third via hole 143 passing through the second sealing material 150 155 to the second rewiring layer 152 formed on the second suture material 150. As described above, it is unnecessary to form a re-wiring layer in the chip state for redesigning the connection pads 121b and 122b of each of the semiconductor chips 121 and 122. For the most efficient design of these semiconductor chips 121 and 122, The connection pads 121b and 122b located at the centers of the chips 121 and 122 can be directly used for the package 100A without any modification.

또한, 일례에 따른 팬-아웃 반도체 패키지(100A)는 인터포저 기판을 도입하지 않으며, 대신 제1재배선층(142)을 포함하는 연결부재(140)나 제2봉합재(150) 상에 배치된 제2재배선층(152) 등을 형성한다. 따라서, 도 17에서 볼 수 있듯이, 재배선층(142, 152)을 다양한 위치로 분배할 수 있어 연결부재(140)의 두께를 최소화할 수 있음은 물론이며, 나아가 백사이드 봉합 두께나 스택된 칩의 두께 역시 최소화할 수 있다. 또한, 제2반도체칩(122)의 비활성면을 다이부착필름(DAF: Die Attach Film)과 같은 접착부재(125) 등을 이용하여 연결부재(140)에 부착시킬 수 있으며, 부착된 제2반도체칩(122)을 제2봉합재(150)로 봉합할 수 있는바, 제2반도체칩(122)이 효과적으로 고정될 수 있어 신뢰성을 향상시킬 수 있다.
In addition, the fan-out semiconductor package 100A according to the embodiment does not introduce the interposer substrate, but instead has the connection member 140 including the first rewiring layer 142 or the second connecting member 140 disposed on the second sealing member 150 A second redistribution layer 152 and the like are formed. 17, the rewiring layers 142 and 152 can be distributed to various positions, thereby minimizing the thickness of the connecting member 140. Further, the thickness of the backside closure or the thickness of the stacked chips Can also be minimized. The inactive surface of the second semiconductor chip 122 can be attached to the connecting member 140 using an adhesive member 125 such as a die attach film (DAF) Since the chip 122 can be sealed with the second sealing material 150, the second semiconductor chip 122 can be effectively fixed, thereby improving the reliability.

한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 지지부재(110)를 포함할 수 있으며, 지지부재(110)의 관통홀(110H)에 제1반도체칩(121)을 배치할 수 있다. 이 경우, 지지부재(110)를 통해 워피지 제어도 가능한바 신뢰성을 향상시킬 수 있다. 또한, 제2봉합재(150) 상에 배치된 패시베이션층(160), 패시베이션층(160)의 개구부에 형성된 언더범프금속층(170), 및 언더범프금속층(170) 상에 형성된 접속단자(180)를 더 포함할 수 있다.
Meanwhile, the fan-out semiconductor package 100A according to an exemplary embodiment may include a support member 110, and the first semiconductor chip 121 may be disposed in the through hole 110H of the support member 110. [ In this case, warpage can also be controlled through the support member 110, which improves the reliability. The passivation layer 160 disposed on the second sealing member 150, the under bump metal layer 170 formed on the opening of the passivation layer 160, and the connection terminal 180 formed on the under bump metal layer 170, As shown in FIG.

이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package 100A according to the example will be described in more detail.

제1반도체칩(121)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리칩일 수 있으나, 이에 한정되는 것은 아니다. 제1반도체칩(121)은 제1접속패드(121b)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 제1반도체칩(121)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121a)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121a)에는 다양한 회로가 형성되어 있을 수 있다. 제1접속패드(121b)는 제1반도체칩(121)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 필요에 따라서 바디(121a) 상에는 제1접속패드(121b)를 노출시키는 패시베이션막(121c)이 형성될 수 있으며, 패시베이션막(121c)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 절연막(미도시) 등이 배치될 수도 있다.
The first semiconductor chip 121 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. The integrated circuit may be, but is not limited to, a memory chip such as, for example, a volatile memory (e.g., DRAM), a non-volatile memory (e.g., ROM), a flash memory, In the first semiconductor chip 121, the surface on which the first connection pad 121b is disposed becomes the active surface, and the opposite surface becomes the inactive surface. The first semiconductor chip 121 may be formed on the basis of an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as a base material of the body 121a. Various circuits may be formed in the body 121a. The first connection pad 121b is for electrically connecting the first semiconductor chip 121 to other components. As the forming material, a conductive material such as aluminum (Al) may be used without any particular limitation. A passivation film 121c may be formed on the body 121a to expose the first connection pad 121b and the passivation film 121c may be an oxide film or a nitride film or may be a double layer of an oxide film and a nitride film have. Another insulating film (not shown) or the like may be disposed.

제1봉합재(130)는 제1반도체칩(121)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1반도체칩(121)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130)는 지지부재(110) 및 제1반도체칩(121)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 벽면 및 제1반도체칩(121)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 제1봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 제1반도체칩(121)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 제1봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The first sealing material 130 can protect the first semiconductor chip 121. The sealing form is not particularly limited and may be any shape that covers at least a part of the first semiconductor chip 121. For example, the first sealing material 130 may cover at least a part of the inactive surface of the supporting member 110 and the first semiconductor chip 121, and the wall surface of the through hole 110H and the first semiconductor chip 121 Or at least a portion of the space between the side surfaces. The first sealing material 130 fills the through hole 110H to function as an adhesive for fixing the first semiconductor chip 121 according to a specific material and to reduce buckling. The first sealing material 130 includes an insulating material. As the insulating material, a material including an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, specifically ABF, FR-4, BT, PID resin, etc. may be used. It is needless to say that a known molding material such as EMC may be used. If desired, a thermosetting resin or a material impregnated with a core material such as an inorganic filler and / or a glass fiber (glass fiber, glass cloth, or glass fabric) may be used as the thermoplastic resin.

연결부재(140)는 제1반도체칩(121)의 제1접속패드(121b)를 재배선한다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 제1접속패드(121b)가 재배선 될 수 있으며, 후술하는 제3비아(155)를 통하여 그 기능에 맞춰 다른 구성요소와 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 제1절연층(141a), 제1절연층(141a) 상에 배치된 제1재배선층(142), 제1절연층(141a)을 관통하며 제1접속패드(121b)를 제1재배선층(142)과 연결하는 제1비아(143), 및 제1절연층(141a) 상에 배치되어 제1재배선층(142)의 적어도 일부를 덮는 제2절연층(141b)을 포함한다. 한편, 연결부재(140)를 구성하는 절연층(141a, 141b), 재배선층(142), 비아(143) 등은 이 보다 더 많은 층 수를 가질 수도 있다.
The connecting member 140 rewires the first connection pad 121b of the first semiconductor chip 121. [ Several hundreds of first connection pads 121b having various functions may be rewired through the connection member 140 and may be physically and / or electrically connected to other components in accordance with the functions thereof via a third via 155, And can be electrically connected. The connecting member 140 includes a first insulating layer 141a, a first rewiring layer 142 disposed on the first insulating layer 141a, a first connecting pad 121b passing through the first insulating layer 141a, And a second insulating layer 141b disposed on the first insulating layer 141a and covering at least a part of the first rewiring layer 142. The first insulating layer 141a may be formed on the first insulating layer 141a, . On the other hand, the insulating layers 141a and 141b, the re-wiring layer 142, the vias 143, etc. constituting the connecting member 140 may have a larger number of layers.

절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141a, 141b)은 감광성 절연층일 수 있다. 절연층(141a, 141b)이 감광성의 성질을 가지는 경우, 절연층(141a, 141b)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1비아(143)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141a, 141b)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.As the material of the insulating layers 141a and 141b, an insulating material may be used. In addition to the above-described insulating material, a photosensitive insulating material such as a PID resin may be used as the insulating material. That is, the insulating layers 141a and 141b may be photosensitive insulating layers. When the insulating layers 141a and 141b are photosensitive, the insulating layers 141a and 141b can be formed to be thinner and the pitch of the first via 143 can be more easily achieved. The insulating layers 141a and 141b may be a photosensitive insulating layer containing an insulating resin and an inorganic filler. When the insulating layers 141a and 141b are multi-layered, these materials may be the same as each other, and may be different from each other as needed. If the insulating layers 141a and 141b are multilayered, they may be unified according to the process, and the boundaries may be unclear.

제1재배선층(142)은 제1접속패드(121b)를 다른 영역으로 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아 패드, 접속단자 패드 등 각종 패드 패턴을 포함할 수 있다. 제1반도체칩(121)의 활성면의 수직방향으로 투시할 때, 제1반도체칩(121)의 투시 영역을 제1영역 및 제1영역을 둘러싸는 영역을 제2영역이라 하면, 제1비아(143)와 연결된 제1접속패드(121b)는 모두 제1재배선층(142)을 통하여 제2영역까지 재배선될 수 있다. 즉, 제1반도체칩(121)의 제1비아(143)와 연결된 제1접속패드(121b)는 모두 팬-아웃 영역까지 재배선될 수 있다.
The first rewiring layer 142 functions to rewire the first connection pad 121b to another region and may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn) , Gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof. The first rewiring layer 142 may perform various functions according to the design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern may include various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include various pad patterns such as via pads, connection terminal pads, and the like. When the first region and the region surrounding the first region are referred to as a second region when the transparent region of the first semiconductor chip 121 is viewed in a direction perpendicular to the active surface of the first semiconductor chip 121, The first connection pads 121b connected to the first connection pads 143 may be rewired to the second region through the first rewiring layer 142. [ That is, the first connection pads 121b connected to the first vias 143 of the first semiconductor chip 121 may all be rewired to the fan-out region.

제1비아(143)는 서로 다른 층에 형성된 제1재배선층(142)과 제1접속패드(121b) 등을 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제1비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The first vias 143 electrically connect the first rewiring layer 142 formed on the different layers to the first connection pads 121b and the like, thereby forming an electrical path. The first via 143 may be formed of at least one of copper, aluminum, silver, tin, gold, nickel, lead, and titanium. , Or an alloy thereof can be used. The first via 143 may be completely filled with a conductive material, or a conductive material may be formed along the wall surface of the via hole. In addition, any shape known in the art, such as a tapered shape, a cylindrical shape, etc., can be applied.

지지부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 제1봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 지지부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수도 있다. 지지부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 제1반도체칩(121)이 지지부재(110)와 소정거리 이격 되도록 배치된다. 제1반도체칩(121)의 측면 주위는 지지부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 경우에 따라서는, 지지부재(110)는 생략될 수도 있다.
The support member 110 can maintain the rigidity of the package 100A according to a specific material and can play a role of ensuring uniformity of the thickness of the first sealing material 130. [ In addition, the fan-out semiconductor package 100A according to the exemplary embodiment by the support member 110 may be used as a part of a Package on Package. The supporting member 110 has a through hole 110H. In the through hole 110H, the first semiconductor chip 121 is spaced apart from the support member 110 by a predetermined distance. The side surface of the first semiconductor chip 121 may be surrounded by the supporting member 110. However, it is to be understood that the present invention is not limited to the above-described embodiments, and that various changes and modifications may be made without departing from the scope of the present invention. In some cases, the supporting member 110 may be omitted.

지지부재(110)를 구성하는 절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imageable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layer 111 constituting the support member 110 is not particularly limited. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or an inorganic filler and / or a glass fiber For example, prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine), or the like may be used. If desired, a photo-insensitive dielectric (PID) resin may be used.

제2반도체칩(122) 역시 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리칩일 수 있으나, 이에 한정되는 것은 아니다. 제2반도체칩(122)은 제2접속패드(122b)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 제2반도체칩(122)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(122a)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(122a)에는 다양한 회로가 형성되어 있을 수 있다. 제2접속패드(122b)는 제2반도체칩(122)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 필요에 따라서 바디(122a) 상에는 제2접속패드(122b)를 노출시키는 패시베이션막(122c)이 형성될 수 있으며, 패시베이션막(122c)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 절연막(미도시) 등이 배치될 수도 있다.
The second semiconductor chip 122 may also be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. The integrated circuit may be, but is not limited to, a memory chip such as, for example, a volatile memory (e.g., DRAM), a non-volatile memory (e.g., ROM), a flash memory, In the second semiconductor chip 122, the surface on which the second connection pad 122b is disposed becomes the active surface, and the opposite surface becomes the inactive surface. The second semiconductor chip 122 may be formed on the basis of an active wafer. In this case, the base 122a may be made of silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like. Various circuits may be formed in the body 122a. The second connection pad 122b is for electrically connecting the second semiconductor chip 122 to other components. As the forming material, a conductive material such as aluminum (Al) may be used without any particular limitation. A passivation film 122c exposing the second connection pad 122b may be formed on the body 122a as needed and the passivation film 122c may be an oxide film or a nitride film or may be a double layer of an oxide film and a nitride film have. Another insulating film (not shown) or the like may be disposed.

접착부재(125)는 제2반도체칩(122)의 비활성면을 연결부재(140)의 제2절연층(141b)에 용이하게 부착시킬 수 있다. 접착부재(125)는, 예를 들면, 다이부착필름(DAF)과 같은 공지의 테이프일 수 있다. 접착부재(125)의 재료는 특별히 한정되지 않는다. 예를 들면, 에폭시 성분을 포함할 수 있으나, 이에 한정되는 것은 아니다. 접착부재(125)를 통하여 제2반도체칩(122)이 보다 안정적으로 실장될 수 있는바, 신뢰성을 향상시킬 수 있다.
The adhesive member 125 can easily attach the inactive surface of the second semiconductor chip 122 to the second insulating layer 141b of the connecting member 140. [ The adhesive member 125 may be a known tape such as a die attach film (DAF), for example. The material of the adhesive member 125 is not particularly limited. For example, it may include, but is not limited to, an epoxy component. The second semiconductor chip 122 can be mounted more stably through the adhesive member 125, thereby improving the reliability.

제2봉합재(150)는 제2반도체칩(122)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제2반도체칩(122)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2봉합재(150)는 제2반도체칩(122)의 활성면의 적어도 일부를 덮을 수 있으며, 또한 측면의 적어도 일부를 덮을 수 있다. 제2봉합재(150)는 절연물질을 포함한다. 절연물질로는 PID 등을 이용할 수 있다. 다만, 이에 한정되는 것은 아니며, 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF 등이 사용될 수도 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The second sealing material 150 can protect the second semiconductor chip 122. The sealing shape is not particularly limited, and it may be a shape that covers at least a part of the second semiconductor chip 122. For example, the second sealing material 150 may cover at least a part of the active surface of the second semiconductor chip 122, and may cover at least a part of the side surface. The second sealing material 150 includes an insulating material. As the insulating material, PID and the like can be used. However, the present invention is not limited to this, and a material including an inorganic filler and an insulating resin such as a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, May be used. It is needless to say that a known molding material such as EMC may be used. If desired, a thermosetting resin or a material impregnated with a core material such as an inorganic filler and / or a glass fiber (glass fiber, glass cloth, or glass fabric) may be used as the thermoplastic resin.

제2재배선층(152)은 제2접속패드(122b)를 다른 영역으로 재배선하는 역할을 수행한다. 제2재배선층(152)은 제2봉합재(150) 및 제2반도체칩(122)의 활성면 상에 배치된다. 제2재배선층(152)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2재배선층(152)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아 패드, 접속단자 패드 등 각종 패드 패턴을 포함할 수 있다.
The second rewiring layer 152 rewires the second connection pad 122b to another region. The second rewiring layer 152 is disposed on the active surfaces of the second sealing material 150 and the second semiconductor chip 122. The second rewiring layer 152 may be formed of a material such as copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb) ), Or alloys of these materials may be used. The second rewiring layer 152 may perform various functions according to the design design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern may include various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include various pad patterns such as via pads, connection terminal pads, and the like.

제2비아(153)는 서로 다른 층에 형성된 제2재배선층(152)과 제2접속패드(122b) 등을 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제2비아(153)는 제2봉합재(150)를 관통하며 제2접속패드(122b)와 접할 수 있다. 제2비아(153)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2비아(153)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 제2비아(153)는 하부 직경이 상부 직경보다 큰 역테이퍼 형상을 가질 수 있으며, 공정상 이러한 형태를 갖는 것이 유리할 수 있다.
The second vias 153 electrically connect the second rewiring layer 152 formed on the different layer to the second connection pad 122b and the like, thereby forming an electrical path. The second via 153 penetrates through the second sealing material 150 and is in contact with the second connection pad 122b. The second vias 153 may be formed of copper, aluminum, silver, tin, gold, nickel, lead, titanium, , Or an alloy thereof can be used. The second vias 153 may be completely filled with the conductive material, or the conductive material may be formed along the wall surface of the via hole. The second vias 153 may have an inverted tapered shape in which the lower diameter is larger than the upper diameter and it may be advantageous to have this shape in the process.

제3비아(155)는 서로 다른 층에 형성된 제1 및 제2재배선층(142, 152)들을 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제3비아(155)는 제2봉합재(150)를 관통하며 또한 연결부재(140)의 제2절연층(141b) 역시 관통한다. 제3비아(155)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제3비아(155)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 제3비아(155)가 제2봉합재(150)를 관통하는 비아홀의 벽면을 따라 소정 두께로 형성된 경우, 비아홀의 제3비아(155) 사이의 공간은 패시베이션층(160)으로 채워질 수 있다. 제3비아(155)는 하부 직경이 상부 직경보다 큰 테이퍼 형상을 가질 수 있으며, 공정상 이러한 형태를 갖는 것이 유리할 수 있다. 즉, 제3비아(155)를 제1활성면과 수직한 면으로 절단 할 때, 제3비아(155)의 절단면은 테이퍼 형상을 가질 수 있다. 제3비아(155)의 직경 또는 지름은 제2비아(153)의 직경 또는 지름보다 클 수 있다. 또한, 제3비아(155)의 높이는 제2비아(153)의 높이보다 클 수 있다. 즉, 비아(153, 155)들은 안정적으로 신호 등의 전송이 가능한 다단 비아의 형태를 가질 수 있다.
The third vias 155 electrically connect the first and second rewiring layers 142 and 152 formed on different layers, thereby forming an electrical path. The third vias 155 pass through the second sealing material 150 and also pass through the second insulating layer 141b of the connecting member 140. [ The third vias 155 may be formed of copper, aluminum, silver, tin, gold, nickel, lead, titanium, , Or an alloy thereof can be used. The third via 155 may be completely filled with the conductive material, or the conductive material may be formed along the wall surface of the via hole. The space between the third vias 155 of the via hole may be filled with the passivation layer 160 when the third vias 155 are formed to have a predetermined thickness along the wall surface of the via hole passing through the second sealing material 150. [ The third vias 155 may have a tapered shape in which the bottom diameter is greater than the top diameter, and it may be advantageous to have such a shape in the process. That is, when cutting the third via 155 to a plane perpendicular to the first active surface, the cut surface of the third via 155 may have a tapered shape. The diameter or diameter of the third vias 155 may be greater than the diameter or diameter of the second vias 153. The height of the third vias 155 may be greater than the height of the second vias 153. That is, the vias 153 and 155 may have the form of a multi-tier via which signals can be transmitted stably.

패시베이션층(160)은 제2재배선층(152) 등을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(160)은 제2재배선층(152)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(160)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(160)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기필러 및 에폭시수지를 포함하는 ABF 등이 사용될 수 있다.
The passivation layer 160 can protect the second rewiring layer 152 and the like from external physical chemical damage and the like. The passivation layer 160 may have openings that expose at least a portion of the second rewiring layer 152. Such openings may be formed in the passivation layer 160 in the range of several tens to several thousand. The material of the passivation layer 160 is not particularly limited, and for example, a photosensitive insulating material such as a photosensitive insulating resin can be used. Alternatively, a solder resist may be used. Alternatively, an insulating resin including a core material but not including a filler, for example, ABF including an inorganic filler and an epoxy resin may be used.

언더범프금속층(170)은 접속단자(180)의 접속 신뢰성을 향상시키며, 패키지(100A)의 보드 레벨 신뢰성을 개선시킬 수 있다. 언더범프금속층(170)은 패시베이션층(160)의 개구부를 통하여 개구된 제2재배선층(152)과 연결된다. 언더범프금속층(170)은 패시베이션층(160)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The under bump metal layer 170 improves the connection reliability of the connection terminal 180 and can improve the board level reliability of the package 100A. The underbump metal layer 170 is connected to the second rewiring layer 152, which is opened through the opening of the passivation layer 160. The under bump metal layer 170 may be formed at the opening of the passivation layer 160 using a known conductive material, that is, a metal, by a known metallization method, but the present invention is not limited thereto.

접속단자(180)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(180)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(180)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(180)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(180)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
The connection terminal 180 is an additional configuration for physically and / or electrically connecting the fan-out semiconductor package 100A to the outside. For example, the fan-out semiconductor package 100A may be mounted on the main board of the electronic device through the connection terminal 180. [ The connection terminal 180 may be formed of a conductive material, for example, a solder or the like, but this is merely an example and the material is not particularly limited thereto. The connection terminal 180 may be a land, a ball, a pin, or the like. The connection terminal 180 may be formed as a multilayer or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. .

접속단자(180)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(180)가 솔더볼인 경우, 접속단자(180)는 언더범프금속층(170)의 패시베이션층(160)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
The number, spacing, arrangement and the like of the connection terminals 180 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. For example, it may be several tens to several thousands, and may have more or less numbers. When the connection terminal 180 is a solder ball, the connection terminal 180 may cover the side surface extended on one side of the passivation layer 160 of the under bump metal layer 170, and the connection reliability may be further improved.

접속단자(180) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 및 제2반도체칩(121, 122)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)는 팬-아웃 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 180 is disposed in the fan-out area. The fan-out area means an area outside the area where the first and second semiconductor chips 121 and 122 are disposed. That is, the exemplary fan-out semiconductor package 100A is a fan-out package. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. Compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to make package thickness thinner and excellent price competitiveness.

한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 금속층을 더 배치할 수 있다. 금속층은 제1반도체칩(121)으로부터 발생하는 열을 효과적으로 방출하는 역할을 수행할 수 있다. 또한 전자파 차폐의 역할도 수행할 수 있다. 또한, 관통홀(110H) 내에는 제1반도체칩(121) 외에도 커패시터나 인덕터와 같은 별도의 수동부품이 더 배치될 수도 있다. 이 외에도 당해 기술분야에 잘 알려진 공지의 구조들이 적용될 수 있음은 물론이다.
Although not shown in the drawings, a metal layer may be further disposed on the wall surface of the through hole 110H, if necessary. The metal layer can effectively dissipate the heat generated from the first semiconductor chip 121. It can also serve as electromagnetic shielding. In addition to the first semiconductor chip 121, another passive component such as a capacitor or an inductor may be disposed in the through hole 110H. Needless to say, well-known structures well known in the art can also be applied.

도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
Fig. 11 is a schematic manufacturing example of the fan-out semiconductor package of Fig.

도 11a를 참조하면, 먼저, 지지부재(110)를 준비한다. 지지부재(110)는 절연층(111)으로 구성될 수 있다. 절연층(111)으로는 언클레드 동박적층판(Unclad CCL) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다. 다음으로, 지지부재(110)에 관통홀(110H)을 형성한다. 관통홀(110H)은 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다. 관통홀(110H)을 형성한 후에는 디스미어 처리 등을 추가로 수행할 수 있다. 다음으로, 지지부재(110)의 관통홀(110H)에 제1반도체칩(121)을 페이스-다운 형태로 배치하고, 제1봉합재(130)로 이를 봉합한다. 제1반도체칩(121)의 배치에는 점착필름(미도시) 등을 이용할 수 있다. 예를 들면, 지지부재(110)에 점착필름(미도시)을 부착하고 관통홀(110H)을 통하여 노출된 점착필름(미도시) 상에 제1반도체칩(121)을 부착한 후, 제1봉합재(130)를 공지의 라미네이션 방법이나 도포 방법으로 형성하고, 점착필름(미도시)을 제거하는 방법을 이용할 수 있다.
Referring to FIG. 11A, first, a support member 110 is prepared. The supporting member 110 may be composed of an insulating layer 111. As the insulating layer 111, an unclad CCL or the like may be used, but the present invention is not limited thereto. Next, a through hole 110H is formed in the support member 110. [ The through hole 110H can be formed using a mechanical drill and / or a laser drill, but is not limited thereto. After the formation of the through hole 110H, a dismear process or the like can be additionally performed. Next, the first semiconductor chip 121 is disposed in a face-down manner in the through hole 110H of the support member 110, and the first semiconductor chip 121 is sealed with the first sealing material 130. [ An adhesive film (not shown) or the like can be used for arranging the first semiconductor chip 121. For example, after an adhesive film (not shown) is attached to the supporting member 110 and the first semiconductor chip 121 is attached to the adhesive film (not shown) exposed through the through hole 110H, A method of forming the sealing material 130 by a known lamination method or coating method and removing an adhesive film (not shown) can be used.

도 11b를 참조하면, 다음으로, 지지부재(110) 및 제1반도체칩(121)의 활성면 상에 제1절연층(141a)을 형성한다. 제1절연층(141a) 역시 PID 등을 라미네이션하거나 도포하는 방법 등으로 형성할 수 있다. 다음으로, 제1절연층(141a)을 관통하는 비아홀(143h)을 형성한다. 비아홀(143h)은 노광 및 현상 등의 포토리소그래피 방법으로 형성할 수 있다. 다음으로, 제1재배선층(142) 및 제1비아(143)를 형성한다. 제1재배선층(142) 및 제1비아(143)는 드라이 필름 등을 이용하여 패턴을 형성한 후, 이를 도금 공법으로 채우는 방법으로 형성할 수 있다. 도금 공법으로는 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다.
Referring to FIG. 11B, a first insulating layer 141a is formed on the active surface of the support member 110 and the first semiconductor chip 121. Next, as shown in FIG. The first insulating layer 141a may also be formed by a method of laminating or applying a PID or the like. Next, a via hole 143h passing through the first insulating layer 141a is formed. The via hole 143h can be formed by a photolithography method such as exposure and development. Next, a first re-wiring layer 142 and a first via 143 are formed. The first re-wiring layer 142 and the first via 143 may be formed by forming a pattern using a dry film or the like and then filling the pattern with a plating method. As the plating method, Subtractive, Additive, SAP (Semi-Additive Process), MSAP (Modified Semi-Additive Process) or the like may be used, but the present invention is not limited thereto.

도 11c를 참조하면, 다음으로, 제1절연층(141a) 상에 제2절연층(141b)을 형성한다. 제2절연층(141b) 역시 PID 등을 라미네이션하거나 도포하는 방법 등으로 형성할 수 있다. 그 결과 연결부재(140)가 형성된다. 다음으로, 접착부재(125) 등을 이용하여 제2반도체칩(122)을 제2절연층(141b)에 부착한다. 다음으로, 공지의 라미네이션 방법이나 도포 방법 등을 이용하여 제2반도체칩(122)의 적어도 일부를 봉합하는 제2봉합재(150)를 형성한다.
Referring to FIG. 11C, a second insulating layer 141b is formed on the first insulating layer 141a. The second insulating layer 141b may also be formed by a method of laminating or applying a PID or the like. As a result, the connecting member 140 is formed. Next, the second semiconductor chip 122 is attached to the second insulating layer 141b by using the adhesive member 125 or the like. Next, a second sealing material 150 for sealing at least a part of the second semiconductor chip 122 is formed by using a known lamination method, a coating method, or the like.

도 11d를 참조하면, 다음으로, 제2봉합재(150)를 관통하는 비아홀(153h)을 형성한다. 또한, 제2봉합재(150) 및 연결부재(140)의 제2절연층(141b)을 관통하는 비아홀(155h)을 형성한다. 이들 비아홀(153h, 155h)은 노광 및 현상을 이용하는 포토리소그래피 방법으로 형성할 수 있다. 다만, 제2봉합재(150)의 재료에 따라서는, 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수도 있다. 다음으로, 제2재배선층(152) 및 제2 및 제3비아(153, 155)를 형성한다. 제2재배선층(152) 및 제2 및 제3비아(153, 155)는 드라이 필름 등을 이용하여 패턴을 형성한 후, 이를 도금 공법으로 채우는 방법으로 형성할 수 있다. 도금 공법으로는 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다. 다음으로, 패시베이션층(160), 언더범프금속층(170), 및 접속단자(180)를 순차적으로 형성한다. 패시베이션층(160)은 공지의 라미네이션이나 경화 방법 등으로, 언더범프금속층(170)은 공지의 메탈화 방법으로, 접속단자(180)는 리플로우(Reflow) 공정 등으로 형성할 수 있다.
Referring to FIG. 11D, a via hole 153h penetrating the second sealing material 150 is formed next. A via hole 155h penetrating the second sealing material 150 and the second insulating layer 141b of the connecting member 140 is formed. These via holes 153h and 155h can be formed by a photolithography method using exposure and development. However, depending on the material of the second sealing material 150, it may be formed using a mechanical drill and / or a laser drill. Next, the second rewiring layer 152 and the second and third vias 153 and 155 are formed. The second redistribution layer 152 and the second and third vias 153 and 155 may be formed by forming a pattern using a dry film or the like and filling it with a plating technique. As the plating method, Subtractive, Additive, SAP (Semi-Additive Process), MSAP (Modified Semi-Additive Process) or the like may be used, but the present invention is not limited thereto. Next, the passivation layer 160, the under bump metal layer 170, and the connection terminal 180 are sequentially formed. The passivation layer 160 may be a known lamination or curing method or the like and the under bump metal layer 170 may be formed by a known metallization method and the connection terminal 180 may be formed by a reflow process or the like.

한편, 일련의 과정은 대량생산에 용이하도록 대용량 사이즈의 지지부재(110)를 준비한 후 복수의 팬-아웃 반도체 패키지를 제조하고, 그 후 소잉(Sawing) 공정을 통하여 개별적인 팬-아웃 반도체 패키지로 싱귤레이션 하는 것일 수도 있다. 이 경우, 생산성이 우수하다는 장점이 있다.
A plurality of fan-out semiconductor packages are manufactured after a large-size support member 110 is prepared so as to facilitate mass production. Then, a plurality of fan-out semiconductor packages are manufactured through a sawing process, It may be a matter of racing. In this case, there is an advantage that productivity is excellent.

도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
12 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는, 지지부재(110)의 관통홀(110H)에 제1 및 제3반도체칩(121, 123)이 나란히(side-by-side) 배치된다. 이들은 각각 바디(121a, 123a)의 활성면에 제1 및 제3접속패드(121b, 123b)를 가지며, 제1 및 제3접속패드(121b, 123b)는 각각 연결부재(140)의 제1재배선층(142)에 의하여 재배선 된다. 또한, 연결부재(140)에는 제2 및 제4반도체칩(122, 124)이 각각 제1 및 제2접속부재(125a, 125b) 등을 이용하여 나란히(side-by-side) 부착된다. 이들은 각각 바디(122a, 124a)의 활성면에 제2 및 제4접속패드(122b, 124b)를 가지며, 제2 및 제4접속패드(122b, 124b)는 각각 제2봉합재(150) 상에 형성된 제2재배선층(152)에 의하여 재배선 된다. 기타 제3 및 제4반도체칩(123, 124)의 활성면에는 패시베이션막(123c, 124c) 등이 배치될 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100B according to another example includes first and third semiconductor chips 121 and 123 which are side-by-side connected to a through hole 110H of a support member 110, side. The first and third connection pads 121b and 123b have first and third connection pads 121b and 123b on the active surfaces of the bodies 121a and 123a, Is rewired by the wiring layer (142). The second and fourth semiconductor chips 122 and 124 are attached side-by-side to the connecting member 140 using first and second connecting members 125a and 125b, respectively. Which have second and fourth connection pads 122b and 124b on the active surfaces of the bodies 122a and 124a respectively and second and fourth connection pads 122b and 124b on the second suture 150 And is rewired by the second rewiring layer 152 thus formed. Passivation films 123c and 124c and the like may be disposed on the active surfaces of the third and fourth semiconductor chips 123 and 124, respectively. Other configurations and manufacturing methods are substantially the same as those described in the fan-out semiconductor package 100A according to the above-described example.

도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 판-아웃 반도체 패키지(100C)는, 제3비아(155)가 금속 포스트 형태이다. 즉, 필요에 따라서는 제3비아(155)를 금속 포스트 형태로 형성할 수도 있다. 금속 포스트는, 예를 들며, 구리 포스트(Cu Post)일 수 있으나, 이에 한정되는 것은 아니다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C) 들은 그 특징부 구성이 서로 조합될 수 있음은 물론이다.
Referring to the drawings, in another exemplary plate-out semiconductor package 100C, the third via 155 is in the form of a metal post. That is, if necessary, the third vias 155 may be formed in the form of a metal post. The metal posts may be, for example, copper posts, but are not limited thereto. Other configurations and manufacturing methods are substantially the same as those described in the fan-out semiconductor package 100A according to the above-described example. It is needless to say that the fan-out semiconductor packages 100B and 100C according to other examples described above can be combined with each other in their characteristic configurations.

도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는, 제3비아(155)가 금속 포스트(155a) 및 비아 도체(155b)를 포함하는 형태이다. 즉, 필요에 따라서는 제3비아(155)를 금속 포스트(155a) 및 비아 도체(155b)를 모두 포함하는 형태로 형성할 수도 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C, 100D) 들은 그 특징부 구성이 서로 조합될 수 있음은 물론이다.
Referring to the drawings, a fan-out semiconductor package 100D according to another example is in the form of a third via 155 including a metal post 155a and a via conductor 155b. That is, if necessary, the third vias 155 may be formed to include both the metal posts 155a and the via conductors 155b. Other configurations and manufacturing methods are substantially the same as those described in the fan-out semiconductor package 100A according to the above-described example. It is needless to say that the fan-out semiconductor packages 100B, 100C and 100D according to other examples described above can be combined with each other in their characteristic configurations.

도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
15 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는, 지지부재(110)가 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함할 수 있다. 지지부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 연결부재(140)의 역할을 일부 수행함으로써 이를 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 매립되어 있기 때문에 연결부재(140)의 제1절연층(141a)의 절연거리가 상대적으로 일정할 수 있다. 제1재배선층(112a)은 제1절연층(111a) 내부로 리세스될 수 있으며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면은 단차를 가질 수 있고, 이를 통하여 제1봉합재(130) 가 제1재배선층(112a)으로 블리딩되는 것을 방지할 수 있다. 제1 내지 제3 재배선층(112a, 112b, 112c)은 제1 및 제2 절연층(111a, 111b)을 관통하는 제1비아(113a) 및 제2비아(113b)를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, a fan-out semiconductor package 100E according to another embodiment includes a first insulating layer 111a in contact with a connecting member 140, a supporting member 110, a connecting member 140, The first rewiring layer 112a embedded in the layer 111a, the second rewiring layer 112b disposed on the opposite side of the side where the first rewiring layer 112a of the first insulation layer 111a is buried, A second insulating layer 111b disposed on the insulating layer 111a and covering the second redistribution layer 112b and a third redistribution layer 112c disposed on the second insulating layer 111b . The support member 110 includes a large number of rewiring layers 112a, 112b, and 112c, and can simplify this by performing a part of the connection member 140. Therefore, it is possible to improve the yield reduction due to defects generated in the process of forming the connecting member 140. Since the first rewiring layer 112a is buried, the insulation distance of the first insulation layer 141a of the connection member 140 can be relatively constant. The first rewiring layer 112a may be recessed into the first insulation layer 111a so that the lower surface of the first insulation layer 111a and the lower surface of the first rewiring layer 112a may have a step, Thereby preventing the first sealing material 130 from bleeding into the first rewiring layer 112a. The first to third rewiring layers 112a, 112b and 112c may be electrically connected through the first via 113a and the second via 113b passing through the first and second insulating layers 111a and 111b .

지지부재(110)의 제1재배선층(112a)의 하면은 제1반도체칩(121)의 제1접속패드(121b)의 상면보다 상측에 위치할 수 있다. 또한, 연결부재(140)의 제1재배선층(142)과 지지부재(110)의 제1재배선층(112a) 사이의 거리는 연결부재(140)의 제1재배선층(142)과 제1반도체칩(120)의 제1접속패드(121b) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 제1절연층(111a)의 내부로 리세스될 수 있기 때문이다. 지지부재(110)의 제2재배선층(112b)은 제1반도체칩(121)의 활성면과 비활성면 사이에 위치할 수 있다. 지지부재(110)는 제1반도체칩(121)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 지지부재(110) 내부에 형성된 제2재배선층(112b)은 제1반도체칩(121)의 활성면과 비활성면 사이에 배치될 수 있다.
The lower surface of the first redistribution layer 112a of the support member 110 may be located above the upper surface of the first connection pad 121b of the first semiconductor chip 121. [ The distance between the first rewiring layer 142 of the connecting member 140 and the first rewiring layer 112a of the supporting member 110 is larger than the distance between the first rewiring layer 142 of the connecting member 140 and the first rewiring layer 142, May be greater than the distance between the first connection pads 121b of the first connector 120. This is because the first rewiring layer 112a can be recessed into the first insulating layer 111a. The second redistribution layer 112b of the support member 110 may be positioned between the active surface and the inactive surface of the first semiconductor chip 121. [ The supporting member 110 may be formed to have a thickness corresponding to the thickness of the first semiconductor chip 121 so that the second rewiring layer 112b formed inside the supporting member 110 may be formed to have a thickness corresponding to the thickness of the first semiconductor chip 121. [ And can be disposed between the active surface and the inactive surface.

지지부재(110)의 재배선층(112a, 112b, 112c)의 두께는 연결부재(140)의 제1재배선층(142)의 두께보다 두꺼울 수 있다. 지지부재(110)는 제1반도체칩(121) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 제1재배선층(142)은 박형화 위하여 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b and 112c of the support member 110 may be thicker than the thickness of the first redistribution layer 142 of the connection member 140. [ The support member 110 may have a thickness larger than that of the first semiconductor chip 121 and the rewiring layers 112a, 112b, and 112c may be formed to have a larger size corresponding to the scale. On the other hand, the first rewiring layer 142 of the connection member 140 can be formed in a relatively small size in order to be thin.

지지부재(110)는 예를 들면, 일면 또는 양면에 금속막이 형성된 캐리어 필름을 준비하고, 금속막을 시드층으로 이용하여 제1재배선층(112a)을 형성하고, 금속막 상에 제1재배선층(112a)을 덮는 제1절연층(111a)을 형성하고, 제1절연층(111a) 상에 제2재배선층(112b)을 형성하고, 제1절연층(111a) 상에 제2재배선층(112b)을 덮는 제2절연층(111b)을 형성하고, 제2절연층(111b) 상에 제3재배선층(112c)을 형성하여 지지부재(110)를 형성하고, 캐리어 필름으로부터 지지부재(110)를 분리한 후, 제1재배선층(112a)에 남아있는 금속막을 제거하는 방법으로 준비할 수 있다. 금속막을 제거할 때 지지부재(110)에 리세스부를 형성할 수 있다. 재배선층(112a, 112b, 112c)은 드라이 필름 등을 이용하여 패터닝을 수행한 후 공지의 도금 공정으로 패턴을 채우는 방법으로 형성할 수 있다. 절연층(111a, 111b)은 공지의 라미네이션 방법이나 도포 및 경화 방법으로 형성할 수 있다. 한편, 제1 및 제2절연층(111,a 111b)에 비아 홀을 형성하여, 제2 및 제3재배선층(112b, 112c)을 형성할 때, 제1 및 제2비아(113a, 113b) 역시 도금으로 형성할 수 있다.
The support member 110 may be formed, for example, by preparing a carrier film having a metal film on one surface or both surfaces thereof, forming a first redistribution layer 112a using a metal film as a seed layer, A second rewiring layer 112b is formed on the first insulation layer 111a and a second rewiring layer 112b is formed on the first insulation layer 111a by forming a first insulation layer 111a covering the first insulation layer 111a, And a third rewiring layer 112c is formed on the second insulating layer 111b to form a supporting member 110. The supporting member 110 is formed from a carrier film, And then removing the metal film remaining in the first redistribution layer 112a. A recessed portion may be formed in the support member 110 when the metal film is removed. The redistribution layers 112a, 112b, and 112c may be formed by patterning using a dry film or the like, and filling the pattern with a known plating process. The insulating layers 111a and 111b can be formed by a known lamination method or a coating and curing method. On the other hand, when the via holes are formed in the first and second insulating layers 111 and 111b to form the second and third rewiring layers 112b and 112c, the first and second vias 113a and 113b, It can also be formed by plating.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C, 100D, 100E) 들은 그 특징부 구성이 서로 조합될 수 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described in the fan-out semiconductor package 100A according to the above-described example. It is needless to say that the fan-out semiconductor packages 100B, 100C, 100D and 100E according to the above-described other embodiments can be combined with each other in their characteristic configurations.

도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
16 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는, 지지부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 지지부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결된다.
Referring to the drawings, in a fan-out semiconductor package 100F according to another example, a support member 110 includes a first insulation layer 111a, a first rewiring layer (not shown) disposed on both surfaces of the first insulation layer 111a A second insulating layer 111b disposed on the first insulating layer 112a and covering the first redistribution layer 112a and a second insulating layer 111b disposed on the second insulating layer 111b, A third insulating layer 111c disposed on the first insulating layer 111a and covering the second redistribution layer 112b and a fourth insulating layer 111c disposed on the third insulating layer 111c, And a redistribution layer 112d. The supporting member 110 includes a greater number of redistribution layers 112a, 112b, 112c and 112d, so that the connecting member 140 can be further simplified. The first to fourth rewiring layers 112a, 112b, 112c and 112d are electrically connected through first to third vias 113a, 113b and 113c passing through the first to third insulation layers 111a, 111b and 111c Lt; / RTI >

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1비아(113a)의 직경은 제2비아(113b) 및 제3비아(113c)의 직경보다 클 수 있다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to maintain rigidity and the second insulating layer 111b and the third insulating layer 111c may form a larger number of redistribution layers 112c and 112d May be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including a core material, an inorganic filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c may be, And an insulating resin, but the present invention is not limited thereto. In a similar perspective, the diameter of the first via 113a may be larger than the diameter of the second via 113b and the third via 113c.

지지부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 제1재배선층(142)의 두께보다 두꺼울 수 있다. 지지부재(110)는 제1반도체칩(121) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 제1재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the rewiring layers 112a, 112b, 112c and 112d of the supporting member 110 may be thicker than the thickness of the first rewiring layer 142 of the connecting member 140. [ The support member 110 may have a thickness greater than that of the first semiconductor chip 121 and the rewiring layers 112a, 112b, 112c, and 112d may be formed in a larger size. On the other hand, the first rewiring layer 142 of the connection member 140 may be formed in a relatively small size for thinning.

지지부재(110)는 예를 들면, 제1절연층(111a)으로 동박 적층판(CCL)을 준비하고, 제1절연층(111a)의 양면에 동박 적층판(CCL)의 구리막을 시드층으로 이용하여 제1 및 제2재배선층(112a, 112b)을 형성하고, 제1절연층(111a) 양면에 각각 제2 및 제3절연층(111b, 111c)으로 ABF 등을 적층하고, 제2 및 제3절연층(111b, 111c) 상에 각각 제3 및 제4재배선층(112c, 112d)을 형성하여 준비할 수 있다. 재배선층(112a, 112b, 112c, 112d)은 드라이 필름 등을 이용하여 패터닝을 수행한 후 공지의 도금 공정으로 패턴을 채우는 방법으로 형성할 수 있다. 절연층(111b, 111c)은 공지의 라미네이션 방법이나 도포 및 경화 방법으로 형성할 수 있다. 한편, 제1 내지 제3절연층(111a, 111b, 111c)에 비아 홀을 형성하여, 제1 내지 제4재배선층(112a, 112b, 112c, 112d)을 형성할 때, 제1 내지 제3비아(113a, 113b, 113c) 역시 도금으로 형성할 수 있다.
The supporting member 110 may be formed by preparing a copper clad laminate (CCL) as a first insulating layer 111a and using a copper film of a copper clad laminate (CCL) as a seed layer on both surfaces of the first insulating layer 111a The first and second rewiring layers 112a and 112b are formed and ABF and the like are laminated on the both surfaces of the first insulating layer 111a with the second and third insulating layers 111b and 111c, The third and fourth rewiring layers 112c and 112d may be formed on the insulating layers 111b and 111c, respectively. The redistribution layers 112a, 112b, 112c, and 112d may be formed by patterning using a dry film or the like, and filling the pattern by a known plating process. The insulating layers 111b and 111c can be formed by a known lamination method or a coating and curing method. On the other hand, when via holes are formed in the first to third insulating layers 111a, 111b and 111c to form the first to fourth rewiring layers 112a, 112b, 112c and 112d, (113a, 113b, and 113c) may also be formed by plating.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B, 100C, 100D, 100F) 들은 그 특징부 구성이 서로 조합될 수 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described in the fan-out semiconductor package 100A according to the above-described example. It is needless to say that the fan-out semiconductor packages 100B, 100C, 100D, and 100F according to other examples described above can be combined with each other in their characteristic configurations.

본 개시에서 사용된 일례나 변형예 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들이나 변형예들은 다른 일례나 변형예들의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The terms "an example" and "modifications" used in the present disclosure are not intended to be construed to limit the same embodiments, but are provided to emphasize and describe different features. However, it should be understood that the above-described examples and modifications do not exclude that they are implemented in combination with the features of other examples or modifications. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not a direct connection but a concept including an indirect connection. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
In the present disclosure, upper, lower, upper, lower, upper, lower, and the like are determined based on the attached drawings. For example, the connecting member is located above the re-wiring layer. However, the claims are not limited thereto. In addition, the vertical direction means the above-mentioned upper and lower direction, and the horizontal direction means the direction perpendicular thereto. In this case, the vertical cross-section means a case of cutting into a plane in the vertical direction, and the cross-sectional view shown in the figure is an example. In addition, the horizontal cross-section means a case where the horizontal cross-section is cut into a plane in the horizontal direction, for example, the plan view shown in the drawing.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1121, 122, 123: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더도체금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2121, 122, 123: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더도체금속층
2170: 솔더볼 100: 반도체 패키지
100A~100F: 팬-아웃 반도체 패키지
110: 지지부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113, 113a, 113b, 113c: 비아
121, 122, 123, 124: 반도체칩 121b, 122b, 123b, 124b: 접속패드
121a, 122a, 123a, 124a: 바디
121c, 122c, 123c, 124c: 패시베이션막
125: 접속부재 130: 봉합재
140: 연결부재 141: 절연층
142: 재배선층 143: 비아
150: 봉합재 153: 비아
155: 비아 160: 패시베이션층
170: 언더범프금속층 180: 접속단자1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1121, 122, 123: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under-conductor metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: Interposer substrate 2302: Interposer substrate
2100: fan-out semiconductor packages 2121, 122, 123: semiconductor chips
2121: Body 2122: Connection pad
2140: connecting member 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under-conductor metal layer
2170: solder ball 100: semiconductor package
100A to 100F: Fan-out semiconductor package
110: Support member 111, 112a, 112b, 112c: Insulating layer
112a, 112b, 112c, 112d: re-wiring layers 113, 113a, 113b, 113c: vias
121, 122, 123, 124: semiconductor chips 121b, 122b, 123b, 124b: connection pads
121a, 122a, 123a, 124a: body
121c, 122c, 123c, 124c: passivation film
125: connecting member 130:
140: connecting member 141: insulating layer
142: re-wiring layer 143: via
150: Sealant 153: Via
155: Vias 160: Passivation layer
170: under bump metal layer 180: connection terminal

Claims (15)

관통홀을 갖는 지지부재;
상기 관통홀에 배치되며, 제1접속패드가 배치된 제1활성면 및 상기 제1활성면의 반대측인 제1비활성면을 갖는 제1반도체칩;
상기 제1반도체칩의 적어도 일부를 봉합하며, 상기 관통홀의 적어도 일부를 채우는 제1봉합재;
상기 지지부재, 상기 제1봉합재, 및 상기 제1반도체칩의 제1활성면 상에 배치되며, 제1비아 및 상기 제1비아를 통해 상기 제1접속패드와 전기적으로 연결된 제1재배선층을 포함하는 연결부재;
제2접속패드가 배치된 제2활성면 및 상기 제2활성면의 반대측인 제2비활성면을 가지며, 상기 연결부재 상에 상기 제2비활성면이 부착된 제2반도체칩;
상기 연결부재의 적어도 일부를 덮으며, 상기 제2반도체칩의 적어도 일부를 봉합하는 제2봉합재;
상기 제2봉합재 및 상기 제2반도체칩의 제2활성면 상에 배치된 제2재배선층;
상기 제2봉합재를 관통하며, 상기 제2접속패드 및 상기 제2재배선층을 전기적으로 연결하는 제2비아; 및
상기 제2봉합재를 관통하며, 상기 제1재배선층 및 상기 제2재배선층을 전기적으로 연결하는 제3비아; 를 포함하는,
팬-아웃 반도체 패키지.
A support member having a through hole;
A first semiconductor chip disposed in the through hole, the first semiconductor chip having a first active surface on which a first connection pad is disposed and a first inactive surface opposite to the first active surface;
A first suture material sealing at least a part of the first semiconductor chip and filling at least a part of the through hole;
And a first rewiring layer disposed on the first active surface of the first semiconductor chip and electrically connected to the first connection pad via the first via and the first via, A connecting member including;
A second semiconductor chip having a second active surface on which a second connection pad is disposed and a second inactive surface opposite to the second active surface, the second inactive surface being attached on the connecting member;
A second sealing member covering at least a part of the connecting member and sealing at least a part of the second semiconductor chip;
A second rewiring layer disposed on the second active surface of the second sealing material and the second semiconductor chip;
A second via penetrating the second sealing material and electrically connecting the second connection pad and the second rewiring layer; And
A third via penetrating the second sealing material and electrically connecting the first rewiring layer and the second rewiring layer; / RTI >
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1활성면의 수직방향으로 투시할 때,
상기 제1반도체칩이 투시된 영역을 제1영역이라 하고, 상기 제1영역을 둘러싸는 영역을 제2영역이라 하면,
상기 제1비아와 연결된 상기 제1접속패드는 모두 상기 제1재배선층을 통하여 상기 제2영역까지 재배선된,
팬-아웃 반도체 패키지.
The method according to claim 1,
When viewed in a direction perpendicular to the first active surface,
The region in which the first semiconductor chip is viewed is referred to as a first region, and the region surrounding the first region is referred to as a second region,
The first connection pad connected to the first via is rewired to the second region through the first rewiring layer,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제3비아를 상기 제1활성면과 수직한 면으로 절단 할 때,
상기 제3비아의 절단면은 테이퍼 형상을 갖는,
팬-아웃 반도체 패키지.
The method according to claim 1,
When the third vias are cut into a plane perpendicular to the first active surface,
Wherein the cut surface of the third via has a tapered shape,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1접속패드는 상기 제1반도체칩의 활성면의 중심부에 배열된,
팬-아웃 반도체 패키지.
The method according to claim 1,
The first connection pad is arranged at the center of the active surface of the first semiconductor chip,
A fan-out semiconductor package.
제 4 항에 있어서,
상기 제1접속패드는 상기 연결부재의 상기 제1비아와 직접 접하는,
팬-아웃 반도체 패키지.
5. The method of claim 4,
Wherein the first connection pad is in direct contact with the first via of the connection member,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제2봉합재 및 상기 제2반도체칩의 활성면 상에 배치되며, 상기 제2재배선층의 적어도 일부를 덮는 패시베이션층; 을 더 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
A passivation layer disposed on the active surface of the second sealing material and the second semiconductor chip and covering at least a part of the second rewiring layer; ≪ / RTI >
A fan-out semiconductor package.
제 6 항에 있어서,
상기 제3비아는 상기 제2봉합재를 관통하는 비아홀의 벽면을 따라 소정 두께로 형성되며,
상기 패시베이션층은 상기 비아홀의 상기 제3비아 사이의 공간을 채우는,
팬-아웃 반도체 패키지.
The method according to claim 6,
The third via is formed to have a predetermined thickness along the wall surface of the via hole passing through the second sealing material,
The passivation layer filling a space between the third vias of the via hole,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제2반도체칩의 상기 제2비활성면은 다이부착필름(DAF)을 매개로 상기 연결부재 상에 부착된,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the second inactive surface of the second semiconductor chip is attached to the connecting member via a die attach film (DAF)
A fan-out semiconductor package.
제 1 항에 있어서,
상기 연결부재는, 상기 제1봉합재 및 상기 제1반도체칩의 활성면 상에 배치된 제1절연층, 상기 제1절연층 상에 배치된 상기 제1재배선층, 상기 제1절연층을 관통하며 상기 제1접속패드 및 상기 제1재배선층을 전기적으로 연결하는 상기 제1비아, 및 상기 제1절연층 상에 배치되며 상기 제1재배선층의 적어도 일부를 덮는 제2절연층, 을 포함하며,
상기 제2반도체칩의 상기 제2비활성면은 상기 제2절연층에 부착된,
팬-아웃 반도체 패키지.
The method according to claim 1,
The connecting member includes a first insulating layer disposed on the active surface of the first sealing material and the first semiconductor chip, the first rewiring layer disposed on the first insulating layer, And a second insulating layer disposed on the first insulating layer and covering at least a portion of the first rewiring layer, the first insulating layer including a first via hole electrically connecting the first connection pad and the first rewiring layer, ,
Wherein the second inactive surface of the second semiconductor chip is attached to the second insulating layer,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제2비아 및 상기 제3비아를 상기 제2활성면과 평행한 면으로 임의의 동일한 레벨에서 절단할 때,
어느 레벨에서나 상기 제3비아의 절단면의 장축의 길이가 상기 제2비아의 절단면의 장축의 길이보다 긴,
팬-아웃 반도체 패키지.
The method according to claim 1,
When cutting the second via and the third via at a same level with the plane parallel to the second active surface,
The length of the major axis of the cut surface of the third via is longer than the length of the major axis of the cut surface of the second via at any level,
A fan-out semiconductor package.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 11 is abandoned due to registration fee. 제 1 항에 있어서,
상기 지지부재는 상기 제1재배선층과 전기적으로 연결된 제3재배선층을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the supporting member includes a third rewiring layer electrically connected to the first rewiring layer,
A fan-out semiconductor package.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 is abandoned due to registration fee. 제 1 항에 있어서,
상기 지지부재는, 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제3재배선층, 및 상기 제1절연층의 상기 제3재배선층이 매립된측의 반대측 상에 배치된 제4재배선층, 을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The supporting member may include a first insulating layer, a third re-wiring layer in contact with the connecting member and embedded in the first insulating layer, and a second re-wiring layer disposed on the opposite side of the first insulating layer, And a fourth redistribution layer,
A fan-out semiconductor package.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 13 is abandoned due to registration fee. 제 12 항에 있어서,
상기 지지부재는, 상기 제1절연층 상에 배치되며 상기 제4재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제5재배선층, 을 더 포함하는,
팬-아웃 반도체 패키지.
13. The method of claim 12,
The supporting member further comprises a second insulating layer disposed on the first insulating layer and covering the fourth redistribution layer and a fifth rewiring layer disposed on the second insulating layer,
A fan-out semiconductor package.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 14 is abandoned due to registration fee. 제 1 항에 있어서,
상기 지지부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제3재배선층 및 제4재배선층, 상기 제1절연층 상에 배치되며 상기 제3재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제5재배선층, 을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The supporting member includes a first insulating layer, a third rewiring layer and a fourth rewiring layer disposed on both surfaces of the first insulating layer, a second insulating layer disposed on the first insulating layer and covering the third rewiring layer, And a fifth rewiring layer disposed on the second insulating layer,
A fan-out semiconductor package.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 15 is abandoned due to registration fee. 제 14 항에 있어서,
상기 지지부재는, 상기 제1절연층 상에 배치되어 상기 제4재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제6재배선층, 을 더 포함하는,
팬-아웃 반도체 패키지.15. The method of claim 14,
The supporting member further comprises a third insulating layer disposed on the first insulating layer and covering the fourth redistribution layer and a sixth rewiring layer disposed on the third insulating layer,
A fan-out semiconductor package.
KR1020170036054A 2017-01-03 2017-03-22 Fan-out semiconductor package KR102005350B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/689,861 US10096552B2 (en) 2017-01-03 2017-08-29 Fan-out semiconductor package
TW106129419A TWI658553B (en) 2017-01-03 2017-08-30 Fan-out semiconductor package

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20170000799 2017-01-03
KR1020170000799 2017-01-03

Publications (2)

Publication Number Publication Date
KR20180080071A KR20180080071A (en) 2018-07-11
KR102005350B1 true KR102005350B1 (en) 2019-07-31

Family

ID=62917631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170036054A KR102005350B1 (en) 2017-01-03 2017-03-22 Fan-out semiconductor package

Country Status (2)

Country Link
KR (1) KR102005350B1 (en)
TW (1) TWI658553B (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102513085B1 (en) 2018-11-20 2023-03-23 삼성전자주식회사 Fan-out semiconductor package
KR102240409B1 (en) * 2018-12-24 2021-04-15 주식회사 네패스 Semiconductor package and method of manufacturing the same
US11276632B2 (en) 2018-12-24 2022-03-15 Nepes Co., Ltd. Semiconductor package
KR20210087140A (en) 2020-01-02 2021-07-12 삼성전자주식회사 Fan-out type semiconductor package and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160155728A1 (en) * 2011-12-14 2016-06-02 Broadcom Corporation Stacked packaging using reconstituted wafers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
US9257392B2 (en) * 2012-04-11 2016-02-09 Mediatek Inc. Semiconductor package with through silicon via interconnect
KR101905893B1 (en) * 2012-06-13 2018-10-08 에스케이하이닉스 주식회사 Embedded package including multilayered dielectric and method for manufacturing the same
KR20140027800A (en) * 2012-08-27 2014-03-07 에스케이하이닉스 주식회사 Stack package of electronic device and method for manufacturing the same
US20140264733A1 (en) * 2013-03-14 2014-09-18 GLOBALFOUNDERS Singapore Pte. Ltd. Device with integrated passive component
US9666502B2 (en) * 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US10079192B2 (en) * 2015-05-05 2018-09-18 Mediatek Inc. Semiconductor chip package assembly with improved heat dissipation performance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160155728A1 (en) * 2011-12-14 2016-06-02 Broadcom Corporation Stacked packaging using reconstituted wafers

Also Published As

Publication number Publication date
TW201826471A (en) 2018-07-16
TWI658553B (en) 2019-05-01
KR20180080071A (en) 2018-07-11

Similar Documents

Publication Publication Date Title
KR101892869B1 (en) Fan-out semiconductor package
KR101939046B1 (en) Fan-out semiconductor package
KR101983186B1 (en) Fan-out semiconductor package
KR102071457B1 (en) Fan-out semiconductor package
KR101922885B1 (en) Fan-out semiconductor package
KR101942742B1 (en) Fan-out semiconductor package
KR101933421B1 (en) Fan-out semiconductor package module
KR101982049B1 (en) Fan-out semiconductor package
KR102081086B1 (en) Fan-out semiconductor package module
KR20180037529A (en) Fan-out semiconductor package
KR101942747B1 (en) Fan-out semiconductor package
KR20190096562A (en) Fan-out semiconductor package
KR101994752B1 (en) Fan-out semiconductor package
KR101982056B1 (en) Fan-out semiconductor package module
KR101901712B1 (en) Fan-out semiconductor package
KR102061850B1 (en) Fan-out semiconductor package
KR20190107986A (en) Fan-out component package
KR101982061B1 (en) Semiconductor package
KR20180029483A (en) Fan-out semiconductor package
KR20180035365A (en) Fan-out semiconductor package
KR102005350B1 (en) Fan-out semiconductor package
KR20200057358A (en) Fan-out semiconductor package
KR101892903B1 (en) Fan-out semiconductor package
KR20190075647A (en) Fan-out semiconductor package
KR102689651B1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant