KR102002618B1 - Light emitting diode - Google Patents

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Abstract

발광 다이오드가 개시된다. 이 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상부에 위치하는 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 위치하는 활성층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드 영역; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드 영역; 상기 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층 상에 위치하는 메사; 및 상기 메사 및 상기 제1 도전형 반도체층을 덮는 하부 절연층을 포함하고, 상기 하부 절연층은 상기 제1 전극 패드 영역이 상기 제1 도전형 반도체층과 전기적으로 접속되도록 상기 제1 도전형 반도체층을 노출시키는 복수의 제1 개구부 및 상기 메사 상부를 일부 노출시키는 제2 개구부를 포함하고, 상기 복수의 제1 개구부 중 상기 발광 다이오드의 내측에 형성된 어느 하나는 상기 복수의 제1 개구부 중 상기 발광 다이오드의 가장자리에 형성된 다른 하나보다 짧은 길이로 연장될 수 있다. 나아가, 하부 절연층은 제1 전극 패드 영역이 메사 측에서 제1 도전형 반도체층에 전기적 접속을 하도록 형성된 복수의 제1 개구부들을 포함한다.A light emitting diode is disclosed. The light emitting diode includes a first conductivity type semiconductor layer; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; An active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electrode pad region electrically connected to the first conductivity type semiconductor layer; A second electrode pad region electrically connected to the second conductivity type semiconductor layer; A mesa on the first conductive semiconductor layer, the active layer and the second conductive semiconductor layer; And a lower insulating layer covering the mesa and the first conductive type semiconductor layer, wherein the lower insulating layer is electrically connected to the first conductive type semiconductor layer so that the first electrode pad region is electrically connected to the first conductive type semiconductor layer, A plurality of first openings exposing the layer and a second opening partially exposing the upper portion of the mesa, wherein one of the plurality of first openings, which is formed on the inner side of the light emitting diode, And may be shorter than the other one formed at the edge of the diode. Furthermore, the lower insulating layer includes a plurality of first openings formed such that the first electrode pad region electrically connects the first conductivity type semiconductor layer at the mesa side.

Description

발광 다이오드{LIGHT EMITTING DIODE}[0001] LIGHT EMITTING DIODE [0002]

본 발명은 발광 다이오드에 관한 것으로, 신뢰성이 향상된 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode, and more particularly, to a light emitting diode having improved reliability.

질화갈륨(GaN) 계열의 발광 다이오드가 개발된 이래, GaN 계열의 LED는 현재 천연색 LED 표시소자, LED 교통 신호기, 백색 LED 등 다양한 응용에 사용되고 있다.BACKGROUND ART GaN-based LEDs have been used in various applications such as color LED display devices, LED traffic signals, and white LEDs since gallium nitride (GaN) -based light emitting diodes have been developed.

질화갈륨 계열의 발광 다이오드는 일반적으로 사파이어와 같은 기판 상에 에피층들을 성장시키어 형성되며, N형 반도체층, P형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 한편, 상기 N형 반도체층 상에 N-전극 패드가 형성되고, 상기 P형 반도체층 상에 P-전극 패드가 형성된다. 상기 발광 다이오드는 상기 전극 패드들을 통해 외부 전원에 전기적으로 연결되어 구동된다. 이때, 전류는 P-전극 패드에서 상기 반도체층들을 거쳐 N-전극 패드로 흐른다.Gallium nitride based light emitting diodes are generally formed by growing epitaxial layers on a substrate such as sapphire and include an N-type semiconductor layer, a P-type semiconductor layer, and an active layer interposed therebetween. On the other hand, an N-electrode pad is formed on the N-type semiconductor layer, and a P-electrode pad is formed on the P-type semiconductor layer. The light emitting diode is electrically connected to an external power source through the electrode pads. At this time, current flows from the P-electrode pad to the N-electrode pad through the semiconductor layers.

한편, P-전극 패드에 의한 광 손실을 방지하고 방열 효율을 높이기 위해 플립칩 구조의 발광 다이오드가 사용되고 있으며, 대면적 플립칩 구조의 발광 다이오드에서 전류 분산을 돕기 위한 다양한 전극 구조가 제안되고 있다(US6,486,499 참조). 예컨대, P형 반도체층 상에 반사 전극을 형성하고, P형 반도체층과 활성층을 식각하여 노출된 N형 반도체층 상에 전류 분산을 위한 연장부들을 형성하고 있다.On the other hand, a flip-chip type light emitting diode is used to prevent light loss caused by the P-electrode pad and to improve heat dissipation efficiency, and various electrode structures for assisting current dispersion in a light emitting diode having a large area flip chip structure have been proposed See US 6,486,499). For example, a reflective electrode is formed on the P-type semiconductor layer, and the P-type semiconductor layer and the active layer are etched to form extensions for current dispersion on the exposed N-type semiconductor layer.

P형 반도체층 상에 형성된 반사 전극은 활성층에서 생성된 광을 반사시켜 광 추출 효율을 향상시키며 또한 P형 반도체층 내의 전류 분산을 돕는다. 한편, N형 반도체층에 접속된 연장부들은 N형 반도체층 내의 전류 분산을 도와 넓은 활성 영역에서 고르게 광을 생성하도록 한다. 특히, 고출력을 위해 사용되는 약 1㎟ 이상의 대면적 발광 다이오드에 있어서, P형 반도체층 내의 전류분산과 함께 N형 반도체층 내의 전류 분산이 요구된다.The reflective electrode formed on the P-type semiconductor layer reflects light generated in the active layer to improve the light extraction efficiency and also helps to distribute current in the P-type semiconductor layer. On the other hand, the extensions connected to the N-type semiconductor layer help to distribute the current in the N-type semiconductor layer, thereby generating light evenly in a wide active region. Particularly, in a large area light emitting diode of about 1 mm 2 or more, which is used for high output, current dispersion in the P-type semiconductor layer and current dispersion in the N-type semiconductor layer are required.

그러나 종래 기술은 선형의 연장부들을 사용함에 따라 연장부들의 저항이 커서 전류를 분산시키는데 한계가 있다. 나아가, 반사 전극이 P형 반도체층 상에 한정되어 위치하므로, 반사 전극에 의해 반사되지 못하고 패드들 및 연장부들에 의해 손실되는 광이 상당히 발생된다.However, according to the prior art, since the linear extensions are used, the resistance of the extensions is so large that there is a limit in dispersing the current. Further, since the reflective electrode is located on the P-type semiconductor layer, light that is not reflected by the reflective electrode and is lost by the pads and extensions is significantly generated.

한편, 발광 다이오드는 최종 제품에 사용될 때, 발광 다이오드 모듈로 모듈화된다. 발광 다이오드 모듈은 일반적으로 인쇄회로보드와 상기 인쇄회로보드 상에 장착된 발광 다이오드 패키지를 포함하며, 발광 다이오드는 칩 형태로 발광 다이오드 패키지 내에 실장된다. 종래의 발광 다이오드 칩은 실버 페이스트 또는 AuSn 솔더를 이용하여 서브마운트나 리드프레임 또는 리드 전극 등에 실장되어 패키징되며, 그 후 발광 다이오드 패키지가 인쇄회로보드 등에 솔더 페이스트를 통해 실장된다. 이에 따라, 발광 다이오드 칩 상의 패드들은 솔더 페이스트로부터 멀리 떨어져 위치하며, 상대적으로 안정한 실버 페이스트나 AuSn 등 접착 재료을 통해 접착된다.On the other hand, when the light emitting diode is used in a final product, it is modularized into a light emitting diode module. The light emitting diode module generally includes a printed circuit board and a light emitting diode package mounted on the printed circuit board, and the light emitting diode is mounted in a light emitting diode package in a chip form. The conventional light emitting diode chip is mounted on a submount, a lead frame, a lead electrode, or the like using silver paste or AuSn solder, and then the light emitting diode package is mounted on a printed circuit board through solder paste or the like. Accordingly, the pads on the light emitting diode chip are located far away from the solder paste, and are bonded through a relatively stable silver paste or an adhesive material such as AuSn.

그런데, 최근 발광 다이오드의 패드들을 직접 인쇄회로보드 등에 솔더 페이스트를 이용하여 접착시켜 발광 다이오드 모듈을 제조하는 기술이 연구되고 있다. 예컨대, 발광 다이오드 칩을 패키징화하지 않고 직접 인쇄회로보드 상에 실장하여 발광 다이오드 모듈을 제작하거나, 또는 소위 웨이퍼 레벨 발광 다이오드 패키지를 제작하고 이 패키지를 인쇄회로보드 상에 실장하여 발광 다이오드 모듈을 제작할 수 있다. 이들의 경우, 패드들이 직접 솔더 페이스트에 접하기 때문에, 솔더 페이스트 내의 주석(Sn) 등의 금속 원소가 패드들을 통해 발광 다이오드 내로 확산하고 이에 따라 발광 다이오드 내에서 전기적 단락이 발생되어 소자 불량이 초래될 수 있다.Recently, a technology for manufacturing a light emitting diode module by bonding pads of a light emitting diode directly to a printed circuit board using a solder paste has been studied. For example, a light emitting diode module may be manufactured by directly mounting a light emitting diode chip on a printed circuit board without being packaged, or a so-called wafer level light emitting diode package may be manufactured, and the package may be mounted on a printed circuit board to manufacture a light emitting diode module . In these cases, since the pads directly contact the solder paste, a metal element such as tin (Sn) in the solder paste diffuses into the light emitting diode through the pads, thereby causing an electrical short in the light emitting diode, .

한편, 질화갈륨 계열의 화합물 반도체는 결정결함의 발생을 줄이기 위해 결정구조 및 격자상수가 유사한 사파이어 기판 상에 에피택셜 성장된다. 그러나 사파이어 기판 상에 성장된 에피층들은 V-피트, 실전위(threading dislocation) 등의 많은 결정 결함을 내포하고 있다. 외부에서 고전압의 정전기가 인가될 때, 전류가 에피층 내의 결정결함에 집중되어 다이오드의 항복(Breakdown)이 쉽게 발생된다.On the other hand, gallium nitride compound semiconductors are epitaxially grown on a sapphire substrate having a similar crystal structure and lattice constant to reduce the occurrence of crystal defects. However, epitaxial layers grown on sapphire substrates contain many crystal defects such as V-pits and threading dislocations. When a high-voltage static electricity is applied from the outside, the current is concentrated on the crystal defects in the epilayer, so that breakdown of the diode easily occurs.

정전기인 ESD(Electrostatic Discharge), 스위치에서 발생하는 스파크인 EFT(Electrical Fast Transient), 공기 중의 낙뢰인 라이트닝 서지(Lightning Surge)에 대해 LED의 신뢰성을 확보하는 일은 매우 중요하다.It is very important to secure the reliability of the LED for electrostatic discharge (ESD), electrical fast transient (EFT) generated in the switch, and lightening surge in the air.

일반적으로, 발광 다이오드를 패키징할 때, 정전 방전을 방지하기 위해 사용되는 제너 다이오드는 값이 비싸고, 제너 다이오드를 실장하는 공정들의 추가로 인해 발광 다이오드 패키징 공정수 및 제조 비용이 증가된다. 더욱이, 제너 다이오드가 LED 패키지 내에서 발광 다이오드 근처에 실장되므로, 제너 다이오드에 의한 광 흡수에 기인하여 패키지의 발광 효율이 낮아지며, 이에 따라 LED 패키지의 수율이 떨어진다.Generally, when packaging light emitting diodes, zener diodes used to prevent electrostatic discharge are expensive, and the number of light emitting diode packaging processes and manufacturing costs are increased due to the addition of processes for mounting zener diodes. Furthermore, since the zener diode is mounted in the LED package near the light emitting diode, the light emitting efficiency of the package is lowered due to the absorption of light by the zener diode, thereby lowering the yield of the LED package.

미국등록특허 US6,486,499호US Patent No. 6,486,499

본 발명이 해결하고자 하는 과제는, 정전 방전 보호 기능을 갖는 발광 다이오드를 제공하는 것이다.A problem to be solved by the present invention is to provide a light emitting diode having an electrostatic discharge protection function.

본 발명이 해결하고자 하는 또 다른 과제는, 솔더 페이스트 내의 금속 원소의 확산을 방지할 수 있어 솔더 페이스트를 이용하여 인쇄회로보드 등에 직접 실장할 수 있는 발광 다이오드를 제공하는 것이다.Another object of the present invention is to provide a light emitting diode which can prevent diffusion of a metal element in a solder paste and can be directly mounted on a printed circuit board or the like by using a solder paste.

본 발명이 해결하고자 하는 또 다른 과제는, 전류 분산 성능을 개선한 발광 다이오드를 제공하는 것이다.A further object of the present invention is to provide a light emitting diode with improved current dispersion performance.

본 발명의 다른 특징 및 장점들은 이하의 설명에 의해 명확하게 이해될 수 있을 것이다.Other features and advantages of the present invention will become apparent from the following description.

본 발명의 일 태양에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상부에 위치하는 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 위치하는 활성층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드 영역; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드 영역; 상기 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층 상에 위치하는 메사; 및 상기 메사 및 상기 제1 도전형 반도체층을 덮는 하부 절연층을 포함하고, 상기 하부 절연층은 상기 제1 전극 패드 영역이 상기 제1 도전형 반도체층과 전기적으로 접속되도록 상기 제1 도전형 반도체층을 노출시키는 복수의 제1 개구부 및 상기 메사 상부를 일부 노출시키는 제2 개구부를 포함하고, 상기 복수의 제1 개구부 중 상기 발광 다이오드의 내측에 형성된 어느 하나는 상기 복수의 제1 개구부 중 상기 발광 다이오드의 가장자리에 형성된 다른 하나보다 짧은 길이로 연장될 수 있다.According to one aspect of the present invention, there is provided a light emitting diode comprising: a first conductive semiconductor layer; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; An active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electrode pad region electrically connected to the first conductivity type semiconductor layer; A second electrode pad region electrically connected to the second conductivity type semiconductor layer; A mesa on the first conductive semiconductor layer, the active layer and the second conductive semiconductor layer; And a lower insulating layer covering the mesa and the first conductive type semiconductor layer, wherein the lower insulating layer is electrically connected to the first conductive type semiconductor layer so that the first electrode pad region is electrically connected to the first conductive type semiconductor layer, A plurality of first openings exposing the layer and a second opening partially exposing the upper portion of the mesa, wherein one of the plurality of first openings, which is formed on the inner side of the light emitting diode, And may be shorter than the other one formed at the edge of the diode.

그리고 상기 메사는 일 방향으로 연장된 복수의 분지부를 포함하고, 상기 복수의 분지부는 상기 제1 개구부들 사이에 배치될 수 있으며, 상기 복수의 제1 개구부는 상기 복수의 분지부가 연장된 일 방향으로 연장될 수 있다.The mesa may include a plurality of branch portions extending in one direction, the plurality of branch portions may be disposed between the first openings, and the plurality of first openings may be formed by extending the plurality of branch portions And can extend in one direction.

이때, 상기 복수의 제1 개구부 중 상기 복수의 분지부 사이에 배치된 어느 하나는 상기 복수의 분지부 사이에 배치되지 않은 상기 복수의 제1 개구부 중 다른 하나보다 짧은 길이로 연장될 수 있다.At this time, any one of the plurality of first openings disposed between the plurality of branch portions may be shorter than the other one of the plurality of first openings not disposed between the plurality of branch portions.

그리고 상기 메사는 상기 제2 도전형 반도체층 상에 형성된 반사 전극 구조체를 더 포함하고, 상기 제2 개구부는 상기 메사 상에서 상기 반사 전극 구조체를 노출시킬 수 있다.The mesa may further include a reflective electrode structure formed on the second conductive semiconductor layer, and the second opening may expose the reflective electrode structure on the mesa.

여기서, 상기 제2 개구부는 상기 복수의 제1 개구부 중 어느 두 개의 사이에 형성될 수 있다. 또한, 상기 메사는 상기 복수의 분지부를 연결하는 연결부를 포함하고, 상기 제2 개구부는 상기 연결부 상에 형성될 수 있다. 그리고 상기 제1 도전형 반도체층에 전기적으로 접속하고 상기 반사 전극 구조체 및 메사로부터 절연된 전류 분산층을 더 포함할 수 있으며, 상기 전류 분산층을 덮는 상부 절연층을 더 포함할 수 있다. 또, 상기 상부 절연층은 상기 전류 분산층을 노출시키는 제3 개구부를 더 포함할 수 있다. 그리고 상기 제3 개구부는 상기 제1 전극 패드 영역과 상기 제2 전극 패드 영역을 한정할 수 있다.Here, the second opening may be formed between any two of the plurality of first openings. The mesa may include a connecting portion connecting the plurality of branch portions, and the second opening may be formed on the connecting portion. The light emitting device may further include a current diffusion layer electrically connected to the first conductivity type semiconductor layer and insulated from the reflective electrode structure and the mesa, and may further include an upper insulation layer covering the current diffusion layer. The upper insulating layer may further include a third opening exposing the current spreading layer. The third opening may define the first electrode pad region and the second electrode pad region.

그리고 상기 제3 개구부 내에서 상기 반사 전극구조체 상에 위치하는 확산 방지 보강층을 더 포함할 수 있으며, 상기 전류 분산층과 상기 확산 방지 보강층은 동일 재료로 형성될 수 있다. 그리고 상기 확산 방지 보강층의 측면은 상기 상부 절연층에 의해 덮힐 수 있다.The diffusion barrier layer may be formed of the same material as the current diffusion layer and the diffusion prevention layer may be formed on the reflective electrode structure in the third opening. And the side surface of the diffusion prevention reinforcing layer may be covered with the upper insulating layer.

또한, 상기 제1 전극 패드 영역에 전기적으로 연결된 제1 선단부와 상기 제2 전극 패드 영역에 전기적으로 연결된 제2 선담부 사이에 형성된 스파크 갭을 포함할 수 있다. 그리고 상기 제2 도전형 반도체층을 덮는 상부 절연층을 더 포함하고, 상기 상부 절연층은 상기 스파크 갭을 노출하는 개구부를 포함할 수 있다.A spark gap may be formed between a first front end portion electrically connected to the first electrode pad region and a second front conductive portion electrically connected to the second electrode pad region. And an upper insulating layer covering the second conductive type semiconductor layer, and the upper insulating layer may include an opening exposing the spark gap.

이때, 상기 스파크 갭은 상기 제1 저극 패드 영역과 상기 제2 전극 패드 영역 사이에 위치할 수 있다.At this time, the spark gap may be located between the first electrode pad region and the second electrode pad region.

본 발명의 실시예들에 따르면, 스파크 갭을 이용하여 정전기 등으로부터 발광 다이오드를 보호할 수 있다. 나아가, 솔더 페이스트 내의 금속 원소의 확산을 방지할 수 있는 발광 다이오드 및 그것을 제조하는 방법이 제공될 수 있다. 또한, 전류 분산 성능이 개선된 발광 다이오드, 특히 플립칩형 발광 다이오드가 제공될 수 있다. 이에 더하여, 전류 분산층을 이용하여 발광 다이오드의 반사율을 개선할 수 있으며, 따라서 광 추출 효율이 향상된 발광 다이오드가 제공될 수 있다.According to embodiments of the present invention, the light emitting diode can be protected from static electricity or the like by using a spark gap. Furthermore, a light emitting diode capable of preventing the diffusion of a metal element in the solder paste and a method of manufacturing the same can be provided. Further, a light emitting diode having improved current dispersion performance, particularly a flip chip type light emitting diode, can be provided. In addition, the reflectance of the light emitting diode can be improved by using the current dispersion layer, and therefore, the light emitting diode with improved light extraction efficiency can be provided.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 모듈을 설명하기 위한 개략적인 단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서, 도 2 내지 도 9의 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 (c)는 절취선 B-B를 따라 취해진 단면도를 나타낸다.
도 11 내지 도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서, 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 (c)는 절취선 B-B를 따라 취해진 단면도를 나타낸다.1 is a schematic cross-sectional view illustrating a light emitting diode module according to an embodiment of the present invention.
2 to 10 are views for explaining a method of manufacturing a light emitting diode according to an embodiment of the present invention. In each of FIGS. 2 to 9, (a) is a plan view and (b) (C) is a cross-sectional view taken along the perforation line BB.
FIGS. 11 to 14 are views for explaining a method of manufacturing a light emitting diode according to another embodiment of the present invention, in which (a) is a plan view, (b) is a cross- Sectional view taken along the perforation line BB.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, etc. of components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드가 실장된 발광 다이오드 모듈을 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating a light emitting diode module in which a light emitting diode is mounted according to an embodiment of the present invention.

도 1을 참조하면, 발광 다이오드 모듈은 패드들(53a, 53b)을 갖는 인쇄회로보드(51) 및 솔더 페이스트(55)를 통해 인쇄회로보드(51)에 접착된 발광 다이오드(100)를 포함한다. 1, the light emitting diode module includes a printed circuit board 51 having pads 53a and 53b and a light emitting diode 100 bonded to the printed circuit board 51 through a solder paste 55 .

인쇄회로보드는 인쇄회로가 형성된 기판으로서, 발광 다이오드 모듈을 제공하기 위한 기판이면 특별히 한정되지 않는다.The printed circuit board is a substrate on which a printed circuit is formed, and is not particularly limited as long as it is a substrate for providing the light emitting diode module.

한편, 종래에는 리드 프레임이나 리드 전극들이 형성된 인쇄회로기판에 발광 다이오드가 실장되고, 이러한 발광 다이오드가 실장된 패키지가 인쇄회로보드 상에 실장되어 왔다. 그러나, 본 실시예에서는 발광 다이오드(100)가 직접 솔더 페이스트(55)를 통해 인쇄회로보드(51) 상에 실장되어 있다.Conventionally, a light emitting diode is mounted on a printed circuit board on which a lead frame or lead electrodes are formed, and a package on which such a light emitting diode is mounted has been mounted on a printed circuit board. However, in the present embodiment, the light emitting diode 100 is directly mounted on the printed circuit board 51 through the solder paste 55. [

발광 다이오드(100)는 플립칩 형태로 뒤집어져서 인쇄회로보드 상에 실장된다. 발광 다이오드(100)는 인쇄회로보드에 실장되기 위해 제1 전극 패드 영역(43a) 및 제2 전극 패드 영역(43b)을 가진다. 이들 제1 및 제2 전극 패드 영역들(43a, 43b)은 발광 다이오드(100)의 일면에서 리세스되어 위치할 수 있다.The light emitting diode 100 is inverted into a flip chip form and mounted on a printed circuit board. The light emitting diode 100 has a first electrode pad region 43a and a second electrode pad region 43b for mounting on a printed circuit board. The first and second electrode pad regions 43a and 43b may be recessed from one surface of the light emitting diode 100.

한편, 발광 다이오드(100)의 하면, 즉 제1 및 제2 전극 패드 영역들(43a, 43b)에 대향하는 면은 파장변환기(45)로 덮일 수 있다. 파장변환기(45)는 발광 다이오드(100)의 하면뿐만 아니라 측면을 덮을 수 있다.On the other hand, a surface of the light emitting diode 100 facing the first and second electrode pad regions 43a and 43b may be covered with a wavelength converter 45. [ The wavelength converter 45 may cover the bottom surface as well as the side surface of the light emitting diode 100.

도 1은 설명의 편의를 위해 개략적으로 도시된 것이며, 후술하는 발광 다이오드 제조 방법을 통해 발광 다이오드의 구조 및 각 구성요소들이 더욱 명확하게 이해될 것이다. 더욱이, 본 발명의 실시예들에 따른 발광 다이오드는 인쇄회로보드에 직접 실장되는 것에 반드시 한정되는 것은 아니다.FIG. 1 is schematically shown for convenience of explanation, and the structure of the light emitting diode and the respective components will be more clearly understood through the light emitting diode manufacturing method described later. Moreover, the light emitting diode according to embodiments of the present invention is not necessarily limited to being directly mounted on a printed circuit board.

도 2 내지 도 10은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서, 도 2 내지 도 9의 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 (c)는 절취선 B-B를 따라 취해진 단면도를 나타낸다.2 to 10 are views for explaining a method of manufacturing a light emitting diode according to an embodiment of the present invention. In each of FIGS. 2 to 9, (a) is a plan view and (b) (C) is a cross-sectional view taken along the perforation line BB.

우선, 도 2을 참조하면, 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)이 성장된다. 상기 기판(100)은 질화가륨계 반도체층을 성장시킬 수 있는 기판으로서, 예컨대 사파이어 기판, 탄화실리콘 기판, 질화갈륨(GaN) 기판, 스피넬 기판 등일 수 있다. 특히, 상기 기판은 패터닝된 사파이어 기판과 같이 패터닝된 기판일 수 있다.2, a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27 are grown on a substrate 21. The substrate 100 may be a sapphire substrate, a silicon carbide substrate, a gallium nitride (GaN) substrate, a spinel substrate, or the like as a substrate on which the gallium nitride semiconductor layer can be grown. In particular, the substrate may be a patterned substrate such as a patterned sapphire substrate.

제1 도전형 반도체층은 예컨대 n형 질화갈륨계층을 포함하고, 제2 도전형 반도체층(27)은 p형 질화갈륨계층을 포함할 수 있다. 또한, 활성층(25)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 AlGaN, GaN 또는 InGaN을 포함할 수 있다.The first conductivity type semiconductor layer may include, for example, an n-type gallium nitride layer, and the second conductivity type semiconductor layer 27 may include a p-type gallium nitride layer. In addition, the active layer 25 may be a single quantum well structure or a multiple quantum well structure, and may include a well layer and a barrier layer. Further, the well layer may have its compositional element selected depending on the wavelength of the required light, and may include AlGaN, GaN, or InGaN, for example.

한편, 제2 도전형 반도체층(27) 상에 예비 산화층(29)이 형성될 수 있다. 예비 산화층(29)은 예컨대 화학기상증착 기술을 이용하여 SiO2로 형성될 수 있다.On the other hand, the pre-oxidized layer 29 may be formed on the second conductivity type semiconductor layer 27. The pre-oxide layer 29 may be formed of SiO 2 using, for example, a chemical vapor deposition technique.

이어서, 포토레지스트 패턴(30)이 형성된다. 포토레지스트 패턴(30)은 반사전극 구조체를 형성하기 위한 개구부(30a)를 갖도록 패터닝된다. 상기 개구부(30a)는, 도 2(a) 및 도 2(b)에 도시된 바와 같이, 입구의 폭보다 바닥부의 폭이 넓도록 형성된다. 네거티브 타입의 포토레지스트를 사용함으로써 위와 같은 형상의 개구부(30a)를 갖는 포토레지스트 패턴(30)을 용이하게 형성할 수 있다.Then, a photoresist pattern 30 is formed. The photoresist pattern 30 is patterned to have an opening 30a for forming a reflective electrode structure. The opening 30a is formed so that the width of the bottom portion is larger than the width of the inlet as shown in Figs. 2 (a) and 2 (b). The photoresist pattern 30 having the opening 30a having the above-described shape can be easily formed by using the negative type photoresist.

도 3을 참조하면, 포토레지스트 패턴(30)을 식각마스크로 사용하여 예비 산화층(29)을 식각한다. 예비 산화층(29)은 습식 식각 기술을 이용하여 식각될 수 있다. 이에 따라, 포토레지스트 패턴(30)의 개구부(30a) 내의 예비 산화층(29)이 식각되어 제2 도전형 반도체층(27)을 노출시키는 예비 산화층(29)의 개구부들(29a)이 형성된다. 개구부들(29a)은 대체로 포토레지스트 패턴(30)의 개구부(30a)의 바닥부 면적과 유사하거나 그보다 넓은 면적을 갖는다.Referring to FIG. 3, the pre-oxidized layer 29 is etched using the photoresist pattern 30 as an etch mask. The pre-oxide layer 29 may be etched using a wet etching technique. Thus, the pre-oxidized layer 29 in the opening 30a of the photoresist pattern 30 is etched to form openings 29a of the pre-oxidized layer 29 that expose the second conductive type semiconductor layer 27. [ The openings 29a generally have an area similar to or larger than the bottom area of the opening 30a of the photoresist pattern 30.

도 4를 참조하면, 이어서, 리프트 오프 기술을 이용하여 반사 전극 구조체(35)가 형성된다. 반사 전극 구조체(35)는 반사 금속부(31), 캐핑 금속부(32) 및 산화 방지 금속부(33)를 포함할 수 있다. 반사 금속부(31)는 반사층을 포함하며, 상기 캐핑 금속부(32)와의 사이에 응력 완화층을 포함할 수 있다. 응력 완환층은 반사 금속부(31)와 캐핑 금속부(32)의 열팽창 계수 차이에 의한 응력을 완화한다. Referring to Fig. 4, a reflective electrode structure 35 is then formed using a lift-off technique. The reflective electrode structure 35 may include a reflective metal portion 31, a capping metal portion 32, and an anti-oxidation metal portion 33. The reflective metal portion 31 includes a reflective layer and may include a stress relief layer between the reflective metal portion 31 and the capping metal portion 32. The stress relieving layer relaxes the stress due to the difference in thermal expansion coefficient between the reflective metal portion 31 and the capping metal portion 32.

반사 금속부(31)는, 예컨대, Ni/Ag/Ni/Au로 형성될 수 있으며, 전체 두께가 약 1600Å일 수 있다. 반사 금속부(31)는 도시한 바와 같이 측면이 경사지게, 즉, 바닥부가 상대적으로 더 넓은 형상을 갖도록 형성된다. 이러한 반사 금속부(31)는 전자-빔 증발법을 이용하여 형성될 수 있다.The reflective metal portion 31 may be formed of Ni / Ag / Ni / Au, for example, and may have a total thickness of about 1600 ANGSTROM. The reflecting metal portion 31 is formed such that the side surface is inclined, that is, the bottom portion has a relatively wider shape as shown in the figure. The reflective metal portion 31 may be formed using an electron-beam evaporation method.

한편, 캐핑 금속부(32)는 반사 금속부(31)의 상면 및 측면을 덮어 반사 금속부(31)를 보호한다. 캐핑 금속부(32)는 스퍼터링 기술을 이용하여 또는 기판(21)을 기울여서 회전시키며 진공증착하는 전자-빔 증발법(예컨대, planetary e-beam evaporation)을 이용하여 형성될 수 있다. 캐핑 금속부(32)는 Ni, Pt, Ti, 또는 Cr을 포함할 수 있으며, 예컨대 약 5쌍의 Ni/Pt 또는 약 5쌍의 Ni/Ti를 증착하여 형성될 수 있다. 이와 달리, 상기 캐핑 금속부(32)는 TiW, W, 또는 Mo을 포함할 수 있다.On the other hand, the capping metal portion 32 covers the upper surface and the side surface of the reflective metal portion 31 to protect the reflective metal portion 31. The capping metal portion 32 may be formed using sputtering techniques or by using an electron-beam evaporation method (e. G., Planetary e-beam evaporation) in which the substrate 21 is tilted and rotated and vacuum deposited. The capping metal portion 32 may comprise Ni, Pt, Ti, or Cr and may be formed, for example, by depositing about 5 pairs of Ni / Pt or about 5 pairs of Ni / Ti. Alternatively, the capping metal portion 32 may comprise TiW, W, or Mo.

응력 완화층은 반사층과 캐핑 금속부(32)의 금속 물질에 따라 다양하게 선택될 수 있다. 예컨대, 상기 반사층이 Al 또는 Al합금이고, 캐핑 금속부(32)가 W, TiW 또는 Mo을 포함하는 경우, 응력 완화층은 Ag, Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나, Cu, Ni, Pt, Ti, Rh, Pd 또는 Au의 복합층일 수 있다. 또한, 반사층이 Al 또는 Al합금이고, 캐핑 금속부(32)가 Cr, Pt, Rh, Pd 또는 Ni인 경우, 응력 완화층은 Ag 또는 Cu의 단일층이거나, Ni, Au, Cu 또는 Ag의 복합층일 수 있다.The stress relieving layer may be variously selected depending on the metal material of the reflective layer and the capping metal portion 32. [ For example, when the reflective layer is Al or Al alloy and the capping metal portion 32 comprises W, TiW or Mo, the stress relieving layer may be a single layer of Ag, Cu, Ni, Pt, Ti, Rh, Or a composite layer of Cu, Ni, Pt, Ti, Rh, Pd or Au. When the reflective layer is Al or an Al alloy and the capping metal portion 32 is Cr, Pt, Rh, Pd or Ni, the stress relieving layer may be a single layer of Ag or Cu, or a composite of Ni, Au, Layer.

또한, 반사층이 Ag 또는 Ag합금이고, 캐핑 금속부(32)가 W, TiW 또는 Mo을 포함하는 경우, 응력 완화층은 Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나, Cu, Ni, Pt, Ti, Rh, Pd, Cr 또는 Au의 복합층일 수 있다. 또한, 반사층이 Ag 또는 Ag합금이고, 캐핑 금속부(32)가 Cr 또는 Ni인 경우, 응력 완화층은 Cu, Cr, Rh, Pd, TiW, Ti의 단일층이거나, Ni, Au 또는 Cu의 복합층일 수 있다.The stress relieving layer may be a single layer of Cu, Ni, Pt, Ti, Rh, Pd or Cr, or may be a single layer of Cu , Ni, Pt, Ti, Rh, Pd, Cr, or Au. When the reflective layer is Ag or Ag alloy and the capping metal portion 32 is Cr or Ni, the stress relieving layer may be a single layer of Cu, Cr, Rh, Pd, TiW or Ti, or a composite of Ni, Layer.

또한, 산화 방지 금속부(33)는 캐핑 금속부(32)의 산화를 방지하기 위해 Au를 포함하며, 예컨대 Au/Ni 또는 Au/Ti로 형성될 수 있다. Ti는 SiO2와 같은 산화층의 접착력이 양호하므로 선호된다. 산화 방지 금속부(33) 또한 스퍼터링 또는 기판(21)을 기울여서 회전시키며 진공증착하는 전자-빔 증발법(예컨대, planetary e-beam evaporation)을 이용하여 형성될 수 있다.Further, the anti-oxidation metal portion 33 includes Au to prevent oxidation of the capping metal portion 32, and may be formed of Au / Ni or Au / Ti, for example. Ti is preferred because the adhesion of the oxide layer such as SiO 2 is good. The anti-oxidation metal part 33 may also be formed using sputtering or an electron-beam evaporation method (e. G., Planetary e-beam evaporation) in which the substrate 21 is tilted and rotated and vacuum deposited.

상기 반사 전극 구조체(35)가 증착된 후, 포토레지스트 패턴(30)이 제거됨으로써 도 4에 도시한 바와 같이 제2 도전형 반도체층(27) 상에 반사 전극 구조체(35)가 남게 된다.After the reflective electrode structure 35 is deposited, the photoresist pattern 30 is removed to leave the reflective electrode structure 35 on the second conductive type semiconductor layer 27 as shown in FIG.

상기 반사 전극 구조체(35)의 형상은 도시한 바와 같이 분지부(35b)와 연결부(35a)를 포함할 수 있다. 상기 분지부들(35b)은 기다란 형상을 가질 수 있으며 서로 평행할 수 있다. 한편, 연결부(35a)는 분지부들(35b)을 서로 연결한다. 그러나, 반사 전극 구조체(35)는 특정 형상에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다.The shape of the reflective electrode structure 35 may include a branch portion 35b and a connection portion 35a. The branch portions 35b may have an elongated shape and may be parallel to each other. On the other hand, the connection portion 35a connects the branch portions 35b to each other. However, the reflective electrode structure 35 is not limited to a specific shape, and can be modified into various shapes.

도 5를 참조하면, 상기 제1 도전형 반도체층(21) 상에 메사(M)가 형성된다. 메사(M)는 활성층(25) 및 제2 도전형 반도체층(27)을 포함한다. 활성층(25)이 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 위치한다. 한편, 상기 메사(M) 상에 반사 전극 구조체(35)가 위치한다.Referring to FIG. 5, a mesa M is formed on the first conductive semiconductor layer 21. The mesa M includes an active layer 25 and a second conductivity type semiconductor layer 27. The active layer 25 is located between the first conductivity type semiconductor layer 23 and the second conductivity type semiconductor layer 27. [ On the other hand, the reflective electrode structure 35 is located on the mesa M.

상기 메사(M)는 제1 도전형 반도체층(23)이 노출되도록 제2 도전형 반도체층(27) 및 활성층(25)을 패터닝함으로써 형성될 수 있다. 상기 메사(M)의 측면은 포토레지스트 리플로우와 같은 기술을 사용함으로써 경사지게 형성될 수 있다. 메사(M) 측면의 경사진 프로파일은 활성층(25)에서 생성된 광의 추출 효율을 향상시킨다.The mesa M may be formed by patterning the second conductivity type semiconductor layer 27 and the active layer 25 so that the first conductivity type semiconductor layer 23 is exposed. The side surface of the mesa M may be formed obliquely using a technique such as photoresist reflow. The inclined profile of the mesa (M) side improves the extraction efficiency of the light generated in the active layer 25.

메사(M)는 도시한 바와 같이 일측 방향으로 서로 평행하게 연장하는 기다란 형상의 분지부(Mb)와 이들 분지부를 연결하는 연결부(Ma)를 가질 수 있다. 이러한 형상에 의해 제1 도전형 반도체층(23)에서 전류가 고르게 분산될 수 있는 발광 다이오드를 제공할 수 있다. 다만, 메사(M)는 특정 형상으로 한정되는 것은 아니며, 그 형상은 다양하게 변형될 수 있다. 한편, 상기 반사 전극 구조체(35)는 메사(M)의 상면을 대부분 덮으며, 메사(M)의 평면 형상과 대체로 동일한 형상을 갖는다.The mesa M may have an elongated branch Mb extending in parallel to one side in a direction as shown and a connecting portion Ma connecting the branch portions. With this configuration, it is possible to provide a light emitting diode in which the current can be uniformly dispersed in the first conductivity type semiconductor layer 23. However, the mesa M is not limited to a specific shape, and the shape thereof may be variously modified. The reflective electrode structure 35 covers most of the upper surface of the mesa M and has substantially the same shape as the planar shape of the mesa M. [

상기 제2 도전형 반도체층(27) 및 활성층(25)을 식각하는 동안, 그 위에 잔존하는 예비 산화층(29) 또한 부분적으로 식각되어 제거된다. 한편, 메사(M) 상에서 반사 전극 구조체(35)의 가장자리 근처에 예비 산화층(29)이 잔류할 수 있으나, 이 예비 산화층(29)은 습식 식각 공정 등을 통해 제거될 수도 있다. 또는, 메사들(M)을 형성하기 전에 예비 산화층(29)이 미리 제거될 수도 있다.During the etching of the second conductive type semiconductor layer 27 and the active layer 25, the pre-oxidized layer 29 remaining thereon is also partially etched and removed. On the other hand, the pre-oxidized layer 29 may remain on the mesa M near the edge of the reflective electrode structure 35, but the pre-oxidized layer 29 may be removed through a wet etching process or the like. Alternatively, the pre-oxidized layer 29 may be removed before forming the mesas M.

도 6을 참조하면, 상기 메사(M)가 형성된 후, 메사(M) 및 제1 도전형 반도체층을 덮도록 하부 절연층(37)이 형성된다. 상기 하부 절연층(37)은 화학기상증착(CVD) 등의 기술을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막, MgF2의 절연막으로 형성될 수 있다. 상기 하부 절연층(37)은 예컨대 4000~12000Å의 두께로 형성될 수 있다. 상기 하부 절연층(37)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 다중층으로 형성될 수도 있다. 나아가, 하부 절연층(37)은 저굴절 물질층과 고굴절 물질층이 교대로 적층된 분포 브래그 반사기(DBR)로 형성될 수 있다. 예컨대, SiO2/TiO2나 SiO2/Nb2O5 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다.Referring to FIG. 6, after the mesa M is formed, a lower insulating layer 37 is formed to cover the mesa M and the first conductivity type semiconductor layer. The lower insulating layer 37 may be formed of an oxide film such as SiO 2 , a nitride film such as SiNx, or an insulating film of MgF 2 using a technique such as chemical vapor deposition (CVD). The lower insulating layer 37 may have a thickness of 4000 to 12000 ANGSTROM, for example. The lower insulating layer 37 may be formed as a single layer, but is not limited thereto and may be formed in multiple layers. Further, the lower insulating layer 37 may be formed of a distributed Bragg reflector (DBR) in which a low refractive material layer and a high refractive material layer are alternately laminated. For example, an insulating reflection layer having a high reflectance can be formed by laminating SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5 layers.

이어서, 하부 절연층(37) 및 제1 도전형 반도체층(23)을 레이저 스크라이빙 기술을 이용하여 칩 단위로 분리하는 분리 영역(23h)이 형성된다. 레이저 스크라이빙에 의해 기판(21) 상면에도 홈이 형성될 수 있다. 이에 따라, 제1 도전형 반도체층(23)의 가장자리 근처에서 기판(21)이 노출된다.Subsequently, a separation region 23h for separating the lower insulating layer 37 and the first conductivity type semiconductor layer 23 in units of chips by laser scribing technology is formed. Grooves can also be formed on the upper surface of the substrate 21 by laser scribing. Thus, the substrate 21 is exposed near the edge of the first conductivity type semiconductor layer 23.

레이저 스크라이빙 기술을 이용하여 제1 도전형 반도체층(23)을 칩 단위로 분리하기 때문에 분리 공정을 위한 별도의 포토 마스크를 생략할 수 있다. 그러나, 본 발명은 레이저 스크라이빙 기술을 이용한 분리 공정에 한정되는 것은 아니며, 통상적인 사진 및 식각 기술을 이용하여 상기 하부 절연층(37)을 형성하기 전 또는 후에 제1 도전형 반도체층(23)을 분리할 수도 있다.Since the first conductivity type semiconductor layer 23 is separated into chips by laser scribing technology, a separate photomask for the separation process can be omitted. However, the present invention is not limited to the separation process using the laser scribing technique, but may be performed before or after the formation of the lower insulating layer 37 by using a conventional photolithography and etching technique. ) May be separated.

상기 메사(M)는 도 6에 도시한 바와 같이 제1 도전형 반도체층(23)의 상부 영역 내부에 한정되어 위치하도록 형성될 수 있다. 즉, 메사(M)가 제1 도전형 반도체층(23)의 상부 영역 상에 아일랜드 형태로 위치할 수 있다.The mesa M may be formed to be confined within the upper region of the first conductivity type semiconductor layer 23 as shown in FIG. That is, the mesa M may be located in an island shape on the upper region of the first conductivity type semiconductor layer 23.

도 7을 참조하면, 이어서 하부 절연층(37)을 패터닝하여 특정 영역에서 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)에 전기적 접속을 허용하기 위한 개구부들(37a, 37b)을 형성한다. 예컨대, 하부 절연층(37)은 제1 도전형 반도체층(23)을 노출시키는 개구부들(37b)과 반사 전극 구조체(35)를 노출시키는 개구부들(37a)을 가질 수 있다.Referring to FIG. 7, the lower insulating layer 37 is patterned to form openings 37a and 37b for allowing electrical connection to the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27 in a specific region, 37b. For example, the lower insulating layer 37 may have openings 37b for exposing the first conductivity type semiconductor layer 23 and openings 37a for exposing the reflective electrode structure 35.

개구부들(37a)은 메사(M) 상부에 한정되어 위치하며, 특히 메사(M)의 연결부 상에 위치할 수 있다. 한편, 개구부들(37b)은 메사(M)의 분지부(Mb)들 사이의 영역 및 기판(21) 가장자리 근처에 위치할 수 있으며, 메사(M)의 분지부(Mb)를 따라 연장하는 기다란 형상을 가질 수 있다.The openings 37a are located on the upper portion of the mesa M and can be located on the connection portion of the mesa M. [ On the other hand, the openings 37b may be located near the edge of the substrate 21 between the branch portions Mb of the mesa M, and may be elongated along the branch Mb of the mesa M Shape.

도 8을 참조하면, 상기 하부 절연층(37) 상에 전류 분산층(39)이 형성된다. 상기 전류 분산층(39)은 메사(M) 및 제1 도전형 반도체층(23)을 덮는다. 또한, 전류 분산층(39)은 메사(M) 상부 영역 내에 위치하고 상기 반사 전극 구조체(35)를 노출시키는 개구부(39a)를 갖는다. 전류 분산층(39)은 하부 절연층(37)의 개구부들(37b)을 통해 상기 제1 도전형 반도체층(23)에 오믹콘택할 수 있다. 한편, 전류 분산층(39)은 하부 절연층(37)에 의해 메사(M) 및 반사 전극들(35)로부터 절연된다.Referring to FIG. 8, a current spreading layer 39 is formed on the lower insulating layer 37. The current spreading layer 39 covers the mesa M and the first conductivity type semiconductor layer 23. The current spreading layer 39 also has an opening 39a located in the upper region of the mesa M and exposing the reflective electrode structure 35. The current spreading layer 39 can make an ohmic contact with the first conductive semiconductor layer 23 through the openings 37b of the lower insulating layer 37. [ On the other hand, the current-spreading layer 39 is insulated from the mesa M and the reflective electrodes 35 by the lower insulating layer 37.

전류 분산층(39)의 개구부(39a)는 전류 분산층(39)이 반사 전극 구조체들(35)에 접속하는 것을 방지하도록 하부 절연층(37)의 개구부(37a)보다 더 넓은 면적을 갖는다. 따라서, 상기 개구부(39a)의 측벽은 하부 절연층(37) 상에 위치한다.The opening 39a of the current spreading layer 39 has a larger area than the opening 37a of the lower insulating layer 37 so as to prevent the current spreading layer 39 from connecting to the reflective electrode structures 35. [ Therefore, the sidewalls of the openings 39a are located on the lower insulating layer 37.

전류 분산층(39)은 개구부들(39a)을 제외한 기판(21)의 거의 전 영역 상부에 형성된다. 따라서, 상기 전류 분산층(39)을 통해 전류가 쉽게 분산될 수 있다. The current spreading layer 39 is formed on almost the entire region of the substrate 21 except for the openings 39a. Therefore, the current can be easily dispersed through the current dispersion layer 39.

상기 전류 분산층(39)은 오믹 콘택층, 금속 반사층, 확산 방지층 및 산화방지층을 포함할 수 있다. 상기 오믹 콘택층에 의해 상기 전류 분산층이 제1 도전형 반도체층에 오믹 콘택할 수 있다. 예를 들어, 오믹 콘택층으로 Ti, Cr, Ni 등이 사용될 수 있다. 한편, 상기 금속 반사층은 전류 분산층으로 입사된 광을 반사시켜 발광 다이오드의 반사율을 증가시킨다. 금속 반사층으로는 Al이 사용될 수 있다. 또한, 확산 방지층은 금속 원자의 확산을 방지하여 금속 반사층을 보호한다. 특히, 확산 방지층은 Sn과 같은 솔더 페이스트 내의 금속 원자의 확산을 방지할 수 있다. 확산 방지층은 Cr, Ti, Ni, Mo, TiW 또는 W 또는 이들의 조합을 포함할 수 있다. Mo, TiW 및 W은 단층으로 형성될 수 있다. 한편, Cr, Ti, Ni은 쌍으로 형성될 수 있다. 특히, 상기 확산 방지층은 Ti/Ni 또는 Ti/Cr을 적어도 2쌍 포함할 수 있다. 한편, 산화방지층은 확산 방지층의 산화를 방지하기 위해 형성되며, Au를 포함할 수 있다. The current dispersion layer 39 may include an ohmic contact layer, a metal reflection layer, a diffusion prevention layer, and an oxidation prevention layer. The current-spreading layer can make ohmic contact with the first conductivity type semiconductor layer by the ohmic contact layer. For example, Ti, Cr, Ni or the like may be used as the ohmic contact layer. On the other hand, the metal reflection layer reflects light incident on the current dispersion layer to increase the reflectance of the light emitting diode. As the metal reflective layer, Al can be used. Further, the diffusion preventing layer protects the metal reflecting layer by preventing diffusion of metal atoms. In particular, the diffusion preventing layer can prevent the diffusion of metal atoms in the solder paste such as Sn. The diffusion barrier layer may comprise Cr, Ti, Ni, Mo, TiW or W, or a combination thereof. Mo, TiW and W may be formed as a single layer. On the other hand, Cr, Ti, and Ni may be formed in pairs. In particular, the diffusion preventing layer may include at least two pairs of Ti / Ni or Ti / Cr. On the other hand, the antioxidant layer is formed to prevent oxidation of the diffusion preventing layer and may include Au.

상기 전류 분산층의 반사율은 65 내지 75%일 수 있다. 이에 따라, 반사 전극 구조체에 의한 광 반사에 더하여, 전류 분산층에 의한 광 반사를 얻을 수 있으며, 따라서, 메사 측벽 및 제1 도전형 반도체층을 통해 진행하는 광을 반사시킬 수 있다.The reflectance of the current-spreading layer may be 65 to 75%. Thus, in addition to light reflection by the reflective electrode structure, light reflection by the current-spreading layer can be obtained, and thus light traveling through the mesa sidewall and the first conductivity type semiconductor layer can be reflected.

상기 전류 분산층은 상기 산화방지층 상에 위치하는 접착층을 더 포함할 수 있다. 접착층은 Ti, Cr, Ni 또는 Ta를 포함할 수 있다. 접착층은 전류 분산층과 상부 절연층의 접착력을 향상시키기 위해 사용될 수 있으며, 생략될 수도 있다.The current spreading layer may further include an adhesive layer positioned on the oxidation preventing layer. The adhesive layer may comprise Ti, Cr, Ni or Ta. The adhesive layer may be used to improve the adhesion between the current spreading layer and the upper insulating layer, and may be omitted.

예를 들어, 상기 전류 분산층(39)은 Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다. For example, the current spreading layer 39 may have a multi-layer structure of Cr / Al / Ni / Ti / Ni / Ti / Au / Ti.

한편, 전류 분산층(39)을 형성하는 동안 반사 전극 구조체(35) 상에 확산 방지 보강층(40)이 형성된다. 상기 확산 방지 보강층(40)은 전류 분산층(39)과 동일 재료로 동일 공정에 의해 형성될 수 있다. 확산 방지 보강층(40)은 전류 분산층(39)으로부터 이격된다. 확산 방지 보강층(40)은 전류 분산층(39)의 개구부(39a) 내에 위치한다.On the other hand, the diffusion preventive reinforcement layer 40 is formed on the reflective electrode structure 35 during formation of the current spreading layer 39. The diffusion preventive reinforcing layer 40 may be formed of the same material as the current spreading layer 39 by the same process. The diffusion preventive reinforcing layer 40 is separated from the current-spreading layer 39. The diffusion preventing reinforcing layer 40 is located in the opening 39a of the current spreading layer 39. [

한편, 상기 확산 방지 보강층(40)은 그로부터 연장된 선단부(40a)를 가지며, 전류 분산층(39)은 선단부(40a)를 마주보는 선단부(39b)를 가진다. 선단부(40a)는 하부 절연층(37)의 개구부(37a)를 벗어나 하부 절연층(37) 상에 위치할 수 있다. 그러나, 이에 한정되는 것은 아니며, 하부 절연층(37)의 개구부(37a)의 형상이 선단부(40a) 형상과 유사하게 변형되고, 선단부(40a)는 하부 절연층(37)의 개구부(40a) 내에 한정되어 위치할 수도 있다.The diffusion preventing reinforcing layer 40 has a front end portion 40a extending therefrom and the current spreading layer 39 has a front end portion 39b facing the front end portion 40a. The tip end portion 40a may be located on the lower insulating layer 37 away from the opening portion 37a of the lower insulating layer 37. [ The shape of the opening 37a of the lower insulating layer 37 is deformed similarly to the shape of the tip end portion 40a and the tip end portion 40a is formed in the opening 40a of the lower insulating layer 37 It may be limited.

한편, 전류 분산층(39)의 선단부(39b)는 하부 절연층(37) 상에 위치하며, 상기 선단부(40a)로부터 이격된다. 선단부(39b)와 선단부(40a)는 스파크 갭(spark gap)을 형성한다. 따라서, 이들 선단부들(39b, 40a)은 정전기와 같은 고전압이 전류 분산층(39)과 확산방지 보강층(40) 사이에 인가될 경우, 전기 스파크가 선단부들(39b, 40a) 사이에서 발생하도록 다른 부분들에 비해 더 가깝거나 각진 형상을 가질 수 있다. 예컨대, 선단부들(39b, 40a)은, 도 8에 도시한 바와 같이, 반원형 형상을 갖거나, 또는 각진 형상을 가지고 서로 마주볼 수 있다. On the other hand, the front end portion 39b of the current spreading layer 39 is located on the lower insulating layer 37 and is separated from the front end portion 40a. The distal end portion 39b and the distal end portion 40a form a spark gap. The tip portions 39b and 40a are formed in such a manner that an electric spark is generated between the tip portions 39b and 40a when a high voltage such as static electricity is applied between the current spreading layer 39 and the diffusion- Portions may have a closer or angular shape. For example, the tip portions 39b and 40a may have a semicircular shape or an angular shape and may face each other as shown in Fig.

도 9를 참조하면, 전류 분산층(39) 상에 상부 절연층(41)이 형성된다. 상부 절연층(41)은 전류 분산층(39)을 노출시켜 제1 패드 영역(43a)을 정의하는 개구부(41a)와 함께, 반사 전극 구조체(35)를 노출시켜 제2 패드 영역(43a)을 정의하는 개구부(41b)를 갖는다. 상기 개구부(41a)는 메사(M)의 분지부들(Mb)에 수직한 방향으로 기다란 형상을 가질 수 있다. 한편, 상부 절연층(41)의 개구부(41b)는 전류 분산층(39)의 개구부(39a)에 비해 더 좁은 면적을 갖고, 따라서, 상부 절연층(41)이 개구부(39a) 측벽을 덮을 수 있다.Referring to FIG. 9, an upper insulating layer 41 is formed on the current spreading layer 39. The upper insulating layer 41 exposes the current spreading layer 39 to expose the reflective electrode structure 35 together with the opening 41a defining the first pad region 43a to form the second pad region 43a As shown in Fig. The opening 41a may have an elongated shape in a direction perpendicular to the branch portions Mb of the mesa M. [ On the other hand, the opening 41b of the upper insulating layer 41 has a smaller area than the opening 39a of the current-spreading layer 39, so that the upper insulating layer 41 can cover the side wall of the opening 39a have.

반사 전극 구조체(35) 상에 확산 방지 보강층(40)이 형성된 경우, 상기 개구부(41b)는 확산 방지 보강층(40)을 노출시킨다. 이 경우, 반사 전극 구조체(35)는 상부 절연층(41) 및 확산 방지 보강층(40)에 의해 밀봉될 수 있다.When the diffusion preventive reinforcement layer 40 is formed on the reflective electrode structure 35, the opening 41b exposes the diffusion preventive reinforcement layer 40. In this case, the reflective electrode structure 35 can be sealed by the upper insulating layer 41 and the diffusion preventive reinforcement layer 40.

나아가, 상기 상부 절연층(41)은 선단부(39b)와 선단부(40a)의 적어도 일부를 노출시키는 개구부(41c)를 가진다. 이에 따라, 선단부(39b)와 선단부(40a) 사이의 스파크 갭이 외부에 노출되며, 따라서, 에어(air)를 통한 전기 스파크에 의해 정전 방전을 일으킬 수 있다.Furthermore, the upper insulating layer 41 has an opening portion 41c exposing at least a part of the tip end portion 39b and the tip end portion 40a. As a result, the spark gap between the tip end portion 39b and the tip end portion 40a is exposed to the outside, and therefore, electrostatic discharge can be caused by the electric spark through the air.

또한, 상부 절연층(41)은 칩 분리 영역(23h)에도 형성되어 제1 도전형 반도체층(23)의 측면을 덮을 수 있다. 이에 따라, 수분 등이 제1 도전형 반도체층의 상하 계면을 통해 침투되는 것을 방지할 수 있다.The upper insulating layer 41 may also be formed in the chip isolation region 23h to cover the side surface of the first conductive semiconductor layer 23. Thus, moisture or the like can be prevented from penetrating through the upper and lower interfaces of the first conductivity type semiconductor layer.

상기 상부 절연층(41)은 솔더 페이스트의 금속 원소들이 확산되는 것을 방지하도록 실리콘 질화막으로 형성되는 것이 바람직하며, 1㎛ 이상 2㎛ 이하의 두께로 형성될 수 있다. 1㎛ 미만이면, 솔더 페이스트의 금속 원소들의 확산을 방지하기 어렵다.The upper insulating layer 41 may be formed of silicon nitride to prevent metal elements of the solder paste from diffusing. The upper insulating layer 41 may have a thickness of 1 μm or more and 2 μm or less. If it is less than 1 mu m, it is difficult to prevent diffusion of the metal elements of the solder paste.

선택적으로, 상기 제1 전극 패드 영역(43a) 및 제2 전극 패드 영역(43b) 상에 ENIG(electroless nickel immersion gold)와 같은 무전해 도금 기술을 이용하여 Sn 확산 방지 도금층(도시하지 않음)이 추가로 형성될 수 있다.Alternatively, an Sn diffusion prevention plating layer (not shown) may be additionally formed on the first electrode pad area 43a and the second electrode pad area 43b using an electroless plating technique such as ENIG (electroless nickel immersion gold) As shown in FIG.

제1 전극 패드 영역(43a)은 전류 분산층(39)을 통해 제1 도전형 반도체층(23)에 전기적으로 접속하고, 제2 전극 패드 영역(43b)은 확산 방지 보강층(40), 반사 전극 구조체(35)를 통해 제2 도전형 반도체층(27)에 전기적으로 접속한다.The first electrode pad region 43a is electrically connected to the first conductivity type semiconductor layer 23 through the current dispersion layer 39 and the second electrode pad region 43b is electrically connected to the diffusion prevention layer 40, And is electrically connected to the second conductivity type semiconductor layer 27 through the structure 35.

상기 제1 전극 패드 영역(43a) 및 제2 전극 패드 영역(43b)은 솔더 페이스트를 통해 발광 다이오드를 인쇄회로보드 등에 실장하기 위해 사용된다. 따라서, 솔더 페이스트에 의해 제1 전극 패드 영역(43a)과 제2 전극 패드 영역(43b)가 단락되는 것을 방지하기 위해, 전극 패드들 사이의 거리는 약 300㎛ 이상인 것이 바람직하다.The first electrode pad region 43a and the second electrode pad region 43b are used to mount the light emitting diode on the printed circuit board or the like through the solder paste. Therefore, in order to prevent the first electrode pad region 43a and the second electrode pad region 43b from being short-circuited by the solder paste, the distance between the electrode pads is preferably about 300 mu m or more.

그 후, 기판(21)의 하면을 그라인딩 및/또는 래핑 공정을 통해 부분적으로 제거하여 기판(21) 두께를 감소시킬 수 있다. 이어서, 기판(21)을 개별 칩 단위로 분할함으로써 서로 분리된 발광 다이오드가 제작된다. 이때, 상기 기판(21)은 레이저 스크라이빙 기술을 이용하여 형성된 분리 영역(23h)에서 분리될 수 있으며, 따라서 칩 분리를 위해 레이저 스크라이빙을 추가로 수행할 필요는 없다.Thereafter, the lower surface of the substrate 21 may be partially removed by grinding and / or lapping to reduce the thickness of the substrate 21. [ Subsequently, the substrate 21 is divided into individual chip units to manufacture light emitting diodes separated from each other. At this time, the substrate 21 can be separated from the separation region 23h formed using the laser scribing technique, and therefore, there is no need to further perform laser scribing for chip separation.

상기 기판(21)은 개별 발광 다이오드 칩 단위로 분할되기 전 또는 후에 발광 다이오드 칩에서 제거될 수도 있다.The substrate 21 may be removed from the light emitting diode chip before or after being divided into individual light emitting diode chip units.

도 10을 참조하면, 서로 분리된 발광 다이오드 상에 파장변환기(45)가 형성된다. 파장변환기(45)는 형광체를 함유하는 수지를 프린팅 기법을 이용하여 발광 다이오드 상에 코팅하거나, 또는 에어로졸 분사 장치를 이용하여 형광체 분말을 기판(21) 상에 코팅함으로써 형성될 수 있다. 특히, 에어로졸 증착 방법을 이용함으로써, 발광 다이오드에 균일한 두께의 형광체 박막을 형성할 수 있어 발광 다이오드에서 출사되는 광의 색상 균일도가 향상된다. 이에 따라, 본 발명의 실시예들에 따른 발광 다이오드가 완성되며, 상기 발광 다이오드는 도 1에 도시한 바와 같이 솔더 페이스트를 통해 인쇄회로보드(51)의 대응 패드들(53a, 53b)에 접착될 수 있다.Referring to FIG. 10, a wavelength converter 45 is formed on the light emitting diodes separated from each other. The wavelength converter 45 may be formed by coating a resin containing a phosphor on a light emitting diode using a printing technique or by coating a phosphor powder on a substrate 21 using an aerosol sprayer. Particularly, by using the aerosol deposition method, it is possible to form a phosphor thin film having a uniform thickness on the light emitting diode, thereby improving the color uniformity of the light emitted from the light emitting diode. Accordingly, a light emitting diode according to embodiments of the present invention is completed, and the light emitting diode is bonded to the corresponding pads 53a and 53b of the printed circuit board 51 through the solder paste as shown in FIG. 1 .

본 실시예에 있어서, 상부 절연층(41)에 의해 노출된 제1 및 제2 전극 패드영역들(43a, 43b)이 직접 인쇄회로보드에 실장되는 것으로 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 상기 전극 패드 영역들(43a, 43b)에 추가로 패드 전극 패턴을 형성하여 더 확장된 패드 영역들을 형성할 수도 있다. 다만, 이 경우, 전극 패턴을 형성하기 위해 추가의 포토 마스크가 사용될 것이다.In the present embodiment, the first and second electrode pad regions 43a and 43b exposed by the upper insulating layer 41 are directly mounted on the printed circuit board. However, the present invention is not limited thereto And further pad electrode patterns may be formed on the electrode pad regions 43a and 43b to form pad regions that are further extended. In this case, however, an additional photomask may be used to form the electrode pattern.

도 11 내지 도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서, 각 도면들에서 (a)는 평면도를 (b)는 절취선 A-A를 따라 취해진 단면도를 (c)는 절취선 B-B를 따라 취해진 단면도를 나타낸다.FIGS. 11 to 14 are views for explaining a method of manufacturing a light emitting diode according to another embodiment of the present invention, in which (a) is a plan view, (b) is a cross- Sectional view taken along the perforation line BB.

앞서 설명한 실시예들에 있어서, 메사(M)는 반사 전극 구조체(35)를 형성한 후에 형성되었으나, 본 실시예에 있어서, 메사(M)가 반사 전극 구조체(35)를 형성하기 전에 형성된다.In the above-described embodiments, the mesa M is formed after the reflective electrode structure 35 is formed, but in this embodiment, the mesa M is formed before forming the reflective electrode structure 35.

우선, 도 11을 참조하면, 도 2를 참조하여 설명한 바와 같이, 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)이 성장된다. 그 후, 패터닝 공정을 통해 메사(M)가 형성된다. 상기 메사(M)는 도 5를 참조하여 설명한 것과 유사하므로 상세한 설명은 생략한다.11, a first conductivity type semiconductor layer 23, an active layer 25, and a second conductivity type semiconductor layer 27 are grown on a substrate 21, as described with reference to FIG. 2 . Thereafter, a mesa M is formed through a patterning process. Since the mesa M is similar to that described with reference to FIG. 5, detailed description is omitted.

도 12를 참조하면, 제1 도전형 반도체층(23) 및 메사(M)를 덮도록 예비 산화층(29)이 형성된다. 예비 산화층(29)은 도 2를 참조하여 설명한 바와 동일한 재료 및 제조 기술을 이용하여 형성될 수 있다. 상기 예비 산화층(29) 상에 개구부(30a)를 갖는 포토레지스트 패턴(30)이 형성된다. 포토레지스트 패턴(30)의 개구부(30a)는 메사(M)의 상부 영역 내에 위치한다. 포토레지스트 패턴(30)은 메사(M)가 형성된 기판(21) 상에 형성되는 것을 제외하면, 도 2를 참조하여 설명한 것과 동일하므로 상세한 설명은 생략한다.Referring to FIG. 12, a pre-oxidized layer 29 is formed to cover the first conductivity type semiconductor layer 23 and the mesa M. The pre-oxidized layer 29 can be formed using the same materials and manufacturing techniques as described with reference to Fig. A photoresist pattern 30 having an opening 30a is formed on the pre-oxidized layer 29. [ The opening 30a of the photoresist pattern 30 is located in the upper region of the mesa M. [ The photoresist pattern 30 is the same as that described with reference to FIG. 2, except that it is formed on the substrate 21 on which the mesa M is formed, and a detailed description thereof will be omitted.

도 13을 참조하면, 상기 포토레지스트 패턴(30)을 식각 마스크로 사용하여 예비 산화층(29)이 식각되고, 이에 따라 제2 도전형 반도체층(27)을 노출시키는 개구부들(29a)이 형성된다.13, the pre-oxidized layer 29 is etched using the photoresist pattern 30 as an etch mask, thereby forming openings 29a for exposing the second conductive type semiconductor layer 27 .

도 14를 참조하면, 이어서, 도 4를 참조하여 상세히 설명한 바와 같이, 반사 전극 구조체(35)가 리프트 오프 기술을 이용하여 각 메사들(M) 상에 형성된다. 그 후, 도 6 내지 도 11을 참조하여 설명한 바와 유사한 공정을 거쳐 발광 다이오드가 제작될 수 있다.Referring to FIG. 14, a reflective electrode structure 35 is then formed on each of the mesas M using a lift-off technique, as described in detail with reference to FIG. Thereafter, a light emitting diode can be manufactured through a process similar to that described with reference to Figs. 6 to 11.

본 실시예에 따르면, 메사(M)가 반사 전극 구조체(35)보다 먼저 형성되므로, 예비 산화층(29)이 메사(M)의 측면 및 메사(M) 사이의 영역에 잔류할 수 있다. 상기 예비 산화층(29)은 그 후 하부 절연층(39)으로 덮이며, 하부 절연층(39)과 함께 패터닝된다.According to the present embodiment, since the mesa M is formed before the reflective electrode structure 35, the pre-oxidized layer 29 can remain in the region between the side of the mesa M and the mesa M. The pre-oxidized layer 29 is then covered with a lower insulating layer 39 and patterned with a lower insulating layer 39.

앞에서 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 특정 실시예에 한정되는 것은 아니다. 또한, 특정 실시예에서 설명된 사항은 본 발명의 기술적 사상을 벗어나지 않는 한 다른 실시예에서도 유사하게 적용될 수 있다.While the foregoing is directed to various embodiments of the present invention, the present invention is not limited to the specific embodiments. In addition, the matters described in the specific embodiments may be similarly applied to other embodiments, without departing from the technical spirit of the present invention.

Claims (17)

발광 다이오드에 있어서,
제1 도전형 반도체층;
상기 제1 도전형 반도체층 상부에 위치하는 제2 도전형 반도체층;
상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 위치하는 활성층;
상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드 영역;
상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극 패드 영역;
상기 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층 상에 위치하는 메사; 및
상기 메사 및 상기 제1 도전형 반도체층을 덮는 하부 절연층을 포함하고,
상기 하부 절연층은 상기 제1 전극 패드 영역이 상기 제1 도전형 반도체층과 전기적으로 접속되도록 상기 제1 도전형 반도체층을 노출시키는 복수의 제1 개구부 및 상기 메사 상부를 일부 노출시키는 제2 개구부를 포함하고,
상기 메사는 일 방향으로 연장된 복수의 분지부 및 상기 복수의 분지부를 연결하며 상기 복수의 분지부 일측에 배치된 연결부를 포함하며,
상기 복수의 제1 개구부 중 상기 발광 다이오드의 내측에 형성된 어느 하나는 상기 복수의 분지부 사이에 배치되고,
상기 복수의 제1 개구부 중 상기 발광 다이오드의 가장자리에 형성된 다른 하나는 상기 연결부의 외측에 배치되며,
상기 복수의 제1 개구부 중 상기 발광 다이오드의 내측에 형성된 어느 하나는 상기 복수의 제1 개구부 중 상기 발광 다이오드의 가장자리에 형성된 다른 하나보다 짧은 길이로 연장된 발광 다이오드.In the light emitting diode,
A first conductive semiconductor layer;
A second conductive semiconductor layer disposed on the first conductive semiconductor layer;
An active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer;
A first electrode pad region electrically connected to the first conductivity type semiconductor layer;
A second electrode pad region electrically connected to the second conductivity type semiconductor layer;
A mesa on the first conductive semiconductor layer, the active layer and the second conductive semiconductor layer; And
And a lower insulating layer covering the mesa and the first conductive type semiconductor layer,
Wherein the lower insulating layer includes a plurality of first openings exposing the first conductivity type semiconductor layer so that the first electrode pad region is electrically connected to the first conductivity type semiconductor layer, Lt; / RTI >
Wherein the mesa includes a plurality of branch portions extending in one direction and a connecting portion connecting the plurality of branch portions and disposed on one side of the plurality of branch portions,
Wherein one of the plurality of first openings formed inside the light emitting diode is disposed between the plurality of branch portions,
The other one of the plurality of first openings formed at an edge of the light emitting diode is disposed outside the connection portion,
And one of the plurality of first openings formed inside the light emitting diode is shorter than the other one of the plurality of first openings formed at the edge of the light emitting diode. 삭제delete 청구항 1에 있어서,
상기 복수의 제1 개구부는 상기 복수의 분지부가 연장된 일 방향으로 연장된 발광 다이오드.The method according to claim 1,
And the plurality of first openings extend in one direction in which the plurality of branch portions extend. 삭제delete 청구항 1에 있어서,
상기 메사는 상기 제2 도전형 반도체층 상에 형성된 반사 전극 구조체를 더 포함하고,
상기 제2 개구부는 상기 메사 상에서 상기 반사 전극 구조체를 노출시키는 발광 다이오드.The method according to claim 1,
The mesa further includes a reflective electrode structure formed on the second conductive semiconductor layer,
And the second opening exposes the reflective electrode structure on the mesa. 청구항 5에 있어서,
상기 제2 개구부는 상기 복수의 제1 개구부 중 어느 두 개의 사이에 형성된 발광 다이오드.The method of claim 5,
And the second opening is formed between any two of the plurality of first openings. 청구항 5에 있어서,
상기 제2 개구부는 상기 연결부 상에 형성된 발광 다이오드.The method of claim 5,
And the second opening is formed on the connection portion. 청구항 5에 있어서,
상기 제1 도전형 반도체층에 전기적으로 접속하고 상기 반사 전극 구조체 및 메사로부터 절연된 전류 분산층을 더 포함하는 발광 다이오드.The method of claim 5,
And a current diffusion layer electrically connected to the first conductivity type semiconductor layer and insulated from the reflective electrode structure and the mesa. 청구항 8에 있어서,
상기 전류 분산층을 덮는 상부 절연층을 더 포함하는 발광 다이오드.The method of claim 8,
And an upper insulating layer covering the current dispersion layer. 청구항 9에 있어서,
상기 상부 절연층은 상기 전류 분산층을 노출시키는 제3 개구부를 더 포함하는 발광 다이오드.The method of claim 9,
And the upper insulating layer further includes a third opening exposing the current-spreading layer. 청구항 10에 있어서,
상기 제3 개구부는 상기 제1 전극 패드 영역과 상기 제2 전극 패드 영역을 한정하는 발광 다이오드.The method of claim 10,
And the third opening defines the first electrode pad region and the second electrode pad region. 청구항 10에 있어서,
상기 제3 개구부 내에서 상기 반사 전극구조체 상에 위치하는 확산 방지 보강층을 더 포함하는 발광 다이오드.The method of claim 10,
And a diffusion prevention layer located on the reflective electrode structure within the third opening. 청구항 12에 있어서,
상기 전류 분산층과 상기 확산 방지 보강층은 동일 재료로 형성된 발광 다이오드.The method of claim 12,
And the current spreading layer and the diffusion preventive reinforcement layer are made of the same material. 청구항 12에 있어서,
상기 확산 방지 보강층의 측면은 상기 상부 절연층에 의해 덮혀 있는 발광 다이오드.The method of claim 12,
And a side surface of the diffusion prevention reinforcing layer is covered with the upper insulating layer. 청구항 1에 있어서,
상기 제1 전극 패드 영역에 전기적으로 연결된 제1 선단부와 상기 제2 전극 패드 영역에 전기적으로 연결된 제2 선담부 사이에 형성된 스파크 갭을 포함하는 발광 다이오드.The method according to claim 1,
And a spark gap formed between a first front end portion electrically connected to the first electrode pad region and a second front end portion electrically connected to the second electrode pad region. 청구항 15에 있어서,
상기 제2 도전형 반도체층을 덮는 상부 절연층을 더 포함하고,
상기 상부 절연층은 상기 스파크 갭을 노출하는 개구부를 포함하는 발광 다이오드.16. The method of claim 15,
And an upper insulating layer covering the second conductivity type semiconductor layer,
And the upper insulating layer includes an opening exposing the spark gap. 청구항 15에 있어서,
상기 스파크 갭은 상기 제1 전극 패드 영역과 상기 제2 전극 패드 영역 사이에 위치하는 발광 다이오드.16. The method of claim 15,
Wherein the spark gap is located between the first electrode pad region and the second electrode pad region.
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