KR102000034B1 - Patterning method using selective wetting properties - Google Patents
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Abstract
Description
본 발명은 회로 기판을 패터닝하는 방법에 관한 발명으로서, 더 구체적으로는 회로 기판의 선택적 젖음성을 이용하여 회로 기판을 패터닝하는 과정을 단순화함으로써 패터닝에 소요되는 시간 및 비용을 절감할 수 있도록 하는 방법에 관한 것이다.The present invention relates to a method of patterning a circuit board, and more particularly, to a method of reducing the time and cost required for patterning by simplifying the process of patterning a circuit board by using the selective wettability of the circuit board .
기존의 TFT LCD에 사용되는 비정질 실리콘은 제조 공정이 비교적 간단하고 생산비용이 적게 든다는 장점이 있지만, 분자 배열이 일정하지 않아 전자 이동도가 1 Cm2/Vs 정도로 낮기 때문에, 전자를 이동시키려면 많은 소비전력이 소요된다. Amorphous silicon used in conventional TFT LCD is advantageous in that the manufacturing process is relatively simple and production cost is low. However, since the molecular arrangement is not constant and the electron mobility is as low as 1
한편, 고해상도 LCD 구현을 위해서는 전자의 이동도가 약 10 Cm2/Vs 이상은 되어야 하므로, 프리미엄 LCD 제조 공정에서는 전자의 이동도가 100 Cm2/Vs 정도인 LTPS를 주로 사용한다.On the other hand, in order to realize a high-resolution LCD, the mobility of electrons should be about 10
그러나, LTPS 기반의 TFT LCD는 제조 공정에서 실리콘 증착 후 이를 결정화하는 과정을 거쳐야하는데 이 과정이 복잡할 뿐만 아니라 비용이 많이 소요된다는 단점이 있다.However, the LTPS-based TFT LCD has to be crystallized after silicon deposition in the manufacturing process, which is complicated and costly.
최근에는 IGZO TFTs (indium-gallium-zinc-oxide) 라는 산화물 반도체가 액정 디스플레이의 액정을 제어하는 스위칭 회로 및 구동 회로소자로서 널리 사용되고 있다. In recent years, an oxide semiconductor called IGZO TFTs (indium-gallium-zinc-oxide) has been widely used as a switching circuit and a driving circuit element for controlling liquid crystal of a liquid crystal display.
IGZO는 소재 특성상 전자의 이동도가 20~50Cm2/Vs 수준으로서 전술한 LTPS보다는 낮지만 실제 고해상도 디스플레이의 제품 성능에 영향을 미칠 정도는 아닌 반면에, 실리콘 증착후 결정화 과정을 거칠 필요가 없으므로 공정을 단순화하고 생산 비용을 저감할 수 있다는 장점이 있다.IGZO has lower electron mobility of 20 ~ 50Cm2 / Vs than the above-mentioned LTPS, but it does not affect the product performance of the high resolution display. However, since it does not need to undergo crystallization process after silicon deposition, It is possible to simplify and reduce the production cost.
그러나, IGZO 기반의 박막트랜지스터 패터닝 공정에는 포토리지스트 코팅, UV 노광, 현상, 베이킹, 습식 및 건식 에칭 등 여전히 많은 과정이 요구된다. 특히, IGZO와 같은 산화물 반도체 기반의 트랜지스터의 패터닝 공정은 액티브 레이어의 적층이후에 액티브 레이어에 가해지는 화학 반응을 최적화하지 못하면 성능저하를 가져오는 문제가 있다.However, the IGZO-based thin film transistor patterning process still requires many processes such as photoresist coating, UV exposure, development, baking, wet and dry etching. Particularly, the patterning process of a transistor based on oxide semiconductor such as IGZO has a problem in that the performance is degraded if the chemical reaction applied to the active layer is not optimized after the active layer is stacked.
예를 들면, 소오스/드레인 전극을 습식 에칭하는 과정은 액티브 레이어 상부에 추가 보호막을 적층하여 두지 않으면 액티브 레이어의 성능이 심각하게 저하된다는 것이 알려져 있다. 따라서, 전술한 성능저하 문제를 방지하기 위해서는 추가 보호막의 적층과 그에 따르는 공정들이 추가되며 그만큼 시간 및 비용이 소요된다.For example, it is known that the process of wet etching the source / drain electrode seriously degrades the performance of the active layer unless an additional protective film is stacked on the active layer. Therefore, in order to prevent the problem of the performance degradation described above, additional layers of the protective film and the processes therefor are added, which is time consuming and costly.
이러한 문제점들을 해소하기 위하여 근래에는, 고해상도 산화물 반도체 기반의 액정 디스플레이 제조에 선택적 코팅 방법이 사용되고 있다. 이는 적층된 자가 정렬 모노레이어 (SAM)와 산소 플라즈마 처리 영역간의 젖음성 또는 표면 에너지 차이를 이용하는 방법이다.In order to solve these problems, selective coating methods have been used in recent years to manufacture liquid crystal displays based on high-resolution oxide semiconductors. This is a method utilizing the wettability or surface energy difference between the stacked self-aligned monolayer (SAM) and the oxygen plasma treated region.
예컨대, Octadecylphosphonic산성 용액이나 octadecyltrichlorosilane 용액 등으로 처리된 SAM은 그 표면이 소수성을 띄기 때문에 산소 플라즈마 처리를 통해 패터닝 및 액티브 아일랜드 형성을 가능하게 한다는 것이 알려져 있다. For example, it is known that a SAM treated with an octadecylphosphonic acid solution or an octadecyltrichlorosilane solution has a hydrophobic surface and thus enables patterning and active island formation through oxygen plasma treatment.
그러나, 이러한 선택적 코팅 방법은 게이트 절연막 처리를 위하여 추가적인 화학 물질이 요구되며, 높은 젖음성 차이를 얻기 위하여 반복적인 코팅과 세척처리가 요구된다는 단점이 있다.However, such a selective coating method requires additional chemicals for the gate insulating film treatment and has a disadvantage of requiring repeated coating and cleaning treatment to obtain a high wettability difference.
본 발명은 전술한 종래의 패터닝 방법의 단점을 개선하고, 패터닝 공정을 단순화하여 패터닝에 소요되는 시간과 비용을 저감할 수 있는 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method capable of reducing the time and cost required for patterning by improving the shortcomings of the conventional patterning method and simplifying the patterning process.
상기와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따르는 선택적 젖음성을 이용한 패터닝 방법은 소수성 물질을 포함한 기판을 타겟 기판에 스탬핑하는 단계, 타겟 기판 위에 소정의 패턴이 새겨진 쉐도우 마스크를 배치하는 단계, 쉐도우 마스크를 사이에 두고 타겟 기판을 산소 플라즈마 처리하는 단계 및 타겟 기판에 패터닝 용액을 도포하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of patterning using a selective wetting method, comprising: stamping a substrate including a hydrophobic material onto a target substrate; disposing a shadow mask having a predetermined pattern on the target substrate; , Oxygen plasma processing the target substrate with the shadow mask interposed therebetween, and applying the patterning solution to the target substrate.
본 발명의 다른 실시예에 따르면, 소수성 물질을 포함한 기판은 PDMS 기판인 것을 특징으로 한다.According to another embodiment of the present invention, the substrate including the hydrophobic substance is a PDMS substrate.
본 발명의 다른 실시예에 따르면, PDMS 기판은 복수 회 재사용 가능한 것을 특징으로 한다.According to another embodiment of the present invention, the PDMS substrate is reusable plural times.
본 발명의 다른 실시예에 따르면, 타겟 기판에는 인쇄 전자 회로 또는 디스플레이 회로가 패터닝되는 것을 특징으로 한다.According to another embodiment of the present invention, the target substrate is characterized in that a printing electronic circuit or a display circuit is patterned.
본 발명의 다른 실시예에 따르면, 타겟 기판상에는 IGZO TFTs 회로가 패터닝되는 것을 특징으로 한다.According to another embodiment of the present invention, an IGZO TFTs circuit is patterned on a target substrate.
본 발명의 다른 실시예에 따른 기판 개질 방법은 소정의 표면 특성을 갖는 특성기판을 타겟 기판에 스탬핑하는 단계를 포함하며, 특성기판은 PDMS 기판인 것을 특징으로 한다.A substrate modification method according to another embodiment of the present invention includes the step of stamping a characteristic substrate having a predetermined surface characteristic onto a target substrate, wherein the characteristic substrate is a PDMS substrate.
본 발명에서 제안한 다양한 실시예에 따라 본발명은 표면 성질이 소수성을 띄는 PDMS 기판을 타겟 기판에 스탬핑함으로써, 타겟 기판의 표면 성질을 소수성으로 개질하고, 기판 표면의 선택적 젖음성을 이용한 단순한 공정으로 패터닝을 가능하게 한다.According to various embodiments of the present invention, a PDMS substrate having a hydrophobic surface property is stamped on a target substrate to modify the surface property of the target substrate to be hydrophobic, and patterning is performed by a simple process using selective wettability of the substrate surface .
도1은 본 발명의 일 실시예에 따른 선택적 젖음성을 이용한 패터닝 방법의 공정을 도시한다.
도 2는 PDMS 스탬핑 처리 전후에 타겟 기판 표면의 접촉각 변화를 도시한다.
도 3은 본 발명의 일 실시예에 따르는 패터닝 방법으로 생성된 IGZO TFT의 채널 길이에 따른 전달 특성 및 출력 특성 그래프를 도시한다.
도 4는 본 발명의 일 실시예에 따르는 패터닝 방법으로 생성된 IGZO TFT의 필드 이펙트 이동도, 온 저항, 및 하위 문턱전압 경사도 그래프를 도시한다.FIG. 1 shows a process of a patterning method using selective wettability according to an embodiment of the present invention.
Figure 2 shows the change in contact angle of the target substrate surface before and after the PDMS stamping process.
FIG. 3 is a graph showing transfer characteristics and output characteristics according to channel lengths of IGZO TFTs produced by a patterning method according to an embodiment of the present invention.
4 shows field effect mobility, on-resistance, and lower threshold voltage gradients of an IGZO TFT produced by the patterning method according to an embodiment of the present invention.
본 명세서에서 개시된 실시예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 개시에서 제안하고자 하는 실시예는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 당해 기술분야에서 통상의 지식을 가진 자에게 실시예들의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.Brief Description of the Drawings The advantages and features of the embodiments disclosed herein, and how to accomplish them, will be apparent with reference to the embodiments described below with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. But only to provide a complete picture of the categories.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시예에 대해 구체적으로 설명하기로 한다. The terms used in this specification will be briefly described, and the disclosed embodiments will be described in detail.
본 명세서에서 사용되는 용어는 개시된 실시예들의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 상세한 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다. Although the terminology used herein should be interpreted taking into account the functions of the disclosed embodiments, it is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof. Also, in certain cases, there may be a term arbitrarily selected by the applicant, in which case the meaning thereof will be described in detail in the detailed description of the corresponding specification. Accordingly, the terms used in the present disclosure should be defined based on the meanings of the terms, not on the names of the terms, but on the entire contents of the specification.
본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다.The singular expressions herein include plural referents unless the context clearly dictates otherwise.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에서 사용되는 "부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부"들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부"들로 결합되거나 추가적인 구성요소들과 "부"들로 더 분리될 수 있다.When an element is referred to as "including" an element throughout the specification, it is to be understood that the element may include other elements as well, without departing from the spirit or scope of the present invention. Also, as used herein, the term "part " refers to a hardware component such as software, FPGA or ASIC, and" part " However, "part" is not meant to be limited to software or hardware. "Part" may be configured to reside on an addressable storage medium and may be configured to play back one or more processors. Thus, by way of example, and not limitation, "part (s) " refers to components such as software components, object oriented software components, class components and task components, and processes, Subroutines, segments of program code, drivers, firmware, microcode, circuitry, data, databases, data structures, tables, arrays and variables. The functions provided in the components and "parts " may be combined into a smaller number of components and" parts " or further separated into additional components and "parts ".
아래에서는 첨부한 도면을 참고하여 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In order to clearly explain the present invention in the drawings, parts not related to the description will be omitted.
재료 표면의 젖음성(wetting properties)은 재료표면의 화학조성 또는 기하학적 구조에 달려있으며, 젖음성의 정도는 액상 액적 (liquid droplet)의 접촉각 (contact angle)을 측정함으로써 계량화될 수 있다.The wetting properties of the material surface depend on the chemical composition or geometry of the material surface and the degree of wetting can be quantified by measuring the contact angle of the liquid droplet.
접촉각이 소정값 이하로 작다면 친수성 (hydrophilic) 표면을 나타내고, 접촉각이 소정값 이상으로 크다면 소수성 (hydrophobic) 을 나타낸다고 볼 수 있다.If the contact angle is smaller than a predetermined value, it indicates a hydrophilic surface, and if the contact angle is larger than a predetermined value, it indicates hydrophobic.
예를 들면, 표면 성질이 친수성인 유리에 물 방울을 떨어뜨리면 물방울과 유리 표면의 접촉각은 5° ~ 25° 정도로 형성되며, 표면 성질이 소수성인 PDMS (폴리디메틸실록산)에 물 방을을 떨어뜨리면 물방울과 PDMS의 접촉각은 109° 정도로 형성된다. For example, when dropping water droplets on a glass having a hydrophilic surface property, the contact angle between water droplets and the glass surface is about 5 ° to 25 °. If a water chamber is dropped on PDMS (polydimethylsiloxane) whose surface property is hydrophobic The contact angle of water droplet and PDMS is about 109 °.
접촉각의 정도에 따라 친수성과 소수성을 판별할 수 있을 뿐만아니라, 상이한 방향에서 접촉각을 측정하고 접촉각이 동일하면 표면 젖음성은 등방성이며, 접촉각이 상이하면 젖음성이 비등방성임을 판별할 수도 있다.The hydrophilicity and the hydrophobicity can be discriminated according to the degree of the contact angle, and the contact angle is measured in different directions. If the contact angle is the same, the surface wettability is isotropic, and if the contact angle is different, it can be discriminated that the wettability is anisotropic.
플라즈마 화학기상증착, 이온빔 에칭, 마이크로 접촉 인쇄 및 광식각 등을 포함하는 다양한 물리적 방법들로 표면의 젖음성을 개질할 수 있다고 알려져 있다. 그러나, 이들 물리적 개질 방법은 복잡한 장비를 필요로 하며 견본의 크기에 제한이 요구된다.It is known that surface wettability can be modified by various physical methods including plasma chemical vapor deposition, ion beam etching, micro contact printing, and optical etching. However, these physical modification methods require complex equipment and limit the size of the sample.
본 발명은 PDMS로 이루어진 기판을 타겟기판에 스탬핑하는 간단한 공정을 통하여 타겟기판을 소수성으로 개질하여 패터닝하는 방법을 제안한다. 이하에서는 도 1을 참조하여 본 발명의 일 실시예에 따른 패터닝 방법을 설명한다.The present invention proposes a method of modifying and patterning a target substrate to be hydrophobic through a simple process of stamping a substrate made of PDMS onto a target substrate. Hereinafter, a patterning method according to an embodiment of the present invention will be described with reference to FIG.
도 1의 (a)에는 PDMS 기판 (10) 을 타겟 기판 (20) 인 SiO2/Si 기판에 스탬핑하는 공정이 도시되어 있다. 1 (a) shows a step of stamping the
PDMS의 화학식은 CH3[Si(CH3)2O] n Si(CH3)3 이며, n개의 메틸기 (CH3) 리간드를 가지고 있어서 소수성을 띈다. 이외에도 PDMS는 다음과 같은 특성을 갖는다.The PDMS has the chemical formula CH 3 [Si (CH 3 ) 2 O] n Si (CH 3 ) 3 and has n methyl group (CH 3 ) ligands. In addition, PDMS has the following characteristics.
첫째, PDMS는 기판의 상대적으로 넓은 영역에 안정적으로 정착할 수 있으며, 평탄하지 않은 표면에도 정착할 수 있다.First, PDMS can be stably fixed on a relatively large area of the substrate, and can be fixed on an uneven surface.
둘째, PDMS는 계면 자유 에너지가 낮기 때문에 PDMS로 다른 폴리머를 성형할 때 접착이 잘 일어나지 않아 성형 가공성이 좋다.Second, since the PDMS has low interfacial free energy, the PDMS does not bond well when forming other polymer, so the processability is good.
세째, PDMS는 동질적이고 등방성을 띈다. 또한 광학적으로 300nm 두께까지는 투명하므로, 광학장치의 소자 재료로 이용될 수 있다.Third, PDMS is homogeneous and isotropic. Further, since the film is optically transparent up to a thickness of 300 nm, it can be used as a device material of an optical device.
네째, PDMS는 내구성이 우수한 탄성 중합체 (elastomer) 이다. 몰딩한 PDMS를 수백 회 또는 수 개월간 스탬핑하여도 거의 성능저하가 일어나지 않는다.Fourth, PDMS is a durable elastomer. Even when the molded PDMS is stamped for several hundred times or several months, almost no performance deterioration occurs.
이상의 특성을 갖는 PDMS로 이루어진 기판은 베이스 폴리머를 가교제와 섞고 약 150° C 온도의 플레이트에서 10 분정도 소결하여 얻을 수 있다.A substrate made of PDMS having the above characteristics can be obtained by mixing the base polymer with a cross-linking agent and sintering for about 10 minutes on a plate at about 150 ° C.
전술한 과정을 거쳐 얻어진 PDMS 기판 (10) 을 타겟 기판 (20) 인 SiO2가 도핑된 실리콘 웨이퍼 (SiO2/Si wafer) 상에 한차례 스탬핑하고 즉시 떼어낸다. The SiO 2 is the
PDMS 스탬핑 처리전 타겟기판 표면의 접촉각은 도 2의 (a)에 도시된 바와 같이 45.5° 정도였으나, 스탬핑 처리후 타겟기판 표면의 접촉각은 도 2의 (b)에 도시된 바와 같이 66.4°정도로 소수성을 띄게 된다.The contact angle of the target substrate surface before the PDMS stamping process was about 45.5 ° as shown in FIG. 2 (a), but the contact angle of the surface of the target substrate after the stamping process was about 66.4 ° as shown in FIG. 2 (b) Respectively.
도 1의 (b)는 타겟 기판 (20) 상부에 쉐도우 마스크 (30) 를 배치하고 산소 플라즈마 처리하는 공정을 도시한다.1 (b) shows a process of disposing the
스탬핑처리된 타겟 기판 (20) 의 상부에 액티브 레이어가 패터닝된 쉐도우 마스크 (30) 를 씌우고 산소 플라즈마 처리를 수행한다. 산소 플라즈마 처리는 소수성 표면을 친수성 표면으로 개질하는데 사용된다. A
따라서, 타겟 기판 (20) 의 표면중 쉐도우 마스크 (30) 에 의하여 덮여 있던 영역은 소수성을 유지하며, 타겟 기판 (20) 의 표면중 쉐도우 마스크 (30) 의 개구부에 위치하여 산소 플라즈마 이온과 접촉한 영역은 친수성으로 개질된다. 타겟 기판 (20) 의 표면중 산소 플라즈마 처리되어 친수성으로 개질된 영역의 접촉각은 거의 0° 에 가깝게 된다.Therefore, the region covered by the
도 1의 (c)는 산소 플라즈마 처리된 타겟 기판 (20) 상에 IGZO 용액 (40) 을 6000 rpm으로 스핀 코팅한 상태를 도시한다. 본 실시예에서는 패터닝 용액으로 IGZO 용액 (40)을 예로 들어 설명하였지만, 본 발명의 공정은 IGZO 용액 (40)에만 적용되는 것은 아니고 IGZO 용액 외의 반도체 용액 또는 금속 용액의 패터닝 용액에도 널리 적용된다. 1 (c) shows a state in which the
IGZO 용액은 인듐 니트레이트 하이드레이트 (In(NO3)3xH2O), 갈륨 니트레이트 하이드레이트 (Ga(NO3)3xH2O), 및 아연 아세테이트 디하이드레이트의 파우더를 용매 (C3H8O2)에 녹여 준비한다. 이 과정에서 모노 에탄올라민 (C2H7NO)이 스테빌라이저로 첨가된다.The IGZO solution was prepared by dissolving a powder of indium nitrate hydrate (In (NO 3 ) 3 x H 2 O), gallium nitrate hydrate (Ga (NO 3 ) 3 x H 2 O), and zinc acetate dihydrate in a solvent (C 3 H 8 O 2 ). In this process, monoethanolamine (C 2 H 7 NO) is added as a stabilizer.
IGZO 용액 (40) 은 타겟 기판 (20) 중 친수성으로 개질된 영역, 즉 액티브 레이어 패턴 영역에만 코팅된다. IGZO 용액 (40) 을 스핀 코팅하면, 타겟 기판 (20) 표면의 친수영역상에 액티브 영역이 자가정렬된다. 이는 산소 플라즈마 처리된 영역과 마스크된 영역간의 표면 에너지 즉 젖음성 차이가 매우 크기 때문이다.The
도시되지는 않았지만, IGZO 코팅된 타겟기판은 헬륨 분위기에서 약 400° C로 2시간동안 아닐링처리되며, 이어서 알루미늄 소오스/드레인 전극들이 쉐도우 마스크를 통하여 적층된다.Although not shown, the IGZO coated target substrate is annealed in a helium atmosphere at about 400 ° C for 2 hours, and then aluminum source / drain electrodes are deposited through a shadow mask.
액티브 영역의 두께는 문턱 전압과 온/오프 전류 비와 밀접한 관계를 갖기 때문에, 액티브 영역을 얇게 형성하는 것은 매우 중요하며, 액티브 영역의 두께는 IGZO 용액의 몰 농도 및 스핀 코팅 스피드를 조절함으로써 20 nm이하로 최적화될 수 있다.Since the thickness of the active region is closely related to the threshold voltage and the on / off current ratio, it is very important to form the active region thin. The thickness of the active region is controlled by controlling the molarity of the IGZO solution and the spin coating speed, ≪ / RTI >
이하에서는 도 3과 도 4를 참조하여, 본 발명에 따른 패터닝 방법으로 생성한 IGZO TFT의 전기적 특성 및 계면 특성을 평가 기술한다.Hereinafter, the electrical characteristics and the interface characteristics of the IGZO TFT produced by the patterning method according to the present invention will be described with reference to FIGS. 3 and 4. FIG.
도 3의 (a)와 (b)는 본 발명의 일실시예에 따른 패터닝 방법으로 생성된 IGZO TFT의 채널 길이가 30㎛ 인경우, (c)와 (d)는 채널 길이가 90㎛ 인경우, (e)와 (f)는 채널 길이가 120㎛ 인경우, (g)와 (h)는 채널 길이가 200㎛ 인 경우의 전달 특성 및 출력 특성을 나타내는 그래프이다 (채널 폭은 1000㎛).3 (a) and 3 (b) are graphs showing a case where the channel length of the IGZO TFT produced by the patterning method according to an embodiment of the present invention is 30 μm, (g) and (h) are graphs showing a transfer characteristic and an output characteristic (channel width is 1000 탆) when the channel length is 200 탆, while the channels (e) and (f) are 120 탆.
공핍 모드에서 동작하는 모든 TFT는 108 이상의 전류 온/오프 비를 나타내며, 우수한 하위 문턱전압 경사도를 보여준다. 그러나, 채널 길이가 길어질수록, 특히 채널 길이가 200㎛인 경우에 하위 문턱 전압 영역에서 범프 형상의 그래프를 그린다. 이와 같은 범프 형상의 그래프 특성은 액티브 레이어의 에지에서 형성된 기생 TFT와 밀접한 관련이 있다. All TFTs operating in depletion mode exhibit a current on / off ratio of greater than 10 8 and exhibit excellent subthreshold voltage gradients. However, as the channel length becomes longer, especially, when the channel length is 200 mu m, a graph of the bump shape is drawn in the lower threshold voltage region. Such bump graph characteristic is closely related to the parasitic TFT formed at the edge of the active layer.
도 3에 도시된 TFT의 출력 특성은 선형 동작 영역에서 전압에 대하여 선형적인 드레인 전류 특성을 보여주며, 세츄레이션 동작 영역에서 우수한 세츄레이션 드레인 전류 특성을 보여준다. 이는 소오스/드레인 기생 저항이 충분히 작다는 것과 게이트 누설 전류가 충분히 억제되고 있다는 것을 의미한다.The output characteristics of the TFT shown in Fig. 3 show a linear drain current characteristic with respect to the voltage in the linear operation region and show excellent saturation drain current characteristics in the region of the saturation operation. This means that the source / drain parasitic resistance is sufficiently small and the gate leakage current is sufficiently suppressed.
도 4의 (a)는 채널 길이의 함수로서 필드 이펙트 이동도의 평균값을 보여준다. 필드 이펙트 이동도는 소오스/드레인 전극의 기생 저항에 크게 영향을 받기 때문에 채널 길이가 줄어들수록 작아지는 것으로 알려져있다. Figure 4 (a) shows the average value of field effect mobility as a function of channel length. It is known that the field effect mobility is greatly affected by the parasitic resistance of the source / drain electrodes, and therefore decreases with decreasing channel length.
특히, 채널 길이가 짧은 TFT에서는 기생 저항값을 정확하게 추출하는 것이 매우 중요하다. 도 4의 (a) 에서는 채널 길이가 짧은 구간에서 필드 이펙트 이동도가 채널 길이에 따라 작아지는 것을 보여준다.Especially, it is very important to accurately extract the parasitic resistance value in a TFT having a short channel length. In FIG. 4 (a), the field effect mobility decreases with the channel length in a section where the channel length is short.
채널 길이가 상이한 TFT들에 대하여 전송선 방법 (transmission line method)을 사용하여 콘택 저항을 좀 더 분석해보면, TFT의 전체 온 저항 (Ron) 은 다음식으로 표현될 수 있다.If the contact resistance is further analyzed using the transmission line method for the TFTs having different channel lengths, the total on resistance Ron of the TFT can be expressed by the following equation.
Ron = L/[WCinsμFEi(VGS-VTi-VDS/2)]+2RS / D 수식 (1) R on = L / [WC ins μ FEi (V GS -V Ti -V DS / 2)] + 2R S / D Formula (1)
(여기서, Cins, μFEi, VTi, RS /D는 각각 게이트 절연막의 단위영역당 커패시턴스, 필드 이펙트 이동도, 문턱 전압, 소오스/드레인 기생 저항을 나타낸다)Field effect mobility, threshold voltage, and source / drain parasitic resistance, respectively, of the gate insulating film, C ins , μ FEi , V Ti , and R S /
도 4의 (b)는 상이한 VGS에 대한 채널 길이의 함수로서의 온 저항 평균값을 나타낸다. Figure 4 (b) shows the average on-resistance as a function of channel length for different V GS .
도 4의 (a) 그래프가 y축과 만나는 점과 수식 (1)로부터 기생저항값을 추출할 수 있다. 도 4의 (c)는 채널 폭에 따라 정규화된 정규 기생저항 (Rnorm)을 나타낸다. 도 4의 (c)는 정규 기생저항이 VGS가 증가함에 따라 감소하는 것을 보여주며, 이는 게이트 중첩 영역에서의 전류확산 이펙트때문이다.It is possible to extract the parasitic resistance value from the point where the graph of FIG. 4 (a) meets the y-axis and the equation (1). FIG. 4C shows the normalized parasitic resistance (R norm ) normalized according to the channel width. Figure 4 (c) shows that the normal parasitic resistance decreases with increasing VGS, which is due to the current diffusion effect in the gate overlap region.
VGS-VTi-VDS/2가 45V일 때, 정규 기생저항은 약 3kΩ cm을 나타내며, 이는 종래의 스퍼터 증착방식으로 생성된 IGZO TFT의 정규 기생저항보다 10배 정도 큰 값이지만, 종래의 용액처리 산화물 TFT의 정규 기생저항값과 동등하다.When the V GS -V Ti -V DS / 2 is 45 V, the normal parasitic resistance is about 3 k? Cm, which is 10 times larger than the normal parasitic resistance of the IGZO TFT produced by the conventional sputter deposition method, Equivalent to the normal parasitic resistance value of the solution-treated oxide TFT.
따라서, 본 발명의 일 실시예에 따른 PDMS 스탬핑 방법을 이용한 패터닝은 종래의 용액 처리에 기반한 패터닝 방법과 비교할 때 콘택 저항 특성면에서 성능 열화를 나타내지 않는다.Therefore, the patterning using the PDMS stamping method according to one embodiment of the present invention does not exhibit deterioration in the contact resistance characteristic in comparison with the conventional patterning method based on the solution processing.
TLM 방법에 따라 콘택 저항을 분석한 결과로부터, 필드 이펙트 이동도는 다음 식에 따라 계산된다.From the result of analyzing the contact resistance according to the TLM method, the field effect mobility is calculated according to the following equation.
b = WCinsμFEi(VGS-VTi-VDS/2) 수식 (2)b = WC ins? FEi (V GS -V Ti -V DS / 2)
여기서, b는 1/ΔRon 이다. (수식 (1) 참조)Here, b is 1 /? R on . (See equation (1)).
도 4의 (d)는 수식 (2) 에 따라 계산된 필드 이펙트 이동도를 나타내며, 기생저항이 제로일 때 최대 필드 이펙트 이동도는 1.39 cm2/Vㆍs 이다. (D) in Fig. 4 denotes a field effect mobility calculated according to the equation (2), when the parasitic resistance is zero up to a field effect mobility of 1.39 cm 2 / V · s.
이 결과는 SiOx와 액티브 레이어간의 인터페이스 퀄러티를 평가하는데 사용된다. 왜냐하면, SiOx와 액티브 레이어간의 인터페이스에서 계면 결함이 많을수록 필드 이펙트 이동도는 저하되기 때문이다.This result is used to evaluate the interface quality between SiOx and the active layer. This is because the more the interface defects at the interface between SiOx and the active layer, the lower the field effect mobility.
본 발명에 따른 패터닝 방법으로 생성된 TFT의 필드 이펙트 이동도는 종래의 패터닝 방법으로 생성된 TFT에서의 필드 이펙트 이동도와 유의미한 차이를 보여주지 않았다. 이는 타겟 기판상의 엑티브 레이어에 PDMS의 잔존물이 남아 있지 않다는 것을 의미한다.The field effect mobility of the TFT produced by the patterning method according to the present invention did not show a significant difference in the field effect mobility in the TFT produced by the conventional patterning method. This means that no residue of PDMS remains on the active layer on the target substrate.
전술한 바와 같이, PDMS 기판을 타겟 기판에 스탬핑함으로써 타겟 기판을 소수성으로 개질하는 방법을 사용하여 타겟 기판을 패터닝한 경우, 그렇게 생성된 TFT의 전기적 특성 및 계면 특성이 종래의 방법에 따라 패터닝하여 생성된 TFT에 비하여 성능이 열화되지 않은 반면, 패터닝 공정은 단순화되어 소요 시간과 비용을 감축할 수 있다.As described above, when the target substrate is patterned by using a method of modifying the target substrate by hydrophobicity by stamping the PDMS substrate on the target substrate, the electric characteristics and the interface characteristics of the TFT thus produced are patterned according to the conventional method The performance is not deteriorated as compared with the TFT of the present invention, while the patterning process can be simplified to reduce the time and cost.
10 PDMS 기판
20 타겟 기판
30 쉐도우 마스크
40 IGZO 용액10 PDMS substrate
20 target substrate
30 Shadow Mask
40 IGZO solution
Claims (8)
상기 메틸기(CH3) 리간드가 전사된 상기 타겟 기판 상부에 소정의 패턴이 새겨진 쉐도우 마스크를 배치하는 단계;
상기 쉐도우 마스크가 상부에 배치된 상기 타겟 기판에 대하여 산소 플라즈마 처리를 수행하는 단계; 및
상기 타겟 기판에 패터닝 용액을 도포하는 단계를 포함하는 선택적 젖음성을 이용한 패터닝 방법.Stamping a PDMS substrate onto a target substrate so that a methyl group (CH 3 ) ligand contained in the PDMS substrate is transferred to the target substrate;
Disposing a shadow mask having a predetermined pattern engraved on the target substrate onto which the methyl group (CH 3 ) ligand is transferred;
Performing an oxygen plasma treatment on the target substrate on which the shadow mask is disposed; And
And applying a patterning solution to the target substrate.
상기 PDMS 기판은 복수 회 재사용 가능한 것을 특징으로 하는 선택적 젖음성을 이용한 패터닝 방법.The method according to claim 1,
Wherein the PDMS substrate is reusable a plurality of times.
상기 타겟 기판에는 인쇄 전자 회로 또는 디스플레이 회로가 패터닝되는 것을 특징으로 하는 선택적 젖음성을 이용한 패터닝 방법.The method according to claim 1 or 3,
Wherein the target substrate is patterned with a printed electronic circuit or a display circuit.
상기 타겟 기판상에 도포되는 패터닝 용액은 반도체 용액 또는 금속 용액인 것을 특징으로 하는 선택적 젖음성을 이용한 패터닝 방법.The method according to claim 1 or 3,
Wherein the patterning solution applied on the target substrate is a semiconductor solution or a metal solution.
상기 PDMS 기판은 복수 회 재사용가능한 것을 특징으로 하는 기판 표면의 개질 방법.
The method according to claim 6,
Wherein the PDMS substrate is reusable multiple times.
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