KR101991760B1 - Method for forming electric circuit pattern and system for forming electric circuit pattern - Google Patents
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Abstract
본 발명은 3차원 전자 회로 패턴 구현 방법을 제공한다. 상기 3차원 전자 회로 패턴 구현 방법은 3차원 형상을 갖는 도전성 소재를 준비하는 소재 준비 단계와; 상기 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성 단계와; 상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하는 레이저 반응층 형성 단계; 및 상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성 단계를 포함한다.The present invention provides a method of implementing a three-dimensional electronic circuit pattern. The three-dimensional electronic circuit pattern implementation method includes a material preparation step of preparing a conductive material having a three-dimensional shape; An insulating film forming step of forming an insulating film on a surface of the conductive material to form a base; A laser reaction layer forming step of forming a laser reaction layer exposed to laser light on the surface of the base to be oxidized to expose the metal powder to the outside; And a circuit pattern forming step of irradiating the laser light to form a circuit pattern set in the laser reaction layer.
Description
본 발명은 3차원 전자 회로 패턴 구현 방법 및 3차원 전자 회로 패턴 구현 시스템에 관한 것으로서, 보다 상세하게는 3차원 도전성에 일체로 전자 회로 패턴을 구현할 수 있는 3차원 전자 회로 패턴 구현 방법 및 3차원 전자 회로 패턴 구현 시스템에 관한 것이다.
The present invention relates to a three-dimensional electronic circuit pattern implementation method and a three-dimensional electronic circuit pattern implementation system, and more particularly, to a three-dimensional electronic circuit pattern implementation method and three-dimensional electronic that can implement the electronic circuit pattern integral to the three-dimensional conductivity A circuit pattern implementation system.
일반적으로, 성형회로부품, 즉 MID는 전기회로를 합성수지부품 위에 직접 통합시킬 수 있다. 레이저직접구조성형법은 새로운 합성수지와 결합해서 그러한 부품을 합리적으로 생산할 수 있게 해준다.In general, molded circuit components, or MIDs, can integrate electrical circuits directly on plastic components. Laser direct structural molding, combined with new synthetic resins, makes it possible to produce such parts reasonably.
Molded Interconnected Devices(MID), 즉, 성형회로부품은 종래의 기판 없이 기본 레이저 반응층 위에 여러 층으로, 즉, 삼차원적으로 전기 회로와 전자부품을 만들어 넣을 수 있다. 이처럼 전기회로를 합성수지 부품 위에 직접 통합시키면 설계상의 여러 가지 장점이 있다.Molded Interconnected Devices (MID), or molded circuit components, can make electrical circuits and electronic components in multiple layers, that is, three-dimensionally, on a basic laser reaction layer without a conventional substrate. This direct integration of electrical circuits onto plastic components has a number of design advantages.
종래에는 LDS 파우더를 사용하여 코팅하는 기술을 통해 일체형 전자 기술을 확보한다.Conventionally, integrated electronic technology is secured through a coating technique using LDS powder.
이의 기술은 금속 재질의 신뢰성을 확보할 수 있도록 분체 도장 공법을 사용하여 코팅하도록 하고 있다.Its technology is to use the powder coating method to coat the metal to ensure the reliability.
상기 분체 도장은 전기를 사용하여 분말 가루를 도전성 구조 부픔의 표면에 부착시키는 도장 기법으로, 이는 도장으로 인한 코팅층의 두께가 두께우며, 부품의 형상에 따라 두께의 편차가 심하게 발생되는 문제가 있다.The powder coating is a coating technique for attaching the powder powder to the surface of the conductive structure part using electricity, which has a problem that the thickness of the coating layer due to the coating is thick, and the variation in thickness is severely generated according to the shape of the component.
또한, 본체 도장의 경우, 도전성 부품의 깊은 영역 또는 복잡한 형상의 영역의 내측면까지 침투하여 안착되기 어렵기 때문에 균일한 도장이 이루어지지 않고, 미도장 부분이 발생되는 문제점이 있다.In addition, in the case of coating the main body, since it is difficult to penetrate to the inner surface of the deep region or the complex shape region of the conductive component, there is a problem in that uniform coating is not performed and unpainted portions are generated.
이러한 미도장 영역 상에 도금액이 침투하는 경우, 도금액과 이온결합하여 도금이 정상적으로 이루어지지 않는 문제점이 있다.When the plating liquid penetrates into the unpainted area, plating is not normally performed by ion bonding with the plating liquid.
또한, 상기와 같은 분체 도장이 이루어지는 경우, 외부 충격에 의해 스크레치 및 박리 등의 현상이 발생되고, 이 역시 무전해 도금시 목적하는 영역 이외의 영역에 도금이 이루어지거나, 과도금되어 전자 회로의 합선의 원인이 되는 문제점이 있다.In addition, when powder coating is performed as described above, a phenomenon such as scratching or peeling occurs due to an external impact, which is also plated or overplated in an area other than the desired area during electroless plating, and a short circuit of the electronic circuit is caused. There is a problem that causes.
본 발명과 관련된 선행문헌은 대한민국 공개특허 공개번호 제10-2012-0107515호(공개일 : 2012.10.02)가 있다.
Prior art related to the present invention is Republic of Korea Patent Publication No. 10-2012-0107515 (published: 2012.10.02).
본 발명의 목적은, 3차원 도전성에 일체로 전자 회로 패턴을 구현하기 위해, 레이저 반응 소재를 코팅 하기 이전에 도전성 소재의 표면에 전착 도장 또는 양극 선화 처리를 통해 절연막을 형성한 이후에 레이저를 사용하여 목적하고자 하는 회로 패턴을 구현하도록 함으로써, 회로 패턴과 도전성 금속 간의 전기적 쇼트 등의 불량을 효율적으로 방지할 수 있고, 공정단순화와 경비 절감 효과를 갖는 3차원 전자 회로 패턴 구현 방법 및 3차원 전자 회로 패턴 구현 시스템을 제공함에 있다.
SUMMARY OF THE INVENTION An object of the present invention is to use a laser after forming an insulating film through electrodeposition coating or anodizing on the surface of a conductive material prior to coating a laser reactive material to implement an electronic circuit pattern integrally with three-dimensional conductivity. By implementing the desired circuit pattern, it is possible to effectively prevent defects such as electrical short between the circuit pattern and the conductive metal, and to realize a three-dimensional electronic circuit pattern and a three-dimensional electronic circuit having a process simplification and cost saving effect The present invention provides a pattern implementation system.
바람직한 실시예에 있어서, 본 발명은 3차원 전자 회로 패턴 구현 방법을 제공한다.In a preferred embodiment, the present invention provides a method of implementing a three-dimensional electronic circuit pattern.
상기 3차원 전자 회로 패턴 구현 방법은 3차원 형상을 갖는 도전성 소재를 준비하는 소재 준비 단계와; 상기 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성 단계와; 상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하는 레이저 반응층 형성 단계; 및 상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성 단계를 포함한다.The three-dimensional electronic circuit pattern implementation method includes a material preparation step of preparing a conductive material having a three-dimensional shape; An insulating film forming step of forming an insulating film on a surface of the conductive material to form a base; A laser reaction layer forming step of forming a laser reaction layer exposed to laser light on the surface of the base to be oxidized to expose the metal powder to the outside; And a circuit pattern forming step of irradiating the laser light to form a circuit pattern set in the laser reaction layer.
상기 절연막 형성 단계에서, 전착 도장 공정 또는 아노다이징 공정을 사용하여 상기 절연막을 형성하는 것이 바람직하다.In the insulating film forming step, it is preferable to form the insulating film using an electrodeposition coating process or an anodizing process.
상기 절연막 형성 단계에서, 아노다이징 공정 후, 전착 도장 공정을 실시하여 상기 절연막을 형성하는 것이 바람직하다.In the insulating film forming step, it is preferable to form the insulating film by performing an electrodeposition coating process after the anodizing process.
상기 절연막 형성 단계에서, 상기 도전성 소재의 표면에서 상기 설정된 회로 패턴이 형성되는 패턴 영역과, 상기 패턴 영역 이외의 외곽 영역을 선정하고, 상기 외곽 영역에서의 절연막 두께가 상기 패턴 영역에서의 절연막 두께가 더 두텁게 형성되도록 실시하는 것이 바람직하다.In the insulating film forming step, a pattern region in which the set circuit pattern is formed on the surface of the conductive material and an outer region other than the pattern region are selected, and the thickness of the insulating layer in the outer region is equal to the thickness of the insulating layer in the pattern region. It is desirable to implement it to be thicker.
즉, 패턴 영역의 외곽에 외곽 영역이 선정되는 경우, 이 외곽 영역의 절연막 두께를 패턴 영역의 절연막 두께 보다 두텁게 함으로써, 회로 패턴이 형성되는 경우, 그 주변을 이루는 외곽 영역에서 절연막이 손상되어 회로 패턴과 도전선 금속과의 쇼트 발생을 미연에 방지할 수 있도록 할 수 있다.That is, when the outer region is selected on the outer side of the pattern region, when the thickness of the insulating layer on the outer region is thicker than the thickness of the insulating layer on the pattern region, when the circuit pattern is formed, the insulating layer is damaged in the outer region that forms the circuit pattern. It is possible to prevent the occurrence of short with the conductive wire metal.
상기 레이저 반응층은, 산화층에 에워싸이는 금속핵을 갖는 다수의 결정핵 입자를 포함하는 것이 바람직하다.It is preferable that the said laser reaction layer contains many crystal nucleus particles which have a metal nucleus enclosed in an oxide layer.
상기 회로 패턴 형성 단계는, 상기 다수의 결정핵 입자를 포함하는 상기 베이스를 준비하고, 광 조사부를 사용하여 상기 베이스에 상기 레이저 광을 조사하여, 상기 레이저 광이 조사되는 영역에 위치되는 영역에서의 상기 다수의 결정핵 입자을 외부로 노출시켜, 회로 패턴 영역을 형성하고, 상기 회로 패턴 영역에 무전해 도금층을 형성하여, 상기 무전해 도금층을, 상기 회로 패턴 영역에서 외부로 노출되는 상기 다수의 결정핵 입자에 부착되도록 하여, 상기 설정된 회로 패턴을 형성하는 것이 바람직하다.In the circuit pattern forming step, the base including the plurality of crystal grains is prepared, and the laser light is irradiated onto the base using a light irradiator to detect the base in a region where the laser light is irradiated. The plurality of crystal nuclei exposed to the outside to form a circuit pattern region, and an electroless plating layer formed on the circuit pattern region to expose the electroless plating layer to the outside from the circuit pattern region. It is preferable to form the circuit pattern set above by allowing it to adhere to the particles.
상기 회로 패턴 영역을 형성하면서, 외부에 노출되는 상기 다수의 결정핵 입자에 의해, 상기 회로 패턴 영역에서의 거칠기를 형성하고, 상기 회로 패턴 영역에서 노출되는 상기 다수의 금속핵을 사용하여, 상기 무전해 도금층과의 결정핵을 이루도록 하는 것이 바람직하다.While forming the circuit pattern region, the plurality of crystal nuclei particles exposed to the outside form a roughness in the circuit pattern region, and by using the plurality of metal nuclei exposed in the circuit pattern region, the electroless It is desirable to form crystal nuclei with the plating layer.
본 발명은 3차원 형상을 갖는 도전성 소재를 준비하는 소재 준비 단계; 아노다이징 공정을 통해, 상기 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성 단계; 상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하는 레이저 반응층 형성 단계; 및 상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성 단계를 포함하는 것을 특징으로 하는 3차원 전자 회로 패턴 구현 방법을 제공한다.The present invention provides a material preparation step of preparing a conductive material having a three-dimensional shape; An insulating film forming step of forming an insulating film on a surface of the conductive material as a base through an anodizing process; A laser reaction layer forming step of forming a laser reaction layer exposed to laser light on the surface of the base to be oxidized to expose the metal powder to the outside; And a circuit pattern forming step of irradiating the laser light so as to form a circuit pattern set in the laser reaction layer.
또한, 본 발명은 3차원 형상을 갖는 도전성 소재를 준비하는 소재 준비 단계; 전착 도장 공정을 통해, 상기 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성 단계; 상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하는 레이저 반응층 형성 단계; 및 상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성 단계를 포함하는 것을 특징으로 하는 3차원 전자 회로 패턴 구현 방법을 제공한다.In addition, the present invention is a material preparation step of preparing a conductive material having a three-dimensional shape; An insulating film forming step of forming an insulating film on a surface of the conductive material as a base through an electrodeposition coating process; A laser reaction layer forming step of forming a laser reaction layer exposed to laser light on the surface of the base to be oxidized to expose the metal powder to the outside; And a circuit pattern forming step of irradiating the laser light so as to form a circuit pattern set in the laser reaction layer.
또한, 본 발명은 3차원 형상을 갖는 도전성 소재를 준비하는 소재 준비 단계; 아노다이징 공정 후 전착 도장 공정을 통해, 상기 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성 단계; 상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하는 레이저 반응층 형성 단계; 및 상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성 단계를 포함하는 것을 특징으로 하는 3차원 전자 회로 패턴 구현 방법을 제공한다.In addition, the present invention is a material preparation step of preparing a conductive material having a three-dimensional shape; An insulating film forming step of forming an insulating film on the surface of the conductive material as a base through an electrodeposition coating process after an anodizing process; A laser reaction layer forming step of forming a laser reaction layer exposed to laser light on the surface of the base to be oxidized to expose the metal powder to the outside; And a circuit pattern forming step of irradiating the laser light so as to form a circuit pattern set in the laser reaction layer.
여기서, 상기 도전성 소재 전체 영역 중, 상기 회로 패턴이 형성되는 영역에만 상기 레이저 반응층을 형성할 수 있다.
Here, the laser reaction layer may be formed only in a region where the circuit pattern is formed among the entire regions of the conductive material.
다른 실시예에 있어서, 본 발명은 3차원 형상을 갖는 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성부와; 상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하는 레이저 반응층 형성부; 및 상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성부를 포함한다.In another embodiment, the present invention includes an insulating film forming portion for forming an insulating film on the surface of the conductive material having a three-dimensional shape to form a base; A laser reaction layer forming unit forming a laser reaction layer on the surface of the base by being exposed to laser light to be oxidized to expose the metal powder to the outside; And a circuit pattern forming unit for irradiating the laser light to form a circuit pattern set in the laser reaction layer.
상기 절연막 형성부는, 전착 도장 공정 및 아노다이징 공정을 사용하여 상기 절연막을 형성하는 것이 바람직하다.It is preferable that the said insulating film forming part forms the said insulating film using an electrodeposition coating process and an anodizing process.
상기 절연막 형성부에서, 상기 도전성 소재의 표면에서 상기 설정된 회로 패턴이 형성되는 패턴 영역과, 상기 패턴 영역 이외의 외곽 영역을 선정하고, 상기 외곽 영역에서의 절연막 두께가 상기 패턴 영역에서의 절연막 두께가 더 두텁게 형성되도록 실시하는 것이 바람직하다.In the insulating film forming unit, a pattern region in which the set circuit pattern is formed on the surface of the conductive material and an outer region other than the pattern region are selected, and the thickness of the insulating layer in the outer region is equal to the thickness of the insulating layer in the pattern region. It is desirable to implement it to be thicker.
다른 실시예에서, 패턴 영역의 외곽에 외곽 영역이 선정되는 경우, 이 외곽 영역의 절연막 두께를 패턴 영역의 절연막 두께 보다 두텁게 함으로써, 회로 패턴이 형성되는 경우, 그 주변을 이루는 외곽 영역에서 절연막이 손상되어 회로 패턴과 도전선 금속과의 쇼트 발생을 미연에 방지할 수 있도록 할 수 있다.In another embodiment, when an outer region is selected on the outer side of the pattern region, the insulation layer is damaged in the outer region that forms the circuit pattern when the circuit pattern is formed by making the insulating layer thickness of the outer region thicker than that of the pattern region. Therefore, short circuit between the circuit pattern and the conductive wire metal can be prevented in advance.
상기 레이저 반응층은, 산화층에 에워싸이는 금속핵을 갖는 다수의 결정핵 입자를 포함한다.The laser reaction layer includes a plurality of crystal grains having a metal nucleus surrounded by an oxide layer.
상기 회로 패턴 형성부는, 상기 다수의 결정핵 입자를 포함하는 상기 베이스가 안착되는 안착부와, 상기 베이스에 상기 레이저 광을 조사하여, 상기 레이저 광이 조사되는 영역에 위치되는 영역에서의 상기 다수의 결정핵 입자을 외부로 노출시켜, 회로 패턴 영역을 형성하는 광 조사부와, 상기 회로 패턴 영역에 무전해 도금층을 형성하여, 상기 무전해 도금층을, 상기 회로 패턴 영역에서 외부로 노출되는 상기 다수의 결정핵 입자에 부착되도록 하여, 상기 설정된 회로 패턴을 형성하는 도금층 형성부를 구비하는 것이 바람직하다.The circuit pattern forming unit includes a seating part on which the base including the plurality of crystal grain particles is seated, and a plurality of the plurality of the plurality of the plurality of crystal core particles in the region located in an area to which the laser light is irradiated. A plurality of crystal nuclei in which crystal nuclei particles are exposed to the outside to form a circuit pattern region, and an electroless plating layer is formed in the circuit pattern region to expose the electroless plating layer to the outside in the circuit pattern region. It is preferable to provide the plating layer forming part which adheres to particle | grains, and forms the said circuit pattern.
또한, 상기 도전성 소재를 준비한 이후, 상기 절연막을 형성하기 이전에 준비된 상기 도전성 소재에 화학전 전처리를 실시하는 것이 바람직하다.Further, after preparing the conductive material, it is preferable to perform chemical pretreatment on the conductive material prepared before forming the insulating film.
본 발명은, 3차원 도전성에 일체로 전자 회로 패턴을 구현하기 위해, 레이저 반응 소재를 코팅 하기 이전에 도전성 소재의 표면에 전착 도장 또는 아노다이징을 통해 절연막을 형성한 이후에 레이저를 사용하여 목적하고자 하는 회로 패턴을 구현하도록 함으로써, 회로 패턴과 도전성 금속 간의 전기적 쇼트 등의 불량을 효율적으로 방지할 수 있고, 공정단순화와 경비 절감 효과를 갖는다.The present invention, to realize the electronic circuit pattern integrally to the three-dimensional conductivity, to use the laser after forming the insulating film through electrodeposition coating or anodizing on the surface of the conductive material prior to coating the laser reaction material By implementing the circuit pattern, defects such as an electrical short between the circuit pattern and the conductive metal can be effectively prevented, and the process can be simplified and the cost can be reduced.
또한, 본 발명은 복잡한 형상을 갖는 3차원의 도전성 소재의 내측면에도 절연막을 형성할 수 있는 효과를 갖는다.In addition, the present invention has the effect of forming an insulating film on the inner surface of the three-dimensional conductive material having a complicated shape.
또한, 본 발명은 도전성 소재의 표면에 절연막을 일정 이하의 두께를 이루도록 얇게 형성함으로써 제품의 품질을 안정화할 수 있는 효과를 갖는다.In addition, the present invention has the effect of stabilizing the quality of the product by forming a thin insulating film on the surface of the conductive material to a certain thickness or less.
또한, 본 발명은 아노다이징 및, 또는 전착 도장을 사용하여 도전성 소재의 표면에 절연막을 형성함으로써, 추가 코팅막을 형성하고, 이로 인해 피막 강도를 향상시켜 외부 충격으로 인해 표면에 스크레치 드의 손상이 발생되는 문제를 해결할 수 있는 효과를 갖는다.In addition, the present invention by forming an insulating film on the surface of the conductive material using anodizing and, or electrodeposition coating, thereby forming an additional coating film, thereby improving the film strength to cause scratch damage on the surface due to external impact It has the effect of solving the problem.
또한, 본 발명은 요구되는 영역에만 레이저에 반응하는 레이저 반응층을 형성할 수 있기 때문에, 제조 비용을 효율적으로 저감시킬 수 있는 효과를 갖는다.
Moreover, since this invention can form the laser reaction layer which responds to a laser only in a required area | region, it has an effect which can reduce manufacturing cost efficiently.
도 1은 본 발명의 3차원 전자 회로 패턴 구현 방법을 보여주는 흐름도이다.
도 2는 본 발명의 3차원 전자 회로 패턴 구현 시스템의 개략적인 구성을 보여주는 개념도이다.
도 3은 본 발명에 따르는 3차원 도전성 소재의 예를 보여주는 도면이다.
도 4는 본 발명에 따르는 광 조사부 보여주는 도면이다.
도 5는 본 발명에 따르는 도전성 소재 상에 절연막이 형성되고, 그 상부에 레이저 반응층이 형성되는 상태를 보여주는 단면도이다.
도 6은 본 발명에 따르는 베이스에 레이저 광이 조사됨에 따라 회로 패턴 영역 형성의 표면에 금속이 산소와 분리되는 금속 결정핵들이 노출되는 것을 보여주는 단면도이다.
도 7은 본 발명에 따르는 회로 패턴 영역에 무전해 도금층을 형성하는 과정을 보여주는 도면이다.1 is a flowchart showing a method of implementing a three-dimensional electronic circuit pattern of the present invention.
2 is a conceptual diagram showing a schematic configuration of a three-dimensional electronic circuit pattern implementation system of the present invention.
3 is a view showing an example of a three-dimensional conductive material according to the present invention.
4 is a view showing a light irradiation unit according to the present invention.
5 is a cross-sectional view showing a state in which an insulating film is formed on a conductive material according to the present invention, and a laser reaction layer is formed thereon.
6 is a cross-sectional view showing that the metal crystal nuclei in which the metal is separated from oxygen are exposed on the surface of the circuit pattern region formation as the laser light is irradiated to the base according to the present invention.
7 is a view showing a process of forming an electroless plating layer in a circuit pattern region according to the present invention.
도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and like reference numerals designate like elements throughout the specification.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미한다.Hereinafter, any configuration is provided or disposed on the "top (or bottom)" of the substrate or "top (or bottom)" of the substrate, that any configuration is provided or disposed in contact with the top (or bottom) of the substrate Means that.
또한, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.In addition, it is not limited to not including another structure between the said base material and any structure provided or arrange | positioned on (or under) the base material.
이하, 첨부되는 도면을 참조 하여, 본 발명의 3차원 전자 회로 패턴 구현 방법 및 3차원 전자 회로 패턴 구현 시스템을 설명한다.Hereinafter, a 3D electronic circuit pattern implementation method and a 3D electronic circuit pattern implementation system will be described with reference to the accompanying drawings.
도 1은 본 발명의 3차원 전자 회로 패턴 구현 방법을 보여주는 흐름도이고, 도 2는 본 발명의 3차원 전자 회로 패턴 구현 시스템의 개략적인 구성을 보여주는 개념도이고, 도 3은 본 발명에 따르는 3차원 도전성 소재의 예를 보여주는 도면이다.1 is a flow chart showing a three-dimensional electronic circuit pattern implementation method of the present invention, Figure 2 is a conceptual diagram showing a schematic configuration of a three-dimensional electronic circuit pattern implementation system of the present invention, Figure 3 is a three-dimensional conductive according to the present invention The figure shows an example of the material.
도 1 내지 도 3을 참조 하면, 본 발명의 3차원 전자 회로 패턴 구현 방법은 소재 준비 단계 -> 절연막 형성 단계 -> 레이저 반응층 형성 단계 -> 회로 패턴 형성 단계의 순으로 실시된다.1 to 3, the 3D electronic circuit pattern implementation method of the present invention is performed in the order of material preparation step-> insulating film formation step-> laser reaction layer formation step-> circuit pattern formation step.
상기 각 과정 및, 이에 사용되는 시스템의 구성을 함께 설명하도록 한다.Each process and the configuration of the system to be used will be described together.
소재 준비 단계Creative preparation step
본 발명에서는 도 3에 도시되는 바와 같은 3차원 형상을 갖는 도전성 소재(1)를 준비한다.In the present invention, a
상기 도전성 소재(1)는 다양한 형상으로 형성될 있고, 국부적으로 협소한 영역을 다수로 형성한다.
The
절연막 형성 단계Insulating film forming step
상기와 같이 준비되는 도전성 소재(1)의 표면에 절연막 형성부(100)를 사용하여 설정된 두께의 절연막(70)을 형성한다.An insulating
본 발명에서 절연막(70)을 형성하는 공정은, 전착 도장 또는 영극 산화 처리 공정, 즉, 아노다이징 공정을 사용할 수 있다.In the present invention, the step of forming the insulating
상기 전착 도장은, 도전성 소재를 전착 도료에 담가 도전성 소재의 표면을 균일하게 도장하는 공정이다. 이는 전기영동 도장(electrophoresis coating)이라고도 한다. The electrodeposition coating is a step of immersing the conductive material in the electrodeposition paint to uniformly coat the surface of the conductive material. This is also known as electrophoresis coating.
즉, 수용성 수지 도료를 집어 넣은 탱크 속에 금속제의 피도장물인 도전성 소재를 넣고, 도전성 소재에 전류를 흘려 그 표면에 도막을 형성시키는 도장 방법이다That is, it is a coating method in which the conductive material which is a metal to-be-painted object is put into the tank in which the water-soluble resin paint was put, and a current flows through a conductive material, and a coating film is formed in the surface.
이는, 도료 용액에 전류를 흘려, 양이온 입자는 음극으로, 음이온 입자는 양극으로 이동하는 현상을 이용한 것이다. This utilizes a phenomenon in which a current flows through the coating solution, and the cation particles move to the cathode and the anion particles move to the anode.
전착 도장은, 방청성이 뛰어나고, 복잡한 형상에서도 도막의 두께가 일정고, 닫힌 단면에서의 마감성이 뛰어나며, 도착 효율이 좋아 도료의 유실이 적고, 표면의 패임, 기포 등의 불량이 적고, 수성 도료를 사용하기 때문에 안전성이 높고, 휘발성 유기화합물(VOC)도 적게 드는 이점이 있다.Electrodeposition coating is excellent in rust prevention, constant thickness of coating film even in complicated shape, excellent finish in closed cross-section, good arrival efficiency, less loss of paint, less surface defects, bubbles, etc. It has the advantage of high safety and low volatile organic compounds (VOC).
또한, 아노다이징 공법은 도금하고자 하는 금속인 도전성 소재를 양극으로 해서 전기 화학적으로 산화 피막을 만드는 방법이다.In addition, the anodizing method is a method of forming an oxide film electrochemically using a conductive material which is a metal to be plated as an anode.
이는, 금속을 전해액 중에서 전기를 통하면 금속의 양극에 산소가 발생하고 이 산소가 금속 표면을 산화시켜 산화 알루미늄(Al2O3)으로 변하면서 표면에 피막이 형성되어 금속의 표면 강도를 강화시켜주는 처리이다.This is a treatment in which oxygen is generated in the anode of the metal when the metal is passed through the electrolytic solution, and the oxygen oxidizes the metal surface to be converted into aluminum oxide (Al 2 O 3), thereby forming a film on the surface to enhance the surface strength of the metal.
이 방식은, 내식(耐蝕), 내마모, 발색, 염색, 전기 절연이 용이한 이점이 있다.This method has the advantage of corrosion resistance, abrasion resistance, color development, dyeing, and electrical insulation.
본 발명에서는, 상기와 같은 전착 도장 또는 아노다이징 공벙 중 어느 하나를 선택하여 도전성 소재(1)의 표면에 설정된 두께의 절연막(70)을 형성할 수 있다.In the present invention, the insulating
또한, 본 발명에서는, 상술한 아노다이징 공법을 통해 1차 절연막을 형성한 이후에, 전착 도장 공법을 통해 1차 절연막 상에 2차 절연막을 형성할 수도 있다.In addition, in the present invention, after the primary insulating film is formed through the anodizing method described above, the secondary insulating film may be formed on the primary insulating film through the electrodeposition coating method.
이는, 아노다이징 공법을 통해 도전성 소재의 표면에 절연막이 형성되지 않는 영역이 존재하는 경우, 이 영역에 전착 도장을 통해 절연막을 형성하여, 도전성 소재의 표면에 절연막이 형성되지 않는 미 절연 영역이 형성되는 문제를 방지할 수 있는 효과를 갖는다.This is because when an insulating film is not formed on the surface of the conductive material through an anodizing method, an insulating film is formed on the surface of the conductive material by electrodeposition coating, whereby an uninsulated area is not formed on the surface of the conductive material. It has the effect of preventing problems.
더하여, 본 발명에서는, 전착 도정 이후에 아노다이징 공법을 통해 2차적으로 절연막을 형성할 수도 있다.In addition, in the present invention, after the electrodeposition coating, the insulating film may be secondarily formed through an anodizing method.
특히, 본 발명에서의 절연막 형성 단계에서, 상기 도전성 소재(1)의 표면에서 상기 설정된 회로 패턴이 형성되는 패턴 영역과, 상기 패턴 영역 이외의 외곽 영역을 선정하고, 상기 외곽 영역에서의 절연막 두께가 상기 패턴 영역에서의 절연막 두께가 더 두텁게 형성되도록 실시할 수도 있다.In particular, in the insulating film forming step of the present invention, a pattern region in which the set circuit pattern is formed on the surface of the
즉, 패턴 영역의 외곽에 외곽 영역이 선정되는 경우, 이 외곽 영역의 절연막 두께를 패턴 영역의 절연막 두께 보다 두텁게 함으로써, 회로 패턴이 형성되는 경우, 그 주변을 이루는 외곽 영역에서 절연막이 손상되어 회로 패턴과 도전선 금속과의 쇼트 발생을 미연에 방지할 수 있도록 할 수 있다.That is, when the outer region is selected on the outer side of the pattern region, when the thickness of the insulating layer on the outer region is thicker than the thickness of the insulating layer on the pattern region, when the circuit pattern is formed, the insulating layer is damaged in the outer region that forms the circuit pattern. It is possible to prevent the occurrence of short with the conductive wire metal.
이에 따라, 후술되는 회로 패턴이 형성되는 경우, 그 주변을 이루는 외곽 영역에서 절연막이 손상되어 회로 패턴과 도전선 금속과의 쇼트 발생을 미연에 방지할 수 있는 효과를 갖는다.Accordingly, when the circuit pattern to be described later is formed, the insulating film is damaged in the outer region forming the periphery thereof, thereby having an effect of preventing short circuit between the circuit pattern and the conductive wire metal.
상기와 같은 과정을 통해, 도전성 소재의 표면에 절연막(70)을 형성하여 베이스(50)로 형성한다.Through the above process, the insulating
도 4는 본 발명에 따르는 베이스를 보여주는 도면이고, 도 5는 본 발명에 따르는 베이스에 레이저 광이 조사됨에 따라 회로 패턴 영역 형성의 표면에 금속이 산소와 분리되는 금속 결정핵들이 노출되는 것을 보여주는 단면도이고, 도 6은 본 발명에 따르는 회로 패턴 영역에 무전해 도금층을 형성하는 과정을 보여주는 도면이다.Figure 4 is a view showing a base according to the present invention, Figure 5 is a cross-sectional view showing that the metal crystal nuclei in which the metal is separated from oxygen on the surface of the circuit pattern region formation as the laser light is irradiated to the base according to the present invention 6 is a view showing a process of forming an electroless plating layer in a circuit pattern region according to the present invention.
레이저 반응층 형성 단계, 회로 패턴 형성 단계Laser reaction layer forming step, circuit pattern forming step
이어, 레이저 반응층 형성부(200)를 사용하여 베이스(50)의 표면에 레이저 광에 노출시키고, 이에 따라 산화되어 금속 파우더인 다수의 결정핵 입자(52)을 외부로 노출시키는 레이저 반응층(51)을 형성한다.Subsequently, the laser reaction
본 발명에 따르는 회로 패턴 형성부(300)는 상기 다수의 결정핵 입자(52)를 포함하는 베이스(50)가 레이저 반응 안착되는 안착부(310)와, 상기 베이스에 상기 레이저 광을 조사하여, 상기 레이저 광이 조사되는 영역에 위치되는 영역에서의 상기 다수의 결정핵 입자(52)을 외부로 노출시켜, 회로 패턴 영역을 형성하는 광 조사부(320)와, 상기 회로 패턴 영역에 무전해 도금층(60)을 형성하여, 상기 무전해 도금층을, 상기 회로 패턴 영역에서 외부로 노출되는 상기 다수의 결정핵 입자(52)에 부착되도록 하여, 상기 설정된 회로 패턴을 형성하는 도금층 형성부(330)로 구성된다.The circuit
본 발명에 따르는 안착부(310)에는 본 발명에 따르는 베이스(50)가 안착된다.In the seating portion 310 according to the present invention, the base 50 according to the present invention is seated.
도 4를 참조 하면, 본 발명에 따르는 베이스(50)는 폴리프로필렌 황화물로 이루어지는 레이저 반응층(51)과, 상기 레이저 반응층(51)에 포함되며, 금속핵과 상기 금속핵을 에워싸는 산화층을 갖는 다수의 결정핵 입자(52)로 구성될 수 있다. 즉, 상기 베이스(50)의 레이저 반응층(51)에는 다수의 다수의 결정핵 입자(52)이 불균일한 분포로 포함된다.Referring to FIG. 4, the base 50 according to the present invention includes a
여기서, 상기 레이저 반응층(51)은 PPS가 상기 다수의 다수의 결정핵 입자(52)이 포함되도록 사출 성형될 수 있다.Here, the
따라서, 상기 베이스(50)는 가열 공정 전에는 레진형태의 고체이고 가열후에는 원하는 모양으로 성형되는 고체이다. 즉, 레진의 가열공정 단계에서 가열과 함께 압력 등의 변수가 포함되며, 이로 인해 다양한 형태의 사출물로 제작이 가능할 수 있다. 그리고, 베이스(50)는 상기 다수의 결정핵 입자(52)가 내부에 분포된다.Thus, the
특히, 다수의 결정핵 입자(52)의 산화층은, 레이저 광에 노출되면 산화되어 제거되고, 상기 금속핵은, 외부에 노출되는 특징을 갖는다.In particular, the oxide layers of the plurality of
상기 산화층은 세라믹 재질로 이루어질 수 있다.The oxide layer may be made of a ceramic material.
상기 산화층이 제거되는 상기 다수의 결정핵 입자의 금속핵은, 무전해 도금층(60)과의 접촉 면적을 증가시키는 특징을 갖는다.The metal nuclei of the plurality of crystal nuclei particles from which the oxide layer is removed have a feature of increasing the contact area with the
한편, 본 발명에 따르는 광 조사부(200)는 상기 안착부(310)에 안착되어 가열되는 상기 베이스(50)에 레이저 광을 조사하여 회로 패턴 영역(50a)을 형성하는 역할을 한다.Meanwhile, the
상기 광 조사부(320)는 UV 레이저를 비롯한 다양한 종류의 레이저를 사용할 수 있다.The
상기 광 조사부(320)는 레이저 광을 출사하는 광원(321)과, 상기 레이저 광을 반사시켜 레이저 광의 조사 위치를 가변하는 미러(322)로 구성된다.The
상기 광 조사부(320)의 레이저 광의 파장은 제어부(400)에 설정된 파장, 속도, 파워, 펄스, 펄스 스팟 사이즈 등의 범위에서 조절될 수 있다.The wavelength of the laser light of the
또한, 본 발명에 따르는 도금층 형성부(330)는 상기 회로 패턴 영역(50a)에 무전해 도금층(60)을 형성하는 역할을 한다.In addition, the plating
상기 무전해 도금층(60)은, 레이저 광에 의해 산화막이 제거되어 외부로 노출되는 금속핵 입자(52')에 의해 용이하게 부착될 수 있다.The
즉, 본 발명에 따르는 다수의 결정핵 입자는 산화물 형태(MO2; M : 금속 , O : 산소)를 이룬다.That is, many of the seed particles according to the present invention are in the form of oxides (MO2; M: metal, O: oxygen).
따라서 조사되는 레이저의 에너지가 M-O의 결합에너지보다 높을 경우, 상기 M-O간 결합을 끊고 금속핵 입자(52')이 향후 도금 씨드(seed)로서의 역할을 할 수 있는 것이다.Therefore, when the energy of the irradiated laser is higher than the binding energy of the M-O, the bond between the M-O is broken and the metal core particles 52 'may serve as future plating seeds.
본 발명에서는 상기 MO2를 대표적인 예로 설명하였지만, 마이카, TiO2등 다른 재료를 사용할 수도 있다.In the present invention, while MO2 has been described as a representative example, other materials such as mica and TiO2 may be used.
한편, 본 발명에 따르는 제어부(400)는, 레이저 광의 파장을 설정된 파장 범위에서 파장을 균일 또는 불균일하게 가변시켜 상기 베이스(50)에 조사하여, 상기 회로 패턴 영역(50a)에 거칠기의 사이즈를 조절할 수도 있다.
On the other hand, the
또 한편, 본 발명에서는 상기와 같은 도전성 소재를 준비한 이후, 상기 절연막을 형성하기 이전에 준비된 상기 도전성 소재에 화학전 전처리를 실시할 수도 있다.In addition, in the present invention, after preparing the conductive material as described above, before the insulating film is formed, the conductive material prepared may be subjected to chemical pretreatment.
즉, 본 발명에서는 반응층 형성단계 이전에 도장이 잘 되도록 하기 위한 화학적 전처리를 수행할수도 있고 수행하지 않을 수도 있다;In other words, the present invention may or may not perform a chemical pretreatment to ensure a good coating before the reaction layer forming step;
또한 화학전 전처리는 대표적으로 크로메이트 처리일수 있으며, 그 외도 가능하다.In addition, chemical pretreatment may be representatively chromate treatment and others.
예컨대, 도전성소재준비 - 화학적전처리(크로메이트외)- 아노다이징 - 전착 - 반응층형성 - 레이져 - 도금 또는, 도전성소재준비 - 화학적전처리(크로메이트외)- 전착 - 반응층형성 - 레이져 - 도금 또는, 도전성소재준비 - 아노다이징 - 전착 - 반응층형성 - 레이져 - 도금 또는, 도전성소재준비 - 전착 - 반응층형성 - 레이져 - 도금 순서로 진행될수 있다.For example, conductive material preparation-chemical pretreatment (other than chromate)-anodizing-electrodeposition-reaction layer formation-laser-plating or conductive material preparation-chemical pretreatment (other than chromate)-electrodeposition-reaction layer formation-laser-plating or conductive material Preparation-anodizing-electrodeposition-reaction layer formation-laser-plating or conductive material preparation-electrodeposition-reaction layer formation-laser-plating.
상기와 같은 구성 및 작용에 따라, 본 발명에 따르는 실시예는 3차원 도전성에 일체로 전자 회로 패턴을 구현하기 위해, 레이저 반응 소재를 코팅 하기 이전에 도전성 소재의 표면에 전착 도장 또는 양극 선화 처리를 통해 절연막을 형성한 이후에 레이저를 사용하여 목적하고자 하는 회로 패턴을 구현하도록 함으로써, 회로 패턴과 도전성 금속 간의 전기적 쇼트 등의 불량을 효율적으로 방지할 수 있는 효과를 갖는다.According to the configuration and operation as described above, the embodiment according to the present invention, in order to implement the electronic circuit pattern integrally to the three-dimensional conductivity, the electrodeposition coating or anodizing treatment on the surface of the conductive material prior to coating the laser reactive material After forming the insulating film through the laser to implement the desired circuit pattern, there is an effect that can effectively prevent the defects such as electrical short between the circuit pattern and the conductive metal.
본 발명에 따르는 실시예는 복잡한 형상을 갖는 3차원의 도전성 소재의 내측면에도 절연막을 형성할 수 있는 효과를 갖는다.The embodiment according to the present invention has the effect of forming an insulating film on the inner surface of the three-dimensional conductive material having a complicated shape.
또한, 본 발명에 따르는 실시예는 도전성 소재의 표면에 절연막을 일정 이하의 두께를 이루도록 얇게 형성함으로써 제품의 품질을 안정화할 수 있는 효과를 갖는다.In addition, the embodiment according to the present invention has the effect of stabilizing the quality of the product by forming a thin insulating film on the surface of the conductive material to a certain thickness or less.
또한, 본 발명에 따르는 실시예는 아노다이징 및, 또는 전착 도장을 사용하여 도전성 소재의 표면에 절연막을 형성함으로써, 추가 코팅막을 형성하고, 이로 인해 피막 강도를 향상시켜 외부 충격으로 인해 표면에 스크레치 드의 손상이 발생되는 문제를 해결할 수 있는 효과를 갖는다.In addition, the embodiment according to the present invention forms an additional coating film by forming an insulating film on the surface of the conductive material by using anodizing and / or electrodeposition coating, thereby improving the film strength and thereby improving the scratch strength on the surface due to external impact. It has the effect of solving the problem of damage occurring.
또한, 본 발명에 따르는 실시예는 요구되는 영역에만 레이저에 반응하는 레이저 반응층을 형성할 수 있기 때문에, 제조 비용을 효율적으로 저감시킬 수 있는 효과를 갖는다.In addition, since the embodiment according to the present invention can form a laser reaction layer that responds to the laser only in the required area, the manufacturing cost can be effectively reduced.
이상, 본 발명의 3차원 전자 회로 패턴 구현 방법 및 3차원 전자 회로 패턴 구현 시스템에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.As mentioned above, although the specific embodiment regarding the 3D electronic circuit pattern implementation method and the 3D electronic circuit pattern implementation system of this invention was described, it is clear that various implementation variations are possible without departing from the scope of the present invention.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 전해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the claims below and equivalents thereof.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.In other words, the foregoing embodiments are to be understood in all respects as illustrative and not restrictive, the scope of the invention being indicated by the following claims rather than the detailed description, and the meaning and scope of the claims and All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.
Claims (14)
상기 도전성 소재에 크로메이트 처리를 하는 화학적 전처리 단계;
상기 도전성 소재의 표면에 절연막을 형성하여 베이스로 형성하는 절연막 형성 단계;
상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하되, 상기 레이저 반응층을 상기 도전성 소재와 물리적으로 분리되도록 상기 절연막 상에 형성하는 레이저 반응층 형성 단계; 및
상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성 단계를 포함하되,
상기 절연막 형성 단계에서,
절연막 형성부를 사용하여, 상기 도전성 소재가 외부에 노출되지 않도록 상기 절연막을 1차 절연막과 2차 절연막으로 형성하되,
아노다이징 공법을 사용하여 상기 1차 절연막을 형성하고, 상기 1차 절연막이 형성된 이후에 전착 도장 공법을 통해 상기 1차 절연막 상에 상기 2차 절연막을 형성하고,
상기 도전성 소재의 표면에서 설정된 상기 회로 패턴이 형성되는 패턴 영역과, 상기 패턴 영역 이외의 외곽 영역을 선정하고, 상기 절연막 중, 상기 외곽 영역에 형성된 절연막 두께가 상기 패턴 영역에 형성된 절연막 두께 보다 더 두텁게 형성되도록 실시하고,
상기 도전성 소재 전체 영역 중, 상기 회로 패턴이 형성되는 영역에만 상기 레이저 반응층을 형성하고,
상기 레이저 반응층은, 산화층에 에워싸이는 금속핵을 갖는 다수의 결정핵 입자를 포함하고,
상기 회로 패턴 형성 단계는,
상기 다수의 결정핵 입자를 포함하는 상기 베이스를 준비하고,
광 조사부를 사용하여 상기 베이스에 상기 레이저 광을 조사하여, 상기 레이저 광이 조사되는 영역에 위치되는 영역에서의 상기 다수의 결정핵 입자을 외부로 노출시켜, 회로 패턴 영역을 형성하고,
상기 회로 패턴 영역에 무전해 도금층을 형성하여, 상기 무전해 도금층을, 상기 회로 패턴 영역에서 외부로 노출되는 상기 다수의 결정핵 입자에 부착되도록 하여, 상기 설정된 회로 패턴을 형성하고,
상기 광 조사부는 상기 레이저 광을 출사하는 광원과, 상기 레이저 광을 반사시켜 상기 레이저 광의 조사 위치를 가변하는 미러를 구비하고,
상기 광 조사부의 상기 레이저 광의 파장은 제어부에 설정된 파장 범위, 속도 범위, 파워 범위, 펄스 범위, 펄스 스팟 사이즈 범위에서 조절되되,
상기 제어부는 상기 다수의 결정핵 입자의 불균일한 분포에 따라, 상기 레이저 광의 파장을 설정된 파장 범위에서 연속적 또는 불연속적으로 가변시키면서 상기 레이저 광을 조사시키도록 상기 광 조사부의 구동을 실시간으로 제어하여, 상기 회로 형성 영역의 거칠기 사이즈를 실시간으로 조절하고,
상기 회로 패턴 영역에서 노출되는 상기 다수의 금속핵을 사용하여, 상기 무전해 도금층과의 결정핵을 이루도록 하고,
상기 산화층은 세라믹 재질로 이루어지되,
상기 레이저 반응층은, 상기 다수의 결정핵 입자가 상기 레이저 반응층의 내부에서 불균일한 분포를 이루도록 사출 성형되고,
상기 다수의 결정핵 입자는, 구형으로 형성되고,
상기 다수의 결정핵 입자에서 상기 레이저 광에 노출되는 부분은, 상기 회로 형성 영역에 노출되고, 상기 레이저 광에 노출되지 않는 부분은, 상기 레이저 반응층의 내부에 배치되고,
상기 회로 형성 영역은, 깊이를 갖는 홈 형상으로 형성되고,
상기 무전해 도금층의 상면 높이는 상기 회로 형성 영역의 깊이 보다 낮게 형성되는 것을 특징으로 하는 3차원 전자 회로 패턴 구현 방법.
A material preparation step of preparing a conductive material having a three-dimensional shape and having a large number of locally narrow regions;
Chemical pretreatment step of subjecting the conductive material to chromate treatment;
An insulating film forming step of forming an insulating film on a surface of the conductive material to form a base;
A laser reaction layer is formed on the surface of the base to form a laser reaction layer that is oxidized as the laser light is exposed to the outside to expose the metal powder to the outside, and the laser reaction layer is formed on the insulating layer to be physically separated from the conductive material. step; And
A circuit pattern forming step of irradiating the laser light to form a circuit pattern set in the laser reaction layer,
In the insulating film forming step,
By using an insulating film forming unit, the insulating film is formed of a primary insulating film and a secondary insulating film so that the conductive material is not exposed to the outside,
An anodizing method is used to form the primary insulating film, and after the primary insulating film is formed, the secondary insulating film is formed on the primary insulating film by an electrodeposition coating method,
A pattern region in which the circuit pattern set on the surface of the conductive material is formed and an outer region other than the pattern region are selected, and an insulating film thickness formed in the outer region among the insulating films is thicker than an insulating film thickness formed in the pattern region. To be formed,
The laser reactive layer is formed only in a region where the circuit pattern is formed among the entire region of the conductive material,
The laser reaction layer includes a plurality of crystal nuclei particles having a metal nucleus surrounded by an oxide layer,
The circuit pattern forming step,
Preparing the base including the plurality of seed particles,
Irradiating the laser light to the base using a light irradiator to expose the plurality of crystal nuclei particles in a region located in a region where the laser light is irradiated to the outside to form a circuit pattern region,
An electroless plating layer is formed on the circuit pattern region, and the electroless plating layer is attached to the plurality of crystal nuclei particles exposed to the outside in the circuit pattern region to form the set circuit pattern,
The light irradiation unit includes a light source for emitting the laser light, and a mirror for reflecting the laser light to change the irradiation position of the laser light,
The wavelength of the laser light of the light irradiation unit is adjusted in the wavelength range, speed range, power range, pulse range, pulse spot size range set in the control unit,
The control unit controls the driving of the light irradiation unit in real time to irradiate the laser light while continuously or discontinuously varying the wavelength of the laser light in a set wavelength range according to the nonuniform distribution of the plurality of seed particles. Adjust the roughness size of the circuit formation region in real time,
The plurality of metal cores exposed in the circuit pattern region are used to form crystal nuclei with the electroless plating layer,
The oxide layer is made of a ceramic material,
The laser reaction layer is injection molded such that the plurality of crystal grains have an uneven distribution inside the laser reaction layer,
The plurality of crystal grains are formed in a spherical shape,
The portion exposed to the laser light in the plurality of crystal grains is exposed to the circuit formation region, and the portion not exposed to the laser light is disposed inside the laser reaction layer,
The circuit formation region is formed in a groove shape having a depth,
3. The method of claim 3, wherein an upper surface of the electroless plating layer is formed to be lower than a depth of the circuit formation region.
상기 베이스의 표면에 레이저 광에 노출됨에 따라 산화되어 금속 파우더를 외부로 노출시키는 레이저 반응층을 형성하되, 상기 레이저 반응층을 상기 도전성 소재와 물리적으로 분리되도록 상기 절연막 상에 형성하는 레이저 반응층 형성부; 및
상기 레이저 반응층에 설정된 회로 패턴을 이루도록 상기 레이저 광을 조사하는 회로 패턴 형성부를 포함하되,
상기 도전성 소재에는 크로메이트 처리를 통해 화학적 전처리가 이루어지고,
상기 절연막 형성부는,
상기 도전성 소재가 외부에 노출되지 않도록 상기 절연막을 1차 절연막과 2차 절연막으로 형성하되,
아노다이징 공법을 사용하여 상기 1차 절연막을 형성하고, 상기 1차 절연막이 형성된 이후에 전착 도장 공법을 통해 상기 1차 절연막 상에 상기 2차 절연막을 형성하고,
상기 도전성 소재의 표면에서 상기 설정된 회로 패턴이 형성되는 패턴 영역과, 상기 패턴 영역 이외의 외곽 영역을 선정하고,
상기 외곽 영역에서의 절연막 두께가 상기 패턴 영역에서의 절연막 두께가 더 두텁게 형성되도록 실시하고,
상기 레이저 반응층은, 산화층에 에워싸이는 금속핵을 갖는 다수의 결정핵 입자를 포함하고,
상기 회로 패턴 형성부는,
상기 다수의 결정핵 입자를 포함하는 상기 베이스가 안착되는 안착부와,
상기 베이스에 상기 레이저 광을 조사하여, 상기 레이저 광이 조사되는 영역에 위치되는 영역에서의 상기 다수의 결정핵 입자를 외부로 노출시켜, 회로 패턴 영역을 형성하는 광 조사부와,
상기 회로 패턴 영역에 무전해 도금층을 형성하여, 상기 무전해 도금층을, 상기 회로 패턴 영역에서 외부로 노출되는 상기 다수의 결정핵 입자에 부착되도록 하여, 상기 설정된 회로 패턴을 형성하는 도금층 형성부를 구비하고,
상기 무전해 도금층은, 상기 회로 형성 영역에서 외부로 노출되는 상기 금속핵에 부착되되,
상기 베이스는, 폴리프로필렌 황화물로 이루어지는 레이저 반응층과, 상기 다수의 결정핵 입자를 포함하고,
상기 광 조사부는 상기 레이저 광을 출사하는 광원과, 상기 레이저 광을 반사시켜 상기 레이저 광의 조사 위치를 가변하는 미러를 구비하고,
상기 광 조사부의 상기 레이저 광의 파장은 제어부에 설정된 파장 범위, 속도 범위, 파워 범위, 펄스 범위, 펄스 스팟 사이즈 범위에서 조절되되,
상기 제어부는 상기 다수의 결정핵 입자의 불균일한 분포에 따라, 상기 레이저 광의 파장을 설정된 파장 범위에서 연속적 또는 불연속적으로 가변시키면서 상기 레이저 광을 조사시키도록 상기 광 조사부의 구동을 실시간으로 제어하여, 상기 회로 형성 영역의 거칠기 사이즈를 실시간으로 조절하고,
상기 산화층은 세라믹 재질로 이루어지되,
상기 레이저 반응층은, 상기 다수의 결정핵 입자가 상기 레이저 반응층의 내부에서 불균일한 분포를 이루도록 사출 성형되고,
상기 다수의 결정핵 입자는, 구형으로 형성되고,
상기 다수의 결정핵 입자들에서 상기 레이저 광에 노출되는 부분은, 상기 회로 형성 영역에 노출되고, 상기 레이저 광에 노출되지 않는 부분은, 상기 레이저 반응층의 내부에 배치되고,
상기 회로 형성 영역은, 깊이를 갖는 홈 형상으로 형성되고,
상기 무전해 도금층의 상면 높이는 상기 회로 형성 영역의 깊이 보다 낮게 형성되고,
상기 회로 형성 영역에서 노출되는 상기 다수의 금속핵은, 상기 무전해 도금층과의 결정핵을 이루는 것을 특징으로 하는 3차원 전자 회로 패턴 구현 시스템.An insulating film forming portion having a three-dimensional shape and forming an insulating film on the surface of the conductive material having a large number of locally narrow regions, and forming the insulating film as a base;
A laser reaction layer is formed on the surface of the base to form a laser reaction layer that is oxidized as the laser light is exposed to the outside to expose the metal powder to the outside, and the laser reaction layer is formed on the insulating layer to be physically separated from the conductive material. part; And
A circuit pattern forming unit for irradiating the laser light to form a circuit pattern set in the laser reaction layer,
The conductive material is chemically pretreated through chromate treatment,
The insulating film forming unit,
The insulating film is formed of a primary insulating film and a secondary insulating film so that the conductive material is not exposed to the outside,
An anodizing method is used to form the primary insulating film, and after the primary insulating film is formed, the secondary insulating film is formed on the primary insulating film by an electrodeposition coating method,
Selecting a pattern region in which the set circuit pattern is formed on the surface of the conductive material and an outer region other than the pattern region,
The thickness of the insulating film in the outer region is made to be thicker in the pattern region,
The laser reaction layer includes a plurality of crystal nuclei particles having a metal nucleus surrounded by an oxide layer,
The circuit pattern forming unit,
A seating part on which the base including the plurality of crystal grain particles is seated;
A light irradiation part for irradiating the base with the laser light, exposing the plurality of crystal nuclei particles in a region located in a region where the laser light is irradiated to the outside, thereby forming a circuit pattern region;
An electroless plating layer is formed in the circuit pattern region, and the electroless plating layer is attached to the plurality of crystal nuclei particles exposed to the outside in the circuit pattern region to form a plating layer forming portion for forming the set circuit pattern. ,
The electroless plating layer is attached to the metal nucleus exposed to the outside in the circuit formation region,
The base includes a laser reaction layer made of polypropylene sulfide and the plurality of crystal nucleus particles,
The light irradiation unit includes a light source for emitting the laser light, and a mirror for reflecting the laser light to change the irradiation position of the laser light,
The wavelength of the laser light of the light irradiation unit is adjusted in the wavelength range, speed range, power range, pulse range, pulse spot size range set in the control unit,
The control unit controls the driving of the light irradiation unit in real time to irradiate the laser light while continuously or discontinuously varying the wavelength of the laser light in a set wavelength range according to the nonuniform distribution of the plurality of seed particles. Adjust the roughness size of the circuit formation region in real time,
The oxide layer is made of a ceramic material,
The laser reaction layer is injection molded such that the plurality of crystal grains have an uneven distribution inside the laser reaction layer,
The plurality of crystal grains are formed in a spherical shape,
The portion exposed to the laser light in the plurality of seed particles is exposed to the circuit formation region, the portion not exposed to the laser light is disposed inside the laser reaction layer,
The circuit formation region is formed in a groove shape having a depth,
The top surface of the electroless plating layer is formed to be lower than the depth of the circuit formation region,
The plurality of metal cores exposed in the circuit formation region, the crystal nucleus with the electroless plating layer, characterized in that the three-dimensional electronic circuit pattern implementation system.
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