KR101985682B1 - Liquid Crystal Display Device And Method Of Driving The Same - Google Patents
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Abstract
본 발명은, 기판과; 상기 기판 상부에 형성되는 인쇄 회로 기판과; 상기 기판 및 상기 인쇄 회로 기판 사이에 연결되는 다수의 집적 회로부와; 상기 다수의 집적 회로부와 연결되는 다수의 데이터 배선과; 상기 다수의 집적 회로부와 연결되고, 상기 다수의 데이터 배선과 교차하여 다수의 화소를 정의하는 다수의 게이트 배선을 포함하고, 상기 다수의 화소 각각은, 상기 다수의 게이트 배선 중 홀수 번째 게이트 배선과 상기 다수의 데이터 배선 중 홀수 번째 데이터 배선에 연결되는 제1 영역과; 상기 다수의 게이트 배선 중 짝수 번째 게이트 배선과 상기 다수의 데이터 배선 중 짝수 번째 데이터 배선에 연결되는 제2 영역을 포함하는 것을 특징으로 하는 액정표시장치를 제공한다.The present invention provides a semiconductor device comprising: a substrate; A printed circuit board formed on the substrate; A plurality of integrated circuit portions connected between the substrate and the printed circuit board; A plurality of data lines connected to the plurality of integrated circuit units; And a plurality of gate lines connected to the plurality of integrated circuit portions and crossing the plurality of data lines to define a plurality of pixels, each of the plurality of pixels including at least one of an odd- A first region connected to odd-numbered data lines among the plurality of data lines; And a second region connected to an even-numbered gate line among the plurality of gate lines and an even-numbered data line among the plurality of data lines.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 액정표시장치에서 패턴드 리타더 사용시 소비 전력을 개선하는 설계에 관한 것이다.
BACKGROUND OF THE
최근 3차원 입체영상 표시기술 중 편광안경을 이용한 3D 영상 표시장치에 대한 요구가 늘어나고 있다.Recently, there is an increasing demand for a 3D image display device using polarizing glasses among three-dimensional image display technologies.
이런 편광안경을 이용한 액정표시장치는, 크게 화상을 표시하는 액정표시장치와, 상기 액정표시장치의 외측면에 부착된 패턴드 리타더 필름과, 상기 액정표시장치로부터 상기 패턴드 리타더 필름을 통과하여 나오는 화상을 선택적으로 투과시키는 것을 특징으로 하는 편광안경으로 구성되고 있다.A liquid crystal display device using such polarizing glasses is provided with a liquid crystal display device for largely displaying an image, a pattern reliader film attached to the outer surface of the liquid crystal display device, and a patterned retarder film And the polarizing glasses are configured to selectively transmit an image emerging from the polarizing glasses.
이러한 구성을 갖는 종래의 3D 영상 표시장치의 3D 영상 시청 가능 영역은 상기 액정표시장치의 중앙부에서의 법선을 기준으로 상하방향으로 ± 13도 정도가 되고 있다.The 3D image viewable area of the conventional 3D image display device having such a configuration is about ± 13 degrees in the vertical direction based on the normal line at the central part of the liquid crystal display device.
따라서 사용자는 상기 액정표시장치를 정면을 기준으로 상하방향으로 ± 13도 이상으로 정도를 벗어나서 상기 액정표시장치를 바라보는 경우, 좌안으로 입사되어야 하는 화상 정보 중 일부가 우안으로 입사되고, 우안으로 입사되어야 하는 화상 정보 중 일부가 좌안으로 입사됨으로써 영상 섞임이 발생하여 정상적인 3D 화상 시청이 불가능하거나 또는 3D 영상 품질이 현저히 저하되고 있는 실정이다.Therefore, when the user looks at the liquid crystal display device beyond the range of ± 13 degrees in the vertical direction with respect to the front surface of the liquid crystal display device, part of the image information to be incident on the left eye is incident on the right eye, Some of the image information to be displayed is incident on the left eye, resulting in image blurring, and normal 3D image viewing is impossible or the 3D image quality is remarkably degraded.
이러한 현상을 3D 수직 크로스토크라 현상이라 칭하고 있다.This phenomenon is called a 3D vertical crosstalk phenomenon.
각 3D 영상 표시장치 제조사는 3D 영상 시청 가능 영역의 상하 방향으로의 각도를 늘려 3D 영상 시청 범위를 늘리고자 노력하고 있다.Each 3D image display manufacturer is trying to increase the viewing angle of the 3D image by increasing the angle in the vertical direction of the 3D image viewable area.
이에 따라 패턴드 리타더 필름을 이용한 액정표시장치는 좌원편광과 우원편광 사이에 블랙 스트라이프(Black Stripe)을 형성하는 방법과, 광원의 면적을 줄여 상하 시야각 범위에서 간섭현상이 발생하지 않도록 시야각을 개선하는 방법이 제안되었다.Accordingly, a liquid crystal display using a patterned retarder film has a method of forming a black stripe between left-handed circularly polarized light and right-handed circularly polarized light and a method of reducing the area of a light source to improve the viewing angle so that interference does not occur in the upper and lower viewing- A method was proposed.
하지만 이와 같이 패턴드 리타더를 구성하면, 2D와 3D가 혼용되는 액정표시장치에서 2D로 영상을 구현 시 기존 2D 액정표시장치와 비교하여 휘도가 떨어지는 문제가 발생한다.However, when the patterned retarder is constructed as described above, the luminance is lowered compared with the conventional 2D liquid crystal display device when 2D image is implemented in a liquid crystal display device in which 2D and 3D are mixed.
이와 같은 문제를 해결하기 위해 인-셀 블랙 스트라이프 패턴드 리타더(In-Cell Stripe Patterned Retarder) 구조가 제안되었다.In order to solve such a problem, an in-cell stripe patterned retarder structure has been proposed.
인-셀 블랙 스트라이프 패턴드 리타더 구조는 블랙 스트라이프를 구성하거나, 광원의 면적을 줄이는 대신 한 개의 화소를 두 개로 나누어 제어한다.The in-cell black stripe pattern reliader structure constitutes a black stripe or controls one pixel by dividing one pixel into two instead of reducing the area of the light source.
예를 들어 2D와 3D가 혼용되는 액정표시장치에서 3D 모드를 구현하려면, 둘로 나누어진 상기 화소 중 하나와 상기 화소와 동일 라인의 상기 화소들을 오프시켜 블랙 스트라이프와 같은 역할을 할 수 있다.For example, in order to realize a 3D mode in a liquid crystal display device in which 2D and 3D are mixed, one of the pixels divided into two and the pixels on the same line as the pixel may be turned off to serve as a black stripe.
그리고 2D 모드로 구현하려면, 오프된 상기 화소를 온 시켜서 활용하므로 기존의 2D 액정표시장치와 동일한 휘도를 구현할 수 있다.In order to realize the 2D mode, since the off pixel is turned on and utilized, the same luminance as that of the conventional 2D liquid crystal display device can be realized.
이하 도면을 참조하여 종래기술을 설명한다.The prior art will be described below with reference to the drawings.
이하 위와 같은 구조의 화소를 가진 패널(10)을 설명한다.Hereinafter, the
도 1은 종래의 패널(10)를 개략적으로 도시한 도면이다.1 is a view schematically showing a
도 1을 참조하면, 패널(10) 상부의 제1 측에 다수의 게이트 구동부(30)가 위치하고, 패널(10)의 제 2측에 다수의 데이터 구동부(20)가 위치한다. 이때 다수의 데이터 구동부(20) 및 다수의 게이트 구동부(30)는 각각의 출력이 인가되는 다수의 데이터 배선(DL1 내지 DLm)과 다수의 게이트 배선(GL1 내지 GLn)에 연결된다.Referring to FIG. 1, a plurality of
이때 다수의 데이터 배선(DL1 내지 DLm)과 다수의 게이트 배선(GL1 내지 GLn)은 서로 교차하여 다수의 화소(40)를 정의한다.At this time, the plurality of data lines DL1 to DLm and the plurality of gate lines GL1 to GLn cross each other to define a plurality of
이하 도2를 참조하여 종래의 화소를 자세히 설명한다.Hereinafter, a conventional pixel will be described in detail with reference to FIG.
도 2은 종래의 화소를 개략적으로 도시한 회로도이다.2 is a circuit diagram schematically showing a conventional pixel.
도 2을 참조하면, 패널(도 1의 10) 상부에는 제1 게이트 구동부(GIP1) 및 제2 게이트 구동부(GIP2)와, 상기 제1 게이트 구동부(GIP1) 및 상기 제2 게이트 구동부(GIP2)에 각각 연결되는 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)과, 상기 제1 게이트 배선(GL1) 및 상기 제2 게이트 배선(GL2)과 교차하여 화소(40)를 정의하는 데이터 배선(DL)이 형성된다.Referring to FIG. 2, a first gate driver GIP1 and a second gate driver GIP2 are formed on a panel (10 of FIG. 1), and a first gate driver GIP1 and a second gate driver GIP2 And a data wiring line GL2 which defines the
이때, 화소(40)는 제1 박막트랜지스터(Tsw1)와 제2 박막트랜지스터(Tsw2) 및 제3 박막트랜지스터(TCNT)와, 각각의 박막트랜지스터에 연결되는 스토리지커패시터(Cst)와 액정커패시터(CLC)를 포함하고, 각각의 액정커패시터(CLC)는 화소 전극(미도시)과 공통전극(Vcom)을 포함한다.At this time, the
그리고, 제1 박막트랜지스터(Tsw1) 및 제2 박막트랜지스터(Tsw2)의 게이트 전극은 제1 게이트 배선(GL1)에 연결되고, 제3 박막트랜지스터(TCNT)의 게이트 전극은 제2 게이트 배선(GL2)에 연결된다.The gate electrodes of the first thin film transistor Tsw1 and the second thin film transistor Tsw2 are connected to the first gate wiring GL1 and the gate electrodes of the third thin film transistor T CNT are connected to the second gate wiring GL2 .
이때, 제1 박막트랜지스터(Tsw1) 및 제2 박막트랜지스터(Tsw2)의 소스 전극은 데이터 배선(DL)에 연결되고, 제3 박막트랜지스터(TCNT)의 소스전극은 제2 박막트랜지스터(Tsw2)의 드레인 전극과 연결된다.At this time, the source electrodes of the first thin film transistor Tsw1 and the second thin film transistor Tsw2 are connected to the data line DL, the source electrode of the third thin film transistor T CNT is connected to the data line DL, Drain electrode.
또한, 제1 박막트랜지스터(Tsw1)의 드레인 전극은 화소전극에 연결되고, 제2 박막트랜지스터(Tsw2)의 드레인 전극은 화소전극과 화소의 온/오프를 제어하기 위한 제3 박막트랜지스터(TCNT)의 소스전극에 연결된다.The drain electrode of the first thin film transistor Tsw1 is connected to the pixel electrode and the drain electrode of the second thin film transistor Tsw2 is connected to the third thin film transistor T CNT for controlling on / As shown in FIG.
이때, 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)으로 화소(40)가 제1 게이트 배선(GL1)과 연결되는 제1 영역과, 제1 게이트 배선(GL1) 및 제2 게이트 배선과 연결되는 제2 영역으로 나뉜다.At this time, the first region where the
그리고, 도시하지 않았지만 제1 게이트 구동부(GIP1) 및 제2 게이트 구동부(GIP2)에는 2D 및 3D 모드 제어를 위한 전압과 타이밍 신호가 입력된다.Although not shown, the first gate driver GIP1 and the second gate driver GIP2 receive voltages and timing signals for 2D and 3D mode control.
예를들어 2D 모드일 때는, 제1 게이트 구동부(GIP1)에서 게이트 신호가 출력되어 화소(40)의 제1 영역 및 제2 영역의 계조가 표시된다.For example, in the 2D mode, a gate signal is outputted from the first gate driver GIP1 to display gradations of the first region and the second region of the
그리고, 3D 모드일 때는 제1 게이트 구동부(GIP1) 및 제2 게이트 구동부(GIP2)에서 각각 게이트 신호 및 타이밍 신호가 출력되어 화소(40)의 제1 영역은 계조를 표시하고, 제2 영역은 블랙을 표시한다.In the 3D mode, a gate signal and a timing signal are outputted from the first gate driver GIP1 and the second gate driver GIP2, respectively, so that the first region of the
이와 같이 인-셀 블랙 스트라이프 패턴드 리타더 구조에서는, 하나의 화소가 다수의 게이트 배선(GL1 내지 GLn) 중 두 개에 대등되고, 두 개의 게이트 배선의 게이트 신호에 의하여 제어된다.In this manner, in the in-cell black stripe pattern reliator structure, one pixel corresponds to two of the plurality of gate lines GL1 to GLn and is controlled by the gate signal of the two gate lines.
따라서, 하나의 화소가 두 개의 영역으로 구분되고, 두 개의 게이트 배선에 의하여 두 개의 영역의 온/오프가 제어되므로 2D와 3D를 병용하는 액정표시장치에 있어서, 3D 모드에서 패턴드 리타더 필름에 블랙 스트라이프를 형성한 것과 동일한 시야각을 얻고, 2D 모드에서는 2D 액정표시장치와 동일한 휘도를 얻는다.Accordingly, since one pixel is divided into two regions, and on / off of two regions is controlled by two gate lines, a liquid crystal display device using 2D and 3D together, The same viewing angle as that of forming the black stripe is obtained, and in the 2D mode, the same luminance as that of the 2D liquid crystal display device is obtained.
하지만 한 화소당 2개의 게이트 구동부를 패널(10)에 구성하여 각각 타이밍을 제어하여 구동하기 때문에 게이트 구동부의 신뢰성이 떨어지고, 게이트 구동부에 부하가 크게 걸리는 문제가 발생한다.
However, since two gate driving units per pixel are formed on the
본 발명에서는 위와 같이 액정표시장치에서 인-셀 블랙 스트라이프 패턴드 리타더 구조 적용시 게이트 구동부의 신뢰성이 떨어지고 부하가 크게 걸리는 문제를 해결하고자 한다.
In the present invention, it is intended to solve the problem that the reliability of the gate driver is low and the load is increased when the in-cell black stripe pattern reliator structure is applied to the liquid crystal display device.
위와 같은 과제의 해결을 위해, 본 발명은, 기판과; 상기 기판 상부에 형성되는 인쇄 회로 기판과; 상기 기판 및 상기 인쇄 회로 기판 사이에 연결되는 다수의 집적 회로부와; 상기 다수의 집적 회로부와 연결되는 다수의 데이터 배선과; 상기 다수의 집적 회로부와 연결되고, 상기 다수의 데이터 배선과 교차하여 다수의 화소를 정의하는 다수의 게이트 배선을 포함하고, 상기 다수의 화소 각각은, 상기 다수의 게이트 배선 중 홀수 번째 게이트 배선과 상기 다수의 데이터 배선 중 홀수 번째 데이터 배선에 연결되는 제1 영역과; 상기 다수의 게이트 배선 중 짝수 번째 게이트 배선과 상기 다수의 데이터 배선 중 짝수 번째 데이터 배선에 연결되는 제2 영역을 포함하는 것을 특징으로 하는 액정표시장치를 제공한다.In order to solve the above problems, the present invention provides a semiconductor device comprising: a substrate; A printed circuit board formed on the substrate; A plurality of integrated circuit portions connected between the substrate and the printed circuit board; A plurality of data lines connected to the plurality of integrated circuit units; And a plurality of gate lines connected to the plurality of integrated circuit portions and crossing the plurality of data lines to define a plurality of pixels, each of the plurality of pixels including at least one of an odd- A first region connected to odd-numbered data lines among the plurality of data lines; And a second region connected to an even-numbered gate line among the plurality of gate lines and an even-numbered data line among the plurality of data lines.
이때, 상기 다수의 게이트 배선은 제1 및 제2 게이트 배선을 포함하고, 상기 다수의 데이터 배선은 제1 및 제2 데이터 배선을 포함하고, 상기 제1 게이트 배선 및 상기 제1 데이터 배선은 상기 제1 영역에 연결되고, 상기 제2 게이트 배선 및 상기 제2 데이터 배선은 상기 제2 영역에 연결되는 것을 포함한다.In this case, the plurality of gate wirings include first and second gate wirings, the plurality of data wirings include first and second data wirings, and the first gate wirings and the first data wirings are connected to the 1 region, and the second gate wiring and the second data wiring are connected to the second region.
또한 상기 제1 영역은, 상기 제1 게이트 배선과 연결되는 제1 박막트랜지스터와; 상기 제1 박막트랜지스터에 연결되는 스토리지커패시터 및 액정커패시터를 포함하고, 상기 제2 영역은, 상기 제2 게이트 배선과 연결되는 제2 박막트랜지스터와 스토리지커패시터 및 액정커패시터를 포함하는 것을 특징으로 한다.The first region may include a first thin film transistor connected to the first gate line; A storage capacitor and a liquid crystal capacitor connected to the first thin film transistor, and the second region includes a second thin film transistor connected to the second gate wiring, a storage capacitor, and a liquid crystal capacitor.
그리고, 상기 집적 회로부는 데이터 구동부 및 게이트 구동부를 포함한다The integrated circuit includes a data driver and a gate driver
또한 본 발명은, 제1 데이터 배선 내지 제m(m은 자연수) 데이터 배선과 제1 게이트 배선 내지 제n(n은 자연수) 게이트 배선이 교차하여 정의하는 다수의 화소와, 상기 다수의 화소 각각에 2개의 게이트 배선과 2개의 데이터 배선이 교차하여 정의하는 제1 영역 및 제2 영역을 형성하고, 2D 모드와 3D 모드를 병용하는 액정표시장치의 구동방법에서, 상기 제1 게이트 배선내지 제n 게이트 배선 중 홀수 번째 게이트 배선에 턴 온 펄스를 갖는 게이트 신호를 인가하는 단계와; 상기 제1 데이터 배선 내지 제m 데이터 배선 중 홀수 번째 데이터 배선에 계조 데이터 신호를 인가하는 단계와; 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계와; 상기 제1 데이터 배선 내지 제m 데이터 배선 중 짝수 번째 데이터 배선에서 계조 데이터 신호 또는 블랙 계조 신호를 인가하는 단계를 포함하는 액정표시장치의 구동방법을 제공한다.Further, the present invention provides a liquid crystal display device comprising: a plurality of pixels defined by intersecting a first data line to an mth (m is a natural number) data line and a first gate line to an nth (n is a natural number) gate line; A method of driving a liquid crystal display device in which a first region and a second region defined by intersecting two gate lines and two data lines are formed and a 2D mode and a 3D mode are used in combination, Applying a gate signal having a turn-on pulse to odd-numbered gate wirings of the wirings; Applying gray-level data signals to odd-numbered data lines among the first to m-th data lines; Applying a gate signal having the turn-on pulse or a gate signal having no turn-on pulse to even-numbered gate wirings among the first gate wiring to the n-th gate wiring; And applying a gradation data signal or a black gradation signal in even-numbered data lines among the first data line to the m-th data line.
이때, 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계는, 3D모드일 때, 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호를 인가하는 단계와; 상기 제1 데이터 배선 내지 제m 데이터 배선 중 짝수 번째 데이터 배선에 블랙 계조 신호를 인가하는 단계를 포함한다.The step of applying a gate signal having the turn-on pulse or a gate signal having no turn-on pulse to the even-numbered gate wiring among the first gate wiring to the n-th gate wiring at the time is, in the 3D mode, Applying a gate signal having the turn-on pulse to even-numbered gate wirings among the gate wirings to the n-th gate wirings; And applying a black gradation signal to even-numbered data lines among the first data line to the m-th data line.
그리고 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계는, 2D모드일 때, 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계와; 상기 제1 데이터 배선 내지 제m 데이터 배선 중 짝수 번째 데이터 배선에 계조 신호를 인가하는 단계를 포함한다.
And applying a gate signal having the turn-on pulse or a gate signal having no turn-on pulse to the even-numbered gate wiring among the first gate wiring to the n-th gate wiring, in the 2D mode, Applying a gate signal having no turn-on pulse to the even-numbered gate wirings among wirings or n-th gate wirings; And applying gray-scale signals to even-numbered data lines among the first to m-th data lines.
본 발명은 액정표시장치에 인-셀 블랙 스트라이프 패턴드 리타더 구조를 사용하여, 2D 와 3D 모드를 병용하는 경우 3D 모드에서는 충분한 시야각을 얻을 수 있고, 2D 모드에서는 2D 액정표시장치와 동일한 휘도를 구현하는 효과와, 게이트 링크 어레이 구동을 통해 인-셀 블랙 스트라이프 패턴드 리타더 구조를 안정적으로 구현할 수 있는 효과가 있다.
In the present invention, a sufficient viewing angle can be obtained in the 3D mode when the 2D and 3D modes are used in combination with the in-cell black stripe pattern reliator structure in the liquid crystal display device, and the same luminance as the 2D liquid crystal display device in the 2D mode can be obtained And the in-cell black stripe pattern reliader structure can be stably implemented through the gate link array driving.
도 1은 종래의 패널을 개략적으로 도시한 도면이다.
도 2는 종래의 화소의 등가회로를 개략적으로 도시한 도면이다.
도 3은 본 발명의 게이트 링크 어레이 구조를 적용한 패널을 개략적으로 도시한 도면이다.
도 4는 본 발명의 게이트 링크 어레이 구조를 적용한 화소를 개략적으로 도시한 도면이다.
도 5는 게이트 링크 어레이 구조를 적용한 화소의 구동 타이밍을 개략적으로 도시한 도면이다.1 is a view schematically showing a conventional panel.
2 is a diagram schematically showing an equivalent circuit of a conventional pixel.
3 is a view schematically showing a panel to which the gate link array structure of the present invention is applied.
4 is a view schematically showing a pixel to which the gate-link array structure of the present invention is applied.
5 is a view schematically showing drive timing of a pixel to which a gate link array structure is applied.
이하 도면을 참조하여 본 발명의 게이트 링크 어레이(Gate link array) 구조를 설명한다.Hereinafter, a gate link array structure of the present invention will be described with reference to the drawings.
도 3은 본 발명의 게이트 링크 어레이 구조를 적용한 패널을 개략적으로 도시한 도면이다.3 is a view schematically showing a panel to which the gate link array structure of the present invention is applied.
도 3을 참조하면, 패널(100) 상부의 제1 측면에는 인쇄 회로 기판(200)이 위치하고, 인쇄회로 기판(200)에는 데이터 및 게이트 구동부의 역할을 하는 집적 회로부(300)가 위치한다. 이때 집적 회로부(300)은 각각의 출력이 인가되는 다수의 데이터 배선(DL1 내지 DLm)과 다수의 게이트 배선(GL1 내지 GLn)이 연결된다.Referring to FIG. 3, a
이때, 각각의 데이터 배선(DL1 내지 DLm)과 게이트 배선(GL1 내지 GLn)은 서로 교차하여 화소(400)를 정의한다.At this time, the data lines DL1 to DLm and the gate lines GL1 to GLn cross each other to define the
이때, 데이터 배선(DL1 내지 DLm)은 화소(400)와 연결되어 데이터 신호를 인가한다At this time, the data lines DL1 to DLm are connected to the
그리고, 하나의 화소에 두 개의 게이트 배선(GL1 내지 GLn)이 연결되어 한 화소를 두 개의 영역으로 나눈다. 두 개의 영역은 두 개의 게이트 배선(GL1 내지 GLn) 중 하나와 연결되는 제1 영역과 제1 영역과 마주보며 나머지 게이트 배선(GL1 내지 GLn)과 연결되는 제2 영역으로 구분된다.Two gate lines GL1 to GLn are connected to one pixel to divide one pixel into two regions. The two regions are divided into a first region connected to one of the two gate lines GL1 through GLn and a second region confronting the first region and connected to the remaining gate lines GL1 through GLn.
예를들어 제1 영역에 연결되는 다수의 게이트 배선(GL1 내지 GLn)은 홀수 열일 수 있고, 제2 영역에 연결되는 다수의 게이트 배선(GL1 내지 GLn)은 짝수 열일 수 있다.For example, the plurality of gate lines GL1 to GLn connected to the first region may be an odd column, and the plurality of gate lines GL1 to GLn connected to the second region may be even columns.
이때, 제1 영역과 제 2영역은 서로 다른 데이터배선에 연결된다.At this time, the first region and the second region are connected to different data lines.
이와 같이 구성하면, 한 화소(400)를 두 영역으로 나누어 3D 모드를 사용할 때 제1 영역과 제2 영역에 각각 다른 게이트 신호와 다른 계조의 데이터 신호를 인가하여 두 개의 영역 중 하나를 오프할 수 있다. 이에 따라 가로 방향의 화소(400)의 한 영역을 오프할 수 있다.In this case, when one
또한 2D 모드를 사용할 때는, 제1 영역과 제2 영역에 동일한 게이트 신호와 동일한 계조의 데이터 신호를 인가하여 두 개의 영역의 계조를 모두 표시할 수 있다.When the 2D mode is used, the gradation of the two regions can be displayed by applying the same gate signal and the same gradation data signal to the first region and the second region.
이와 같이 동작하면, 2D와 3D를 병용하는 액정표시장치에 있어서, 3D 모드에서 패턴드 리타더 필름에 블랙 스트라이프를 형성한 것과 동일한 시야각을 얻고, 2D 모드에서는 2D 액정표시장치와 동일한 휘도를 얻을 수 있다.In this manner, in the liquid crystal display device using 2D and 3D in combination, it is possible to obtain a viewing angle equal to that obtained by forming a black stripe on the pattern relief film in the 3D mode, and obtain the same luminance as that of the 2D liquid crystal display device in the 2D mode have.
이하 도 4 및 5를 참조하여 본 발명의 화소를 자세히 설명한다.Hereinafter, the pixel of the present invention will be described in detail with reference to FIGS.
도 4는 본 발명의 게이트 링크 어레이 구조를 적용한 화소를 개략적으로 도시한 도면이고 도 5는 게이트 링크 어레이 구조를 적용한 화소의 구동 타이밍을 개략적으로 도시한 도면이다.FIG. 4 is a view schematically showing a pixel to which a gate link array structure of the present invention is applied, and FIG. 5 is a view schematically showing drive timing of a pixel to which a gate link array structure is applied.
도 4 및 도 5를 참조하면, 본 발명의 게이트 링크 어레이 구조를 적용한 표시장치에서는, 기판(미도시) 상부에 다수의 데이터 배선(DL1, DL2) 및 다수의 게이트 배선(GL1, GL2)이 형성되고, 다수의 데이터 배선(DL1, DL2)과 다수의 게이트 배선(GL1, GL2)은 서로 교차하여 화소(400)를 정의한다.4 and 5, in a display device to which the gate-link array structure of the present invention is applied, a plurality of data lines DL1 and DL2 and a plurality of gate lines GL1 and GL2 are formed on a substrate (not shown) And a plurality of data lines DL1 and DL2 and a plurality of gate lines GL1 and GL2 cross each other to define the
이때 화소(400)는 제1 박막트랜지스터(Tsw1)와 스토리지커패시터(CST) 및 액정커패시터(CLC)를 포함하는 제1 영역(400a)과, 제2 박막트랜지스터(Tsw2)와 스토리지커패시터(CST) 및 액정커패시터(CLC)를 포함하는 제2 영역(400b)을 포함한다.The
이때, 각각의 액정커패시터(CLC)는 화소 전극(미도시)과 공통전극(Vcom)을 포함한다.At this time, each liquid crystal capacitor C LC includes a pixel electrode (not shown) and a common electrode Vcom.
그리고, 제1 박막트랜지스터(Tsw1)의 게이트 전극은 제1 게이트 배선(GL1)에 연결되고, 제2 박막트랜지스터(Tsw2)의 게이트 전극은 제2 게이트 배선(GL2)에 연결된다.The gate electrode of the first thin film transistor Tsw1 is connected to the first gate wiring GL1 and the gate electrode of the second thin film transistor Tsw2 is connected to the second gate wiring GL2.
또한, 제1 박막트랜지스터(Tsw1)의 드레인 전극 및 제2 박막트랜지스터(Tsw2)의 드레인 전극은 화소전극에 연결된다.The drain electrode of the first thin film transistor Tsw1 and the drain electrode of the second thin film transistor Tsw2 are connected to the pixel electrode.
이때, 제1 박막트랜지스터(Tsw1)의 소스전극은 제1 데이터 라인(DL1)과 연결되고, 제2 박막트랜지스터(Tsw2)의 소스 전극은 제2 데이터 라인(DL2)과 연결된다.At this time, the source electrode of the first thin film transistor Tsw1 is connected to the first data line DL1, and the source electrode of the second thin film transistor Tsw2 is connected to the second data line DL2.
그리고, 화소(400)는 제1게이트 배선(GL1) 및 제2 게이트 배선(GL2)과 연결되어 게이트 신호를 인가받는다.The
예를들어, 3D 모드 사용시 제1 게이트 배선(GL1)에서는 턴 온 펄스를인가하고, 제2 게이트 배선(GL2)에는 턴 온 펄스를 인가하지 않으면, 제1 영역(400a)는 계조가 표시되고, 제2 영역(400b)은 블랙이 표시된다. 따라서 한 화소(400)에서 블랙 스트라이프를 형성한 것과 같은 효과를 얻을 수 있다.For example, in the 3D mode, when the turn-on pulse is applied to the first gate wiring GL1 and the turn-on pulse is not applied to the second gate wiring GL2, gradation is displayed in the
또한, 제1 게이트 신호(GL1) 및 제2 게이트 신호(GL2)를 모두 턴 온신호를 인가하고, 제1 데이터 배선(DL1)에서 계조 데이터 신호를 인가하고 제2 데이터 배선(DL2)에서는 블랙 데이터 신호를 인가해도 위와 같은 효과를 얻을 수 있다.A turn-on signal is applied to both the first gate signal GL1 and the second gate signal GL2 to apply the gray-scale data signal to the first data line DL1 and the black data The above effect can be obtained even if a signal is applied.
위와 같이 게이트 링크 어레이 구조는 인-셀 스프라이트 패턴드 리타더 구조와 같이 하나의 화소(400)에 두 개의 게이트 배선(GL1 및 GL2)과 두 개의 데이터 배선(DL1 및 DL2)을 대응시키고, 제2 영역(400b)에 연결된 제2 게이트 배선(GL2) 및 제2 데이터 배선으로 게이트 신호와 데이터 신호를 인가하여 제2 영역의 온/오프를 제어한다.As described above, the gate-link array structure corresponds to one
좀 더 상세히 설명하면, 2D모드에서는 화소(400)의 제1 게이트 배선(GL1)에서 턴 온 펄스를 인가하고, 제1 데이터 배선(DL1)에서 계조 데이터 신호를 인가하면 제1 영역의 화소가 계조표시되고, 제2 게이트 배선(GL2)에서 턴 온 펄스를 인가하고, 제2 데이터 배선(DL2)에서 계조 데이터 신호를 인가하면 제2 영역(400b)의 화소가 계조표시된다.More specifically, in the 2D mode, when a turn-on pulse is applied to the first gate line GL1 of the
따라서, 화소(400)의 제1 및 제2 영역(400a, 400b)이 모두 구동되어 2D 액정표시장치와 동일한 휘도를 얻을 수 있다.Accordingly, the first and
그리고 3D모드의 구현시에는, 화소(400)의 제1 게이트 배선(GL1)에서 턴 온 펄스를 인가하고, 제1 데이터 배선(DL1)에서 계조 데이터 신호를 인가하면 제1 영역(400a)의 화소가 계조표시되고, 제2 게이트 배선(GL2)에서 턴 온 펄스를 인가하지 않으면, 제2 영역(400b)의 화소가 블랙표시된다.When the 3D mode is implemented, a turn-on pulse is applied to the first gate line GL1 of the
따라서, 한 개의 화소(400)에서 두 영역의 온/오프를 제어하므로 2D와 3D를 병용하는 액정표시장치에 있어서, 3D 모드에서 패턴드 리타더 필름에 블랙 스트라이프를 형성한 것과 동일한 시야각을 얻고, 2D 모드에서는 2D 액정표시장치와 동일한 휘도를 얻는다.Therefore, in the liquid crystal display device using 2D and 3D in combination, the on-off state of the two regions is controlled by one
그리고, 인-셀 블랙 패턴드 리타더 구조처럼 다수의 게이트 구동부의 타이밍을 각각 제어하여 구동하지 않기 때문에 게이트 구동부의 신뢰성이 떨어지는 문제와, 게이트 구동부에서 부하가 크게 걸리는 문제를 해결할 수 있다.In addition, since the timing of a plurality of gate driving units is not controlled by driving the in-cell black patterned retarder structure, the reliability of the gate driving unit is low and the problem of a large load applied to the gate driving unit can be solved.
또한, 게이트 구동부를 데이터 구동부의 배면에 형성하여 네로우 베젤(Narrow bezel)를 구현하기 편하다.In addition, it is easy to form a narrow bezel by forming the gate driver on the back surface of the data driver.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that
100 : 패널 200 : 인쇄 회로 기판
300 : 집적 회로부 400 : 화소
DL1 내지 DLm : 데이터 배선
GL1 내지 GLn : 게이트 배선100: panel 200: printed circuit board
300: integrated circuit part 400: pixel
DL1 to DLm: Data wiring
GL1 to GLn: gate wiring
Claims (7)
상기 기판 상부에 형성되는 인쇄 회로 기판과;
상기 기판 및 상기 인쇄 회로 기판 사이에 연결되는 다수의 집적 회로부와;
상기 다수의 집적 회로부와 연결되는 다수의 데이터 배선과;
상기 다수의 집적 회로부와 연결되고, 상기 다수의 데이터 배선과 교차하여 다수의 화소를 정의하는 다수의 게이트 배선을 포함하고, 상기 다수의 화소 각각은, 상기 다수의 게이트 배선 중 홀수 번째 게이트 배선과 상기 다수의 데이터 배선 중 홀수 번째 데이터 배선에 연결되는 제1 영역과;
상기 다수의 게이트 배선 중 짝수 번째 게이트 배선과 상기 다수의 데이터 배선 중 짝수 번째 데이터 배선에 연결되는 제2 영역을 포함하며,
상기 다수의 집적 회로부는 홀수 번째 게이트 배선에 턴 온 펄스를 갖는 게이트 신호와 홀수 번째 데이터 배선에 계조 데이터 신호를 인가하고, 또한 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호와 짝수 번째 데이터 배선에서 계조 데이터 신호 또는 블랙 계조 신호를 인가하는 것
을 특징으로 하는 액정표시장치.
Claims [1]
A printed circuit board formed on the substrate;
A plurality of integrated circuit portions connected between the substrate and the printed circuit board;
A plurality of data lines connected to the plurality of integrated circuit units;
And a plurality of gate lines connected to the plurality of integrated circuit portions and crossing the plurality of data lines to define a plurality of pixels, each of the plurality of pixels including at least one of an odd- A first region connected to odd-numbered data lines among the plurality of data lines;
And a second region connected to even-numbered gate wirings among the plurality of gate wirings and to even-numbered data wirings among the plurality of data wirings,
The plurality of integrated circuit portions may be formed by applying a gate signal having a turn-on pulse to an odd-numbered gate wiring and a grayscale data signal to an odd-numbered data wiring, and applying a gate signal having the turn- By applying the gradation data signal or the black gradation signal in the gate signal having no data line and the even-numbered data line
And the liquid crystal display device.
상기 다수의 게이트 배선은 제1 및 제2 게이트 배선을 포함하고, 상기 다수의 데이터 배선은 제1 및 제2 데이터 배선을 포함하고, 상기 제1 게이트 배선 및 상기 제1 데이터 배선은 상기 제1 영역에 연결되고, 상기 제2 게이트 배선 및 상기 제2 데이터 배선은 상기 제2 영역에 연결되는 것을 포함하는 액정표시장치.
The method according to claim 1,
Wherein the plurality of gate wirings include first and second gate wirings, the plurality of data wirings include first and second data wirings, and the first gate wirings and the first data wirings are connected to the first region And the second gate line and the second data line are connected to the second region.
상기 제1 영역은,
상기 게이트 배선 중 제1 게이트 배선과 연결되는 제1 박막트랜지스터와;
상기 제1 박막트랜지스터에 연결되는 스토리지커패시터 및 액정커패시터를 포함하고,
상기 제2 영역은,
상기 게이트 배선 중 제2 게이트 배선과 연결되는 제2 박막트랜지스터와 스토리지커패시터 및 액정커패시터를 포함하는 것을 특징으로 하는 액정표시장치.
The method according to claim 1,
Wherein the first region comprises:
A first thin film transistor connected to the first gate wiring among the gate wirings;
A storage capacitor and a liquid crystal capacitor connected to the first thin film transistor,
Wherein the second region comprises:
And a second thin film transistor connected to a second gate line of the gate line, a storage capacitor, and a liquid crystal capacitor.
상기 집적 회로부는 데이터 구동부 및 게이트 구동부를 포함하는 액정표시장치.
The method according to claim 1,
Wherein the integrated circuit portion includes a data driver and a gate driver.
상기 제1 게이트 배선내지 제n 게이트 배선 중 홀수 번째 게이트 배선에 턴 온 펄스를 갖는 게이트 신호를 인가하는 단계와;
상기 제1 데이터 배선 내지 제m 데이터 배선 중 홀수 번째 데이터 배선에 계조 데이터 신호를 인가하는 단계와;
상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계와;
상기 제1 데이터 배선 내지 제m 데이터 배선 중 짝수 번째 데이터 배선에서 계조 데이터 신호 또는 블랙 계조 신호를 인가하는 단계
를 포함하는 액정표시장치의 구동방법.
A plurality of pixels defined by intersecting the first data line to the mth (m is a natural number) data line and the first gate line to the nth (n is a natural number) gate line; There is provided a method of driving a liquid crystal display device in which a first area and a second area defined by intersecting two data lines are formed and a 2D mode and a 3D mode are used in combination,
Applying a gate signal having a turn-on pulse to odd-numbered gate wirings of the first to n-th gate wirings;
Applying gray-level data signals to odd-numbered data lines among the first to m-th data lines;
Applying a gate signal having the turn-on pulse or a gate signal having no turn-on pulse to even-numbered gate wirings among the first gate wiring to the n-th gate wiring;
A step of applying a gradation data signal or a black gradation signal in even-numbered data lines among the first to m-th data lines
And a driving method of the liquid crystal display device.
상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계는,
3D모드일 때, 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호를 인가하는 단계와;
상기 제1 데이터 배선 내지 제m 데이터 배선 중 짝수 번째 데이터 배선에 블랙 계조 신호를 인가하는 단계를 포함하는 액정표시장치의 구동방법.
6. The method of claim 5,
Applying a gate signal having the turn-on pulse or a gate signal having no turn-on pulse to even-numbered gate wirings among the first gate wiring to the n-th gate wiring,
Applying a gate signal having the turn-on pulses to even-numbered gate wirings among the first gate wiring to the n-th gate wiring, when in the 3D mode;
And applying black gradation signals to even-numbered data lines among the first data line to the m-th data line.
상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖는 게이트 신호 또는 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계는,
2D모드일 때, 상기 제1 게이트 배선 내지 제n 게이트 배선 중 짝수 번째 게이트 배선에 상기 턴 온 펄스를 갖지 않는 게이트 신호를 인가하는 단계와;
상기 제1 데이터 배선 내지 제m 데이터 배선 중 짝수 번째 데이터 배선에 계조 신호를 인가하는 단계를 포함하는 액정표시장치의 구동방법.6. The method of claim 5,
Applying a gate signal having the turn-on pulse or a gate signal having no turn-on pulse to even-numbered gate wirings among the first gate wiring to the n-th gate wiring,
Applying a gate signal having no turn-on pulse to even-numbered gate wirings out of the first to n-th gate wirings in a 2D mode;
And applying gray-scale signals to even-numbered data lines among the first to m-th data lines.
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|---|---|---|---|
| KR1020130011182A KR101985682B1 (en) | 2013-01-31 | 2013-01-31 | Liquid Crystal Display Device And Method Of Driving The Same |
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