KR101981702B1 - 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법 - Google Patents
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- 239000002070 nanowire Substances 0.000 title claims abstract description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 46
- 229910052710 silicon Inorganic materials 0.000 title claims description 24
- 239000010703 silicon Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title description 19
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000001039 wet etching Methods 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 10
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 claims description 8
- 239000000243 solution Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 claims description 4
- 239000003795 chemical substances by application Substances 0.000 claims description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000007864 aqueous solution Substances 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000708 deep reactive-ion etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 101100460147 Sarcophaga bullata NEMS gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003504 photosensitizing agent Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02603—Nanowires
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
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Abstract
실시예들은 기판 상에 제1 산화막을 형성하는 단계(S100), 제1 산화막을 마스크로 이용하여, 나노 와이어 영역과 마이크로 스케일 구조물 영역을 구분하는 함몰영역이 생성되도록 기판을 식각하는 단계(S200), 식각된 기판 상에 열산화 공정을 통해 제2 산화막을 형성하는 단계(S300), 상기 함몰영역의 바닥면의 제2 산화막을 제거하는 단계(S400) 및 나노 와이어가 부유되도록, 상기 기판을 습식 식각하는 단계(S500)를 포함하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법에 관련된다.
Description
본 발명은 나노 와이어 제조방법에 관한 것으로서, 더욱 구체적으로는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어를 제조하는 방법에 관련된다. 더 나아가서 본 발명은 실리콘 나노 와이어의 폭과 두께를 각각 조절하는 방법에 관련된다.
최근 실리콘 나노 와이어는 센서, 트랜지스터, 광전자 소자, 바이오 소자 등의 다양한 연구에 응용되고 있다. 이러한 소자 제작을 위해서는 실리콘 나노 와이어의 크기 조절이 중요하며, 또한 센서의 질량체나 스프링과 같은 마이크로 스케일 실리콘 구조물과 나노 와이어와의 통합이 중요하다.
실리콘 나노 와이어를 제작하는 방법은 크게 바텀업(bottom-up) 방식과 탑다운(top-down) 방식으로 구분된다. 바텀업 방식은 촉매제를 이용하여 결정을 성장하는 방식으로 수~수십 nm 단면적의 실리콘 나노 와이어를 제작할 수 있다. 그러나, 바텀업 방식은 기판의 원하는 지점에 정렬하는 것이 상당히 어려워 센서 제작에 적용하기 어려운 문제가 있다.
탑다운 방식은 벌크형태의 구조에 노광, 식각 등의 다양한 공정을 활용하여 실리콘 나노 와이어를 제작하는 방식으로, 기판에서 정렬이 매우 용이한 이점이 있다. 탑다운 방식에서의 실리콘 나노 와이어는 주로 200~300 nm 수준의 디바이스 레이어를 가진 SOI(silicon on insulator) 기판과 전자빔 노광(electron-beam lithography) 공정을 이용해 제작된다. 그러나 SOI 탑다운은 기판의 디바이스 레이어 두께에 의해 나노 와이어의 두께가 결정 되기 때문에 공정을 통해 두께를 조절할 수 없고 이에 이용되는 SOI 기판은 매우 고가인 문제가 있다.
무엇보다도 전자빔 노광 공정은 느리고 고가이기 때문에 대량 생산에 적합하지 않으며, 나노 와이어 형성 후 센서의 질량체와 스프링과 같은 구조물 확보를 위해 에피택시 공정으로 구조물을 1) 추가적으로 성장시키거나 2) 다른 별도로 제조 후 나노 와이어와 접합해야 하는 문제가 있다.
M&NEMS : A new approach for ultra-low cost 3D inertial sensor, Ph. Robert, V. Nguyen, S. Hentz, L. Duraffourg, G. Jourdan, J. Arcamone and S. Harrisson CEA-LETI/MINATEC, Grenoble, France (2009)
본 발명의 목적은 나노 와이어와 마이크로 스케일 구조물을 하나의 기판으로부터 함께 제조하는 것과 이러한 제조 공정에 있어서 나노 와이어의 폭과 두께를 개별적으로 조절하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법은 기판 상에 제1 산화막을 형성하는 단계(S100), 제1 산화막을 마스크로 이용하여, 나노 와이어 영역과 마이크로 스케일 구조물 영역을 구분하는 함몰영역이 생성되도록 기판을 식각하는 단계(S200), 식각된 기판 상에 열산화 공정을 통해 제2 산화막을 형성하는 단계(S300), 상기 함몰영역의 바닥면의 제2 산화막을 제거하는 단계(S400) 및 나노 와이어가 부유되도록, 상기 기판을 습식 식각하는 단계(S500)를 포함한다.
일 실시예에 있어서 상기 식각된 기판 상에 열산화 공정을 통해 제2 산화막을 형성하는 단계(S300)는, 목적하는 나노 와이어의 폭에 대응되도록 상기 함몰영역의 측면에 소정 두께의 제2 산화막을 형성할 수도 있다.
일 실시예에 있어서, 상기 열산화 공정의 시간을 조절하여 상기 함몰영역의 측면에 형성되는 제2 산화막의 두께를 조절할 수도 있다.
일 실시예에 있어서, 상기 기판을 습식 식각하는 단계(S500)는, 목적하는 나노 와이어의 두께가 되도록 습식 식각 공정 시간을 조절할 수 있다.
일 실시예에 있어서, 상기 기판을 습식 식각하는 단계(S500)는, 테트라메틸암모늄하이드록사이드(Tetra-methyl-ammonium-hydroxide; TMAH) 용액, 수산화 칼륨(KOH) 용액, 에틸렌다이민피로카테콜(ethylene diamine pyrocatechol, EDP), 또는 비등방 식각 특성을 가지는 알칼리계 수용액을 이용하여 수행될 수 있다.
일 실시예에 있어서, 상기 함몰영역이 생성되도록 기판을 식각하는 단계(S200)는, 제1 산화막 상에 감광제를 도포함으로써 마스크를 형성하는 단계(S210), 형성된 마스크를 이용하여 제1 산화막을 패터닝 하는 단계(S220), 패터닝된 제1 산화막을 식각 마스크로 이용하여 기판을 소정 깊이로 식각하는 단계(S230)를 포함할 수 있다.
일 실시예에 있어서, 상기 단계(S400) 이후이면서 상기 단계(S500) 이전에, 잔존하는 제1 산화막을 식각 마스크로 이용하여 수직 방향으로 상기 기판을 건식 식각하는 단계(S450)를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면 실리콘 나노 와이어의 형성 과정에서 마이크로 스케일 실리콘 구조물도 함께 형성할 수 있다. 따라서 에피택시 공정으로 구조물을 별도로 성장시키거나 기판 접합을 통해 구조물을 별도로 구현하는 방식에 비해 마이크로 스케일 실리콘 구조물과 실리콘 나노와이어의 통합하는데 용이하다.
또한 본 발명에서는 고가의 얇은 디바이스 레이어를 가진 SOI 기판을 사용하거나 전자빔 노광 공정을 거치지 않아도 열산화 공정과 습식 식각 공정을 통해 실리콘 나노 와이어의 폭와 두께를 개별적으로 결정 할 수 있어, 실리콘 나노 와이어의 크기를 제어하는데 매우 용이하다.
특히 특허문헌 1 과 2는 나노 와이어의 폭과 두께를 개별적으로 제어하는 제조방식에 대하여는 전혀 설명하고 있지 아니하며 나노 와이어의 폭을 유지한 채 두께를 조절하는 내용도 전혀 설명하고 있지 아니하다. 따라서 종래 방식에 따르면 직사각형 형태의 단면을 갖는 나노 와이어를 제작할 수 없으나 본 발명에 따르면 일정한 폭을 갖는 나노 와이어를 제조할 수 있음은 물론 나노 와이어의 폭을 고정된 값으로 유지한 채 두께를 조절할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법으로 제작된 소자(1000)를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법의 순서도이다.
도 3은 기판 상에 제1 산화막이 형성된 상태를 나타낸다.
도 4는 제1 산화막 위에 감광제가 패터닝된 상태이고, 도 5는 패터닝된 제1 산화막을 나타낸다.
도 6은 제1 산화막을 마스크로 하여 식각이 수행된 결과 함몰영역(40)이 생성된 기판의 상태를 나타낸다.
도 7은 제2 산화막이 함몰영역(40)에 형성된 상태를 나타낸다.
도 8은 함몰영역(40)의 바닥면에 형성된 제2 산화막이 제거된 상태를 나타낸다.
도 9는 함몰영역(40)이 수직방향으로 추가 식각된 상태를 나타낸다.
도 10은 습식 식각으로 부유되고 두께가 조절된 나노 와이어를 나타내고, 도 11은 산화막이 제거된 나노 와이어 및 마이크로 스케일 구조물을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법의 순서도이다.
도 3은 기판 상에 제1 산화막이 형성된 상태를 나타낸다.
도 4는 제1 산화막 위에 감광제가 패터닝된 상태이고, 도 5는 패터닝된 제1 산화막을 나타낸다.
도 6은 제1 산화막을 마스크로 하여 식각이 수행된 결과 함몰영역(40)이 생성된 기판의 상태를 나타낸다.
도 7은 제2 산화막이 함몰영역(40)에 형성된 상태를 나타낸다.
도 8은 함몰영역(40)의 바닥면에 형성된 제2 산화막이 제거된 상태를 나타낸다.
도 9는 함몰영역(40)이 수직방향으로 추가 식각된 상태를 나타낸다.
도 10은 습식 식각으로 부유되고 두께가 조절된 나노 와이어를 나타내고, 도 11은 산화막이 제거된 나노 와이어 및 마이크로 스케일 구조물을 나타낸다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면들을 참조한다. 상세한 설명의 실시 예들은 당업자가 본 발명을 실시하기 위한 상세 설명을 개시하는 목적으로 제공된다.
본 발명의 각 실시 예들은 서로 상이한 경우를 설명할 수 있으나, 그것이 각 실시 예들이 상호 배타적임을 의미하는 것은 아니다. 예를 들어, 상세한 설명의 일 실시 예와 관련하여 설명된 특정 형상, 구조 및 특성은 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예에서도 동일하게 구현될 수 있다. 또한, 여기서 개시되는 실시 예들의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
한편, 여러 실시 예들에서 동일하거나 유사한 참조번호는 동일하거나 유사한 구성요소를 지칭한다. 첨부된 도면들에서 각 구성 요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제 적용되는 크기와 같거나 유사할 필요는 없다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
도 1은 본 발명의 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법으로 제작된 소자(1000)를 나타낸다. 도 1을 참조하면 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법으로 제작된 나노 와이어(100)와 마이크로 스케일 실리콘 구조물(200)이 하나의 기판에 집적되도록 구성된다. 여기서 마이크로 스케일 실리콘 구조물(200)은 소자(1000)가 센서로 이용되는 경우 질량체, 스프링 등으로 기능할 수 있으나 이에 제한되는 것은 아니다. 도 1에 있어서 고정 실리콘 구조물(300)은 일종의 앵커로서 나노 와이어(100)가 부유되도록 나노 와이어(100)를 지지할 수 있다. 본 발명에 있어서 나노 와이어(100)는 소자의 수평면에 평행한 방향으로 연장되는 나노 스케일의 실리콘 구조물 일 수 있다.
도 2는 본 발명의 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법의 순서도이다. 도 2를 참조하면, 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법은 기판 상에 제1 산화막을 형성하는 단계(S100), 제1 산화막을 마스크로 이용하여, 나노 와이어 영역과 마이크로 스케일 구조물 영역을 구분하는 함몰영역이 생성되도록 기판을 식각하는 단계(S200), 식각된 기판 상에 열산화 공정을 통해 제2 산화막을 형성하는 단계(S300), 상기 함몰영역의 바닥면의 제2 산화막을 제거하는 단계(S400) 및 나노 와이어가 부유되도록, 상기 기판을 습식 식각하는 단계(S500)를 포함할 수 있다.
도 3 내지 도 11은 일 실시예에 따른 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법의 각 단계를 나타낸다.
도 3은 기판 상에 제1 산화막이 형성된 상태를 나타낸다. 도 3을 참조하면 기판(10) 상에 제1 산화막(20)을 형성한다. 기판(10)은 SOI(Silicon on Insulator) 기판일 수 있으며, 상부면의 결정 방향은 (111)일 수 있으나 이에 한정되는 것은 아니다.. 기판(10)은 실리콘(11), 유전층(12), 실리콘(13)이 순차적으로 적층된 구조일 수 있다.
도 3에 있어서, 제1 산화막(20)은 실리콘 산화물일 수 있으나 이에 제한되는 것은 아니다. 또한 제1 산화막(20)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition), 열산화(Thermal Oxidation) 등 다양한 방법으로 형성될 수 있다.
도 4는 제1 산화막 위에 감광제가 패터닝된 상태이고, 도 5는 패터닝된 제1 산화막을 나타낸다. 또한 도 6은 제1 산화막을 마스크로 하여 식각이 수행된 결과 함몰영역(40)이 생성된 기판의 상태를 나타낸다.
도 4 내지 도 6을 참조하면 제1 산화막(20)을 마스크로 이용하여, 나노 와이어 영역(110)과 마이크로 스케일 구조물 영역(210)을 구분하는 함몰영역(40)이 생성되도록 기판을 식각할 수 있다. 여기서 나노 와이어 영역(110)은 기판(10)에서 나노 와이어(100)를 형성할 부분이며, 마이크로 스케일 구조물 영역(210)은 마이크로 스케일 구조물(200)을 형성할 부분이다.
도 4를 참조하면 사진 식각공정을 위하여 소정 패턴으로 감광제(30)를 제1 산화막(20) 상에 도포하여 마스크를 형성할 수 있다(S210). 그 후 도 5에 도시된 바와 같이 형성된 마스크(30)를 이용하여 제1 산화막(20)을 소정 형태로 패터닝할 수 있다(S220). 이러한 패터닝(S220) 공정은 건식 식각 공정을 통해 수행될 수 있으나 이에 제한되는 것은 아니며 잔존하는 감광제(30)는 에싱 공정으로 제거될 수 있다. 그 후 도 6에 도시된 바와 같이 기판은 패터닝된 제1 산화막(20)을 식각 마스크로 이용하여 소정 깊이로 식각될 수 있다(S230). 식각 공정(S230)은 DRIE (deep reactive ion etching) 공정과 같은 건식 식각 공정으로 수행될 수 있으나, 이에 한정되는 것은 아니다. 이에 따라서 함몰영역(40)에 의해 나노 와이어 영역(110)과 마이크로 스케일 구조물 영역(210)이 구분될 수 있다.
또한 이러한 식각 공정(S200)에서 마이크로 스케일 실리콘 구조물의 형태는 목적에 맞는 형태로 패터닝되어 식각될 수 있다.
도 7은 제2 산화막이 함몰영역(40)에 형성된 상태를 나타낸다. 도 7을 참조하면, 기판(10) 상에 제2 산화막(50)이 형성되도록 열산화 공정 이 수행될 수 있다(S300). 이러한 제2 산화막(51)의 두께 (D1, D2)는 열산화 공정의 시간에 따라서 조절될 수 있다. 최종적으로 제2 산화막(51)의 두께는 나노 와이어의 폭의 구성요소가 되기 때문에, 사용자는 열산화 공정의 시간을 조절함으로써 나노 와이어의 폭의 크기를 조절할 수 있다. 예컨대 제2 산화막(51)의 두께가 커지도록 열산화 공정 시간을 늘림으로써 나노 와이어의 폭을 좁아지게 형성할 수 있다.
도 8은 함몰영역(40)의 바닥면에 형성된 제2 산화막이 제거된 상태를 나타낸다. 도 8을 참조하면, 함몰영역(40)의 바닥면에 존재하는 제2 산화막(50)은 식각 공정을 통해 제거될 수 있다. 예컨대 바닥면의 제2 산화막은 건식 식각공정으로 통해 제거될 수 있다. 함몰영역(40)의 바닥면의 제2 산화막(50)을 선택적으로 제거함으로써 함몰영역(40)의 측면에만 제2 산화막(51)이 남게 된다.
도 9는 함몰영역(40)이 수직방향으로 추가 식각된 상태를 나타낸다. 도 9를 참조하면 잔존하는 제1 산화막(20)을 식각 마스크로 이용하여 수직 방향으로 상기 기판을 건식 식각할 수 있다(S450). 이에 따라서 함몰영역(40)의 깊이는 더욱 깊어질 수 있다. 이러한 식각공정(S450)에 따라서 함몰영역(40)의 바닥면은 부분적으로 유전체층(12)이 될 수도 있다.
도 10은 습식 식각으로 부유되고 두께가 조절된 나노 와이어를 나타내고, 도 11은 산화막이 제거된 나노 와이어 및 마이크로 스케일 구조물을 나타낸다. 도 10과 도 11을 참조하면 나노 와이어가 부유되도록, 상기 기판을 습식 식각할 수 있다(S500). 도 9와 도 10을 함께 참조하면, 도 9에서 기둥(칼럼) 형태의 나노 와이어 영역(110)은 도 10에서와 같은 습식 식각으로 인하여 하부가 제거됨으로써 공중에 부유하게 될 수 있다.
일 실시예에 있어서 부유되는 나노 와이어(100)의 두께(L)는 습식 식각 공정의 시간에 따라서 조절될 수 있다. 도 9에 도시된 바와 같이 나노 와이어(100)의 두께는 소정 습식 식각 시간에 따라 L1+L2일 수 있으며, 추가적인 습식 식각 공정을 수행함으로써 L1으로 줄어들 수 있다. 한편 나노 와이어(100)의 측면은 제2 산화막에 의해 보호되고 있으므로 습식 식각으로 인해 나노 와이어의 폭이 줄어드는 것이 방지될 수 있다.
이에 따라서 사용자는 습식 식각 공정 시간을 조절함으로써 목적하는 두께로 나노 와이어를 제작할 수 있다. 예컨대 습식 식각 공정 시간을 늘림으로써 나노 와이어의 두께를 줄여나갈 수 있다.
이러한 습식 식각 공정(S500)은 테트라메틸암모늄하이드록사이드(Tetra-methyl-ammonium-hydroxide; TMAH) 용액, 수산화 칼륨(KOH) 용액, 에틸렌다이민피로카테콜(ethylene diamine pyrocatechol, EDP) 또는 비등방 식각 특성을 가지는 알칼리계 수용액을 이용하여 수행될 수 있으나 이에 제한되는 것은 아니다.
도 11을 참조하면 나노 와이어(100) 및 마이크로 스케일 실리콘 구조물(200)을 부분적으로 덮고 있는 산화막(20,51)을 식각 공정을 통해 제거할 수 있다(S600). 산화막 식각 공정(S600)은 불산 용액을 이용한 습식 식각일 수 있으나 이에 제한되는 것은 아니며, 상부 및 측면 산화막을 제거하기 위한 임의의 공정이 이용될 수 있다. 또한 도 11에 도시된 바와 같이 습식 식각(S600)을 통해 마이크로 스케일 실리콘 구조물(200)도 일부 부유 시킬 수 있다.
본 발명은 나노 스케일의 나노 와이어와 마이크로 스케일의 구조물을 하나의 기판으로부터 상술한 일련의 공정을 통해 제작할 수 있는 이점이 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 기판
20 : 제1 산화막
30 : 감광제
40 : 함몰영역
50 : 제2 산화막
100 : 나노 와이어
200 : 마이크로 스케일 실리콘 구조물
20 : 제1 산화막
30 : 감광제
40 : 함몰영역
50 : 제2 산화막
100 : 나노 와이어
200 : 마이크로 스케일 실리콘 구조물
Claims (7)
- 기판 상에 제1 산화막을 형성하는 단계(S100);
제1 산화막을 마스크로 이용하여, 나노 와이어 영역과 마이크로 스케일 구조물 영역을 구분하는 함몰영역이 생성되도록 기판을 식각하는 단계(S200);
식각된 기판에 열산화 공정을 통해 제2 산화막을 형성하는 단계(S300);
상기 함몰영역의 바닥면의 제2 산화막을 제거하는 단계(S400); 및
마이크로 스케일 구조물의 적어도 일부 및 나노 와이어가 부유되도록, 상기 기판을 습식 식각하는 단계(S500)를 포함하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
- 제1항에 있어서,
상기 식각된 기판 상에 열산화 공정을 통해 제2 산화막을 형성하는 단계(S300)는,
목적하는 나노 와이어의 폭에 대응되도록 상기 함몰영역의 측면에 소정 두께의 제2 산화막을 형성하는 것을 특징으로 하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
- 제2항에 있어서,
상기 열산화 공정의 시간을 조절하여 상기 함몰영역의 측면에 형성되는 제2 산화막의 두께를 조절하는 것을 특징으로 하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
- 제1항에 있어서,
상기 기판을 습식 식각하는 단계(S500)는,
목적하는 나노 와이어의 두께가 되도록 습식 식각 공정 시간을 조절하는 것을 특징으로 하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
- 제4항에 있어서,
상기 기판을 습식 식각하는 단계(S500)는,
테트라메틸암모늄하이드록사이드(Tetra-methyl-ammonium-hydroxide; TMAH) 용액, 수산화 칼륨(KOH) 용액, 에틸렌다이민피로카테콜(ethylene diamine pyrocatechol, EDP) 또는 비등방 식각 특성을 가지는 알칼리계 수용액을 이용하여 수행되는 것을 특징으로 하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
- 제1항에 있어서,
상기 함몰영역이 생성되도록 기판을 식각하는 단계(S200)는,
제1 산화막 상에 감광제를 도포함으로써 마스크를 형성하는 단계(S210);
형성된 마스크를 이용하여 제1 산화막을 패터닝 하는 단계(S220);
패터닝된 제1 산화막을 식각 마스크로 이용하여 기판을 소정 깊이로 식각하는 단계(S230)를 포함하는 것을 특징으로 하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
- 제1항에 있어서,
상기 단계(S400) 이후이면서 상기 단계(S500) 이전에,
잔존하는 제1 산화막을 식각 마스크로 이용하여 수직 방향으로 상기 기판을 건식 식각하는 단계(S450)를 더 포함하는 것을 특징으로 하는 마이크로 스케일 실리콘 구조물과 통합되는 실리콘 나노 와이어 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180131889A KR20180131889A (ko) | 2018-12-11 |
| KR101981702B1 true KR101981702B1 (ko) | 2019-05-23 |
Family
ID=64671781
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| KR (1) | KR101981702B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022102868A1 (ko) * | 2020-11-16 | 2022-05-19 | 경희대학교산학협력단 | 수직 배열을 갖는 수평구조 실리콘 나노와이어 어레이의 하향식 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101471608B1 (ko) * | 2013-06-12 | 2014-12-11 | 광주과학기술원 | 나노로드를 포함하는 질화물계 발광다이오드 및 이의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855882B1 (ko) * | 2006-08-25 | 2008-09-03 | 전자부품연구원 | 이질접합을 갖는 단결정 나노와이어 어레이 및 그의 제조방법 |
| KR101163202B1 (ko) * | 2009-12-29 | 2012-07-05 | 주식회사 아이엠헬스케어 | 실리콘 나노와이어 소자 제조방법 |
| KR101209357B1 (ko) * | 2011-03-23 | 2012-12-06 | 서울대학교산학협력단 | 나노와이어 광 검출기를 이용한 인공 망막 시스템 및 그 제조 방법 |
| US8592276B2 (en) | 2011-07-08 | 2013-11-26 | Peking University | Fabrication method of vertical silicon nanowire field effect transistor |
| KR101320870B1 (ko) | 2012-03-06 | 2013-10-23 | 인텔렉추얼디스커버리 주식회사 | 실리콘 나노와이어 제조 방법 및 실리콘 나노와이어를 갖는 전자 소자 |
-
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- 2017-06-01 KR KR1020170068582A patent/KR101981702B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101471608B1 (ko) * | 2013-06-12 | 2014-12-11 | 광주과학기술원 | 나노로드를 포함하는 질화물계 발광다이오드 및 이의 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20180131889A (ko) | 2018-12-11 |
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