KR101971253B1 - Fabricating method of electrical device - Google Patents

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Abstract

본 발명의 실시예들에 따른 전자 소자 제조 방법은, 기판 상에 칩들이 실장되는 칩 실장 영역들과 대응되는 제1 노출 홀들을 갖는 칩 마스크를 제공하는 것, 상기 제1 노출 홀들에 의해 노출된 상기 칩 실장 영역들에 상기 칩들을 각각 삽입하는 것 및 상기 칩들이 삽입된 후에, 상기 칩 마스크를 제거하는 것을 포함한다.A method of manufacturing an electronic device according to embodiments of the present invention includes: providing a chip mask having first exposure holes corresponding to chip mounting regions on which chips are mounted on a substrate; Inserting the chips into the chip mounting areas, respectively, and removing the chip mask after the chips are inserted.

Description

전자 소자 제조 방법{FABRICATING METHOD OF ELECTRICAL DEVICE}TECHNICAL FIELD [0001] The present invention relates to an electronic device manufacturing method,

본 발명은 전자 소자 제조 방법에 관한 것으로서, 보다 구체적으로 플렉서블 전자 소자 상에 칩들을 실장하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an electronic device, and more particularly to mounting chips on a flexible electronic device.

플렉서블 전자 소자는 플렉서블 기판 상에 각종 칩들이 실장(mounting) 및 연결되어 특정한 기능 수행이 가능한 소자이다. 플렉서블 전자 소자는 가볍고, 접고, 휠 수 있어 휴대성이 간편하여 차세대 전자 소자로서 부각되고 있다. 이에 따라, 웨어러블 디바이스, 바이오 의료, 전자통신, 디스플레이 등 다양한 분야에서 플렉서블 전자 소자에 대한 연구가 활발하게 이루어지고 있다. A flexible electronic device is an element capable of performing specific functions by mounting and connecting various chips on a flexible substrate. Flexible electronic devices are lighter, foldable, and wheeled, making them easy to carry, making them a next-generation electronic device. Accordingly, studies on flexible electronic devices in various fields such as wearable devices, biomedical, electronic communication, and displays have been actively conducted.

플렉서블 전자 소자의 제작을 위해, 플렉서블 기판 상에 전도성 회로 제작 기술과 칩 인터커넥션 기술이 필수적으로 요구된다. 전도성 회로 제작기술은 인장성, 유연성, 높은 치수 정밀도 구현 기술이 요구되고 있고, 칩 인터커넥션 기술은 칩과 전도성 회로의 위치적인 정렬 및 표면 실장 기술이 요구되고 있다. 이들 기술 구현을 위해서 재료, 공정, 구조적인 접근 방법으로 다양한 기술들이 활발하게 연구된다.In order to manufacture a flexible electronic device, a conductive circuit fabrication technique and a chip interconnection technology are indispensably required on a flexible substrate. The conductive circuit fabrication technology requires tensile properties, flexibility, and high dimensional precision implementation technology, and chip interconnection technology requires positional alignment of chip and conductive circuit and surface mounting technology. Various techniques are actively studied in material, process, and structural approaches for implementing these technologies.

본 발명이 해결하고자 하는 과제는 칩들이 자동적으로 위치 정렬될 수 있는 플렉서블 전자 소자의 인터커넥션 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an interconnection method of a flexible electronic device in which chips can be automatically aligned.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기 해결하고자 하는 과제를 달성하기 위한 전자 소자 제조 방법은, 기판 상에 칩들이 실장되는 칩 실장 영역들과 대응되는 제1 노출 홀들을 갖는 칩 마스크를 제공하는 것, 상기 제1 노출 홀들에 의해 노출된 상기 칩 실장 영역들 상에 상기 칩들을 각각 삽입하는 것 및 상기 칩들이 삽입된 후에, 상기 칩 마스크를 제거하는 것을 포함한다.According to another aspect of the present invention, there is provided an electronic device manufacturing method comprising: providing a chip mask having first exposure holes corresponding to chip mounting regions on which chips are mounted on a substrate; Inserting the chips on the chip mounting areas, respectively, and removing the chip mask after the chips are inserted.

일 실시예에 따르면, 상기 칩 실장 영역들을 나타내는 상기 기판의 레이 아웃을 제공하는 것, 상기 레이 아웃을 이용하여 상기 칩 마스크를 제조하는 것을 더 포함할 수 있다.According to one embodiment, the method may further comprise providing a layout of the substrate representing the chip mounting areas, and fabricating the chip mask using the layout.

일 실시예에 따르면, 상기 제1 노출 홀들 각각의 위치는 상기 칩 실장 영역들 각각의 위치와 동일할 수 있다.According to an embodiment, the position of each of the first exposure holes may be the same as the position of each of the chip mounting areas.

일 실시예에 따르면, 상기 제1 노출 홀들 각각의 크기는 상기 칩 실장 영역들의 각각 크기보다 크거나 같을 수 있다.According to an embodiment, the size of each of the first exposure holes may be equal to or greater than the size of each of the chip mounting areas.

일 실시예에 따르면, 상기 레이 아웃은 상기 칩 실장 영역들 내에 접합부들이 실장되는 접합 영역들을 더 포함하고, 상기 레이 아웃을 이용하여 상기 접합 영역들과 대응되는 제2 노출 홀들을 갖는 접합 마스크를 제조하는 것 및 상기 기판 상에 상기 접합 마스크를 제공하여, 상기 제2 노출 홀들에 의해 노출된 상기 접합 영역들 상에 상기 접합부들을 각각 삽입하는 것을 더 포함할 수 있다.According to one embodiment, the layout further comprises junction regions in which the junctions are mounted in the chip mounting regions, and wherein the layout is used to manufacture a junction mask having second exposure holes corresponding to the junction regions And providing the bonding mask on the substrate to insert the bonds on the bonding regions exposed by the second exposure holes, respectively.

일 실시예에 따르면, 상기 접합 마스크를 이용하여 상기 접합부들을 실장한 이후에, 상기 칩 마스크를 이용하여 상기 칩들을 실장할 수 있다.According to one embodiment, after the junctions are mounted using the junction mask, the chips can be mounted using the chip mask.

일 실시예에 따르면, 상기 레이 아웃은 회로 배선들이 형성되는 회로 영역을 더 포함하고, 상기 레이 아웃을 이용하여 상기 기판 상에 상기 회로 배선들을 형성하는 것을 더 포함할 수 있다.According to one embodiment, the layout may further comprise a circuit region in which circuit wiring is formed, and the layout may further comprise forming the circuit wiring on the substrate using the layout.

일 실시예에 따르면, 상기 기판 상에 상기 회로 배선들을 형성한 이후에, 상기 칩 마스크를 이용하여 상기 칩들을 실장할 수 있다.According to one embodiment, after forming the circuit wirings on the substrate, the chips can be mounted using the chip mask.

일 실시예에 따르면, 캐리어 기판 상에 상기 기판을 부착하는 것 및 상기 기판 상에 상기 칩들을 실장한 이후에 상기 캐리어 기판을 제거하는 것을 더 포함할 수 있다.According to one embodiment, the method may further comprise attaching the substrate on a carrier substrate, and removing the carrier substrate after mounting the chips on the substrate.

일 실시예에 따르면, 상기 기판은 플렉서블 기판일 수 있다.According to one embodiment, the substrate may be a flexible substrate.

일 실시예에 따르면, 상기 기판은 폴리이미드(polyimide) 필름을 포함할 수 있다.According to one embodiment, the substrate may comprise a polyimide film.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 전자 소자 제조 방법은, 캐리어 기판 상에 기판을 부착하는 것, 상기 기판 상에 칩들이 실장되는 칩 실장 영역들을 노출하는 칩 마스크를 제공하는 것, 상기 칩 마스크에 의해 노출된 상기 칩 실장 영역들 각각에 칩들을 삽입하는 것 및 상기 캐리어 기판을 제거하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing an electronic device, including: mounting a substrate on a carrier substrate; exposing a chip mounting area on which the chips are mounted, Inserting chips into each of the chip mounting areas exposed by the chip mask, and removing the carrier substrate.

일 실시예에 따르면, 상기 칩들을 삽입한 이후에, 상기 칩 마스크를 제거하는 것을 더 포함할 수 있다.According to one embodiment, after inserting the chips, it may further comprise removing the chip mask.

일 실시예에 따르면, 상기 캐리어 기판과 상기 기판 상에 탄성층을 형성하는 것 및 상기 캐리어 기판을 제거할 때 상기 탄성층을 제거하는 것을 더 포함할 수 있다.According to an embodiment, the method may further include forming an elastic layer on the carrier substrate and the substrate, and removing the elastic layer when removing the carrier substrate.

일 실시예에 따르면, 상기 기판 상에 상기 칩 실장 영역들 및 상기 칩 실장 영역들 내에 접합부들이 실장되는 접합 영역들을 나타내는 레이 아웃을 제공하는 것, 상기 레이 아웃을 이용하여 상기 칩 마스크를 제조하는 것 및 상기 레이 아웃을 이용하여 상기 접합 영역들을 노출하는 접합 마스크를 제조하는 것을 더 포함할 수 있다.According to one embodiment, there is provided a method of manufacturing a chip mask, the method comprising: providing a layout on the substrate showing junction regions in which the junctions are mounted in the chip mounting regions and in the chip mounting regions; And fabricating a junction mask that exposes the junction regions using the lay-out.

일 실시예에 따르면, 상기 접합 마스크를 이용하여 상기 접합부들을 실장한 이후에, 상기 칩 마스크를 이용하여 상기 칩들을 실장할 수 있다.According to one embodiment, after the junctions are mounted using the junction mask, the chips can be mounted using the chip mask.

일 실시예에 따르면, 상기 레이 아웃은 회로 배선들이 형성되는 회로 영역을 더 포함하고, 상기 레이 아웃을 이용하여 상기 기판 상에 상기 회로 배선들을 형성하는 것을 더 포함할 수 있다.According to one embodiment, the layout may further comprise a circuit region in which circuit wiring is formed, and the layout may further comprise forming the circuit wiring on the substrate using the layout.

일 실시예에 따르면, 상기 기판은 플렉서블 기판일 수 있다.According to one embodiment, the substrate may be a flexible substrate.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 따르면, 본 발명의 실시예에 따르면, 플렉서블 기판에 전도성 회로를 제작하고, 치수/구조적으로 설계 및 제작된 칩 마스크를 사용하여 노출 홀들 각각에 칩들을 삽입시킴으로써, 칩들이 플렉서블 기판의 전도성 회로에 자동적으로 위치 정렬될 수 있는 플렉서블 전자 소자의 인터커넥션 방법을 제공할 수 있다.According to embodiments of the present invention, in accordance with embodiments of the present invention, conductive circuits are fabricated on a flexible substrate and chips are inserted into each of the exposure holes using a dimensionally / structurally designed and fabricated chip mask, It is possible to provide an interconnection method of a flexible electronic device which can be automatically aligned with a conductive circuit of a flexible substrate.

도 1a는 본 발명의 일 실시예에 따라 제조된 전자 소자의 평면도이다.
도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 2는 도 1a 및 도 1b의 전자 소자를 제조하는 방법을 나타내는 플로우 차트이다.
도 3, 도 4a 내지 도 9b는 도 2에 따라 전자 소자를 제조하는 과정들을 순차적으로 보여주는 도면들이다.1A is a plan view of an electronic device manufactured in accordance with an embodiment of the present invention.
1B is a cross-sectional view taken along line I-I 'of FIG. 1A.
Fig. 2 is a flow chart showing a method of manufacturing the electronic device of Figs. 1A and 1B.
FIGS. 3 and 4A to 9B are views sequentially illustrating processes of manufacturing an electronic device according to FIG.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish them, will become apparent by reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

도 1a는 본 발명의 일 실시예에 따라 제조된 전자 소자(1)의 평면도이고, 도 1b는 도 1a의 I-I'에 따른 단면도이다. 전자 소자(1)는 플렉서블 전자 소자일 수 있다. 도 1a 및 1b를 참조하면, 전자 소자(1)는 기판(100), 회로 배선들(110), 접합부들(130), 칩들(150), 그리고 인터페이스 패드들(160)를 포함할 수 있다. FIG. 1A is a plan view of an electronic device 1 manufactured according to an embodiment of the present invention, and FIG. 1B is a sectional view taken along line I-I 'of FIG. 1A. The electronic device 1 may be a flexible electronic device. 1A and 1B, an electronic device 1 may include a substrate 100, circuit wires 110, junctions 130, chips 150, and interface pads 160.

기판(100)은 플렉서블 기판일 수 있다. 일 예로, 기판(100)은 폴리이미드(PI, polyimide) 필름일 수 있으나, 이에 제한되지 않고, 기판(100)은 플렉서블하고 절연 특성이 우수한 재질을 포함할 수 있다. The substrate 100 may be a flexible substrate. As an example, the substrate 100 may be a polyimide (PI) film, but not limited thereto, the substrate 100 may include a flexible and insulating material.

회로 배선들(110)은 기판(100) 내에 제공되어, 기판(100)에 의해 노출될 수 있다. 회로 배선들(110)은 필요에 따라, 접합부들(130), 칩들(150) 및 인터페이스 패드들(160) 중 적어도 일부를 전기적으로 연결할 수 있다. 회로 배선들(110)은 금속, 일 예로, 구리(Cu)를 포함할 수 있다.The circuit lines 110 may be provided in the substrate 100 and exposed by the substrate 100. Circuit interconnects 110 may electrically connect at least some of the junctions 130, chips 150, and interface pads 160 as needed. The circuit wires 110 may comprise a metal, for example, copper (Cu).

접합부들(130)을 통해, 기판(100) 상에 칩들(150)을 실장할 수 있다. 접합부들(130)은 칩들(150) 각각을 회로 배선들(110)과 전기적으로 연결시킬 수 있다. 접합부들(130)은 전도성 패이스트, 일 예로, 솔더로 제공될 수 있으나, 이에 제한되지 않는다. The chips 150 can be mounted on the substrate 100 through the bonding portions 130. [ The junctions 130 may electrically connect each of the chips 150 with the circuit lines 110. The junctions 130 may be provided as a conductive paste, e.g., solder, but are not limited thereto.

칩들(150)은 기판(100) 상에 실장되어, 전자 소자(1)의 기능을 구현할 수 있다. 인터페이스 패드들(160)은 칩들(150)을 외부 소자들과 연결하여, 외부 환경으로부터의 신호 송수신 및/또는 전원 공급을 수행할 수 있다.The chips 150 may be mounted on the substrate 100 to implement the function of the electronic device 1. The interface pads 160 may connect the chips 150 with external components to perform signal transmission and / or reception of power from the external environment.

도 1a 및 도 1b에서는 일 실시예에 따른 전자 소자(1)로서, 기판(100) 상에 회로 배선들(110), 접합부들(130), 칩들(150), 그리고 인터페이스 패드들(160)이 배치된 구조를 예시적으로 도시하였으나, 전자 소자(1)의 구성 요소들, 배치 및 형상 등은 이에 제한되지 않는다.1A and 1B, an electronic device 1 according to one embodiment includes circuit lines 110, bonding portions 130, chips 150, and interface pads 160 on a substrate 100 The arrangement, the configuration, and the like of the electronic device 1 are not limited thereto.

도 2는 도 1a 및 도 1b의 전자 소자(1)를 제조하는 방법을 나타내는 플로우 차트이다. 도 3, 도 4a 내지 도 9b는 도 2에 따라 전자 소자(1)를 제조하는 과정들을 순차적으로 보여주는 도면들이다. 도 4a 내지 도 9a는 도 2에 따라 전자 소자(1)를 제조하는 과정들을 보여주는 평면도들이고, 도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 I-I'선에 따른 단면도들이다. 이하, 도 2 내지 도 9b를 참조하여, 전자 소자(1)를 제조하는 방법을 설명한다.Fig. 2 is a flow chart showing a method of manufacturing the electronic device 1 of Figs. 1A and 1B. FIGS. 3 and 4A to 9B are views sequentially illustrating processes of manufacturing the electronic device 1 according to FIG. Figs. 4A to 9A are plan views showing processes of manufacturing the electronic device 1 according to Fig. 2, and Figs. 4B to 9B are cross-sectional views taken along a line I-I 'in Figs. 4A to 9A, respectively. Hereinafter, a method of manufacturing the electronic device 1 will be described with reference to Figs. 2 to 9B.

도 1, 도 2 및 도 3을 참조하면, 전자 소자(1)의 설계 디자인 정보를 포함하는 레이 아웃(Lay-out) 데이터(10)을 준비한다(S110). 레이 아웃 데이터(10)는 기판(100) 상에 실장되는 소자들 각각의 종류, 위치 및 크기 정보 등을 포함할 수 있다. 이하, 본 명세서에서, 레이 아웃 데이터(10)는 레이 아웃으로 지칭될 수 있다. 1, 2, and 3, layout-out data 10 including design design information of the electronic device 1 is prepared (S110). The layout data 10 may include type, position, and size information of each of the elements mounted on the substrate 100, and the like. Herein, in this specification, layout data 10 may be referred to as layout.

일 예로, 도 3과 같이, 레이 아웃 (10)은 회로 배선들(110)이 기판(100)에 의해 노출되는 회로 배선 영역들(11), 접합부들(130)이 실장되는 접합 영역들(13), 칩들(150)이 실장되는 칩 실장 영역들(15), 그리고 인터페이스 패드들(160)이 실장되는 인터페이스 패드 영역들(16)을 포함할 수 있다. 레이 아웃(10)을 이용하여, 접합 영역들(13)을 노출하는 접합 마스크(120) 및 칩 실장 영역들(15)을 노출하는 칩 마스크(140)를 제조할 수 있다. 접합 마스크(120) 및 칩 마스크(140)에 대해서는 후술한다.3, the layout 10 includes circuit wiring areas 11 in which circuit wiring lines 110 are exposed by the substrate 100, junction areas 13 in which the junctions 130 are mounted Chip mounting regions 15 on which the chips 150 are mounted, and interface pad regions 16 on which the interface pads 160 are mounted. The layout 10 can be used to produce a chip mask 140 that exposes the junction masks 120 and chip mounting regions 15 that expose the junction regions 13. The junction mask 120 and the chip mask 140 will be described later.

도 2, 도 4a 및 도 4b를 참조하면, 캐리어 기판(200) 상에 예비 기판(100a)을 부착할 수 있다(S120). 캐리어 기판(200)은 일 예로, 유리 기판 또는 실리콘 웨이퍼일 수 있으나, 이에 제한되지 않는다. 예비 기판(100a)은 플렉서블 기판일 수 있고, 일 예로, 폴리이미드(PI, polyimide) 필름일 수 있다. Referring to FIGS. 2, 4A and 4B, the preliminary substrate 100a may be mounted on the carrier substrate 200 (S120). The carrier substrate 200 may be, for example, a glass substrate or a silicon wafer, but is not limited thereto. The auxiliary substrate 100a may be a flexible substrate, and may be, for example, a polyimide (PI) film.

캐리어 기판(200) 상에 탄성층(210)을 코팅하고, 탄성층(210) 상에 예비 기판(100a)을 부착할 수 있다. 탄성층(210)은 표면 에너지가 낮고 탄성력이 높은 물질을 포함할 수 있다. 탄성층(210)은 탄성체 고분자를 포함할 수 있고, 일 예로, PDMS(polydimethylsiloxane) 고분자를 포함할 수 있다. 캐리어 기판(200) 상에 PDMS(polydimethylsiloxane) 고분자를 스핀 코팅하여 탄성층(210)을 형성할 수 있다. The elastic layer 210 may be coated on the carrier substrate 200 and the auxiliary substrate 100a may be attached on the elastic layer 210. [ The elastic layer 210 may include a material having a low surface energy and high elasticity. The elastic layer 210 may include an elastomeric polymer, for example, a polydimethylsiloxane (PDMS) polymer. The elastic layer 210 may be formed by spin-coating a polydimethylsiloxane (PDMS) polymer on the carrier substrate 200.

본 실시예에서는 레이 아웃(10)을 준비한 이후에 캐리어 기판(200) 상에 예비 기판(100a)을 부착하는 것을 예로 들어 설명하였으나, 이와 달리 캐리어 기판(200) 상에 예비 기판(100a)을 부착한 이후에 레이 아웃(10)을 준비할 수 있다.The auxiliary substrate 100a may be mounted on the carrier substrate 200. Alternatively, the auxiliary substrate 100a may be mounted on the carrier substrate 200. In this embodiment, the auxiliary substrate 100a is mounted on the carrier substrate 200 after the layout 10 is prepared, The layout 10 can be prepared.

도 2, 도 5a 및 도 5b를 참조하면, 기판(100) 상에 회로 배선들(110)과 인터페이스 패드들(160)을 형성할 수 있다(S130). 예비 기판(100a) 상에 회로 배선들(110) 및 절연 패턴들(102)을 형성하여 기판(100)을 형성할 수 있다. 회로 배선들(110)은 회로 배선 영역들(11) 및 접합 영역들(13) 상에 형성될 수 있다. 보다 구체적으로, 예비 기판(100a) 상에 도전층을 형성하고, 도전층을 패터닝하여 회로 배선들(110)과 인터페이스 패드들(160)을 형성할 수 있다. 일 예로, 회로 배선 영역들(도 3의 11), 접합 영역들(13) 및 인터페이스 패드 영역들(16)과 대응되는 영역의 마스크 패턴들을 도전층 상에 형성하여 도전층을 선택적으로 식각할 수 있다. 도전층은 일 예로, 구리(Cu)를 포함할 수 있다. Referring to FIGS. 2, 5A and 5B, circuit wirings 110 and interface pads 160 may be formed on a substrate 100 (S130). The substrate 100 can be formed by forming the circuit wirings 110 and the insulating patterns 102 on the preliminary substrate 100a. Circuit wirings 110 may be formed on the circuit wiring areas 11 and the junction areas 13. More specifically, a conductive layer may be formed on the preliminary substrate 100a, and the conductive layers may be patterned to form the circuit lines 110 and the interface pads 160. [ In one example, mask patterns of regions corresponding to circuit wiring regions (11 in FIG. 3), junction regions 13 and interface pad regions 16 may be formed on the conductive layer to selectively etch the conductive layer have. The conductive layer may include, for example, copper (Cu).

이후, 회로 패턴들(110) 상에 절연막을 도포하고, 회로 배선들(110)과 인터페이스 패드들(160)을 노출시키도록 절연막을 패터닝하여 절연 패턴들(102)을 형성할 수 있다. 일 예로, 절연막은 포토 리소그래피 공정을 이용하여 패터닝할 수 있다. 절연 패턴들(102)은 회로 배선 영역들(11) 상에 형성된 회로 배선들(110)은 덮고, 접합 영역들(13) 상에 형성된 회로 배선들(110)과 인터페이스 패드 영역들(16) 상에 형성된 인터페이스 패드들(160)은 노출할 수 있다. 절연막은 예비 기판(100a)과 동일한 물질을 포함할 수 있다. 일 예로, 절연막은 폴리이미드(PI, polyimide)를 포함할 수 있다. 다시 말해서, 도전층 및 절연막을 패터닝하는 것들은 레이 아웃 데이터(10)를 이용하여, 회로 배선 영역들(도 3의 11)과 접합 영역들(13) 각각에 대응되는 영역에 회로 패턴들(110)을 형성하고, 인터페이스 패드 영역들(16)과 대응되는 영역에 인터페이스 패드들(160)을 형성할 수 있다. The insulating patterns 102 may be formed by applying an insulating film on the circuit patterns 110 and patterning the insulating film to expose the circuit wires 110 and the interface pads 160. For example, the insulating film can be patterned using a photolithography process. The insulation patterns 102 cover the circuit lines 110 formed on the circuit wiring areas 11 and cover the circuit lines 110 and interface pad areas 16 formed on the junction areas 13. [ The interface pads 160 may be exposed. The insulating film may include the same material as the preliminary substrate 100a. For example, the insulating film may include polyimide (PI). In other words, those that pattern the conductive layer and the insulating film use the layout data 10 to pattern the circuit patterns 110 in the areas corresponding to the circuit wiring areas (11 in FIG. 3) and the junction areas 13, respectively And the interface pads 160 may be formed in a region corresponding to the interface pad regions 16. [

본 실시예에서는 캐리어 기판(200) 상에 예비 기판(100a)을 실장한 이후에, 예비 기판(100a) 상에 회로 배선들(110) 및 절연 패턴들(102)을 형성하여 기판(100)을 형성하는 것을 예로 들어 설명하였으나, 이와 달리 기판(100)을 형성한 이후에 캐리어 기판(200) 상에 부착될 수 있다.The circuit boards 110 and the insulating patterns 102 are formed on the spare board 100a to mount the board 100 on the carrier board 200, Alternatively, the substrate 100 may be attached on the carrier substrate 200 after the substrate 100 is formed.

도 2, 도 6a 내지 도 7b를 참조하면, 접합 마스크(120)를 이용하여 접합부들(130)을 실장할 수 있다(S140). 먼저, 도 6a 및 도 6b를 참조하면, 제1 노출 홀들(H1)을 갖는 접합 마스크(120)를 제공한다. 제1 노출 홀들(H1)은 접합 영역들(도 3의 13)과 대응되고, 제1 노출 홀들(H1)은 접합 영역들 상에 형성된 회로 배선 영역의 일부(112)를 노출할 수 있다. 제1 노출 홀들(H1)의 각각의 위치는, 대응되는 접합 영역들(13) 각각의 위치와 동일할 수 있다. 제1 노출 홀들(H1) 및 접합 영역들(13)의 위치들은 각각, 기판(100) 상에서의 위치를 의미한다. 제1 노출 홀들(H1)의 각각의 크기는, 대응되는 접합 영역들(13) 각각의 크기와 동일할 수 있다.  Referring to FIGS. 2 and 6A to 7B, the bonding portions 130 may be mounted using the bonding mask 120 (S140). First, referring to FIGS. 6A and 6B, a junction mask 120 having first exposure holes H1 is provided. The first exposure holes H1 correspond to the junction regions (13 in FIG. 3), and the first exposure holes H1 can expose a portion 112 of the circuit wiring region formed on the junction regions. Each position of the first exposure holes H1 may be the same as the position of each of the corresponding bonding regions 13. [ The positions of the first exposure holes H1 and the bonding regions 13 refer to positions on the substrate 100, respectively. The size of each of the first exposure holes H1 may be the same as the size of each of the corresponding bonding regions 13.

이후, 도 7a 및 도 7b를 참조하면, 제1 노출 홀들(H1) 각각에 접합부들(130)을 실장시키고, 접합부들(130)이 실장된 이후에 접합 마스크(120)를 제거할 수 있다. 접합부들(130)은 일 예로, 솔더일 수 있다. 접합 마스크(120)는 일 예로, 스텐실 마스크(stencil mask)로서, 스크린 프린팅 공정으로 접합부들(130)을 실장할 수 있다. 접합 마스크(120)는 이후에, 동일한 전자 소자(1) 제작을 위해 재사용될 수 있다.7A and 7B, the bonding portions 130 may be mounted on each of the first exposure holes H1, and the bonding mask 120 may be removed after the bonding portions 130 are mounted. The junctions 130 may be, for example, solder. The bonding mask 120 may be a stencil mask, for example, and may be mounted in a screen printing process. The junction mask 120 can then be reused for the fabrication of the same electronic device 1.

도 2, 도 8a 내지 도 9b를 참조하면, 칩 마스크(140)를 이용하여 전자 소자 칩들(150)을 실장할 수 있다(S150). 먼저, 도 8a 및 도 8b를 참조하면, 제2 노출 홀들(H2)을 갖는 칩 마스크(140)를 제공한다. 칩 마스크(140)는 금속을 포함할 수 있다. 제2 노출 홀들(H2)은 칩 실장 영역들(도 3의 15)과 대응되고, 제2 노출 홀들(H2)은 접합부들(130)을 노출할 수 있다.  Referring to FIGS. 2 and 8A to 9B, the electronic device chips 150 can be mounted using the chip mask 140 (S150). First, referring to FIGS. 8A and 8B, a chip mask 140 having second exposure holes H2 is provided. The chip mask 140 may comprise a metal. The second exposure holes H2 may correspond to the chip mounting areas (15 in FIG. 3), and the second exposure holes H2 may expose the joints 130. FIG.

제2 노출 홀들(H2)의 각각의 위치는, 대응되는 칩 실장 영역들(15) 각각의 위치와 동일할 수 있다. 제2 노출 홀들(H2) 및 칩 실장 영역들(15)의 위치들은 각각, 기판(100) 상에서의 위치를 의미한다. 제2 노출 홀들(H2)의 각각의 크기는, 대응되는 칩 실장 영역들(15) 각각의 크기보다 크거나 같을 수 있다. 일 예로, 제2 노출 홀들(H2)의 각각의 크기는, 대응되는 칩 실장 영역들(15) 각각의 크기와 같을 수 있다.Each position of the second exposure holes H2 may be the same as the position of each of the corresponding chip mounting areas 15. [ The positions of the second exposure holes H2 and the chip mounting areas 15 refer to positions on the substrate 100, respectively. The size of each of the second exposure holes H2 may be equal to or greater than the size of each of the corresponding chip mounting areas 15. [ In one example, the size of each of the second exposure holes H2 may be the same as the size of each of the corresponding chip mounting areas 15. [

이후, 도 9a 및 도 9b를 참조하면, 제2 노출 홀들(H2) 각각에 전자 소자 칩들(150) 각각을 삽입하여 전자 소자 칩들(150)을 실장할 수 있다. 제2 노출 홀들(H2) 각각의 크기가 대응되는 전자 소자 칩(150)과 동일하게 제공되는 경우, 각각의 전자 소자 칩들(150)이 제2 노출 홀들(H2)에 삽입되어 칩 실장 영역들(15)에 자동 정렬될 수 있다. 도시하지 않았으나, 전자 소자 칩(150)이 미세 폭을 갖는 리드들(leads)을 갖는 경우에도, 칩 실장 영역(15)의 위치 및 크기 정보를 포함하는 레이 아웃(10)에 따라 제2 노출 홀들(H2)을 제작하므로 정렬 오차를 줄일 수 있다.9A and 9B, the electronic device chips 150 can be mounted by inserting the electronic device chips 150 into the second exposure holes H2, respectively. Each of the electronic element chips 150 is inserted into the second exposure holes H2 so that the chip mounting areas H1 and H2 are inserted into the second exposure holes H2 when the size of each of the second exposure holes H2 is the same as that of the corresponding electronic element chip 150 15). ≪ / RTI > Although not shown, according to the layout 10 including the position and size information of the chip mounting area 15, even when the electronic device chip 150 has leads having fine widths, (H2) is produced, so that the alignment error can be reduced.

전자 소자 칩들(150)을 실장한 이후에 칩 마스크(140)를 제거(S160)하고, 캐리어 기판(200) 및 탄성층(210)을 제거하여 도 1a 및 도 1b의 전자 소자(1)를 제조할 수 있다. 칩 마스크(140)는 이후에, 동일한 전자 소자(1) 제작을 위해 재사용될 수 있다. 도시하지 않았으나, 기판(100) 및/또는 레이 아웃 데이터(10) 상에는 정렬 키(align key) 또는 별도의 정렬 부재가 제공되어, 미스 얼라인(miss-align)을 방지할 수 있다.After the electronic device chips 150 are mounted, the chip mask 140 is removed (S160), and the carrier substrate 200 and the elastic layer 210 are removed to manufacture the electronic device 1 of FIGS. 1A and 1B can do. The chip mask 140 can then be reused for the fabrication of the same electronic device 1. Although not shown, an alignment key or a separate alignment member may be provided on the substrate 100 and / or the layout data 10 to prevent mis-alignment.

본 발명의 실시예에 따르면, 플렉서블 기판에 전도성 회로를 제작하고, 치수/구조적으로 설계 및 제작된 칩 마스크를 사용하여 제2 노출 홀들 각각에 칩들을 삽입시킴으로써, 칩들이 플렉서블 기판의 전도성 회로에 자동적으로 위치 정렬될 수 있는 플렉서블 전자 소자의 인터커넥션 방법을 제공할 수 있다. 또한, 레이 아웃을 이용하여 형성된 칩 마스크 및 접합 마스크는 각각 전자 소자 칩들 및 접합부들이 부착된 이후에 제거되므로, 동일한 전자 소자 제조를 위해 재사용이 가능하다. 이에 따라, 공정 효율이 향상될 수 있다. According to an embodiment of the present invention, chips are inserted into the conductive circuit of the flexible substrate automatically by inserting the chips into each of the second exposure holes by using a chip / mask that is / are designed and manufactured dimensionally / structurally by fabricating a conductive circuit on the flexible substrate The present invention can provide a method of interconnection of a flexible electronic device that can be aligned with a flexible substrate. In addition, since the chip mask and the junction mask formed using the layout are removed after the electronic element chips and the junctions are respectively attached, reusability is possible for manufacturing the same electronic device. Thus, the process efficiency can be improved.

이와 달리, 일반적인 전자 소자의 인터커넥션 방법들은 기판 상에 전자 소자 칩들을 직접적으로 위치시키고 정렬시킴으로써, 칩 이송 및 위치 정렬을 위한 별도의 전용 장비가 요구되고 공정 시간이 길어질 수 있다. 그러나, 본 발명의 실시예에 따르면, 보다 단순한 공정에 의하여 플렉서블 전자 소자 제작이 가능할 수 있다.In contrast, conventional interconnection methods of electronic devices may require separate dedicated equipment for chip transfer and alignment by direct positioning and alignment of electronic device chips on a substrate, which may increase processing time. However, according to the embodiment of the present invention, it is possible to manufacture a flexible electronic device by a simpler process.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and not restrictive in every respect.

Claims (18)

기판 상에 칩들이 실장되는 칩 실장 영역들과 대응되는 상기 기판의 레이 아웃을 제공하는 것;
상기 레이 아웃을 이용하여 상기 칩 실장 영역과 대응되는 제1 노출 홀들을 갖는 칩 마스크를 제공하는 것;
상기 제1 노출 홀들에 의해 노출된 상기 칩 실장 영역들에 상기 칩들을 각각 삽입하는 것; 및
상기 칩들이 삽입된 후에, 상기 칩 마스크를 제거하여 상기 칩들을 상기 칩 실장 영역들에 각각 실장하는 것을 포함하는 전자 소자 제조 방법.
Providing a layout of the substrate corresponding to chip mounting areas on which chips are mounted on the substrate;
Providing a chip mask having first exposure holes corresponding to the chip mounting area using the layout;
Inserting the chips into the chip mounting areas exposed by the first exposure holes, respectively; And
And removing the chip mask after the chips are inserted to mount the chips on the chip mounting areas, respectively.
삭제delete 제 1 항에 있어서,
상기 제1 노출 홀들 각각의 위치는 상기 칩 실장 영역들 각각의 위치와 동일한 전자 소자 제조 방법.
The method according to claim 1,
Wherein a position of each of the first exposure holes is the same as a position of each of the chip mounting areas.
제 1 항에 있어서,
상기 제1 노출 홀들 각각의 크기는 상기 칩 실장 영역들의 각각 크기보다 크거나 같은 전자 소자 제조 방법.
The method according to claim 1,
Wherein the size of each of the first exposure holes is greater than or equal to the size of each of the chip mounting areas.
제 1 항에 있어서,
상기 레이 아웃은 상기 칩 실장 영역들 내에 접합부들이 실장되는 접합 영역들을 더 포함하고,
상기 레이 아웃을 이용하여 상기 접합 영역들과 대응되는 제2 노출 홀들을 갖는 접합 마스크를 제조하는 것; 및
상기 기판 상에 상기 접합 마스크를 제공하여, 상기 제2 노출 홀들에 의해 노출된 상기 접합 영역들에 상기 접합부들을 각각 삽입하는 것을 더 포함하는 전자 소자 제조 방법.
The method according to claim 1,
Wherein the layout further comprises junction regions in which the junctions are mounted within the chip mounting regions,
Using the layout to produce a junction mask having second exposure holes corresponding to the junction regions; And
Further comprising providing the bonding mask on the substrate and inserting the bonds into the bonding regions exposed by the second exposure holes, respectively.
제 5 항에 있어서,
상기 접합 마스크를 이용하여 상기 접합부들을 실장한 이후에, 상기 칩 마스크를 이용하여 상기 칩들을 실장하는 전자 소자 제조 방법.
6. The method of claim 5,
And mounting the chips using the chip mask after mounting the junctions using the junction mask.
제 1 항에 있어서,
상기 레이 아웃은 회로 배선들이 형성되는 회로 영역을 더 포함하고,
상기 레이 아웃을 이용하여 상기 기판 상에 상기 회로 배선들을 형성하는 것을 더 포함하는 전자 소자 제조 방법.
The method according to claim 1,
Wherein the layout further comprises a circuit region in which circuit wiring is formed,
And forming the circuit lines on the substrate using the layout.
제 7 항에 있어서,
상기 기판 상에 상기 회로 배선들을 형성한 이후에, 상기 칩 마스크를 이용하여 상기 칩들을 실장하는 전자 소자 제조 방법.
8. The method of claim 7,
And after the circuit wirings are formed on the substrate, the chips are mounted using the chip mask.
제 1 항에 있어서,
캐리어 기판 상에 상기 기판을 부착하는 것; 및
상기 기판 상에 상기 칩들을 실장한 이후에 상기 캐리어 기판을 제거하는 것을 더 포함하는 전자 소자 제조 방법.
The method according to claim 1,
Attaching the substrate on a carrier substrate; And
And removing the carrier substrate after mounting the chips on the substrate.
제 1 항에 있어서,
상기 기판은 플렉서블 기판인, 전자 소자 제조 방법.
The method according to claim 1,
Wherein the substrate is a flexible substrate.
제 1 항에 있어서,
상기 기판은 폴리이미드(polyimide) 필름을 포함하는 전자 소자 제조 방법.
The method according to claim 1,
Wherein the substrate comprises a polyimide film.
기판 상에 칩들이 실장되는 칩 실장 영역들 및 접합부들이 실장되는 접합 영역들을 나타내는 상기 기판의 레이 아웃을 제공하는 것;
캐리어 기판 상에 상기 기판을 부착하는 것;
상기 레이 아웃을 이용하여 상기 접합 영역들을 노출하는 접합 마스크를 제공하는 것;
상기 접합 마스크에 의해 노출된 상기 접합 영역들 각각에 상기 접합부들을 실장하는 것;
상기 레이 아웃을 이용하여 상기 칩 실장 영역들을 노출하는 칩 마스크를 제공하는 것;
상기 칩 마스크에 의해 노출된 상기 칩 실장 영역들 각각에 칩들을 삽입하는 것; 및
상기 캐리어 기판을 제거하는 것을 포함하는 전자 소자 제조 방법.
Providing a layout of the substrate, the chip mounting regions on which chips are mounted on the substrate and the junction regions on which the junctions are to be mounted;
Attaching the substrate on a carrier substrate;
Providing a junction mask that exposes the junction regions using the layout;
Mounting the junctions in each of the junction regions exposed by the junction mask;
Providing a chip mask exposing the chip mounting regions using the layout;
Inserting chips into each of the chip mounting areas exposed by the chip mask; And
And removing the carrier substrate.
제 12 항에 있어서,
상기 칩들을 삽입한 이후에, 상기 칩 마스크를 제거하는 것을 더 포함하는 전자 소자 제조 방법.
13. The method of claim 12,
Further comprising removing the chip mask after inserting the chips.
제 12 항에 있어서,
상기 캐리어 기판과 상기 기판 사이에 탄성층을 형성하는 것; 및
상기 캐리어 기판을 제거하는 것은 상기 탄성층을 제거하는 것을 더 포함하는 전자 소자 제조 방법.
13. The method of claim 12,
Forming an elastic layer between the carrier substrate and the substrate; And
And removing the carrier substrate further comprises removing the elastic layer.
삭제delete 제 12 항에 있어서,
상기 접합 마스크를 이용하여 상기 접합부들을 실장한 이후에, 상기 칩 마스크를 이용하여 상기 칩들을 실장하는 전자 소자 제조 방법.
13. The method of claim 12,
And mounting the chips using the chip mask after mounting the junctions using the junction mask.
제 12 항에 있어서,
상기 레이 아웃은 회로 배선들이 형성되는 회로 영역을 더 포함하고,
상기 레이 아웃을 이용하여 상기 기판 상에 상기 회로 배선들을 형성하는 것을 더 포함하는 전자 소자 제조 방법.
13. The method of claim 12,
Wherein the layout further comprises a circuit region in which circuit wiring is formed,
And forming the circuit lines on the substrate using the layout.
제 12 항에 있어서,
상기 기판은 플렉서블 기판인, 전자 소자 제조 방법.13. The method of claim 12,
Wherein the substrate is a flexible substrate.
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