KR101959617B1 - 출력 전력단의 에지율 제어를 위한 저전력 슬루율 검출기 - Google Patents
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Abstract
입력 신호의 슬루율을 결정하는 회로는 전원 단자 및 접지 단자 사이에서 직렬로 연결된 저항, 제 1 전류원, 및 제 1 모스 전계 효과 트랜지스터 (MOSFET) 를 포함한다. 상기 저항의 제 1 단부는 상기 전력 단자에 연결되고, 상기 저항의 제 2 단부는 전류원의 제 1 단부에 연결되고, 전류원의 제 2 단부는 제 1 MOSFET의 드레인 단자에 연결되고, 상기 제 1 MOSFET의 소스 단자는 상기 접지 단자에 연결된다. 상기 회로는 또한 상기 입력 신호에 결합 된 제 1 단자 및 상기 제 1 MOSFET의 게이트 단자 및 드레인 단자에 결합 된 제 2 단자를 갖는 커패시터를 포함한다. 상기 입력 신호가 변경되는 동안 MOSFET을 통해 흐르는 전류는 입력 신호의 슬루율을 나타낸다.
Description
본 발명은 반도체 회로 기술 분야에 관한 것이다. 특히, 본 발명의 실시 예는 저전력 슬루율 검출기 회로에 관한 것이다. 실시 예에서, 슬루율 검출 회로는 에지율 제어를 위한 클래스 D 출력 전력 단에 사용될 수 있다. 그러나, 상기 회로는 정확한 슬루율 검출이 요구되는 모든 응용 분야에서 사용될 수 있다.
클래스 D 오디오 증폭기에서, 출력 신호는 펄스 폭 변조(Pulse Width Modulated, PWM) 파형을 가져 외부 스피커를 구동시킨다. 이러한 펄스 폭 변조 파형은 구동파와 매우 유사하므로, PWM 주파수보다 훨씬 높은 무선 주파수를 사용하여 다른 회로를 방해하고 간섭할 수 있는 상당한 고주파수 성분을 가지고 있다. 이하에서는, 1차 클래스 D 단(Class-D stage)의 일반적인 구성과 입력 및 출력 파형이 기술된다(도 1 및 도 2 참조).
스위칭 증폭기로도 알려진 클래스 D 증폭기는 모든 트랜지스터가 바이너리 스위치로서 동작하는 전자 증폭기이다. 상기 트랜지스터 각각은 풀온(fully-on) 또는 풀오프(fully-off) 상태에 있다. 클래스 D 증폭기는 레일 투 레일(rail-to-rail) 출력 스위칭을 사용하며, 이상적으로는 출력 트랜지스터가 실질적으로 항상 제로 전류 또는 제로 전압을 전달할 수 있다. 따라서 전력 손실은 최소화되며 광범위한 전력 레벨에서 높은 효율을 제공할 수 있다. 이들의 고효율성의 장점은 셀룰러 전화에서부터 평면 스크린 텔레비전 및 홈 시어터(home theater) 수신기에 이르기까지 다양한 오디오 응용에서 증가적으로 사용되고 있다. 클래스 D 오디오 전력 증폭기는 클래스 AB 오디오 전력 증폭기보다 효율적이다. 클래스 D 증폭기는 높은 효율성 때문에, 작은 규모의 전원 공급 장치로도 충분하며, 방열판이 필요없어 전체 시스템 비용, 크기 및 무게를 상당히 줄일 수 있다.
클래스 D 오디오 전력 증폭기는 오디오 신호를 오디오 입력 신호에 따라 출력을 전환하는 고주파 펄스 신호로 변환할 수 있다. 일부 클래스 D 증폭기는 펄스 폭 변조기(PWM)를 사용하여 오디오 신호의 진폭에 따라 폭이 다른 일련의 조건부 펄스를 생성할 수 있다. 가변 폭의 펄스는 고정 주파수로 전력 출력 트랜지스터를 스위칭할 수 있다. 기타 클래스 D 증폭기는 다양한 유형의 펄스 변조기에 따른다. 이하에서는 주로 펄스 폭 변조기를 토대로 설명하겠지만, 당업자는 클래스 D 증폭기가 다른 유형의 변조기로 구성될 수 있음을 이해할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 슬루율 회로에 연결된 D 급 오디오 증폭기를 개략적으로 도시한 도면이다.
따라서, 도 1은 종래의 클래스 D 증폭기(100)를 개략적으로 도시한 회로도이다. 차동 입력 오디오 신호(INP, INM)는 비교기(101, 102)에 입력되고, 입력 신호(INP, INM)는 발진기(103)로부터 생성된 삼각파(VREF)와 비교되어 PWM 신호(106, 107)를 생성한다. PWM 신호들(106, 107)은 각각 트랜지스터들(M1, M2, M3, M4)의 게이트들에 결합될 수 있다. 클래스 D 증폭기의 차동 출력 신호(OUTM, OUTP)는 각각 OUTM 및 OUTP라고 표시된 단자에 제공될 수 있다. 하기 도 4에 도시된 바와 같이, 도 1에서, 출력 신호(OUTM, OUTP)는 인덕터(L1) 및 저항(R1)으로 표현되는 스피커 부하(110)에 연결될 수 있다.
종래의 클래스 D 증폭기는 차동 출력(OUTP, OUTM)을 가지며, 여기서 각각의 출력은 상보적이며 접지 Vss에서 Vdd까지 스윙 범위를 가질 수 있다. 클래 D 증폭기는 스위칭에 의해 생성되는 고주파 스위칭 잡음을 갖는다. 이 고주파 잡음으로 인해 종종 전자기 간섭(Electronic-Magnetic Interference, EMI)이 발생할 수 있다.
도 2는 도 1의 클래스 D 증폭기에서 신호들의 변조를 도시한 파형도이다. 도 2에 도시된 바와 같이, 차동 입력 신호, 예를 들어, 오디오 신호(INM, INP)는 도 1과 관련하여 상술한 바와 같이 2 개의 비교기(101, 102)에 의해 삼각 기준 파형(VREF)과 비교될 수 있다. 상기 비교기의 출력 신호는 펄스 폭이 입력 신호에 비례하는 고정 주파수의 펄스 신호일 수 있다. 2 개의 PWM 신호 OUTP 및 OUTM로서 나타내며, 도2에 도시된다. 신호(OUTP, OUTM)의 빠른 에지는 전자기 간섭(EMI)를 일으킬 수 있다.
도 3은 본 발명의 일 실시 예에 따른 클래스 D 오디오 증폭기의 EMI 측정의 일례를 도시 한 도면이다. 신호(OUTP, OUTM)의 빠른 에지는 30 MHz ~ 1 GHz의 주파수 범위에서 간섭을 일으킬 수 있다. 도 3은 스피커 부하가 있는 클래스 D 증폭기의 일반적인 EMI 테스트 결과이다. 테스트는 테스트 챔버에서 수행되며, 테스트 챔버에서 EMI 신호는 테스트 대상 장치로부터 일정 거리 떨어진 안테나에 수신될 수 있다. 도 3에 도시된 바와 같이, 100 MHz와 600 MHz 사이의 고주파수 톤은 규정 표시(310)를 초과할 수 있다. 따라서, 고주파수 성분이 감소되도록 출력 신호의 에지를 제어할 필요가 있다. 이러한 제어는, 예를 들어, 도 1의 M1, M2, M3, 및 M4의 게이트 제어를 늦춤으로써 달성될 수 있다. 그러나 출력 신호의 실제 슬루율은 클래스 D 증폭기 회로의 노드 OUTM 및 OUTP의 PCB 커패시턴스, 프로세스 및 온도 변화에 따라 달라질 수 있다. 따라서, 클래스 D 증폭기의 노드 OUTM 및 OUTP상의 PCB 커패시턴스, 프로세스 및 온도 변화를 조정하기 위해 실시간 에지율을 보다 정확하게 검출할 필요가 있다.
신호의 슬루율을 결정하기 위한 종래의 방법이 제안되었지만 만족스럽지 않다. 예를 들어, 하나의 접근법에 따르면, 2 개의 기준 레벨에서 입력 전압의 타이밍이 측정될 수 있다. 그러면 슬루율이 시차로부터 발생될 수 있다. 이러한 접근법은 정확한 시간 축 회로와 고속 타이머를 요구할 수 있다. 또 다른 접근 방법으로는, 스위치 커패시터 회로가 슬루율을 결정하는데 사용될 수 있다. 이 회로는 입력단에서 스위치 및 기준 전압 필요로 하지만, 고전압 입력 신호와 함께 사용하기에 적합하지 않으며 스위치는 입력 신호에서 글리치를 발생시킬 수 있다. 또 다른 접근법에 따르면, 트랜스 컨덕턴스 증폭기(trans-conductance amplifier)를 사용하여 슬루율을 검출하고 타겟 응용은 PWM 공급 제어를 위해 이용될 수 있다. 상기 트랜스 컨덕턴스 증폭기로 인해 회로가 더욱 복잡해지고, 이러한 복잡성과 지연으로 인해 속도가 느려지므로 빠른 에지 제어에 적합하지 않을 수 있다. 따라서, 개선된 슬루율 검출 회로가 요구되고 있다.
본 발명의 실시 예들은 개선된 저전력 슬루율 검출 회로를 제공한다. 특히, 임의의 응용에서, 상기 슬루율 검출 회로는 클래스 D 출력 전력 단에서 이용되어 에지율을 제어할 수 있다. 상기 슬루율 검출 회로의 입력 전압은 클래스 D 부트 회로로부터 상대적으로 높은 전압, 예를 들어 10V 이상의 전압일 수 있다. 상기 슬루율 검출 회로는 저전압, 예를 들어 3V에서 동작할 수 있으며, 고전압 트랜지스터를 요구하지 않는다. 또한, 상기 슬루율 검출 회로는 고 기준 전압 및 저 기준 전압 또는 스위치 커패시터를 필요로 하지 않는다. 본 발명의 실시 예는 기존 회로보다 더 간단한 회로 설계를 제공하여 더욱 비용 효율적일 수 있다.
본 발명의 실시 예에 따라서, 입력 신호의 슬루율을 결정하는 회로는 전원 단자 및 접지 단자 사이에서 직렬로 연결된 저항, 제 1 전류원, 및 제 1 모스 전계 효과 트랜지스터(MOSFET)를 포함할 수 있다. 상기 제 1 MOSFET는 드레인 단자, 게이트 단자, 및 소스 단자를 가진다. 상기 저항의 제 1 단부는 상기 전원 단자에 연결되며, 상기 저항의 제 2 단부는 상기 제 1 전류원의 제 1 단부에 연결되며, 상기 제 1 전류원의 제 2 단부는 상기 제 1 MOSFET의 상기 드레인 단자에 연결되며, 상기 제 1 MOSFET의 소스 단자는 상기 접지 단자에 연결될 수 있다. 상기 회로는 제 1 단자와 제 2 단자를 구비하며, 상기 제 1 단자는 상기 입력 신호에 연결되며, 상기 제 2 단자는 상기 제 1 MOSFET의 상기 게이트 단자와 상기 드레인 단자에 연결될 수 있다. 상기 입력 신호의 변화 동안 상기 제 1 MOSFET를 통해 흐르는 전류는 상기 입력 신호의 슬루율을 나타낸다.
상기 회로의 실시 예에서, 상기 제 1 전류원은 상기 저항과 상기 제 1 MOSF의 드레인 단자 사이에 연결된 제 2 MOSFET을 포함하고, 상기 제 2 MOSFET는 바이어스 회로에 연결되어 상기 바이어스 전류를 제공할 수 있다.
일 실시 예에서, 상기 바이어스 회로는 상기 전원 단자와 상기 접지 단자 사이에 직렬로 연결된 제 3, 제 4 및 제 5 MOSFET들을 포함할 수 있다. 상기 제 3 MOSFET는 상기 전원 단자에 연결되고 바이어스 전압을 수신하도록 구성될 수 있다. 상기 제 4 및 제 5 MOSFET는 다이오드 접속될 수 있다. 상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결될 수 있다.
일 실시 예에서, 상기 회로는 샘플 앤드 홀드 회로를 포함하되, 상기 회로는 상기 저항에 연결된 스위치 및 상기 스위치에 연결된 커패시터를 포함할 수 있다.
일 실시 예에서, 상기 스위치는 상기 입력 신호에 연결된 타이밍 회로에 연결될 수 있다.
일 실시 예에서, 상기 회로는 상기 샘플 앤드 홀드 회로에 연결되어 상기 슬루율을 나타내는 디지털 값을 제공하는 아날로그 디지털 컨버터 (ADC)를 포함한다.
본 발명의 다른 실시 예에 따르면, 입력 신호와 다이오드 접속된 제 1모스 전계 효과 트랜지스터 (MOSFET) 사이에 연결된 커패시터를 포함하는 슬루율 검출 회로가 제공될 수 있다. 상기 제 1 MOSFET는 상기 입력 신호의 변화 중에 전류를 전달하도록 구성되며, 상기 전류는 상기 입력 신호의 슬루율에 비례한다.
일 실시 예에서, 상기 회로는 또한 전원 단자와 접지 단자 사이에서 상기 제 1 MOSFET와 직렬로 연결된 저항 및 제 2 MOSFET을 포함할 수 있다. 상기 제 1 MOSFET는 드레인 단자, 게이트 단자, 및 소스 단자를 갖는다. 상기 저항의 제 1 단부는 상기 전원 단자에 연결되고, 상기 저항의 제 2 단부는 상기 제 2 MOSFET의 제 1 단부에 연결될 수 있다. 상기 제 2 MOSFET의 제 2 단부는 상기 제 1 MOSFET의 상기 드레인 단자에 연결되며, 상기 제 1 MOSFET의 상기 소스 단자는 상기 접지 단자에 연결될 수 있다. 상기 제 2 MOSFET는 바이어스 회로에 연결되어 바이어스 전류를 제공할 수 있다. 상기 커패시터는 제 1 단자 및 제 2 단자를 가지며, 상기 제 1 단자는 상기 입력 신호에 연결되고 상기 제 2 단자는 상기 제 1 MOSFET의 상기 게이트 단자 및 상기 드레인 단자에 연결될 수 있다. 상기 입력 신호의 상기 슬루율은 상기 입력 신호의 변화에 따라 상기 저항을 통해 흐르는 전류와 관련이 있다.
일 실시 예에서, 바이어스 회로는 상기 전원 단자와 상기 접지 단자 사이에 직렬로 연결된 제 3, 제 4 및 제 5 MOSFET를 포함할 수 있다. 상기 제 3 MOSFET는 상기 전원 단자에 연결되고 바이어스 전압을 수신하도록 구성될 수 있다. 상기 제 4 및 제 5 MOSFET는 다이오드 접속될 수 있다. 상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결될 수 있다.
일 실시 예에서, 상기 회로는 또한 샘플 앤드 홀드 회로를 포함하되, 상기 회로는 상기 저항에 연결된 스위치 및 상기 스위치에 연결된 커패시터를 포함할 수 있다.
일 실시 예에서, 상기 스위치는 입력 신호에 연결된 타이밍 회로에 연결될 수 있다.
일 실시 예에서, 상기 회로는 또한 샘플 앤드 홀드 회로에 연결되어 슬루율을 나타내는 디지털 값을 제공하는 ADC(Analog-to-Digital Converter)를 포함할 수 있다.
일 실시 예에서, 상기 제 1 MOSFET의 상기 드레인 단자에 연결된 제 2 MOSFET를 구비하며, 상기 제 2 MOSFET는 바이어스 회로에 연결되어 바이어스 전류를 제공할 수 있다.
일 실시 예에서 상기 바이어스 회로는 상기 전원 단자와 상기 접지 단자 사이에 직렬로 연결된 제 3, 제 4 및 제 5 MOSFET들을 포함할 수 있다. 상기 제 3 MOSFET는 상기 전원 단자에 연결되어 바이어스 전압을 수신하도록 구성될 수 있다. 상기 제 4 및 제 5 MOSFET는 다이오드 연결될 수 수 있다. 상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결될 수 있다.
일 실시 예에서, 비교기는 상기 제 2 MOSFET와 직렬로 연결된 제 6 MOSFET을 포함하고, 상기 제 6 MOSFET의 게이트는 바이어스 전압에 연결될 수 있다. 상기 비교기는 또한 전원과 접지 사이에 직렬로 연결된 7 번째, 8 번째 및 9 번째 MOSFET을 포함할 수 있다. 상기 제 7 MOSFET의 게이트는 바이어스 전압에 연결되고, 상기 제 8 MOSFET의 게이트는 상기 제 2 MOSFET 및 상기 제 4 MOSFET의 게이트에 연결되고, 상기 제 9 MOSFET의 게이트는 상기 제 1 MOSFET 및 상기 제 5 MOSFET의 게이트에 연결될 수 있다.
본 발명의 일 실시 예에 따르면, 슬루율 검출 회로는 입력 신호와 다이오드 접속된 제 1 모스 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET) 사이에 접속된 커패시터를 포함할 수 있다. 상기 제 1 MOSFET는 상기 입력 신호의 변화 동안 전류를 전달하도록 구성되며, 상기 전류는 상기 입력 신호의 슬루율에 비례한다. 상기 슬루율 검출 회로는 또한 상기 제 1 MOSFET을 통해 바이어스 전류를 제공하는 바이어스 회로와, 제 1 MOSFET을 통한 전류에 기초하여 차동 출력을 제공하고 슬루율을 나타내기 위해 구성된 비교기를 포함할 수 있다.
일 실시 예에서, 상기 회로는 또한 상기 제 1 MOSFET의 드레인 단자에 결합된 제 2 MOSFET을 포함하고, 상기 제 2 MOSFET는 상기 바이어스 회로에 연결되어 상기 바이어스 전류를 제공할 수 있다.
일 실시 예에서, 상기 바이어스 회로는 전원 단자와 접지 단자 사이에 직렬로 연결된 제 3, 제 4 및 제 5 MOSFET들을 포함할 수 있다. 상기 제 3 MOSFET는 전원 단자에 연결되어 바이어스 전압을 수신하도록 구성되고, 상기 제 4 및 제 5 MOSFET는 다이오드 연결되고, 상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결될 수 있다.
일 실시 예에서, 상기 비교기는 제 2 MOSFET와 직렬로 연결된 제 6 MOSFET을 포함하고, 상기 제 6 MOSFET의 게이트는 바이어스 전압에 결합될 수 있다. 상기 비교기는 또한 전원과 접지 사이에 직렬로 연결된 제 7, 8 및 9 MOSFET을 포함할 수 있다. 상기 제 7 MOSFET의 게이트는 바이어스 전압에 연결되고, 상기 제 8 MOSFET의 게이트는 상기 제 2 MOSFET 및 상기 제 4 MOSFET의 게이트에 연결되고, 상기 제 9 MOSFET의 게이트는 상기 제 1 MOSFET 및 상기 제 5 MOSFET의 게이트에 연결된다.
일 실시 예에서, 상기 회로는 또한 상기 제 2 및 제 6 MOSFET 사이의 제 1 노드에 연결된 제 1 래치와, 슬루율을 제공하기 위해 상기 제 7 및 제 8 MOSFET 사이의 제 2 노드에 연결된 제 2 래치를 포함하여 슬루율 제어를 제공할 수 있다.
본 발명의 특징 및 이점에 대한 이해는 본 명세서 및 도면의 나머지 부분을 참조함으로써 실현 될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 상기 슬루율 검출 회로는 클래스 D 출력 전력 단에서 이용되어 에지율을 제어한다. 상기 슬루율 검출 회로의 상기 입력 전압은 클래스 D 부트 회로로부터 상대적으로 높은 전압, 예를 들어 10 V 이상의 전압일 수 있다. 상기 슬루율 검출 회로는 저전압, 예를 들어 3 V에서 동작할 수 있으며, 고 전압 트랜지스터를 요구하지 않는다. 또한, 상기 슬루율 검출 회로는 고 기준 전압 및 저 기준 전압 또는 스위치 커패시터를 필요로 하지 않는다. 본 발명의 실시 예는 기존 회로보다 더 간단한 회로 설계를 제공하여 더욱 비용 효율적이다.
도 1은 본 발명의 일 실시 예에 따른 슬루율 회로에 연결된 클래스 D 오디오 증폭기를 도시하는 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 클래스 D 오디오 증폭기의 파형의 일례를 나타내는 파형도이다.
도 3은 본 발명의 일 실시 예에 따른 클래스 D 오디오 증폭기의 전자기 간섭 측정의 예를 도시한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 슬루율을 결정하는 회로를 나타낸 개략도이다.
도 5는 도 4의 슬루율 검출 회로에서의 다양한 노드에서의 신호 파형을 시뮬레이션한 파형도이다.
도 6은 본 발명의 다른 실시 예에 따른 슬루율 범위 제어 회로를 나타낸 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 클래스 D 오디오 증폭기의 파형의 일례를 나타내는 파형도이다.
도 3은 본 발명의 일 실시 예에 따른 클래스 D 오디오 증폭기의 전자기 간섭 측정의 예를 도시한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 슬루율을 결정하는 회로를 나타낸 개략도이다.
도 5는 도 4의 슬루율 검출 회로에서의 다양한 노드에서의 신호 파형을 시뮬레이션한 파형도이다.
도 6은 본 발명의 다른 실시 예에 따른 슬루율 범위 제어 회로를 나타낸 개략도이다.
도 4는 본 발명의 일 실시 예에 따른 슬루율 검출 회로를 나타낸 회로도이다. 도 4에 도시된 바와 같이, 슬루율 검출 회로(400)는 입력 신호(VIN)와 다이오드 접속된 제 1 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)(M1) 사이에 접속된 커패시터(C0)를 포함할 수 있다. 도 4에서 도시한 바와 같이, 커패시터(C0)와 제 1 MOSFET(M1)는 점선 박스(410)에 의하여 에워싸져 있다. 제 1 MOSFET(M1)은 입력 신호의 변화 동안 전류를 전달하도록 구성되고, 전류는 입력 신호(VIN)의 슬루율(slew rate)에 비례한다.
본 실시 예에서, 슬루율 검출 회로(400)는 전원 단자(Vdd)와 접지 단자(GND) 사이에 저항(R0), 제 1 MOSFET(M1) 및 제 1 MOSFET(M1)과 직렬로 연결된 제 1 전류원 트랜지스터(M2)를 포함할 수 있다. 제 1 MOSFET(M1)은 드레인 단자, 게이트 단자 및 소스 단자를 가지며, 저항(R0)의 제 1 단부는 전원 단자(Vdd)에 연결되고, 저항(R0)의 제 2 단부는 노드(N1)에서 제 1 전류원 트랜지스터(M2)의 제 1 단부에 연결될 수 있다. 제 1 전류원 트랜지스터(M2)의 타단은 제 1 MOSFET(M1)의 드레인 단자에 연결되고, 제 1 MOSFET(M1)의 소스 단자는 접지 단자에 연결될 수 있다. 커패시터(C0)는 제 1 단자 및 제 2 단자를 가지며, 상기 제 1 단자는 입력 신호(VIN)에 결합되고, 상기 제 2 단자는 제 1 MOSFET(M1)의 게이트 단자 및 드레인 단자에 결합될 수 있다. 아래에서 설명하는 것처럼 상기 입력 신호(VIN)의 슬루율은 상기 입력 신호(VIN)의 변화에 따라 상기 저항(R0)을 통해 흐르는 전류와 관련될 수 있다.
도 4에서, 제 1 전류원 트랜지스터(M2)는 저항(R0)과 제 1 MOSFET(M1)의 드레인 단자 사이에 결합된 제 2 MOSFET일 수 있으며, 제 2 MOSFET(M2)은 바이어스 전류를 제공하기 위해 바이어스 회로(420)에 연결될 수 있다. 상기 바이어스 회로(420)는 전원 단자(Vdd)와 접지 단자(GND) 사이에 직렬로 결합된 MOSFET(M3, M4, M5)(제 3, 제 4 및 제 5 MOSFET로 각각 식별됨)을 포함할 수 있다. 제 3 MOSFET(M3)는 전원 단자에 연결되고 바이어스 전압 Vbias을 수신하도록 구성될 수 있다. 제 4 및 제 5 MOSFET(M4, M5)는 다이오드 접속될 수 있다. 제 4 MOSFET(M4)의 게이트는 제 1 전류원 트랜지스터(M2)의 게이트에 연결되어 트랜지스터 크기가 동일하면 제 1 전류원 트랜지스터(M2)가 제공하는 전류가 제 4 MOSFET(M4)의 전류와 동일하게 된다.
일부 실시 예에서, 슬루율 검출 회로(400)는 또한 저항(R0)에 연결된 스위치(432) 및 스위치(432)에 연결된 커패시터(Cs)를 포함하는 샘플 앤드 홀드 회로(430)를 포함할 수 있다. 샘플 앤드 홀드 회로(430)는 또한 샘플 앤드 홀드 타이밍 회로(434)를 포함할 수 있다. 일부 실시 예에서, 샘플 앤드 홀드 타이밍 회로(434)는 입력 신호(VIN)에 결합될 수 있다. 일부 실시 예에서, 샘플 앤드 홀드 회로(430)에 결합되어, 슬루율을 나타내는 디지털 값 Dout [N:0]을 제공하는 아날로그 디지털 변환기(Analog to Digital Converter, ADC)(440)(N은 정수임)을 구비할 수 있다.
전술한 바와 같이, 슬루율 검출 회로(400)는 다이오드 접속된 트랜지스터(M4, M5)에 바이어스 전류를 제공하는 바이어스 전류 트랜지스터(M3)를 포함할 수 있다. 트랜지스터(M2, M4)의 게이트는 함께 묶여 트랜지스터(M2) 및 다이오드 접속된 트랜지스터(M1)의 고정 비율 바이어스 전류(Ib0)를 생성 한다. 상기 전류는 저항(R0)에 강제적으로 가해져, 노드(N1)에서 전압 VR0 = Ib0 × R0을 생성하여 ADC에 의해 샘플링될 수 있다. 일부 실시 예에서, 트랜지스터(M1, M2, M4 및 M5)는 동일한 크기(dimension)를 가질 수 있다. 트랜지스터 M1은 다이오드 연결되어 있으며, 바이어스 전류는 저항(R0)으로 흐른다.
입력 신호 (VIN)가 스위칭될 때, 전류는 커패시터 C0을 통해 흐를 것이다. 예를 들어 입력 신호 (VIN)가 커지면 관계식 I = C * dv/dt에 따라 C0을 통해 제 1 MOSFET(M1)으로 전류가 흐른다. 여기서 dv/dt는 슬루율을 나타낸다. 상기 전류는 저항 R0를 통하여 전류 Ib0에 가산될 수 있다. 본 발명의 실시 예에서, 회로는 ΔVgs << ΔVIN이되도록 구성되고, 여기서 △Vgs는 제 1 MOSFET (M1)의 게이트와 소스 사이의 전압 강하이다. 입력 신호의 슬루율을 측정할 때 Vgs의 변화는 약 Error = 100 x(1-(dVin-dVgs) / dVin) %의 오차를 일으킬 수 있다. 허용치 요구 조건에 따라 최대 dVgs를 계산할 수 있다. 예를 들어, 허용 오차가 1%인 경우 dVg는 10V의 dVin에 대하여 100mV 미만이어야한다. Vgs << ΔVIN 조건은 VIN 스윙이 크고 M3의(1/gm)과 병렬인 M1의 작은 신호 임피던스(1/gm)가 작으면 충족될 수 있습니다. 상기 조건에서 커패시터 (C0)를 통과하는 전류는 하기 수학식 1과 같다.
다음 입력 신호(VIN)가 로 레벨에서 하이 레벨로 갈 때, R0 양단의 전압은 하기 수학식 2와 같다.
입력 신호(VIN)가 하이 레벨에서 로 레벨로 갈 때, R0 양단의 전압은 하기 수학식 3과 같이 된다.
본 발명의 회로의 한 가지 장점은 저전압, 저전력 기술을 사용하여 구현할 수 있으며, 신호 VIN은 전원 레일을 초과하는 큰 신호가 될 수 있다는 것이다. 예를 들어, I0 = 40uA, R0 = 40kOhm, C0 = 100fF, VIN이 25nsec 동안 0V와 10V 사이에서 하이와 로우로 스윙할 수 있다.
V_R0 lh = 40u × 40k - 40k × 100f ×10/25n= 1.6 - 1.6 = 0
V_R0 hl= 40u ×40k + 40k × 100f×10/25n= 1.6 + 1.6 = 3.2 V
따라서 VR0lh는 VIN이 0V와 10V 사이에서 변할 때 0V와 3.2V 사이에서 변한다.
도 5는 도 4의 슬루율 검출 회로의 다양한 노드에서의 시뮬레이션 파형을 도시하는 파형도이다. 도 5에서, 가로축은 0ns에서 180nsec까지의 측정 시간을 나타내고, 세로축은 볼트 또는 밀리 볼트 단위의 신호의 크기를 나타낸다. 도 5에는 4 개의 파형이 있다. VIN로 표시된 수직 축을 갖는 제 1 파형은 도 4의 입력 전압(VIN)이다. 입력 전압 신호(VIN)에는 두 개의 펄스가 포함되어 있는 것을 알 수 있다. 제 1 펄스(511)는 더 빠른 슬루율을 가지며, 제 2 펄스(512)는 더 느린 슬루율을 갖는다. 여기에서 사용되는 신호의 슬루율은 신호 전압의 변화를 변화 시간으로 나눈 값을 의미한다. 제 1 펄스(511)는 약 0nsec에서 약 25 nsec 까지 약 25nsec 동안 0 V에서 10 V까지 상승한다. 그 후, 제 1 펄스는 약 25nsec 동안 10V에서 0V로 낮아진다. 제 2 펄스(512)는 약 80nsec에서 약 120nsec까지 약 40nsce동안 0V에서 10V까지 상승한다. 제 2 펄스(512)는 약 40nsec 동안 10V에서 0V까지 강하한다. Vgs로 표시된 제 4 파형은 도 4의 트랜지스터(M1)의 게이트-소스 전압(Vgs)을 도시한다. Vgs는 약 870mV와 970mV 사이에서 변한다는 것을 알 수있다. 따라서 VIN의 변화 범위는 VIN이 약 10V 변화 할 때 약 100mV이다. 이것은 위에서 언급한 동작 조건, ΔVgs << ΔVIN을 만족시킨다.
도 5에서, VSLEW로 표시된 제 2 파형(520)은 샘플링 스위치 바로 전에 도 4의 노드(N1)에서 저항(R0)상의 전압을 도시한다. 처음에는 바이어스 전류 Ib0가 R0, M3 및 M1을 통해 흐르고 VSLEW는 약 3.40 V이다. 또한, t = 0ns에서 VIN이 상승하기 시작하면 램프 전류가 VIN에서 커패시터 0을 통해 트랜지스터 M1으로 흐른다. 바이어스 전류 Ib0는 전류 미러에 의해 고정되어 있기 때문에 Vdd에서 R0에 더 많은 전류가 공급될 수 있다. 따라서 저항 R0의 양단의 전압 VSLEW이 높아질 수 있다. t = 25ns에서 VIN은 램핑을 멈추고, 여분의 전류는 필요하지 않으며, R0의 전류는 바이어스 전류 Ib0로 다시 감소하고 전압 VSLEW도 낮아질 수 있다. 그리고, 약 t = 35ns에서 VIN은 램프 다운을 시작하고 커패시터 C0는 M1을 통해 방전되고 바이어스 전류원 전압인 M3 전류가 방출될 수 있다. 결과적으로 전압 VSLEW가 떨어질 수 있다.
입력 전압(VIN)이 상승 및 하강함에 따라, 전압 VSLEW의 변화는 저항(R0) 및 트랜지스터(M1)를 포함하는 경로를 통한 전류의 변화를 반영하고 입력 전압의 슬루율을 반영할 수 있다. 도 4의 실시 예에서, 전압 VSLEW은 샘플 앤드 홀드 회로(430)에 의해 샘플링될 수 있다. 도 5의 VSAMPLE이라고 표시된 제 3 파형(530)은 도 4의 샘플 앤드 홀드 회로(430)의 샘플링 커패시터(Cs)상의 전압이다. 샘플링 스위치가 닫히면 커패시터는 전압을 유지한다. 샘플 앤드 홀드 타이밍 회로(434)의 전압 출력은 입력 신호의 슬루율을 나타내며 다양한 응용에서 처리되고 사용될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 아날로그 디지털 컨버터 ADC(440)는 샘플 앤드 홀드 회로(430)에 결합되어, N이 정수인 슬루율 Dout [N:0]의 디지털 표현을 제공할 수 있다.
상기 ADC가 구비되지 않은 다른 실시 예에서, 슬루율 검출 회로는 또한 슬루율 범위 표시를 위한 비교기 및 래치로 구현 될 수 있다. 이것은 애플리케이션이 슬루율이 특정 범위 내에 있거나 슬루율 제어 루프의 업/다운 제어의 일부가 되어야 하는 경우에 사용할 수 있다. 이러한 회로의 일 실시 예를 이하에 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 슬루율 제어 회로를 나타낸 개략도이다. 도 6에 도시된 바와 같이, 슬루율 제어 회로(600)는 도 4와 관련하여 전술한 슬루율 검출 회로를 포함한다. 슬루율 검출 회로는 바이어스 전류 트랜지스터(M3)를 포함하며, 이는 다이오드 접속된 트랜지스터(M4, M5)에 바이어스 전류를 제공할 수 있다. 트랜지스터(M2, M4)의 게이트는 함께 묶여 트랜지스터(M2) 및 다이오드 접속된 트랜지스터(M1)의 고정 비율 바이어스 전류(Ib0)가 될 수 있다. 도 6을 참조하면, 일 실시예에서, 제 2 MOSFET(M2)과 직렬로 연결된 제 6 MOSFET(M6); 및 전원(Vdd)과 접지 사이에 직렬로 연결된 제 7, 제 8 및 제 9 MOSFET(M7, M8, M9)가 제공될 수 있다. 제 6 MOSFET(M6)의 게이트는 바이어스 전압(Vbias)에 연결되고, 제 7 MOSFET(M7)의 게이트도 바이어스 전압(Vbias)에 연결될 수 있다. 제 8 MOSFET(M8)의 게이트는 제 2 MOSFET(M2) 및 제 4 MOSFET(M4)의 게이트에 연결되며, 제 9 MOSFET(M9)의 게이트는 제 1 MOSFET(M1)의 게이트에 연결될 수 있다. 일 실시예에서, 제 2 MOSFET(M2)과 제 6 MOSFET(M6) 사이의 제 1 노드(N1)에는 제 1 래치가 연결되고, 제 7 MOSFET(M7)과 제 8 MOSFET(M8) 사이의 제 2 노드(N2)에는 제 2 래치가 연결되어 슬루율 제어가 수행될 수 있다. 도 6에 도시된 바와 같이, 추가 트랜지스터(M6, M7, M8, M9)는 입력 신호(VIN)의 슬루율을 나타내는 노드(N1, N2)에서 차동 출력을 제공하는 비교기를 형성하는데 사용될 수 있다. 래치(660) 및 래치 타이밍 회로(670)는 슬루율 Dout [N:0]의 디지털 표현을 제공하도록 구성되며, 여기서 N은 정수이다.
도 4 및 도 6에서 도시된 실시 예에서, NMOS 트랜지스터가 사용될 수 있다. 그러나, 공지된 회로 기술과 함께, PMOS 트랜지스터를 사용하여 유사한 실시 예가 수행될 수 있음이 이해된다. 예를 들어, 장치의 극성을 조정할 필요가 있으며 전원 및 접지 단자를 반대로 해야한다.
상기 내용은 본 발명의 특정 실시 예에 대한 설명이지만, 본 발명의 범위를 제한하는 것으로 해석해서는 안 된다. 본 명세서에 기술된 실시 예는 단지 예시를 위한 것이며, 다양한 수정 또는 변경이 이루어질 수 있음을 당업자는 이해해야 한다.
400: 슬루율 검출 회로
R0: 저항
Vdd: 전원 단자
GND: 접지 단자(GND)
M1 내지 M9: MOSFET
420: 바이어스 회로
430: 샘플 앤드 홀드 회로
432: 스위치
434: 샘플&홀드 타이밍
440: ADC
R0: 저항
Vdd: 전원 단자
GND: 접지 단자(GND)
M1 내지 M9: MOSFET
420: 바이어스 회로
430: 샘플 앤드 홀드 회로
432: 스위치
434: 샘플&홀드 타이밍
440: ADC
Claims (20)
- 입력 신호의 슬루율을 결정하는 회로에서,
전원 단자 및 접지 단자 사이에서 직렬로 연결된 저항, 전류원 트랜지스터 및 제 1 모스 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET); 및
제 1 단자와 제 2 단자를 가지는 커패시터를 포함하며,
상기 제 1 MOSFET는 드레인 단자, 게이트 단자, 소스 단자를 가지며, 상기 저항의 제 1 단부는 상기 전원 단자에 연결되며, 상기 저항의 제 2 단부는 상기 전류원 트랜지스터의 제 1 단부에 연결되며, 상기 전류원 트랜지스터의 제 2 단부는 상기 제 1 MOSFET의 드레인 단자에 연결되며, 상기 제 1 MOSFET의 상기 소스 단자는 상기 접지 단자에 연결되고,
상기 제 1 단자는 상기 입력 신호에 연결되며, 상기 제 2 단자는 상기 제 1 MOSFET의 상기 게이트 단자와 상기 드레인 단자에 연결되며,
상기 입력 신호의 변화 동안 상기 제 1 MOSFET를 통해 흐르는 전류는 상기 입력 신호의 슬루율을 나타내는 입력 신호의 슬루율을 결정하는 회로. - 제 1 항에 있어서,
상기 전류원 트랜지스터는 상기 저항과 상기 제 1 MOSFET의 상기 드레인 단자 사이에 연결된 제 2 MOSFET을 포함하고, 상기 제 2 MOSFET는 바이어스 회로에 연결되어 바이어스 전류를 제공하는 입력 신호의 슬루율을 결정하는 회로. - 제 2 항에 있어서, 상기 바이어스 회로는,
상기 전원 단자와 상기 접지 단자 사이에 직렬로 연결된 제 3 MOSFET, 제 4 MOSFET 및 제 5 MOSFET을 포함하며,
상기 제 3 MOSFET은 상기 전원 단자에 연결되며 바이어스 전압을 수신하도록 구성되고,
상기 제 4 MOSFET 및 제 5 MOSFET은 다이오드 접속되며,
상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결되는 입력 신호의 슬루율을 결정하는 회로. - 제 2 항에 있어서,
상기 저항에 연결된 스위치 및 상기 스위치에 연결된 커패시터를 포함하는 샘플 앤드 홀드 회로를 더 포함하는 입력 신호의 슬루율을 결정하는 회로. - 제 4 항에 있어서,
상기 스위치는 상기 입력 신호에 결합된 타이밍 회로에 결합되는 입력 신호의 슬루율을 결정하는 회로. - 제 4 항에 있어서,
상기 샘플 앤드 홀드 회로에 연결되어 상기 슬루율을 나타내는 디지털 값을 제공하는 아날로그 디지털 컨버터 (ADC)를 더 포함하는 입력 신호의 슬루율을 결정하는 회로. - 입력 신호와 다이오드 접속된 제 1 모스 전계 효과 트랜지스터(MOSFET) 사이에 연결된 커패시터; 및
전원 단자와 접지 단자 사이에서 상기 제 1 MOSFET과 직렬로 연결된 저항 및 제 2 MOSFET을 더 포함하며,
상기 제 1 MOSFET은 상기 입력 신호의 변화 중에 전류를 전달하도록 구성되며, 상기 전류는 상기 입력 신호의 슬루율에 비례하고,
상기 제 1 MOSFET은 드레인 단자, 게이트 단자, 및 소스 단자를 가지며, 상기 저항의 제 1 단부는 상기 전원 단자에 연결되고, 상기 저항의 제 2 단부는 상기 제 2 MOSFET의 제 1 단부에 연결되고, 상기 제 2 MOSFET의 제 2 단부는 상기 제 1 MOSFET의 상기 드레인 단자에 연결되며, 상기 제 1 MOSFET의 상기 소스 단자는 상기 접지 단자에 연결되고, 상기 제 2 MOSFET은 바이어스 회로에 연결되어 바이어스 전류를 제공하고,
상기 커패시터는 제 1 단자 및 제 2 단자를 가지며, 상기 제 1 단자는 상기 입력 신호에 연결되고 상기 제 2 단자는 상기 제 1 MOSFET의 상기 게이트 단자 및 상기 드레인 단자에 연결되며,
상기 입력 신호의 상기 슬루율은 상기 입력 신호의 변화에 따라 상기 저항을 통해 흐르는 상기 전류와 관련된 슬루율 검출 회로. - 삭제
- 제 7 항에 있어서,
상기 바이어스 회로는 상기 전원 단자와 상기 접지 단자 사이에 직렬로 연결된 제 3 MOSFET, 제 4 MOSFET 및 제 5 MOSFET을 포함하고,
상기 제 3 MOSFET은 상기 전원 단자에 연결되고 바이어스 전압을 수신하도록 구성되고,
상기 제 4 MOSFET 및 제 5 MOSFET은 다이오드 접속되며,
상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결되는 슬루율 검출 회로. - 제 7 항에 있어서,
상기 저항에 연결된 스위치 및 상기 스위치에 연결된 커패시터를 포함하는 샘플 앤드 홀드 회로를 더 포함하는 슬루율 검출 회로. - 제 10 항에 있어서,
상기 스위치는 상기 입력 신호에 연결되는 타이밍 회로에 연결되는 슬루율 검출 회로. - 제 10 항에 있어서,
상기 샘플 앤드 홀드 회로에 연결되어 상기 슬루율을 나타내는 디지털 값을 제공하는 아날로그 디지털 컨버터 (ADC)를 더 포함하는 슬루율 검출 회로. - 입력 신호와 다이오드 접속된 제 1 모스 전계 효과 트랜지스터(MOSFET) 사이에 연결된 커패시터; 및
상기 제 1 MOSFET의 드레인 단자에 연결된 제 2 MOSFET을 포함하며,
상기 제 1 MOSFET은 상기 입력 신호의 변화 중에 전류를 전달하도록 구성되며, 상기 전류는 상기 입력 신호의 슬루율에 비례하며,
상기 제 2 MOSFET은 바이어스 회로에 연결되어 바이어스 전류를 제공하고,
상기 바이어스 회로는 전원 단자와 접지 단자 사이에 직렬로 연결된 제 3, 제 4 MOSFET 및 제 5 MOSFET을 포함하고,
상기 제 3 MOSFET은 상기 전원 단자에 연결되어 바이어스 전압을 수신하도록 구성되고,
상기 제 4 MOSFET 및 제 5 MOSFET은 다이오드 연결되며,
상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결되는 슬루율 제어 회로. - 삭제
- 제 13 항에 있어서,
상기 제 2 MOSFET과 직렬로 연결되며, 게이트가 상기 바이어스 전압에 연결되는 제 6 MOSFET; 및
상기 전원 단자와 상기 접지 단자 사이에 직렬로 연결된 제 7 MOSFET, 제 8 MOSFET 및 제 9 MOSFET을 포함하는 비교기를 더 포함하며,
상기 제 7 MOSFET의 게이트는 상기 바이어스 전압에 연결되고,
상기 제 8 MOSFET의 게이트는 상기 제 2 MOSFET 및 제 4 MOSFET의 상기 게이트에 연결되고,
제 9 MOSFET의 게이트는 상기 제 1 MOSFET의 게이트에 연결되는 슬루율 제어 회로. - 입력 신호와 다이오드 접속된 제 1 모스 전계 효과 트랜지스터 (Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET) 사이에 접속되고, 상기 제 1 MOSFET은 상기 입력 신호의 변화 동안 전류를 전달하도록 구성되며, 상기 전류는 상기 입력 신호의 슬루율에 비례하는 커패시터;
상기 제 1 MOSFET을 통해 바이어스 전류를 제공하는 바이어스 회로; 및
상기 제 1 MOSFET을 통한 상기 전류에 기초하여 차동 출력을 제공하고 상기 슬루율을 나타내기 위해 구성된 비교기를 포함하는 슬루율 제어 회로. - 제 16 항에 있어서,
상기 제 1 MOSFET의 드레인 단자에 결합된 제 2 MOSFET을 더 포함하며,
상기 제 2 MOSFET은 상기 바이어스 회로에 연결되어 상기 바이어스 전류를 제공하는 슬루율 제어 회로. - 제 17 항에 있어서,
상기 바이어스 회로는 전원 단자와 접지 단자 사이에 직렬로 연결된 제 3, 제 4 MOSFET 및 제 5 MOSFET을 포함하며,
상기 제 3 MOSFET은 상기 전원 단자에 연결되어 바이어스 전압을 수신하도록 구성되고,
상기 제 4 MOSFET 및 상기 제 5 MOSFET은 다이오드 연결되며,
상기 제 4 MOSFET의 게이트는 상기 제 2 MOSFET의 게이트에 연결되는 슬루율 제어 회로. - 제 18 항에 있어서,
상기 비교기는,
상기 제 2 MOSFET과 직렬로 연결된 제 6 MOSFET; 및
전원과 접지 사이에 직렬로 연결된 제 7 MOSFET, 제 8 MOSFET 및 제 9 MOSFET을 포함하며,
상기 제 6 MOSFET의 게이트는 바이어스 전압에 연결되고,
상기 제 7 MOSFET의 게이트는 상기 바이어스 전압에 연결되고,
상기 제 8 MOSFET의 게이트는 상기 제 2 MOSFET 및 상기 제 4 MOSFET의 상기 게이트에 연결되며,
상기 제 9 MOSFET의 게이트는 상기 제 1 MOSFET의 게이트에 연결되는 슬루율 제어 회로. - 제 19 항에 있어서,
상기 제 2 MOSFET과 제 6 MOSFET 사이의 제 1 노드에 연결된 제 1 래치; 및
상기 제 7 MOSFET과 제 8 MOSFET 사이의 제 2 노드에 연결되는 제 2 래치를 더 포함하며,
상기 제 1 래치 및 상기 제 2 래치에 의해 슬루율 제어를 수행하는 슬루율 제어 회로.
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