KR101958568B1 - Semiconductor device - Google Patents

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KR101958568B1
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KR
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substrate
pad
gate
transistor
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신스케 와타나베
고이치로 니시자와
Original Assignee
미쓰비시덴키 가부시키가이샤
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Abstract

(과제) 본 발명은, 전계 효과 트랜지스터를 구비한 반도체 장치에 관한 것이고, 기판의 면적의 증가를 억제할 수 있는 반도체 장치를 얻는 것을 목적으로 한다.
(해결 수단) 본 발명과 관련되는 반도체 장치는, 제 1 기판에 마련된 트랜지스터와, 상기 트랜지스터의 게이트 전극과 접속된 게이트 패드와, 상기 게이트 패드의 위에 마련된 도전성 범프와, 상기 제 1 기판의 위쪽에 마련되고, 제 1 면과 제 2 면을 갖는 제 2 기판과, 상기 제 1 면으로부터 상기 제 2 면으로 관통하고, 상기 제 2 면 쪽에서 상기 도전성 범프와 접속되는 제 1 전극과, 일단이 상기 제 1 전극의 상기 제 1 면 쪽에 접속되고, 타단이 입력 단자에 접속된 저항과, 상기 제 1 면에 상기 제 1 전극과 인접하여 마련되고, 상기 저항을 거치지 않고서 상기 입력 단자에 접속된 제 2 전극을 구비하고, 상기 트랜지스터의 게이트 리크 전류는, 상기 제 1 전극으로부터 상기 제 2 기판의 상기 모재 및 상기 제 2 전극을 통과해서 상기 입력 단자에 흐른다.An object of the present invention is to provide a semiconductor device having a field-effect transistor and a semiconductor device capable of suppressing an increase in the area of the substrate.
A semiconductor device according to the present invention includes: a transistor provided on a first substrate; a gate pad connected to a gate electrode of the transistor; a conductive bump provided on the gate pad; A first electrode which penetrates from the first surface to the second surface and is connected to the conductive bump on the second surface side, and a second electrode which has one end connected to the conductive bump on the second surface side, A first electrode connected to the first surface of the first electrode and a second electrode connected to the input terminal, a second electrode provided on the first surface adjacent to the first electrode, and connected to the input terminal without passing through the resistor, And a gate leak current of the transistor flows from the first electrode to the input terminal through the base material of the second substrate and the second electrode.

Figure R1020170126864
Figure R1020170126864

Description

반도체 장치{SEMICONDUCTOR DEVICE}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은, 고주파 신호를 증폭하는 전계 효과 트랜지스터를 구비한 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device having a field-effect transistor for amplifying a high-frequency signal.

화합물 반도체를 이용한 고주파용의 FET(Field Effect Transistor)에 있어서, 게이트 전극과 입력 단자가 저항을 거쳐서 접속되는 일이 있다. 이 저항은 발진의 억제 및 FET에 인가되는 게이트 전압의 조정을 위해 마련된다. FET의 온도가 상승하면 게이트 리크 전류가 생기는 일이 있다. 이 게이트 리크 전류가, 게이트 전극에 접속된 저항에 흐르면, 전압 강하에 의해 FET에 인가되는 게이트 전압이 상승한다. 이 결과, FET에 흐르는 드레인 전류가 증가하고, FET는 더 발열한다. 이것에 의해, 게이트 리크 전류가 더 증가한다. 이 연쇄에 의해, FET가 손상될 가능성이 있다.BACKGROUND ART [0002] In a field effect transistor (FET) for a high frequency using a compound semiconductor, a gate electrode and an input terminal may be connected via a resistor. This resistor is provided for suppressing the oscillation and for adjusting the gate voltage applied to the FET. When the temperature of the FET rises, a gate leak current may occur. When this gate leak current flows through a resistor connected to the gate electrode, the voltage drop causes the gate voltage applied to the FET to rise. As a result, the drain current flowing through the FET increases, and the FET generates more heat. This further increases the gate leak current. This chain can damage the FET.

이것에 대하여, 특허 문헌 1에는, NIN 소자를 구비한 바이어스 회로를 갖는 반도체 장치가 개시되어 있다. NIN 소자는, 게이트 바이어스 공급 전원과 게이트의 사이에 접속된 저항과 병렬로 접속된다. NIN 소자는, 2개의 N형의 도전성 콘택트층의 사이에 반절연성의 반도체층을 사이에 둔 구성을 갖는다. NIN 소자는, 온도 상승에 따라 저항값이 저하한다. 이 때문에, 온도가 상승하면 바이어스 회로의 저항값이 감소한다. 이때, 게이트 리크 전류가 증가하더라도, 게이트 전위의 상승은 억제된다. 따라서, FET의 온도 상승은 억제된다.On the other hand, Patent Document 1 discloses a semiconductor device having a bias circuit provided with NIN elements. The NIN element is connected in parallel with a resistor connected between the gate bias supply voltage and the gate. The NIN element has a structure in which a semi-insulating semiconductor layer is sandwiched between two N-type conductive contact layers. In the NIN device, the resistance value decreases as the temperature rises. Therefore, when the temperature rises, the resistance value of the bias circuit decreases. At this time, even if the gate leak current increases, the rise of the gate potential is suppressed. Therefore, the temperature rise of the FET is suppressed.

(선행 기술 문헌)(Prior art document)

(특허 문헌)(Patent Literature)

(특허 문헌 1) 일본 특허 공개 평성 11-297941호 공보(Patent Document 1) Japanese Patent Laid-open Publication No. 11-297941

특허 문헌 1에 나타내어지는 반도체 장치에서는, 기판에 FET 및 NIN 소자가 형성된다. 이때, FET와 NIN 소자를 근접하여 배치하는 것이 제한되는 경우가 있다. 이 때문에, FET가 고온이 되더라도, NIN 소자의 온도가 상승하기 어려운 경우가 있다. 따라서, 게이트 전위의 상승을 충분히 억제할 수 없을 가능성이 있다. 또한, 실리콘과 비교하여 밴드 갭이 넓은 화합물 반도체를 기판에 이용하면, 대전력 동작에 적합한 FET의 작성이 가능하게 된다. 한편, 화합물 반도체로 형성된 NIN 소자는, FET의 온도가 상승하더라도 저항이 내려가기 어려운 경우가 있다. 따라서, NIN 소자에 의한 게이트 전위의 상승의 억제를 충분히 할 수 없을 가능성이 있다.In the semiconductor device shown in Patent Document 1, FETs and NIN elements are formed on the substrate. At this time, it may be limited to arrange the FET and the NIN element close to each other. Therefore, even if the temperature of the FET becomes high, the temperature of the NIN element may hardly rise. Therefore, there is a possibility that the rise of the gate potential can not be sufficiently suppressed. Further, when a compound semiconductor having a wider band gap than silicon is used for a substrate, it is possible to prepare an FET suitable for large-power operation. On the other hand, in an NIN element formed of a compound semiconductor, the resistance tends not to lower even when the temperature of the FET rises. Therefore, there is a possibility that the rise of the gate potential by the NIN element can not be sufficiently suppressed.

또한, NIN 소자를 형성하기 위해, 기판의 면적이 증가한다. 이 때문에, 제조 비용이 증가한다. 또한, FET의 성능을 충분히 끌어내려면, 정합 회로를 FET의 근방에 형성하는 것이 바람직하다. 그러나, FET의 근방에 NIN 소자를 형성하면, FET의 근방에 정합 회로를 배치할 수 없는 경우가 있다. 이때, FET의 성능이 억제될 가능성이 있다.Further, in order to form the NIN device, the area of the substrate increases. This increases the manufacturing cost. Further, in order to sufficiently draw the performance of the FET, it is preferable to form a matching circuit near the FET. However, if an NIN element is formed in the vicinity of the FET, the matching circuit may not be disposed in the vicinity of the FET. At this time, there is a possibility that the performance of the FET is suppressed.

본 발명은, 상술한 과제를 해결하기 위해 이루어진 것으로, 기판의 면적의 증가를 억제할 수 있는 반도체 장치를 얻는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object thereof is to obtain a semiconductor device capable of suppressing an increase in the area of the substrate.

본 발명과 관련되는 반도체 장치는, 제 1 기판과, 상기 제 1 기판에 마련된 트랜지스터와, 상기 제 1 기판의 상면에 마련되고, 상기 트랜지스터의 게이트 전극과 접속된 게이트 패드와, 상기 게이트 패드의 위에 마련된 도전성 범프와, 상기 제 1 기판의 위쪽에 마련되고, 제 1 면과, 상기 제 1 면과 반대의 면인 제 2 면을 갖는 제 2 기판과, 상기 제 1 면으로부터 상기 제 2 면으로 관통하고, 상기 제 2 면 쪽에서 상기 도전성 범프와 접속되는 제 1 전극과, 일단이 상기 제 1 전극의 상기 제 1 면 쪽에 접속되고, 타단이 입력 단자에 접속된 저항과, 상기 제 1 면에 상기 제 1 전극과 인접하여 마련되고, 상기 저항을 거치지 않고서 상기 입력 단자에 접속된 제 2 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극은, 상기 제 2 기판의 모재(base material)에 의해 이격되고, 상기 트랜지스터의 드레인 전극으로부터 상기 게이트 전극에 흐르는 게이트 리크 전류는, 상기 제 1 전극으로부터 상기 제 2 기판의 상기 모재 및 상기 제 2 전극을 통과해서 상기 입력 단자에 흐른다.A semiconductor device according to the present invention includes a first substrate, a transistor provided on the first substrate, a gate pad provided on an upper surface of the first substrate and connected to a gate electrode of the transistor, A second substrate provided on the first substrate and having a first surface and a second surface which is a surface opposite to the first surface, and a second substrate which penetrates from the first surface to the second surface A first electrode connected to the conductive bump on the second surface side; a resistor having one end connected to the first surface side of the first electrode and the other end connected to the input terminal; And a second electrode provided adjacent to the electrode and connected to the input terminal without passing through the resistor, wherein the first electrode and the second electrode are separated by a base material of the second substrate , A gate leak current flowing between the gate electrode from the drain electrode of the transistor group is, by passing the base material and the second electrode of the second substrate from the first electrode flows to the input terminal.

본 발명과 관련되는 반도체 장치에서는, 게이트 패드에 도전성 범프를 거쳐 제 2 기판이 접속된다. 트랜지스터가 발열하면 제 2 기판의 모재의 저항값이 저하한다. 이때, 트랜지스터의 드레인 전극으로부터 게이트 전극에 흐르는 게이트 리크 전류는, 제 1 전극으로부터 제 2 기판의 모재를 통해서 제 2 전극에 흐른다. 따라서, 게이트 리크 전류가 제 1 저항에 흐르는 것에 의한 전압 강하가 억제된다. 이 때문에, FET의 발열이 억제된다. 또한, 제 1 기판에 게이트 리크 전류를 억제하기 위한 소자를 형성할 필요가 없다. 이 때문에, 제 1 기판의 면적의 증가를 억제할 수 있다.In the semiconductor device according to the present invention, the second substrate is connected to the gate pad via conductive bumps. When the transistor generates heat, the resistance value of the base material of the second substrate decreases. At this time, the gate leak current flowing from the drain electrode of the transistor to the gate electrode flows from the first electrode to the second electrode through the base material of the second substrate. Therefore, the voltage drop due to the gate leak current flowing in the first resistor is suppressed. Therefore, heat generation of the FET is suppressed. Further, it is not necessary to form a device for suppressing a gate leak current on the first substrate. Therefore, an increase in the area of the first substrate can be suppressed.

도 1은 실시의 형태 1과 관련되는 반도체 장치의 단면도이다.
도 2는 실시의 형태 1과 관련되는 제 1 기판의 평면도이다.
도 3은 비교예와 관련되는 반도체 장치의 단면도이다.
도 4는 실리콘의 도전율의 온도 특성을 나타내는 도면이다.
도 5는 실시의 형태 1의 제 1 변형예와 관련되는 제 2 기판의 평면도이다.
도 6은 실시의 형태 1의 제 1 변형예와 관련되는 제 2 기판의 저면도이다.
도 7은 실시의 형태 1의 제 2 변형예와 관련되는 반도체 장치의 단면도이다.
도 8은 비교예와 관련되는 반도체 장치의 단면도이다.
도 9는 실시의 형태 2와 관련되는 반도체 장치의 단면도이다.
도 10은 실시의 형태 3과 관련되는 반도체 장치의 단면도이다.
도 11은 실시의 형태 4와 관련되는 반도체 장치의 단면도이다.
도 12는 실시의 형태 4의 제 1 변형예와 관련되는 반도체 장치의 단면도이다.
도 13은 실시의 형태 4의 제 2 변형예와 관련되는 반도체 장치의 단면도이다.1 is a cross-sectional view of a semiconductor device according to a first embodiment.
2 is a plan view of the first substrate according to the first embodiment.
3 is a cross-sectional view of a semiconductor device according to a comparative example.
4 is a graph showing the temperature characteristics of conductivity of silicon.
5 is a plan view of a second substrate according to a first modification of the first embodiment.
6 is a bottom view of a second substrate according to a first modification of the first embodiment.
7 is a cross-sectional view of a semiconductor device according to a second modification of the first embodiment.
8 is a cross-sectional view of a semiconductor device according to a comparative example.
9 is a cross-sectional view of the semiconductor device according to the second embodiment.
10 is a cross-sectional view of the semiconductor device according to the third embodiment.
11 is a cross-sectional view of a semiconductor device according to Embodiment 4 of the present invention.
12 is a cross-sectional view of a semiconductor device according to a first modification of the fourth embodiment.
13 is a cross-sectional view of a semiconductor device according to a second modification of the fourth embodiment.

본 발명의 실시의 형태와 관련되는 반도체 장치에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.A semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. The same or corresponding components are denoted by the same reference numerals and repetitive descriptions may be omitted.

실시의 형태 1.Embodiment Mode 1.

도 1은 실시의 형태 1과 관련되는 반도체 장치의 단면도이다. 본 실시의 형태와 관련되는 반도체 장치(80)는, 제 1 기판(10)을 구비한다. 제 1 기판(10)에는 트랜지스터(12)가 마련된다. 본 실시의 형태에서는 트랜지스터(12)는 고주파용의 FET이다. 제 1 기판(10)은 화합물 반도체로 형성된다. 제 1 기판(10)의 재료로서, 비화갈륨, 질화갈륨, 인화인듐 등의 화합물 반도체가 이용된다.1 is a cross-sectional view of a semiconductor device according to a first embodiment. The semiconductor device 80 according to the present embodiment includes a first substrate 10. A transistor 12 is provided on the first substrate 10. In the present embodiment, the transistor 12 is a high frequency FET. The first substrate 10 is formed of a compound semiconductor. As a material of the first substrate 10, a compound semiconductor such as gallium arsenide, gallium nitride, or indium phosphide is used.

제 1 기판(10)의 상면에는 게이트 패드(11)가 마련된다. 게이트 패드(11)는, 배선(15)에 의해 트랜지스터(12)의 게이트 전극(13)과 접속된다. 제 1 기판(10)의 상면에는 드레인 패드(18)가 마련된다. 드레인 패드(18)는, 배선(17)에 의해 트랜지스터(12)의 드레인 전극(14)과 접속된다. 제 1 기판(10)의 이면에는, 그라운드 금속(52)이 마련되어 있다. 그라운드 금속(52)에는 그라운드 전위가 인가된다.On the upper surface of the first substrate 10, a gate pad 11 is provided. The gate pad 11 is connected to the gate electrode 13 of the transistor 12 by the wiring 15. A drain pad 18 is formed on the top surface of the first substrate 10. The drain pad 18 is connected to the drain electrode 14 of the transistor 12 by the wiring 17. On the back surface of the first substrate 10, a ground metal 52 is provided. A ground potential is applied to the ground metal 52.

게이트 패드(11)의 위에는, 도전성 범프(30)가 마련된다. 또한, 드레인 패드(18)의 위에는 도전성 범프(31)가 마련된다. 도전성 범프(30, 31)에는, 금, 구리 또는 땜납을 이용할 수 있다. 도전성 범프(30, 31)의 재료는 이것에 한하지 않는다.On the gate pad 11, a conductive bump 30 is provided. A conductive bump 31 is provided on the drain pad 18. For the conductive bumps 30 and 31, gold, copper, or solder can be used. The material of the conductive bumps 30 and 31 is not limited to this.

제 1 기판(10)의 위쪽에는, 제 2 기판(20)이 마련된다. 제 2 기판(20)은, 제 1 면(61)과, 제 1 면(61)과 반대의 면인 제 2 면(62)을 갖는다. 제 2 기판(20)은 저항률이 100Ω㎝ 이상인 실리콘으로 형성된다. 제 2 기판(20)의 재료가 되는 실리콘은, 고주파용 기판에 이용되는 진성 실리콘이다. 제 2 기판(20)은, 제 2 면(62)이 제 1 기판(10)의 상면과 대향하도록, 도전성 범프(30, 31)의 위에 마련된다. 제 2 기판(20)은, 도전성 범프(30, 31)에 의해, 제 1 기판(10)의 위쪽에 실장되어 있다.A second substrate 20 is provided above the first substrate 10. The second substrate 20 has a first surface 61 and a second surface 62 which is a surface opposite to the first surface 61. [ The second substrate 20 is formed of silicon having a resistivity of 100? Cm or more. The silicon to be the material of the second substrate 20 is intrinsic silicon used for the high frequency substrate. The second substrate 20 is provided on the conductive bumps 30 and 31 so that the second surface 62 faces the upper surface of the first substrate 10. [ The second substrate 20 is mounted on the first substrate 10 by the conductive bumps 30 and 31.

제 2 기판(20)에는, 제 1 전극(44)이 형성된다. 제 1 전극(44)은, 제 1 면(61)으로부터 제 2 면(62)으로 관통한다. 또한, 제 1 전극(44)은 제 2 면(62) 쪽에서 도전성 범프(30)와 접속된다. 제 1 전극(44)은, 제 1 패드(21)를 제 2 면(62)에 구비한다. 제 1 패드(21)는, 도전성 범프(30)와 접속된다. 또한, 제 1 전극(44)은, 제 1 본딩 패드(40)를 제 1 면(61)에 구비한다. 제 1 본딩 패드(40)는, 와이어 본딩을 행하기 위한 패드이다. 제 1 패드(21)와 제 1 본딩 패드(40)는 제 1 면(61)으로부터 제 2 면(62)으로 관통하는 제 1 비아 홀(22)에 의해 도통하고 있다.On the second substrate 20, a first electrode 44 is formed. The first electrode (44) penetrates from the first surface (61) to the second surface (62). Also, the first electrode 44 is connected to the conductive bump 30 on the second surface 62 side. The first electrode (44) has a first pad (21) on the second surface (62). The first pad (21) is connected to the conductive bump (30). In addition, the first electrode 44 has the first bonding pad 40 on the first surface 61. The first bonding pad 40 is a pad for performing wire bonding. The first pad 21 and the first bonding pad 40 are electrically connected by a first via hole 22 penetrating from the first surface 61 to the second surface 62.

반도체 장치(80)는, 저항(51)을 구비한다. 저항(51)은, 일단이 제 1 전극(44)의 제 1 면(61) 쪽에 접속된다. 저항(51)의 일단은, 제 1 본딩 패드(40)와 배선(53)에 의해 접속된다. 저항(51)의 타단은, 입력 단자(50)에 접속된다. 입력 단자(50)로부터 고주파 신호의 입력 및 게이트 전압의 인가가 행해진다. 저항(51)에 의해, 발진의 억제 및 트랜지스터(12)에 인가되는 게이트 전압의 조정을 할 수 있다.The semiconductor device 80 includes a resistor 51. The resistor 51 is connected at one end to the first surface 61 side of the first electrode 44. One end of the resistor 51 is connected by the first bonding pad 40 and the wiring 53. [ The other end of the resistor 51 is connected to the input terminal 50. The input of the high-frequency signal and the application of the gate voltage are performed from the input terminal 50. By the resistor 51, oscillation can be suppressed and the gate voltage applied to the transistor 12 can be adjusted.

제 2 기판(20)에는, 제 2 전극(45)이 형성된다. 본 실시의 형태에서는, 제 2 전극(45)은, 제 1 면(61)에 마련된 제 2 본딩 패드(41)이다. 제 2 전극(45)은, 제 1 전극(44)과 인접하여 마련된다. 제 2 전극(45)은, 배선(54)에 의해 입력 단자(50)와 접속된다. 제 2 전극(45)은 저항(51)을 거치지 않고서, 입력 단자(50)에 접속된다.On the second substrate 20, a second electrode 45 is formed. In the present embodiment, the second electrode 45 is a second bonding pad 41 provided on the first surface 61. The second electrode 45 is provided adjacent to the first electrode 44. The second electrode 45 is connected to the input terminal 50 by a wiring 54. The second electrode 45 is connected to the input terminal 50 without going through the resistor 51. [

본 실시의 형태에서는, 제 2 전극(45)은 제 1 면(61)에 마련된 제 2 본딩 패드(41)인 것으로 했다. 제 2 전극(45)의 형상은 이것에 한하지 않는다. 제 2 전극(45)은, 적어도 제 1 면(61)에 마련되고, 제 1 면(61) 쪽이 입력 단자(50)에 접속되어 있으면 된다. 제 2 전극(45)은, 다른 패드 및 트랜지스터(12)와 접속되어 있지 않다. 제 2 전극(45)과 제 1 전극(44)은, 제 2 기판(20)의 모재에 의해 이격되어 있다. 제 2 전극(45)은 부유 상태이다.In the present embodiment, the second electrode 45 is a second bonding pad 41 provided on the first surface 61. The shape of the second electrode 45 is not limited to this. The second electrode 45 may be provided on at least the first surface 61 and the first surface 61 may be connected to the input terminal 50. [ The second electrode 45 is not connected to other pads and the transistor 12. The second electrode (45) and the first electrode (44) are separated by the base material of the second substrate (20). The second electrode 45 is in a floating state.

제 2 기판(20)은, 제 2 면(62)에 제 3 패드(23)를 구비한다. 제 3 패드(23)는 도전성 범프(31)와 접속된다. 또한, 제 2 기판(20)은 제 1 면(61)에 제 3 본딩 패드(43)를 구비한다. 제 3 패드(23)와 제 3 본딩 패드(43)는 제 1 면(61)으로부터 제 2 면(62)으로 관통하는 제 3 비아 홀(24)에 의해 접속된다. 제 3 본딩 패드(43)는, 배선(55)에 의해 출력 단자(56)에 접속된다.The second substrate 20 has a third pad 23 on the second surface 62. The third pad 23 is connected to the conductive bump 31. Also, the second substrate 20 has a third bonding pad 43 on the first surface 61. The third pad 23 and the third bonding pad 43 are connected by a third via hole 24 penetrating from the first surface 61 to the second surface 62. The third bonding pad 43 is connected to the output terminal 56 by the wiring 55.

도 2는 실시의 형태 1과 관련되는 제 1 기판의 평면도이다. 제 1 기판(10)의 상면에는, 드레인 전극(14)과 소스 전극(16)이 교대로 배치되어 있다. 드레인 전극(14) 및 소스 전극(16)은, 평면에서 볼 때 장방형이다. 드레인 전극(14)과 소스 전극(16)의 사이에는 게이트 전극(13)이 배치되어 있다. 게이트 전극(13), 드레인 전극(14) 및 소스 전극(16)이 배치되는 영역의 일단에는 게이트 패드(11)와 소스 패드(19)가 배치된다. 게이트 전극(13), 드레인 전극(14) 및 소스 전극(16)이 배치되는 영역의 타단에는, 드레인 패드(18)가 배치된다.2 is a plan view of the first substrate according to the first embodiment. On the top surface of the first substrate 10, a drain electrode 14 and a source electrode 16 are alternately arranged. The drain electrode 14 and the source electrode 16 are rectangular in plan view. A gate electrode 13 is disposed between the drain electrode 14 and the source electrode 16. A gate pad 11 and a source pad 19 are disposed at one end of a region where the gate electrode 13, the drain electrode 14 and the source electrode 16 are disposed. A drain pad 18 is disposed at the other end of the region where the gate electrode 13, the drain electrode 14, and the source electrode 16 are disposed.

도 3은 비교예와 관련되는 반도체 장치의 단면도이다. 비교예와 관련되는 반도체 장치(81)는 제 1 기판(10)을 구비한다. 제 1 기판(10)의 구조는, 반도체 장치(80)와 마찬가지이다. 반도체 장치(81)는, 제 2 기판(20)을 구비하지 않는다. 게이트 패드(11)에는 배선(53)을 거쳐서 저항(51)의 일단이 접속된다. 저항(51)의 타단에는 입력 단자(50)가 접속된다. 드레인 패드(18)는 배선(55)을 거쳐서 출력 단자(56)에 접속된다.3 is a cross-sectional view of a semiconductor device according to a comparative example. The semiconductor device 81 according to the comparative example has the first substrate 10. The structure of the first substrate 10 is the same as that of the semiconductor device 80. The semiconductor device 81 does not have the second substrate 20. [ One end of the resistor 51 is connected to the gate pad 11 via the wiring 53. [ The input terminal 50 is connected to the other end of the resistor 51. [ And the drain pad 18 is connected to the output terminal 56 via the wiring 55. [

트랜지스터(12)에 게이트 전압이 인가되고 드레인 전류가 흐르면, 트랜지스터(12)는 발열한다. 일반적으로, 화합물 반도체로 형성된 FET에서는, FET의 온도가 일정치 이상으로 상승하면 드레인 전극(14)으로부터 게이트 전극(13)에 흐르는 게이트 리크 전류가 생긴다. 이 게이트 리크 전류는, 게이트 패드(11)를 지나서, 저항(51)을 거쳐서 입력 단자(50)로 향해 흐른다. 게이트 리크 전류가 저항(51)에 흐르면, 전압 강하에 의해 트랜지스터(12)에 인가되는 게이트 전압이 상승한다. 이 결과, 트랜지스터(12)에 흐르는 드레인 전류가 증가한다. 이 때문에, 트랜지스터(12)는 더 발열한다. 이것에 의해, 게이트 리크 전류가 더 증가한다. 이 연쇄에 의해, 트랜지스터(12)가 손상될 가능성이 있다.When a gate voltage is applied to the transistor 12 and a drain current flows, the transistor 12 generates heat. Generally, in a FET formed of a compound semiconductor, a gate leak current flows from the drain electrode 14 to the gate electrode 13 when the temperature of the FET rises above a predetermined value. This gate leak current flows through the gate pad 11, through the resistor 51, and toward the input terminal 50. When a gate leak current flows in the resistor 51, the gate voltage applied to the transistor 12 by the voltage drop rises. As a result, the drain current flowing through the transistor 12 increases. For this reason, the transistor 12 generates more heat. This further increases the gate leak current. With this chain, there is a possibility that the transistor 12 is damaged.

이것에 대하여, 본 실시의 형태와 관련되는 반도체 장치(80)의 동작에 대하여 설명한다. 트랜지스터(12)의 온도가 상온인 경우, 트랜지스터(12)의 이득이 높다. 이득이 높은 FET에서는 발진이 생길 가능성이 있다. 본 실시의 형태에서는, 입력 단자(50)에 접속된 저항(51)에 의해, 트랜지스터(12)의 발진을 억제할 수 있다. 또한, 상온에 있어서 제 2 기판(20)의 모재인 실리콘의 도전율은 낮다. 이 때문에, 제 1 전극(44)과 제 2 전극(45)의 사이에는 전류가 흐르지 않는다.On the other hand, the operation of the semiconductor device 80 according to the present embodiment will be described. When the temperature of the transistor 12 is at room temperature, the gain of the transistor 12 is high. Oscillation may occur in a FET having a high gain. In this embodiment, oscillation of the transistor 12 can be suppressed by the resistor 51 connected to the input terminal 50. [ Also, at room temperature, the conductivity of silicon, which is the base material of the second substrate 20, is low. Therefore, no current flows between the first electrode 44 and the second electrode 45.

입력 단자(50)에 게이트 전압 및 대전력의 고주파 신호가 입력되면, 트랜지스터(12)의 온도가 상승한다. 트랜지스터(12)가 고온이 되면 이득이 감소한다. 이때, 발진이 일어날 가능성이 저감된다. 한편, 트랜지스터(12)가 고온이 되면 게이트 리크 전류가 생긴다. 게이트 리크 전류는, 드레인 전극(14)으로부터 게이트 전극(13)으로 흐르고, 게이트 패드(11), 도전성 범프(30)를 지나서 제 1 전극(44)으로 향한다.When a gate voltage and a high-power high-frequency signal are input to the input terminal 50, the temperature of the transistor 12 rises. When the temperature of the transistor 12 becomes high, the gain decreases. At this time, the possibility of occurrence of oscillation is reduced. On the other hand, when the transistor 12 becomes high temperature, a gate leak current is generated. The gate leak current flows from the drain electrode 14 to the gate electrode 13 and is directed to the first electrode 44 through the gate pad 11 and the conductive bump 30.

이때, 제 1 기판(10)이 발하는 열은, 제 1 기판(10)과 제 2 기판(20)의 사이의 공기 및 도전성 범프(30, 31)를 거쳐서 제 2 기판(20)에 전달된다. 이 결과, 제 2 기판(20)의 온도가 상승한다. 제 2 기판(20)의 온도가 상승하면, 실리콘의 내부에 진성 캐리어가 발생한다. 이 때문에, 제 2 기판(20)의 도전율이 상승한다. 이때, 제 2 전극(45)을 제 1 전극(44)과 인접하여 배치함으로써, 제 1 전극(44)과 제 2 전극(45)의 사이에 전류의 경로가 형성된다.The heat generated by the first substrate 10 is transmitted to the second substrate 20 through the air between the first substrate 10 and the second substrate 20 and the conductive bumps 30 and 31. As a result, the temperature of the second substrate 20 rises. When the temperature of the second substrate 20 rises, an intrinsic carrier is generated inside the silicon. As a result, the conductivity of the second substrate 20 increases. At this time, by arranging the second electrode 45 adjacent to the first electrode 44, a current path is formed between the first electrode 44 and the second electrode 45.

이때, 드레인 전극(14)으로부터 게이트 전극(13)에 흐르는 게이트 리크 전류는, 제 1 전극(44)으로부터 제 2 기판(20)의 모재 및 제 2 전극(45)을 통해서 입력 단자(50)에 흐르게 된다. 게이트 리크 전류는, 제 2 전극(45)을 거쳐서 입력 단자(50)로부터 외부로 향해 흐른다. 이 결과, 저항(51)에 흐르는 게이트 리크 전류는 저감되고, 저항(51)에 의한 전압 강하가 억제된다. 이 때문에, 게이트 전압의 상승이 억제되고, 트랜지스터(12)의 발열이 더 억제된다. 따라서, 발열에 의한 반도체 장치(80)의 손상을 방지할 수 있다.The gate leakage current flowing from the drain electrode 14 to the gate electrode 13 flows from the first electrode 44 to the input terminal 50 through the base material of the second substrate 20 and the second electrode 45 Flow. The gate leak current flows from the input terminal 50 to the outside via the second electrode 45. [ As a result, the gate leakage current flowing through the resistor 51 is reduced, and the voltage drop by the resistor 51 is suppressed. Therefore, the rise of the gate voltage is suppressed, and the heat generation of the transistor 12 is further suppressed. Therefore, damage to the semiconductor device 80 due to heat generation can be prevented.

여기서, 제 1 전극(44)과 제 2 전극(45)의 사이의 전류의 경로는 저저항이면 된다. 이 때문에, 제 2 전극(45)은, 제 1 전극(44)에 근접하여 배치한다. 제 1 전극(44)과 제 2 전극(45)의 사이의 간격은, 100㎛ 이하인 것이 바람직하다.Here, the current path between the first electrode 44 and the second electrode 45 may be a low resistance. For this reason, the second electrode 45 is arranged close to the first electrode 44. The distance between the first electrode 44 and the second electrode 45 is preferably 100 mu m or less.

또한, 제 1 기판(10)이 발하는 열은, 제 1 기판(10)과 제 2 기판(20)의 사이의 공기 및 도전성 범프(30, 31)를 거쳐서 제 2 기판(20)에 전달된다. 공기는 열을 전하기 어렵기 때문에, 제 2 기판(20)의 온도는 트랜지스터(12)의 온도까지는 상승하지 않는다. 그러나, 도전성 범프(30, 31)의 높이는 일반적으로 수 ㎛ 내지 수십 ㎛이다. 이 때문에, 제 1 기판(10)과 제 2 기판(20)이 근접될 수 있다. 따라서, 제 2 기판(20)의 도전율을 증가시키기에 충분히, 제 2 기판(20)의 온도를 상승시킬 수 있다.The heat generated by the first substrate 10 is transmitted to the second substrate 20 through the air between the first substrate 10 and the second substrate 20 and the conductive bumps 30 and 31. The temperature of the second substrate 20 does not rise to the temperature of the transistor 12 because air is difficult to transmit heat. However, the height of the conductive bumps 30, 31 is generally several mu m to several tens of mu m. Therefore, the first substrate 10 and the second substrate 20 can be brought close to each other. Therefore, the temperature of the second substrate 20 can be raised sufficiently to increase the conductivity of the second substrate 20. [

트랜지스터(12)가 발열했을 때의 제 2 기판(20)의 온도를 유한 요소법에 의한 열 해석에 의해 산출했다. 열 해석에서는 제 1 기판(10)과 제 2 기판(20)의 간격을 10㎛로 했다. 또한, 게이트 리크 전류가 흐를 때의 트랜지스터(12)의 온도를 섭씨 190도로 했다. 이때, 제 2 기판(20)의 온도는 섭씨 140도 이상이 된다고 하는 계산 결과를 얻었다.The temperature of the second substrate 20 when the transistor 12 generates heat was calculated by thermal analysis by the finite element method. In the thermal analysis, the interval between the first substrate 10 and the second substrate 20 was 10 mu m. In addition, the temperature of the transistor 12 when the gate leakage current flows is 190 degrees Celsius. At this time, a calculation result that the temperature of the second substrate 20 was 140 degrees Celsius or more was obtained.

도 4는 실리콘의 도전율의 온도 특성을 나타내는 도면이다. 실리콘은 상온에 있어서 도전성을 갖지 않는다. 실리콘은 섭씨 130도를 넘으면 급속히 진성 캐리어가 발생한다. 이 결과, 도전율이 증가한다. 열 해석에 의하면, 트랜지스터(12)가 발열하는 것에 의해 제 2 기판(20)은 140도가 된다. 따라서, 트랜지스터(12)의 발열에 의해, 제 2 기판(20)에서는 진성 캐리어가 급속히 증가한다. 이 결과, 제 2 기판(20)의 도전율이 증가하고, 제 1 전극(44)과 제 2 전극(45)의 사이에 전류 경로를 형성하는 것이 가능하게 된다. 따라서, 게이트 리크 전류를, 실리콘을 거쳐서 제 2 전극(45)에 흘리는 것이 가능하게 된다.4 is a graph showing the temperature characteristics of conductivity of silicon. Silicon does not have conductivity at room temperature. Silicones generate intrinsic carriers rapidly at temperatures above 130 degrees Celsius. As a result, the conductivity increases. According to the thermal analysis, the second substrate 20 becomes 140 degrees because the transistor 12 generates heat. Therefore, the intrinsic carrier rapidly increases in the second substrate 20 due to the heat generation of the transistor 12. [ As a result, the conductivity of the second substrate 20 increases and it becomes possible to form a current path between the first electrode 44 and the second electrode 45. Therefore, it becomes possible to flow the gate leak current to the second electrode 45 through the silicon.

본 실시의 형태에서는, 도전성 범프(30, 31)를 거쳐, 발열원인 트랜지스터(12)의 바로 위쪽에 제 2 기판(20)이 배치되어 있다. 도전성 범프(30, 31)의 높이는 변경할 수 있다. 이 때문에, 제 1 기판(10)과 제 2 기판(20)의 간격을 변경할 수 있다. 따라서, 제 2 기판(20)의 온도를 컨트롤할 수 있다. 제 2 기판(20)의 도전율을 증가시키고 싶은 경우는, 제 2 기판(20)을 제 1 기판(10)에 접근시킨다. 이것에 의해, 제 1 기판(10)으로부터 제 2 기판(20)에 열이 전달되기 쉬워진다. 따라서, 제 2 기판(20)의 온도가 상승하고, 도전율이 증가한다.In the present embodiment, the second substrate 20 is disposed directly above the transistor 12, which generates heat, through the conductive bumps 30 and 31. The heights of the conductive bumps 30 and 31 can be changed. Therefore, the interval between the first substrate 10 and the second substrate 20 can be changed. Therefore, the temperature of the second substrate 20 can be controlled. When it is desired to increase the conductivity of the second substrate 20, the second substrate 20 approaches the first substrate 10. As a result, heat is easily transferred from the first substrate 10 to the second substrate 20. Therefore, the temperature of the second substrate 20 rises and the conductivity increases.

또한, 제 1 기판(10)의 온도가 낮은 상태에 있어서, 제 2 전극(45)으로의 전류 경로를 형성하고 싶은 경우에도, 제 1 기판(10)과 제 2 기판(20)의 간격을 좁힌다. 이것에 의해, 제 1 기판(10)으로부터의 열이 전달되기 쉬워지고, 제 2 기판(20)의 온도가 130도 이상이 되기 쉬워진다. 따라서, 제 1 기판(10)과 제 2 기판(20)의 간격을 좁히면, 제 1 기판(10)의 온도가 낮은 상태에 있어서 제 2 전극(45)으로의 전류 경로를 형성할 수 있다. 이것에 의해, 트랜지스터(12)로서, 통상의 FET보다 저온에서 게이트 리크 전류가 흐르기 시작하는 특성을 갖는 FET를 이용하는 경우에도, 게이트 전압의 상승을 억제할 수 있다.Even when the temperature of the first substrate 10 is low and the current path to the second electrode 45 is desired to be formed, the gap between the first substrate 10 and the second substrate 20 is narrowed All. As a result, the heat from the first substrate 10 is easily transmitted, and the temperature of the second substrate 20 is more likely to be 130 degrees or more. Therefore, if the interval between the first substrate 10 and the second substrate 20 is narrowed, a current path to the second electrode 45 can be formed in a state where the temperature of the first substrate 10 is low. This makes it possible to suppress the rise of the gate voltage even when the FET 12 having the characteristic that the gate leakage current begins to flow at a lower temperature than the normal FET is used as the transistor 12. [

또한, 제 1 전극(44)과 제 2 전극(45)의 간격을 변경함으로써, 제 1 전극(44)과 제 2 전극(45)의 사이의 저항값을 변경할 수 있다. 제 1 전극(44)과 제 2 전극(45)의 간격을 가까이 함으로써, 제 1 전극(44)과 제 2 전극(45)의 사이에 전류를 흘리기 쉽게 할 수 있다. 또한, 본 실시의 형태에서는, 제 2 전극(45)은 제 1 전극(44)과 제 3 본딩 패드(43)의 사이에 배치되었다. 제 1 전극(44)과 제 2 전극(45)의 위치 관계는, 그 이외이더라도 좋다.The resistance value between the first electrode 44 and the second electrode 45 can be changed by changing the interval between the first electrode 44 and the second electrode 45. [ It is easy to flow a current between the first electrode 44 and the second electrode 45 by making the gap between the first electrode 44 and the second electrode 45 close to each other. In the present embodiment, the second electrode 45 is disposed between the first electrode 44 and the third bonding pad 43. The positional relationship between the first electrode 44 and the second electrode 45 may be other than that.

본 실시의 형태에서는, 제 1 전극(44)과 제 2 전극(45)의 위치 관계 및 제 1 기판(10)과 제 2 기판(20)의 간격을 조정할 수 있다. 이것에 의해, 게이트 리크 전류가 흐르기 시작하는 온도 등의 트랜지스터(12)의 특성에 맞춘 반도체 장치(80)를 얻을 수 있다.In the present embodiment, the positional relationship between the first electrode 44 and the second electrode 45 and the distance between the first substrate 10 and the second substrate 20 can be adjusted. As a result, the semiconductor device 80 can be obtained that matches the characteristics of the transistor 12, such as the temperature at which the gate leak current begins to flow.

트랜지스터(12)의 특성에 맞춘 반도체 장치(80)의 조정 방법으로서, 제 2 기판(20)의 재료를 변경하더라도 좋다. 본 실시의 형태에서는, 제 2 기판(20)은, 상온에 있어서의 저항률이 100Ω㎝ 이상인 실리콘인 것으로 했다. 이것에 의해, 상온에 있어서 제 2 전극(45)에 전류가 흐르는 것을 막을 수 있다. 상온에 있어서의 저항률이 낮더라도 문제없는 경우에는, 저항률이 100Ω㎝ 미만인 실리콘을 이용하더라도 좋다. 반대로, 제 2 기판(20)이 고온까지 높은 저항률을 유지할 필요가 있는 경우에는, 제 2 기판(20)의 재료로서 와이드 밴드 갭 반도체를 이용하더라도 좋다.The material of the second substrate 20 may be changed as a method of adjusting the semiconductor device 80 in accordance with the characteristics of the transistor 12. [ In the present embodiment, it is assumed that the second substrate 20 is silicon having a resistivity at room temperature of 100? Cm or more. As a result, current can be prevented from flowing to the second electrode 45 at normal temperature. If there is no problem even if the resistivity at room temperature is low, silicon having a resistivity of less than 100? Cm may be used. Conversely, when the second substrate 20 needs to maintain a high resistivity up to a high temperature, a wide bandgap semiconductor may be used as the material of the second substrate 20.

트랜지스터(12)의 온도 상승의 억제를 위해, 제 1 기판(10)에, 저항(51)과 병렬로 서미스터를 접속하는 방법이 생각된다. 그러나, 이 방법에 의하면, 서미스터를 형성하기 위해 제 1 기판(10)의 면적이 커진다.To suppress the temperature rise of the transistor 12, a method of connecting a thermistor to the first substrate 10 in parallel with the resistor 51 is conceivable. However, according to this method, the area of the first substrate 10 is increased to form the thermistor.

이것에 비하여, 본 실시의 형태와 관련되는 반도체 장치(80)는, 제 1 기판(10)의 위쪽에 제 2 기판(20)을 마련함으로써, 트랜지스터(12)의 온도 상승을 억제할 수 있다. 제 1 기판(10)과 제 2 기판(20)을 접속하는 도전성 범프(30, 31)는, 각각, 게이트 패드(11) 및 드레인 패드(18)의 위에 마련된다. 게이트 패드(11) 및 드레인 패드(18)는, 와이어 본딩을 위한 패드이다. 게이트 패드(11) 및 드레인 패드(18)는, 일반적으로 기판 상에 마련되는 것이다.In contrast, the semiconductor device 80 according to the present embodiment can suppress the temperature rise of the transistor 12 by providing the second substrate 20 above the first substrate 10. The conductive bumps 30 and 31 for connecting the first substrate 10 and the second substrate 20 are provided on the gate pad 11 and the drain pad 18, respectively. The gate pad 11 and the drain pad 18 are pads for wire bonding. The gate pad 11 and the drain pad 18 are generally provided on a substrate.

따라서, 본 실시의 형태에서는, 트랜지스터(12)의 온도 상승의 억제를 위해 제 1 기판(10)에 새로운 요소를 마련할 필요가 없다. 이 때문에, 제 1 기판(10)의 면적을 확대할 필요가 없다. 따라서, 제 1 기판(10)의 면적의 증가를 억제할 수 있다. 특히, 대전력용 FET에 이용되는 화합물 반도체 기판은 실리콘 기판과 비교하여 고가인 것이 많다. 따라서, 화합물 반도체로 형성되는 제 1 기판(10)의 면적의 증가를 억제할 수 있는 것에 의해, 제조 비용을 저감할 수 있다.Therefore, in this embodiment, it is not necessary to provide a new element on the first substrate 10 in order to suppress the temperature rise of the transistor 12. Therefore, the area of the first substrate 10 does not need to be enlarged. Therefore, an increase in the area of the first substrate 10 can be suppressed. In particular, a compound semiconductor substrate used in a large power FET is often expensive as compared with a silicon substrate. Therefore, since the increase in the area of the first substrate 10 formed of the compound semiconductor can be suppressed, the manufacturing cost can be reduced.

도 5는 실시의 형태 1의 제 1 변형예와 관련되는 제 2 기판의 평면도이다. 도 6은 실시의 형태 1의 제 1 변형예와 관련되는 제 2 기판의 저면도이다. 본 실시의 형태의 제 1 변형예로서, 제 2 기판(120)이 발열의 억제 이외의 기능을 갖더라도 좋다. 예컨대, 제 2 기판(120)에 정합 회로 등의 다른 회로를 형성하더라도 좋다.5 is a plan view of a second substrate according to a first modification of the first embodiment. 6 is a bottom view of a second substrate according to a first modification of the first embodiment. As a first modification of the present embodiment, the second substrate 120 may have a function other than suppression of heat generation. For example, another circuit such as a matching circuit may be formed on the second substrate 120.

제 1 변형예와 관련되는 제 2 기판(120)에 있어서, 제 1 면(61)에는 제 1 본딩 패드(40)가 마련된다. 제 2 면(62)에는, 제 4 패드(125)가 마련된다. 제 1 본딩 패드(40)와 제 4 패드(125)는 제 1 비아 홀(122)에 의해 접속된다. 또, 도 5 및 도 6에 있어서, 편의상, 제 1 비아 홀(122)의 위치는 파선으로 나타내어지고 있다. 또한, 제 1 변형예와 관련되는 제 2 기판(120)에서는, 제 1 본딩 패드(40), 제 2 본딩 패드(41) 및 제 3 본딩 패드(43)의 배치가 제 2 기판(20)과 상이하다.The first bonding pad 40 is provided on the first surface 61 of the second substrate 120 according to the first modification. On the second surface 62, a fourth pad 125 is provided. The first bonding pad 40 and the fourth pad 125 are connected by a first via hole 122. 5 and 6, for the sake of convenience, the position of the first via-hole 122 is indicated by a broken line. In the second substrate 120 according to the first modification example, the arrangement of the first bonding pad 40, the second bonding pad 41 and the third bonding pad 43 is the same as that of the second substrate 20, It is different.

제 1 변형예와 관련되는 제 2 기판(120)에는, 제 2 면(62)에 정합 회로(126)가 형성되어 있다. 정합 회로(126)는, 제 4 패드(125)와 제 1 패드(121)의 사이에 접속되어 있다. 정합 회로(126)는 미앤더(meander) 인덕터이다. 정합 회로(126)는 미앤더 인덕터 이외의 것이더라도 좋다.A matching circuit 126 is formed on the second surface 62 of the second substrate 120 according to the first modification. The matching circuit 126 is connected between the fourth pad 125 and the first pad 121. The matching circuit 126 is a meander inductor. The matching circuit 126 may be other than the meander inductor.

일반적으로, FET를 고성능으로 하기 위해, 정합 회로를 FET의 근방에 배치하는 것이 바람직하다. 한편, 제 2 기판(120)도, 발열한 트랜지스터(12)의 온도를 감지하기 위해 트랜지스터(12)에 근접하여 배치될 필요가 있다. 본 실시의 형태에서는, 제 2 기판(120)에 정합 회로(126)가 마련된다. 이 때문에, 제 2 기판(120)과 정합 회로(126)를 함께, 트랜지스터(12)에 근접하여 배치할 수 있다. 따라서, FET의 고성능화와, 발열에 의한 손상의 억제의 효과를 양쪽 모두 얻을 수 있다. 또한, 제 2 기판(120)에 정합 회로(126)를 마련함으로써, 제 1 기판(10)에 정합 회로를 마련할 필요가 없어진다. 따라서, 제 1 기판(10)의 면적을 삭감할 수 있다. 이 때문에, FET의 고집적화를 실현할 수 있다. 제 2 기판(120)에 형성하는 회로는 정합 회로(126)에 한하지 않는다.In general, in order to achieve high performance of the FET, it is preferable to dispose the matching circuit near the FET. On the other hand, the second substrate 120 also needs to be placed close to the transistor 12 in order to sense the temperature of the heat-generating transistor 12. In the present embodiment, the matching circuit 126 is provided on the second substrate 120. [ Therefore, the second substrate 120 and the matching circuit 126 can be arranged close to the transistor 12 together. Therefore, both the high performance of the FET and the suppression of damage due to heat generation can be obtained. Further, by providing the matching circuit 126 on the second substrate 120, there is no need to provide a matching circuit on the first substrate 10. [ Therefore, the area of the first substrate 10 can be reduced. Therefore, high integration of the FET can be realized. The circuit formed on the second substrate 120 is not limited to the matching circuit 126.

도 7은 실시의 형태 1의 제 2 변형예와 관련되는 반도체 장치의 단면도이다. 제 2 변형예와 관련되는 반도체 장치(280)에 있어서, 제 1 기판(10)과 제 2 기판(20)은, 수지(260)로 봉지되어 있다. 그 외의 구조는, 반도체 장치(80)와 마찬가지이다. 제 1 기판(10)과 제 2 기판(20)이 수지(260)로 봉지됨으로써, 충격 및 고습도의 대기로부터 반도체 장치(280)를 보호할 수 있다. 수지(260)는 에폭시 수지이다.7 is a cross-sectional view of a semiconductor device according to a second modification of the first embodiment. In the semiconductor device 280 according to the second modification, the first substrate 10 and the second substrate 20 are sealed with a resin 260. The other structure is the same as that of the semiconductor device 80. The first substrate 10 and the second substrate 20 are sealed with the resin 260 so that the semiconductor device 280 can be protected from impact and high-humidity atmosphere. Resin 260 is an epoxy resin.

도 8은 비교예와 관련되는 반도체 장치의 단면도이다. 비교예와 관련되는 반도체 장치(281)는, 제 1 기판(10)이 수지(261)로 봉지되어 있다. 그 외의 구조는 비교예와 관련되는 반도체 장치(81)와 마찬가지이다. 비교예와 관련되는 반도체 장치(281)에서는, 제 1 기판(10)을 수지(261)로 봉지하면, 트랜지스터(12)와 수지(261)가 접촉한다. 이 때문에, 트랜지스터(12)의 성능이 저하하는 경우가 있다.8 is a cross-sectional view of a semiconductor device according to a comparative example. In the semiconductor device 281 according to the comparative example, the first substrate 10 is encapsulated with a resin 261. The other structures are the same as those of the semiconductor device 81 according to the comparative example. In the semiconductor device 281 according to the comparative example, when the first substrate 10 is sealed with the resin 261, the transistor 12 and the resin 261 are in contact with each other. For this reason, the performance of the transistor 12 may be deteriorated.

이것에 비하여, 제 2 변형예와 관련되는 반도체 장치(280)에서는, 제 1 기판(10)의 위에 도전성 범프(30, 31)가 마련된다. 도전성 범프(30, 31)의 위에는 제 2 기판(20)이 마련된다. 이 때문에, 트랜지스터(12)의 주변에는 중공(中空) 영역이 형성된다. 다시 말해, 제 2 기판(20)을 제 1 기판(10)의 캡으로서 이용할 수 있다. 이것에 의해, 트랜지스터(12)의 성능을 낮추는 일 없이, 반도체 장치(280)를 봉지할 수 있다.On the other hand, in the semiconductor device 280 according to the second modification, the conductive bumps 30 and 31 are provided on the first substrate 10. On the conductive bumps 30 and 31, a second substrate 20 is provided. Therefore, a hollow region is formed around the transistor 12. In other words, the second substrate 20 can be used as a cap of the first substrate 10. As a result, the semiconductor device 280 can be sealed without lowering the performance of the transistor 12.

이러한 변형은 이하의 실시의 형태와 관련되는 반도체 장치에 대하여 적당히 응용할 수 있다. 또, 이하의 실시의 형태와 관련되는 반도체 장치에 대해서는 실시의 형태 1과의 공통점이 많으므로, 실시의 형태 1과의 차이점을 중심으로 설명한다.These modifications can be suitably applied to the semiconductor device according to the following embodiments. Since the semiconductor device according to the following embodiments has a lot in common with the first embodiment, differences from the first embodiment will be mainly described.

실시의 형태 2.Embodiment 2:

도 9는 실시의 형태 2와 관련되는 반도체 장치의 단면도이다. 본 실시의 형태와 관련되는 반도체 장치(380)는 제 2 전극(345)의 구조가 반도체 장치(80)와 상이하다. 그 외의 구조는, 실시의 형태 1과 마찬가지이다. 제 2 전극(345)은, 제 2 기판(320)의 제 1 면(61)으로부터 제 2 면(62)으로 관통한다. 제 2 전극(345)은, 제 1 면(61)에 제 2 본딩 패드(41)를 구비한다. 또한, 제 2 전극(345)은, 제 2 면(62)에 제 2 패드(342)를 구비한다. 제 2 본딩 패드(41)와 제 2 패드(342)는 제 2 비아 홀(327)에 의해 접속된다. 제 2 전극(345)과 제 1 전극(44)은, 제 2 기판(320)의 모재에 의해 이격되어 있다.9 is a cross-sectional view of the semiconductor device according to the second embodiment. In the semiconductor device 380 according to the present embodiment, the structure of the second electrode 345 is different from that of the semiconductor device 80. [ The other structures are the same as those of the first embodiment. The second electrode 345 penetrates from the first surface 61 to the second surface 62 of the second substrate 320. The second electrode 345 has a second bonding pad 41 on the first surface 61. The second electrode 345 also includes a second pad 342 on the second surface 62. The second electrode 345 may include a second pad 342, The second bonding pad 41 and the second pad 342 are connected by a second via hole 327. The second electrode 345 and the first electrode 44 are separated by the base material of the second substrate 320.

제 2 기판(320)의 모재는 제 2 기판(20)과 동일하다. 제 2 기판(320)이 고온이 되면, 제 2 기판(320)의 도전율이 상승하고, 게이트 리크 전류가 제 2 전극(345)으로 향해 흐른다. 제 1 전극(44)과 제 2 전극(345)의 사이의 저항값은, 전류 경로의 단면적이 클수록 작아진다. 본 실시의 형태에서는, 제 1 비아 홀(22)과 제 2 비아 홀(327)의 사이에 게이트 리크 전류가 흐른다. 이 때문에, 실시의 형태 1과 비교하여, 전류 경로의 단면적이 커진다. 따라서, 제 1 전극(44)과 제 2 전극(345)의 사이의 저항값을 실시의 형태 1보다 저감할 수 있다. 이 때문에, 제 2 전극(345)으로 향해 게이트 리크 전류를 흘리기 쉬워진다. 따라서, 트랜지스터(12)의 발열의 억제의 효과를 높일 수 있다.The base material of the second substrate 320 is the same as that of the second substrate 20. When the temperature of the second substrate 320 becomes high, the conductivity of the second substrate 320 rises and a gate leak current flows toward the second electrode 345. The resistance value between the first electrode 44 and the second electrode 345 becomes smaller as the cross-sectional area of the current path becomes larger. In this embodiment, a gate leak current flows between the first via-hole 22 and the second via-hole 327. [ As a result, the cross-sectional area of the current path is larger than that of the first embodiment. Therefore, the resistance value between the first electrode 44 and the second electrode 345 can be reduced as compared with the first embodiment. Therefore, it becomes easy to flow a gate leak current toward the second electrode 345. Therefore, the effect of suppressing the heat generation of the transistor 12 can be enhanced.

실시의 형태 3.Embodiment 3

도 10은 실시의 형태 3과 관련되는 반도체 장치의 단면도이다. 본 실시의 형태와 관련되는 반도체 장치(480)는 제 1 전극(444)의 구조가 반도체 장치(80)와 상이하다. 그 외의 구조는, 실시의 형태 1과 마찬가지이다. 제 1 전극(444)은, 도전성 범프(30)와 접속되고, 제 2 면(62)에 마련된 제 1 패드(421)를 구비한다. 제 1 패드(421)는, 제 2 본딩 패드(41)의 바로 밑까지 연장되어 있다. 제 1 패드(421)는, 평면에서 볼 때 제 2 본딩 패드(41)와 겹치는 위치까지 형성된다.10 is a cross-sectional view of the semiconductor device according to the third embodiment. In the semiconductor device 480 according to the present embodiment, the structure of the first electrode 444 is different from that of the semiconductor device 80. The other structures are the same as those of the first embodiment. The first electrode 444 is connected to the conductive bump 30 and has a first pad 421 provided on the second surface 62. The first pad 421 extends directly below the second bonding pad 41. The first pad 421 is formed to overlap with the second bonding pad 41 when seen in plan view.

실시의 형태 1 및 실시의 형태 2에서는, 제 1 전극(44)과 제 2 전극(45, 345)의 사이에 흐르는 게이트 리크 전류는, 주로 제 1 면(61)에 평행한 방향으로 흐른다. 이것에 비하여 본 실시의 형태에서는, 제 2 면(62)으로부터 제 1 면(61)으로 향하는 방향으로 게이트 리크 전류를 흘릴 수 있다. 평면에서 볼 때, 제 1 패드(421)와 제 2 본딩 패드(41)가 겹치는 면적을 확장함으로써, 전류 경로의 단면적을 크게 할 수 있다. 따라서, 제 1 전극(444)으로부터 제 2 전극(45)으로의 게이트 리크 전류의 전류 경로의 저항값을 저감할 수 있다.In the first and second embodiments, the gate leak current flowing between the first electrode 44 and the second electrode 45, 345 mainly flows in a direction parallel to the first surface 61. In contrast, according to the present embodiment, a gate leak current can flow in a direction from the second surface 62 toward the first surface 61. The cross-sectional area of the current path can be increased by enlarging the overlapping area of the first pad 421 and the second bonding pad 41 in plan view. Therefore, the resistance value of the current path of the gate leak current from the first electrode 444 to the second electrode 45 can be reduced.

실시의 형태 4.Embodiment 4.

도 11은 실시의 형태 4와 관련되는 반도체 장치의 단면도이다. 본 실시의 형태와 관련되는 반도체 장치(580)는, 제 2 기판(520)의 형상이 실시의 형태 3과 상이하다. 제 2 기판(520)의 제 1 면(61)에는 제 1 오목부(528)가 형성된다. 제 2 전극(45)은, 제 1 오목부(528)의 저면에 마련된다. 그 외의 형상은 실시의 형태 3과 마찬가지이다. 제 1 오목부(528)는, 제 2 기판(520)의 제 1 면(61)을 에칭하여 형성된다.11 is a cross-sectional view of a semiconductor device according to Embodiment 4 of the present invention. In the semiconductor device 580 according to the present embodiment, the shape of the second substrate 520 is different from that of the third embodiment. A first recess (528) is formed on the first surface (61) of the second substrate (520). The second electrode 45 is provided on the bottom surface of the first concave portion 528. The other configuration is the same as that of the third embodiment. The first recess 528 is formed by etching the first surface 61 of the second substrate 520.

본 실시의 형태와 관련되는 제 2 기판(520)은, 제 2 본딩 패드(41)가 마련된 부분이 주위보다 얇다. 이 때문에, 제 1 패드(421)와 제 2 본딩 패드(41)의 간격이, 실시의 형태 3보다 작아진다. 따라서, 제 1 전극(444)으로부터 제 2 전극(45)으로의 게이트 리크 전류의 전류 경로를 더 저저항화할 수 있다.In the second substrate 520 according to the present embodiment, the portion where the second bonding pad 41 is provided is thinner than the surrounding portion. Therefore, the gap between the first pad 421 and the second bonding pad 41 becomes smaller than that in the third embodiment. Therefore, the current path of the gate leak current from the first electrode 444 to the second electrode 45 can be made lower in resistance.

도 12는 실시의 형태 4의 제 1 변형예와 관련되는 반도체 장치의 단면도이다. 제 1 변형예와 관련되는 반도체 장치(680)는, 제 2 전극(645)의 형상이 반도체 장치(580)와 상이하다. 제 2 전극(645)은 제 2 본딩 패드(641)를 구비한다. 제 2 본딩 패드(641)는 제 1 오목부(528)를 메운다.12 is a cross-sectional view of a semiconductor device according to a first modification of the fourth embodiment. In the semiconductor device 680 according to the first modification, the shape of the second electrode 645 is different from that of the semiconductor device 580. The second electrode 645 has a second bonding pad 641. The second bonding pad 641 fills the first recess 528.

제 2 기판(520)은, 제 1 오목부(528)가 형성된 부분이 주위보다 얇다. 제 2 본딩 패드(641)가 제 1 오목부(528)를 충전함으로써, 제 2 기판(520)을 보강할 수 있다. 또한, 반도체 장치(580)에서는 제 1 오목부(528)의 내부에 있어서, 제 2 본딩 패드(41)에 와이어 본딩을 실시하게 된다. 이것에 비하여, 제 1 변형예와 관련되는 반도체 장치(680)에서는, 제 1 오목부(528)가 제 2 본딩 패드(641)에 의해 충전된다. 이 때문에, 제 1 오목부(528)의 외부에서 와이어 본딩을 실시할 수 있다. 따라서, 와이어 본딩이 용이하게 된다.The portion of the second substrate 520 on which the first recess 528 is formed is thinner than the surrounding portion. The second bonding pads 641 fill the first recesses 528 to reinforce the second substrate 520. In the semiconductor device 580, wire bonding is performed on the second bonding pad 41 in the first recess 528. [ In contrast, in the semiconductor device 680 according to the first modification, the first recess 528 is filled with the second bonding pad 641. Therefore, wire bonding can be performed outside the first concave portion 528. Therefore, the wire bonding becomes easy.

도 13은 실시의 형태 4의 제 2 변형예와 관련되는 반도체 장치의 단면도이다. 제 2 변형예와 관련되는 반도체 장치(780)는 제 2 기판(720)의 제 2 면(62)에 제 2 오목부(729)가 형성되어 있다. 제 2 오목부(729)는, 제 2 본딩 패드(41)의 바로 밑에 형성된다. 또한, 제 1 전극(744)은, 제 1 패드(721)를 제 2 면(62)에 구비한다. 제 1 패드(721)는, 도전성 범프(30)와 접속된다. 또한, 제 1 패드(721)는, 제 2 오목부(729)를 메운다.13 is a cross-sectional view of a semiconductor device according to a second modification of the fourth embodiment. In the semiconductor device 780 according to the second modification, the second concave portion 729 is formed on the second surface 62 of the second substrate 720. The second concave portion 729 is formed immediately below the second bonding pad 41. Also, the first electrode 744 has the first pad 721 on the second surface 62. The first pad 721 is connected to the conductive bump 30. Further, the first pad 721 fills the second recess 729.

제 2 변형예에 나타내는 바와 같이, 제 2 면(62)에 제 2 오목부(729)를 마련하고, 제 2 오목부(729)를 제 1 패드(721)로 충전하더라도 좋다. 제 2 변형예에 있어서도, 제 1 변형예와 마찬가지의 효과를 얻을 수 있다. 또한, 제 1 오목부(528)와 제 2 오목부(729)를 모두 마련하더라도 좋다. 또, 각 실시의 형태에서 설명한 기술적 특징은 적당히 조합하여 이용하더라도 좋다.The second concave portion 729 may be provided on the second surface 62 and the second concave portion 729 may be filled with the first pad 721 as shown in the second modification. Also in the second modification, the same effect as that of the first modification can be obtained. Further, both the first recess 528 and the second recess 729 may be provided. The technical features described in the embodiments may be appropriately combined.

80, 280, 380, 480, 580, 680, 780 : 반도체 장치
10 : 제 1 기판
12 : 트랜지스터
13 : 게이트 전극
14 : 드레인 전극
11 : 게이트 패드
30 : 도전성 범프
20, 120, 320, 520, 720 : 제 2 기판
61 : 제 1 면
62 : 제 2 면
44, 444, 744 : 제 1 전극
50 : 입력 단자
51 : 저항
45, 345, 645 : 제 2 전극
41, 641 : 제 2 본딩 패드
21, 121, 421, 721 : 제 1 패드
528 : 제 1 오목부
729 : 제 2 오목부
126 : 정합 회로
260 : 수지80, 280, 380, 480, 580, 680, 780: Semiconductor device
10: first substrate
12: transistor
13: gate electrode
14: drain electrode
11: Gate pad
30: Conductive bump
20, 120, 320, 520, 720:
61: first side
62: second side
44, 444, 744: first electrode
50: Input terminal
51: Resistance
45, 345, and 645:
41, 641: second bonding pad
21, 121, 421, 721: the first pad
528: first concave portion
729: second concave portion
126: matching circuit
260: Resin

Claims (12)

제 1 기판과,
상기 제 1 기판에 마련된 트랜지스터와,
상기 제 1 기판의 상면에 마련되고, 상기 트랜지스터의 게이트 전극과 접속된 게이트 패드와,
상기 게이트 패드의 위에 마련된 도전성 범프와,
상기 제 1 기판의 위쪽에 마련되고, 제 1 면과, 상기 제 1 면과 반대의 면인 제 2 면을 갖는 제 2 기판과,
상기 제 1 면으로부터 상기 제 2 면으로 관통하고, 상기 제 2 면 쪽에서 상기 도전성 범프와 접속되는 제 1 전극과,
일단이 상기 제 1 전극의 상기 제 1 면 쪽에 접속되고, 타단이 입력 단자에 접속된 저항과,
상기 제 1 면에 상기 제 1 전극과 인접하여 마련되고, 상기 저항을 거치지 않고서 상기 입력 단자에 접속된 제 2 전극
을 구비하고,
상기 제 1 전극과 상기 제 2 전극은, 상기 제 2 기판의 모재(base material)에 의해 이격되고,
상기 트랜지스터의 드레인 전극으로부터 상기 게이트 전극에 흐르는 게이트 리크 전류는, 상기 제 1 전극으로부터 상기 제 2 기판의 상기 모재 및 상기 제 2 전극을 통과해서 상기 입력 단자에 흐르는
것을 특징으로 하는 반도체 장치.
A first substrate,
A transistor provided on the first substrate,
A gate pad provided on an upper surface of the first substrate and connected to a gate electrode of the transistor,
Conductive bumps provided on the gate pad,
A second substrate provided above the first substrate and having a first surface and a second surface opposite to the first surface;
A first electrode penetrating from the first surface to the second surface and connected to the conductive bump on the second surface side;
A resistor having one end connected to the first surface side of the first electrode and the other end connected to the input terminal,
A second electrode provided on the first surface adjacent to the first electrode and connected to the input terminal without passing through the resistor,
And,
Wherein the first electrode and the second electrode are spaced apart from each other by a base material of the second substrate,
Wherein a gate leak current flowing from the drain electrode of the transistor to the gate electrode flows from the first electrode through the base material of the second substrate and the second electrode to the input terminal
.
제 1 항에 있어서,
상기 제 1 전극과 상기 제 2 전극의 사이의 간격은 100㎛ 이하인 것을 특징으로 하는 반도체 장치.
The method according to claim 1,
Wherein a distance between the first electrode and the second electrode is 100 mu m or less.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 전극은, 상기 제 1 면에 마련된 제 2 본딩 패드인 것을 특징으로 하는 반도체 장치.
3. The method according to claim 1 or 2,
And the second electrode is a second bonding pad provided on the first surface.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 전극은, 상기 제 1 면으로부터 상기 제 2 면으로 관통하는 것을 특징으로 하는 반도체 장치.
3. The method according to claim 1 or 2,
And the second electrode penetrates from the first surface to the second surface.
제 3 항에 있어서,
상기 제 1 전극은, 상기 도전성 범프와 접속되고, 상기 제 2 면에 마련된 제 1 패드를 구비하고,
상기 제 1 패드는, 상기 제 2 본딩 패드의 바로 밑까지 연장되어 있는
것을 특징으로 하는 반도체 장치.
The method of claim 3,
Wherein the first electrode is connected to the conductive bump and has a first pad provided on the second surface,
The first pad may extend to the bottom of the second bonding pad
.
제 5 항에 있어서,
상기 제 2 기판은, 상기 제 2 본딩 패드가 마련된 부분이 주위보다 얇은 것을 특징으로 하는 반도체 장치.
6. The method of claim 5,
Wherein a portion of the second substrate where the second bonding pad is provided is thinner than the surrounding portion.
제 6 항에 있어서,
상기 제 1 면에는 제 1 오목부가 형성되고,
상기 제 2 본딩 패드는 상기 제 1 오목부를 메우는
것을 특징으로 하는 반도체 장치.
The method according to claim 6,
A first concave portion is formed on the first surface,
The second bonding pad may be formed of a material that fills the first recess
.
제 6 항에 있어서,
상기 제 2 면에는, 상기 제 2 본딩 패드의 바로 밑에 제 2 오목부가 형성되고,
상기 제 1 패드는 상기 제 2 오목부를 메우는
것을 특징으로 하는 반도체 장치.
The method according to claim 6,
A second concave portion is formed on the second surface directly below the second bonding pad,
Wherein the first pad comprises a first pad
.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 기판의 상기 모재는, 저항률이 100Ω㎝ 이상인 실리콘인 것을 특징으로 하는 반도체 장치.
3. The method according to claim 1 or 2,
Wherein the base material of the second substrate is silicon having a resistivity of 100? Cm or more.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 기판에는, 정합 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
3. The method according to claim 1 or 2,
Wherein a matching circuit is formed on the second substrate.
제 1 항 또는 제 2 항에 있어서,
상기 제 1 기판과 상기 제 2 기판은, 수지로 봉지되어 있는 것을 특징으로 하는 반도체 장치.
3. The method according to claim 1 or 2,
Wherein the first substrate and the second substrate are sealed with a resin.
제 1 항 또는 제 2 항에 있어서,
상기 제 1 기판은, 화합물 반도체로 형성되는 것을 특징으로 하는 반도체 장치.3. The method according to claim 1 or 2,
Wherein the first substrate is made of a compound semiconductor.
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