CN101228631A - Solid imaging element and manufacturing method thereof - Google Patents

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CN101228631A
CN101228631A CN 200680026625 CN200680026625A CN101228631A CN 101228631 A CN101228631 A CN 101228631A CN 200680026625 CN200680026625 CN 200680026625 CN 200680026625 A CN200680026625 A CN 200680026625A CN 101228631 A CN101228631 A CN 101228631A
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CN 200680026625
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元吉真
岩渊信
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索尼株式会社
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Abstract

本发明提供一种CMOS型半导体图像传感器模块及其制造方法,提高像素开口率并且谋求提高芯片的使用效率,而且能使全像素同时遮光。 The present invention provides a CMOS type semiconductor image sensor module and a manufacturing method, seek to improve the pixel aperture ratio and to improve the use efficiency of the chip, and at the same time through the whole light shielding pixel. 本发明的半导体图像传感器模块层合有:第一半导体芯片,其具备把由光电转换元件和晶体管构成的多个像素配列的图像传感器、第二半导体芯片,其具备A/D转换器阵列。 The semiconductor image sensor module according to the present invention, bonded layers: a first semiconductor chip, an image sensor comprising a plurality of pixels composed of a photoelectric conversion element and a transistor with the column, the second semiconductor chip, which includes a A / D transducer array. 最好还层合具备存储器元件阵列的第三半导体芯片。 Also preferably includes a laminated array of memory elements of the third semiconductor chip. 本发明的半导体图像传感器模块层合具备上述图像传感器的第一半导体芯片和具备模拟型非易失性存储器阵列的第四半导体芯片。 A first semiconductor chip and the fourth semiconductor chip includes a nonvolatile analog memory array of the semiconductor image sensor module includes a laminated layer of the present invention the image sensor.

Description

半导体图像传感器模块及其制造方法技术领域本发明涉及半导体图像传感器模块及其制造方法。 The semiconductor image sensor module TECHNICAL FIELD The present invention relates to a semiconductor image sensor module and a manufacturing method. 更详细说就是涉及例如应对数码定格画面相机、摄像机或带相机的手机等快门速度的高速化同时遮光的半导体图像传感器模块。 More detail is involved such as semiconductor image sensor module to deal with freeze frame digital camera, high-speed video camera or a camera phone such as shutter speed while shading. 背景技术CMOS图像传感器与CCD图像传感器比较由于电源单一、低电力消耗且利用标准CMOS处理就能制造,所以有容易实现片上系统的优点。 BACKGROUND OF THE INVENTION CMOS image sensors and CCD image sensors due to power a single comparator, and a low power consumption can be manufactured using a standard CMOS process, it is easy to realize the advantages of the system on a chip. 近年来,CMOS图像传感器利用该优点而能被使用到高级单镜头反光式数码定格画面相机、手机中。 In recent years, CMOS image sensors use and can be used to the advantage of advanced single-lens reflex digital camera freeze frame, phone. 图54和图55分别表示了CCD图像传感器和CMOS图像传感器的简略化结构。 FIGS. 54 and 55, respectively, showing a schematic structure of the CCD image sensor and a CMOS image sensor. 如图54所示,CCD图像传感器1在摄像区域2内把成为像素的多个受光传感器(光电转换元件)3有规则地例如配列成平面矩阵列状,且与各受存器4,而且配置有与各垂直传送寄存器4连接并向水平方向传送信号电荷的CCD结构水平传送寄存器5,在该水平传送寄存器5终端连接有变化电荷电压并输出的输出部6。 Shown in Figure 54, the CCD image sensor 1 in the imaging area of ​​a pixel of the plurality of two light receiving sensor (photoelectric conversion element) 3 are regularly arranged two-dimensionally, for example, a matrix in columns, and each receiving memory 4, and the configuration there is connected to each vertical transfer register 4 to the horizontal transfer signal charges CCD horizontal transfer register 5 configuration, the output portion of the horizontal transfer register 5 is connected to the terminal voltage and outputs a change in charge 6. 该CCD图像传感器1中把在摄像区域2受光的光由各受光传感器3转换成信号电荷并积蓄,把该各受光传感器3的信号电荷经由读出栅部7向垂直传送寄存器4读出并向垂直方向传送。 The CCD image sensor in an imaging area of ​​the second light receiving light by the light receiving sensor 3 is converted into signal charges and accumulated, to the respective light receiving sensor signal charge 3 is read out via the 4 readout gate portion 7 to the vertical transfer registers and conveying the vertical direction. 从垂直传送寄存器4按每一线被水平传送寄存器5读出的信号电荷向水平方向传送并由输出部6转换成电压信号而作为摄像信号输出。 From the vertical transfer register 4 for each horizontal line are transferred signal charge transfer register 5 and output by the read unit 6 in the horizontal direction is converted into a voltage signal as an image pickup signal output. 另一方面如图55所示,CMOS图像传感器11包括有:在摄像区域12 内配列有多个像素12的摄像区域13、控制电路14、垂直驱动电路15、列部16、水平驱动电路17、输出电路18。 Shown in Figure 55 on the other hand, CMOS image sensors 11 comprising: an imaging region in the imaging region 12 with the column 12 of a plurality of pixels 13, the control circuit 14, the vertical driving circuit 15, a column portion 16, a horizontal drive circuit 17, output circuit 18. 在摄像区域12内把多个像素12二维规则配列,例如配列成二维矩阵列状。 In the imaging region in more than 12 pixels 12 two-dimensionally regular shape, for example, are arranged two-dimensional matrix in columns. 各像素12由光电转换元件(例如光电二极管)和多个MOS晶体管形成。 Each pixel 12 and a plurality of MOS transistors are formed by the photoelectric conversion element (e.g. photodiode). 控制电^各14接受输入时钟脉沖和指令动作模式等的数据,且输出包括图像传感器信息的数据。 ^ Each data control circuit 14 receives an input clock and operation mode of the instruction, and outputs image data including the sensor information. 该CMOS图像传感器11通过来自垂直驱动电路15的驱动脉沖来选择像素12的行,被选择行的像素12的输出是通过垂直选择线21向列部16 送出。 The CMOS image sensor 11 to the pixels 12 selected by the row drive pulse from the vertical driving circuit 15, the output of the selected row of pixels 12 is fed to the column 16 via the vertical selection line portion 21. 列部16中有列信号处理电路19与像素12的列对应配列,接受一个行部分的像素12的信号并对该信号进行CDS ( Correlated Double Sampling:固定图形噪声除去处理)、信号放大和模/数(AD )转换等处理。 Column portion 16 has column signal processing circuit 19 and the column corresponds to arranging pixels 12 receiving signals of the pixel row portion 12 and the signal CDS (Correlated Double Sampling: fixed pattern noise removal process), signal amplification and analog / digital (AD) conversion process. 由水平驱动电路17来顺序选择列信号处理电路19,把其信号向水平信号线20引导,由输出电路18作为摄像信号输出。 By the horizontal driving circuit 17 sequentially selects the column signal processing circuit 19, the horizontal signal line 20 is guided to its signal, the image pickup signal outputted from the output circuit 18 as. 图56A、图56B表示CCD图像传感器1和CMOS图像传感器11与各扫描线对应的像素行的积蓄时序图。 FIG 56A, FIG 56B represents a timing chart showing accumulated pixel row 1 of the CCD image sensor and a CMOS image sensor 11 corresponding to the scanning lines. CCD图像传感器1的情况是,在相同期间中信号电荷在各受光传感器3积蓄,所有像素把来自受光传感器3的信号电荷同时向垂直传送寄存器4读出。 1. CCD image sensor is, in the same period in each of the signal charges accumulated in the light receiving sensor 3, the signal charges from all the pixels of the light receiving sensor 3 are simultaneously read out to the vertical transfer register 4. 即如图56A所示,在某画幅的积蓄期间是所有行的像素同时刻地进行积蓄。 That is, as shown in FIG. 56A, one frame period is accumulated in all rows of pixels in the same manner as the time savings. 这样,能得到积蓄的同时性, 能同时电子遮光。 Thus, savings can be obtained simultaneous, simultaneous electronic shielding. 相对地CMOS图像传感器11的情况是,根据基本的动作方式而输出信号的像素12从该时刻点就开始再次积蓄光电转换的信号,因此如图56B所示,当以某画幅期间看,则随着扫描时序而积蓄期间错开。 The case 11 opposite to the CMOS image sensor is based on the basic operation mode and outputs a pixel signal from the time point of 12 to start photoelectric conversion signals accumulated again, and therefore as shown in FIG 56B, when looking at a frame period, then with during the scan timing stagger and savings. 这样,则不能得到积蓄的同时性,不能得到同时电子遮光。 Thus, the resistance can not be obtained at the same time savings, while electrons can not be obtained from light. 即CMOS图像传感器11由于没有像CCD图像传感器那样地把传送时序错开的垂直传送寄存器,所以把像素的积蓄时间按复位时序来调节,而调节成把数据向列信号处理电路送出的时序。 That is because the CMOS image sensor 11 as a CCD image sensor that is not the transmission timing offset to the vertical transfer register, so that the storage time of the pixel by adjusting the reset timing, and the timing adjusted to the data sent to the column signal processing circuit. 因此,需要把信号电荷积蓄期间错开,不能在以同一时序把所有的像素进行电荷积蓄的同时进行遮光化(参照非专利文献1的179页)。 Therefore, the offset signal charge accumulation period, can not be performed at the same timing while all the charge accumulated in pixels of a light shielding (refer to Non-Patent Document 1, 179). 特别是在以高速进行活动图像的摄影时该不同就显现出来。 Especially in the photographic activities of the different images at high speed began to unravel. 图57A、 图57B表示用CCD图像传感器和CMOS图像传感器以高速记录旋转的浆叶时的记录图像。 FIG 57A, FIG 57B shows a recording image when the blades rotate at high speed recording with a CCD image sensor and a CMOS image sensor. 从同图了解到,由CCD图像传感器记录的浆叶25被正常记录,而由CMOS图像传感器记录的浆叶25被记录得形状变形(参照非专利文献1的180页)。 From the learned by the blades of the CCD image sensor 25 is recorded with the normal recording chart and the blades by the CMOS image sensor 25 is recorded in the recording deformed shape obtained (refer to Non-Patent Document 1, 180). 非专利文献1: CQ出版4朱式会社2003年8月10日发行,米本和也著"CCD/CMOS图像传感器的基础和应用"179〜180页作为上述CMOS图像传感器中以高速进行活动图像摄影的对策,提出了图52和图53所示的结构方案。 Non-Patent Document 1: CQ Publishing 4 Zhu style clubs August 10, 2003 issue, this rice and also the "CCD / CMOS image sensor basic and applied a" 179~180 page as the CMOS image sensor at high speed image activities Countermeasures photography, proposed structure of the program shown in FIG. 52 and FIG. 53. 该CMOS图像传感器31是适用表面照射型CMOS图像传感器的情况,如图52的平面区块布局所示,在一个半导体芯片的需要区域配列形成由光电转换元件即光电二极管和多个MOS晶体管构成的摄像区域,即形成所谓的光电二极管PD-传感器电路区域32,与该光电二极管PD-传感器电路区域32邻接地形成与各像素连接的配置有多个模/数(AD)转换电路和存储机构的ADC-存储区域33。 The CMOS image sensor 31 is the application of a surface irradiation type CMOS image sensor, the layout of the block 52 shown in FIG plane, i.e., a photoelectric conversion element is formed by a photodiode and a plurality of MOS transistors in a semiconductor chip required region with the column imaging region, i.e., a so-called photodiode PD- sensor circuit region 32, and the photodiode PD- sensor circuit region 32 is formed adjacent to a plurality of analog / digital (AD) conversion circuit and a memory means connected to the respective pixels arranged in ADC- storage region 33. 图53表示CMOS图像传感器31的单位像素剖面结构。 53 shows a cross-sectional structure of a unit pixel of the CMOS image sensor 31. 该例在n型半导体基板35上形成p型半导体阱区域36,在由像素分离区域37划分的各区域的p型半导体阱区域36上形成由光电二极管PD和多个MOS晶体管Tr构成的单位像素38,在基板表面侧经由层间绝缘膜43而形成多层,例如形成有第一层配线441、第二层配线442和第三层配线443的多层配线层39,并进一步在其上形成滤色器41和片上微型透镜42而构成表面照射型。 Example The p-type semiconductor well region formed on the n-type semiconductor substrate 3536, a pixel unit is formed by a plurality of photodiode PD and the MOS transistor Tr is formed on the p-type semiconductor well region of each area divided by the pixel separation region 37 36 38, on the surface side of the substrate via an interlayer insulating film 43 to form a multilayer, for example, a first wiring layer 441, the second wiring layer 442 and the third wiring layer 443 of the multilayer wiring layer 39, and further color filters 41 and on-chip microlenses 42 are formed to constitute a front-illuminated thereon. 光电二极管PD是具有n型半导体区域46和成为表面积蓄层的p+半导体区域47的埋入型光电二极管结构。 46 is a photodiode PD and become embedded photodiode p + structure of the surface region of the semiconductor layer 47 is accumulated in the n-type semiconductor region. 构成像素的MOS晶体管Tr虽然未图示, 但例如是具有读出晶体管、复位晶体管、放大晶体管的三晶体管结构,且还能是再加上垂直选择晶体管的四晶体管结构。 The MOS transistor Tr constituting the pixel, although not shown, for example, having a readout transistor, a reset transistor, an amplifying transistor of a three-transistor structure, and can be coupled with the four-transistor configuration of the vertical selection transistor. 该CMOS图像传感器31在由光电二极管进行光电转换后马上一齐进行模/数转换,并作为数据保持在存储机构中,然后从存储机构顺次读出。 The CMOS image sensor 31 together immediately after photoelectric conversion performed by the photodiode A / D converter, as data is held in storage means, and then sequentially read from the storage means. 该结构由于把模/数变化了的信号一度保持在存储机构中后进行信号处理,所以能同时遮光。 The structure of the signal processing since the analog / digital signal changed once held in the storage means, it is possible to simultaneously light. 但图52结构的CMOS图像传感器由于在一个半导体芯片内具有光电二极管PD-传感器电路区域32和ADC-存储区域33,所以在增加像素数而设定成高解像度化时,其单位像素即微细像素的开口面积变小,得不到好的灵敏度。 However, when the CMOS image sensor 52 having the configuration of FIG. Since the photodiode sensor circuit PD- ADC- region 32 and storage region 33 in a semiconductor chip, an increase in the number of pixels is set to a high resolution, and its fine unit pixels i.e. pixels the opening area becomes smaller, the sensitivity can not be good. 且芯片使用效率不好,面积增大而难免成本高。 And bad chip efficiency, high cost inevitably increases the area. 发明内容本发明提供一种CMOS型半导体图像传感器模块及其制造方法,在提高像素开口率的同时谋求提高芯片的使用效率,而且能使全像素同时遮光。 The present invention provides a CMOS type semiconductor image sensor module and a manufacturing method, seek to improve the use efficiency of the chip while increasing the pixel aperture ratio, but enables the whole shielding pixels simultaneously. 本发明的半导体图像传感器模块层合有:层合有第一半导体芯片和第二半导体芯片,所述第一半导体芯片,其具备把多个像素规则配列且所述各像素由光电转换元件和晶体管构成的图像传感器;所述第二半导体芯片, 其具备由多个模/数转换器构成的模/数转换器阵列。 The semiconductor image sensor module according to the present invention is laminated with a layer of: laminating a first semiconductor chip and second semiconductor chip, the first semiconductor chip, comprising a plurality of pixels and arranging the respective rules by the photoelectric conversion elements and pixel transistors the image sensor is composed of; the second semiconductor chip, a mold comprising a plurality of a / D converter composed of a / D converter array. 本发明的理想形态是在所述半导体图像传感器模块中进一步层合第三半导体芯片,该第三半导体芯片具备至少具备编码器和读出放大器的存储器元件阵列。 Over aspect of the present invention is the semiconductor image sensor module further laminating the third semiconductor chip, the semiconductor chip comprising at least a third encoder memory element array and a sense amplifier. 本发明的理想形态是使多个光电转换元件和多个存储器元件以共有一个模/数转换器的方式把所述第一和第二半导体芯片相对所述第三半导体芯片接近配置。 Aspect of the present invention over the plurality of photoelectric conversion elements and a plurality of memory elements shared analog / digital converter of the first embodiment and the second semiconductor chip relative to the third semiconductor chip disposed close. 存储器元件能由易失性存储器、浮动栅型非易失性存储器、MONOS 型非易失性存储器、取多值的非易失性存储器等构成。 The memory element can be, floating gate type nonvolatile memory, the MONOS type nonvolatile memory, takes the multi-value nonvolatile memory is constituted by a volatile memory. 存储器元件阵列能设定成在存储器元件阵列中具有奇偶校验用存储位的结构。 The memory element array having a structure set to the parity memory element in the array with memory bits. 存储器元件阵列能设定成在存储器元件阵列中具有缺陷救济用预备位的结构。 The memory element array is set to have a defect in the relief structure for the memory element array of the preliminary position. 本发明的半导体图像传感器模块层合有第一半导体芯片和第四半导体芯片,所述第一半导体芯片,其具备把多个像素规则配列且所述各像素由光电转换元件和晶体管构成的图像传感器;所述第四半导体芯片,其具备由多个模拟型非易失性存储器构成的模拟型非易失性存储器阵列,其中, 利用所述模拟型非易失性存储器来记忆根据积蓄电荷量的信息量。 The semiconductor image sensor module according to the present invention is laminated with a layer of a first semiconductor chip and the fourth semiconductor chip, the first semiconductor chip, comprising a plurality of pixels and arranging rules each pixel of the image sensor composed of a photoelectric conversion element and a transistor ; the fourth semiconductor chip, which includes the analog type nonvolatile memory array composed of a plurality of analog type nonvolatile memory, wherein, by using the analog memory of non-volatile memory according to the amount of charge accumulated the amount of information. 本发明半导体图像传感器模块的制造方法包括:形成第一半导体芯片的工序,该第一半导体芯片具备把各像素由光电转换元件和晶体管构成的多个像素二维规则配列的图像传感器;形成第二半导体芯片的工序,该第二半导体芯片具备由多个模/数转换器构成的模/数转换器阵列;把所述第一半导体芯片与所述第二半导体芯片层合,并且以倒置并且利用凸出接合或者利用相对LSI芯片垂直贯通晶片的通孔连接所述图像传感器的像素与所述模/数转换器的工序本发明半导体图像传感器模块制造方法的理想形态是在所述半导体图像传感器模块的制造方法中具有形成第三半导体芯片的工序,该第三半导体芯片具有至少具备编码器和读出放大器的存储器元件阵列,且具有把第一半导体芯片、第二半导体芯片和第三半导体芯片层合而把图像传感器的像素通过模/数转换 A method for manufacturing a semiconductor image sensor module according to the present invention comprises: forming a first semiconductor chip, the semiconductor chip includes a first image sensor to a plurality of pixels each composed of a regular two-dimensional photoelectric conversion element and a transistor with the column; formed a second step of the semiconductor chip, the second semiconductor die includes a plurality of chip a / D converter composed of a / D converter array; said first semiconductor chip and the second semiconductor chip is laminated, and an inverted and with engaging projections or by vias through the wafer perpendicularly relative to the LSI chip is connected to the image sensor pixel and the analog / over the semiconductor image sensor module embodiment of the method of manufacturing process of the present invention is to digital converter in the semiconductor image sensor module the manufacturing method having a step of forming a third semiconductor chip, the semiconductor chip having a third array of memory elements including at least an encoder and a sense amplifier, and having the first semiconductor chip, the second chip and the third semiconductor layer of the semiconductor chip and put together by an image sensor pixel analog / digital conversion 器而与存储器连接的工序。 It is connected to the storage step. 该连接工序把第一半导体芯片的图像传感器的像素通过第二半导体芯片的模/数转换器而由相对晶片面垂直贯通晶片的通孔与第三半导体芯片的存储器连接。 The step of connecting pixels of the image sensor of the first semiconductor chip is connected to a through hole vertically penetrating the wafer surface of the wafer opposite the third semiconductor memory chip, the second semiconductor chip through the die / digital converter. 本发明半导体图像传感器模块的制造方法包括:形成第一半导体芯片的工序,该第一半导体芯片具备把各像素由光电转换元件和晶体管构成的多个像素二维规则配列的图像传感器、形成第四半导体芯片的工序,该第四半导体芯片具备由多个模拟型非易失性存储器构成的模拟型非易失性存储器阵列、把第一半导体芯片与第四半导体芯片层合而把图像传感器的像素与模拟型非易失性存储器连接的工序。 A method for manufacturing a semiconductor image sensor module according to the present invention comprises: forming a first semiconductor chip, the semiconductor chip includes a first image sensor to a plurality of pixels each composed of a regular two-dimensional photoelectric conversion element and a transistor with the column, forming a fourth step of the semiconductor chip, the chip includes an analog type fourth semiconductor nonvolatile memory array by a plurality of analog-type nonvolatile memory, and the first semiconductor chip and the bonding layer and the fourth semiconductor chip of the image sensor pixels connected to the analog non-volatile memory step. 根据本发明的半导体图像传感器模块,第一半导体芯片具备像素由光电转换元件和晶体管构成的图像传感器、第二半导体芯片具备由多个模/ 数转换器构成的模/数转换器阵列,由于是把这样的第一半导体芯片与第二半导体芯片层合的结构,所以第一半导体芯片能把大部分作为像素区域形成,因此能提高光电转换元件的开口率且能提高芯片的利用率。 The semiconductor image sensor module of the present invention, the first semiconductor chip includes an image sensor pixels composed of a photoelectric conversion element and a transistor, a second semiconductor die comprising a plurality of chip A / D converter composed of A / D converter array, as is Thus the first semiconductor chip and the second semiconductor chip laminated structure, the first semiconductor chip so as to bring most of the pixel area is formed, it is possible to increase the aperture ratio of the photoelectric conversion elements and can improve the utilization of the chip. 而且设置了具有由多个存储器元件构成的存储器元件阵列的半导体芯片,以短时间把来自第一半导体芯片的像素信号由第二半导体芯片进行模/数转换, 由于能一度保持在存储器元件阵列中后再进行信号处理,所以能实现像素的同时遮光。 And a semiconductor chip provided with a memory element array having a plurality of storage elements configured to short the pixel signals from the first semiconductor chip analog / digital conversion of a second semiconductor chip, since the can was held in the memory array of elements after signal processing, it can be realized while light shielding pixel. 第一半导体芯片具备像素由光电转换元件和晶体管构成的图像传感器、第二半导体芯片具备由多个模/数转换器构成的模/数转换器阵列、 第三半导体芯片具备至少具备编码器和读出放大器的存储器元件阵列,由于是把这样的第一半导体芯片、第二半导体芯片、第三半导体芯片层合的结构,所以成为一个单一化的器件,能提高光电转换元件的开口率且能提高芯片的利用率,而且能实现全像素的同时遮光。 The first semiconductor chip includes an image sensor pixels composed of a photoelectric conversion element and a transistor, a second semiconductor die comprising a plurality of chip A / D converter composed of A / D converter array, comprising at least the third semiconductor chip includes an encoder and a reading an array of memory elements of the amplifier, since this is the first semiconductor chip, the second semiconductor chip, the third semiconductor chip laminated structure, into a unitary device, can increase the aperture ratio of the photoelectric conversion element can improve chip utilization, and shading to achieve all pixels simultaneously. 使多个光电转换元件和多个存储器元件共有一个模/数转换器地把第一和第三半导体芯片相对第二半导体芯片接近配置,这样,把来自多个光电转换元件的信号串行地由模/数转换器进行模/数转换,能短时间保持在存储器元件中,能实行全像素的同时遮光。 A plurality of photoelectric conversion elements and a plurality of memory elements that are common analog / digital converter to the opposing first and third semiconductor chip disposed close to the second semiconductor chip, so that the serial signal from the plurality of photoelectric conversion elements by analog / digital converter for analog / digital conversion can be kept short in a memory element, it can carry out all pixels simultaneously shielding. 根据本发明的半导体图像传感器模块,第一半导体芯片具备像素由光电转换元件和晶体管构成的图像传感器、第四半导体芯片具备模拟型非易失性存储器阵列,由于是把这样的第一半导体芯片与第四半导体芯片层合的结构,所以第一半导体芯片能把大部分作为像素区域形成,因此能提高光电转换元件的开口率且能提高芯片的利用率。 The semiconductor image sensor module of the present invention, the first semiconductor chip includes an image sensor pixels composed of a photoelectric conversion element and a transistor, the fourth semiconductor chip includes a nonvolatile analog memory array, since this is the first semiconductor chip and fourth semiconductor chip laminated structure, the first semiconductor chip so as to bring most of the pixel area is formed, it is possible to increase the aperture ratio of the photoelectric conversion elements and can improve the utilization of the chip. 而且由于能把来自第一半导体芯片的像素信号一度保持在模拟型非易失性存储器单元中后再进行信号处理,所以能实现像素的同时遮光根据本发明半导体图像传感器模块的制造方法,能提高光电转换元件的开口率且能提高芯片的利用率,而且能实现全像素的同时遮光,能制造具备CMOS图像传感器的半导体图像传感器模块。 Since the pixel signals from the can and the first semiconductor chip was then held in the analog signal processing type nonvolatile memory cell, the pixel can be realized at the same time shielding the method of manufacturing a semiconductor image sensor module according to the present invention, can improve the an aperture ratio of the photoelectric conversion elements and can improve the utilization of the chip, and at the same time to achieve full pixel shading, a semiconductor image sensor module can be manufactured with CMOS image sensors. 附图说明图1是表示本发明半导体图像传感器模块第一实施例的概略结构图;图2是适用本发明的背面照射型CMOS图像传感器主要部分的剖面图;图3是图1实施例主要部分的模式立体图;图4是供第一实施例数据传送说明的框结构图;图5是第一实施例整体的框图;图6是表示本发明半导体图像传感器模块第二实施例的概略结构图;'图7是第二实施例取多值的非易失性存储器(电阻变化型多值存储器) 的概略剖面图;图8是多值存储器的电路图;图9双态电阻变化型存储器时施加脉沖的说明图;图10双态电阻变化型存储器时的电压-电流特性图;图11是存储器阵列的接线图;图12是写入"0"的动作说明图;图13是写入"1"的动作说明图;图14是读出动作说明图;图15是多值存储器的电流-电压特性图;图16是供多值存储器说明的程序图;图17是多值存储器的多个脉沖程序理 BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a schematic configuration diagram of the semiconductor image sensor module according to a first embodiment of the invention; FIG. 2 is a cross-sectional view showing the back irradiation type suitable for a main part of a CMOS image sensor according to the present invention; FIG. 3 is a main part of Figure 1 embodiment the schematic perspective view; FIG. 4 is a block configuration diagram for a data transfer described in the first embodiment; FIG. 5 is a block diagram of a first embodiment of the entire embodiment; FIG. 6 is a schematic configuration diagram of a semiconductor image sensor module according to a second embodiment of the invention; 'Figure 7 is a schematic cross-sectional view of a multi-value takes a nonvolatile memory (resistance variable type multi-value memory) in a second embodiment; FIG. 8 is a circuit diagram of a multi-value memory; 9 pulse is applied two-state resistance change memory explanatory diagram; FIG. 10 voltage when two-state resistance change memory - current characteristic; FIG. 11 is a wiring diagram of a memory array; FIG. 12 is a write "0" operation explanatory view; FIG. 13 is a write "1" to explain the operation; FIG. 14 is an explanatory view showing a read operation; FIG. 15 is a multi-value memory of the current - voltage characteristics; FIG. 16 is a sequence diagram for explanation of multi-value memory; FIG. 17 is a plurality of multi-value memory of the pulse program reason 想情况的说明图;图18是浮动栅型非易失性存储器的概略结构图;图19是说明作为代表的浮动栅型非易失性存储器的单元阵列接线、写入动作和〉'肖去动作的说明图;图20是MONOS型非易失性存储器的概略结构图;图21是说明MONOS型存储器的单元阵列接线、写入动作和消去动作的说明图;图22是表示本发明半导体图像传感器模块第三实施例的概略结构图; 图23是开关电容型模拟存储器的存储器单元电路图;图24是开关电容型模拟存储器的概略结构图; 图25是开关电容型模拟存储器的接线图;图26A〜图26C是表示本发明半导体图像传感器模块制造方法一实施例的制造工序图;图27A和图27B是分别表示本发明半导体图像传感器模块第四实施例的概略结构图;图28A和图28B是分别表示本发明半导体图像传感器模块第五实施例的概略结构图;图29A和图29B是分别表示本发 Like the case of an explanatory diagram; FIG. 18 is a schematic configuration diagram of a floating gate type nonvolatile memory; FIG. 19 is a matrix wiring unit as a representative floating gate type nonvolatile memory, and a write operation> 'to Shaw illustrates the operation; FIG. 20 is a schematic configuration diagram of a MONOS type nonvolatile memory; FIG. 21 is a wiring MONOS type memory cell array, the write operation and the erasing operation explanatory view; Figure 22 is an image showing a semiconductor according to the present invention a schematic configuration diagram of a sensor module of the third embodiment; FIG. 23 is a circuit diagram of a switched capacitor type memory cell analog memory; FIG. 24 is a schematic diagram of a switched capacitor analog memory; FIG. 25 is a wiring diagram of a switched-capacitor analog memory; FIG. 26A~ FIG. 26C shows a method for manufacturing a semiconductor image sensor module of the present invention is a production process diagram of the embodiment; FIGS. 27A and 27B are respectively a schematic configuration diagram showing a semiconductor image sensor module according to a fourth embodiment of the invention; FIGS. 28A and 28B It is a schematic structural view respectively showing an example of a semiconductor image sensor module according to a fifth embodiment of the invention; FIGS. 29A and 29B are views showing the present invention 半导体图像传感器模块第六实施例的概略结构图;图30A和图30B是分别表示本发明半导体图像传感器模块第七实施例的概略结构图;图31A和图31B是分别表示本发明半导体图像传感器模块第八实施例的概略结构图;图32A和图32B是把本发明半导体图像传感器模块第九实施例与制造方法一起表示的概略结构图;图33A和图33B是表示第八实施例图31A的半导体图像传感器模块制造方法的制造工序图;图34A和图34B是表示第八实施例图31B的半导体图像传感器模块制造方法的制造工序图;图35A和图35B是把本发明半导体图像传感器模块第十实施例与制造方法一起表示的概略结构图;图36A和图36B是把本发明半导体图像传感器模块第十一实施例与制造方法一起表示的概略结构图;图37A和图37B是把本发明半导体图像传感器模块第十二实施例与制造方法一起表示的概略结构图;图 A schematic configuration diagram of a semiconductor image sensor module of the sixth embodiment; FIGS. 30A and 30B are respectively a schematic configuration diagram showing a semiconductor image sensor module according to a seventh embodiment of the invention; FIGS. 31A and 31B are views showing a semiconductor image sensor module of the present invention a schematic configuration diagram of an eighth embodiment of the embodiment; FIGS. 32A and 32B are semiconductor image sensor module according to a ninth embodiment of the invention, a schematic structural view showing the manufacturing method together; FIGS. 33A and 33B shows an eighth embodiment of the embodiment 31A of FIG. the manufacturing step of manufacturing a semiconductor image sensor module; FIG. 34A and FIG. 34B is a diagram showing an eighth embodiment of the semiconductor image sensor module of FIG manufacturing step of a method for manufacturing 31B; FIG. 35A and FIG. 35B is a semiconductor image sensor module of the present invention schematic structural view showing the manufacturing method of the embodiment with ten embodiment; FIGS. 36A and 36B are the semiconductor image sensor module of the present invention is a schematic configuration diagram of an eleventh embodiment of the manufacturing method shown with embodiment; FIGS. 37A and 37B of the present invention is to Example schematic structural view showing the manufacturing method of the semiconductor image sensor module with a twelfth embodiment; FIG. 38是供说明本发明半导体图像传感器模块第十三实施例的像素内的等价电路图;图39是表示本发明半导体图像传感器模块第十四实施例的概略结构图;图40是表示本发明半导体图像传感器模块第十五实施例结构的框图;图41是供说明第十五实施例半导体图像传感器模块动作的时序图; 图42是表示本发明半导体图像传感器模块第十六实施例的模式剖面图;图43是表示本发明第十六实施例半导体图像传感器模块结构的框图; 图44是表示本发明第十六实施例CMOS固体摄像元件像素结构的等价电路图;图45A〜图45C是表示本发明第十六实施例背面照射型CMOS固体摄像元件制造工序的剖面图(其一);图46A和图46B是表示本发明第十六实施例背面照射型CMOS固体摄像元件制造工序的剖面图(其二);图47A和图47B是表示本发明第十六实施例背面照射型CMOS固体摄像元件制造 38 is described for a semiconductor image sensor module according to the present invention within the equivalent circuit diagram of a pixel to the thirteenth embodiment; FIG. 39 is a schematic structural diagram of the embodiment of the present invention is a semiconductor image sensor module of the fourteenth embodiment; FIG. 40 is a semiconductor of the present invention the image sensor module configuration block diagram of a fifteenth embodiment; FIG. 41 is a timing chart for the embodiment described operation of the semiconductor image sensor module of the fifteenth embodiment; FIG. 42 is a schematic cross-sectional view of the embodiment of the present invention is a semiconductor image sensor module of the sixteenth embodiment ; FIG. 43 is a block diagram showing a sixteenth embodiment of the present invention, a configuration of a semiconductor image sensor module embodiment; FIG. 44 is an equivalent circuit diagram of the solid-state imaging device according to CMOS pixel structure of a sixteenth embodiment of the present invention; FIG. 45C is a diagram of the present 45A~ FIG. FIG invention sectional illuminated CMOS solid-state image pickup device manufacturing process of Example sixteenth embodiment the back (one); FIG. 46A and FIG. 46B is a sectional view of a back-illuminated CMOS embodiment solid state imaging device manufacturing process of a sixteenth embodiment of the present invention ( part 2); FIG. 47A and FIG. 47B is a diagram of the present invention for producing a sixteenth-illuminated CMOS solid-state image pickup element backside Example 序的剖面图(其三);图48是表示本发明半导体图像传感器模块第十七实施例的模式剖面图;图49A〜图49C是表示本发明第十七实施例背面照射型CMOS固体摄像元件制造工序的剖面图(其一);图50A和图50B是表示本发明第十七实施例背面照射型CMOS固体摄像元件制造工序的剖面图(其二);图51A和图51B是表示本发明第十七实施例背面照射型CMOS固体摄像元件制造工序的剖面图(其三);图52是现有技术半导体图像传感器模块的概略平面布局图;图53是表面照射型CMOS图像传感器主要部分的剖面图;图54是CCD图像传感器的概略结构图;图55是CMOS图像传感器的概略结构图;图56A和图56B是CCD图像传感器和CMOS图像传感器的积蓄时序图;图57A和图57B是表示CCD图像传感器和CMOS图像传感器在高速摄像时记录图像的差的说明图。 A cross-sectional view (3) sequence; FIG. 48 is a schematic cross-sectional view of an embodiment of the present invention is a semiconductor image sensor module seventeenth; FIG. 49C is a diagram showing FIG 49A~ illuminated CMOS solid state imaging device of the present invention, the back of a seventeenth embodiment sectional view of the manufacturing process of the (first); FIG. 50A and FIG. 50B is a sectional view illuminated CMOS solid-state image pickup device manufacturing process of the back surface of a seventeenth embodiment of the present invention (part 2); FIG. 51A and FIG. 51B is a diagram of the present invention a cross-sectional view (3) of Example back-illuminated CMOS solid-state image pickup device manufacturing process of a seventeenth embodiment; FIG. 52 is a schematic plan layout view of a prior art semiconductor image sensor module; FIG. 53 is a main portion of a surface irradiation type CMOS image sensor cross-sectional view; FIG. 54 is a schematic configuration diagram of a CCD image sensor; FIG. 55 is a schematic configuration diagram of a CMOS image sensor; FIG. 56A and FIG. 56B is accumulated in a timing chart of a CCD image sensor and a CMOS image sensor; FIG. 57A and FIG. 57B shows DESCRIPTION oF FIG poor image CCD image sensor and CMOS image sensor recorded at high speed imaging. 附图标记说明1CCD图像传感器2摄像区域3受光传感器4垂直传送寄存器5水平传送寄存器6输出部7读出栅部11 CMOS图像传感器12像素13摄像区域14控制部15垂直驱动电路16列部17水平驱动电路18输出电路19列信号处理电路20水平信号线21垂直信号线31 CMOS图像传感器32光电二极管-传感器电路区域33 ADC-存储器区域35 n型半导体基板36 p型半导体阱区域37像素分离区域38单位像素41滤色器42片上微型透镜43层间绝缘膜441、 442、 443配线47p+半导体区域51、 99、 100半导体图像传感器模块52具备图像传感器的第一半导体芯片53具备模/数转换器阵列的第二半导体芯片54具备存储器元件阵列的第三半导体芯片55具备模拟型非易失性存储器阵列的第四半导体芯片56晶体管形成区域57光电二极管形成区域61 n型硅基板62像素分离区域63p型半导体阱区域64源极-漏极区域65栅绝缘膜66栅极68an+电荷积蓄 Numerals 312 pixels 13 14 control unit the imaging region 15 vertical drive circuit 17 horizontal 16 section the light receiving sensor 4 vertical transfer registers 5 horizontal transfer register 6 output unit reads 7 gate portion 11 CMOS image sensor of the second imaging area 1CCD image sensor drawings driving circuit 18 an output circuit 19 signal processing circuit 20 the horizontal signal line 21 to the vertical signal line 31 CMOS image sensor photodiode 32 - 35 n-type semiconductor substrate 36 p-type semiconductor well region 37 separating the pixel sensor circuit region 38 region 33 ADC- memory area the unit pixel 41 of the color filter 42 on the microlens 43 interlayer insulating film 441, 442, 443 wiring 47p + semiconductor regions 51, 99, 100 of the semiconductor image sensor module 52 includes a first semiconductor chip of the image sensor 53 includes a / D converter the semiconductor chip 55 third semiconductor chip 56 of the fourth transistor includes a nonvolatile analog memory array 54 of the second semiconductor chip includes an array of memory element array formation region 57 of the photodiode forming region 61 n-type silicon substrate 62 pixel isolation region 63p type semiconductor well region 64 of the source - drain region 65 of the gate insulating film 66 gate charge trapping 68an + 区域68bn型半导体区域69 p '半导体区域71钝化膜72滤色器73片上微型透镜76 层间绝缘膜77多层配线81、 82焊盘83微型凸出84贯通接触部84、201接触部86像素阵列块86a像素87AD转换器88存储器元件子阵列89奇偶校验用位90冗长位93 读出放大器94XX编码器94YY编码器101浮动栅型非易失性存储器102半导体基板103源极区域104漏极区域105浮动栅106控制栅111 MONOS型非易失性存储器112半导体基板113源极区域114漏极区域115隧道氧化膜116 Si3N4充电陷阱层117陷阱氧化膜118多晶硅栅电极121像素阵列122 A/D转换器阵列123存储器阵列124数字信号处理装置125 控制电路130存储器单元电路131存储器电容132写入用开关133写入虛拟开关134写入用D型触发器135读出用开关136读出用D型触发器141 p型半导体基板142元件分离区域143 n型源极区域144 n型漏极区域145栅极146 p型区域147n型半导体阱区域148p型源极区域149p型 Region 68bn-type semiconductor region 69 p 'of the semiconductor region 71 a passivation film 72 of the color filter 73 on the microlens 76 interlayer insulating film 77 is a multilayer wiring 81, pads 82 through 83 micro-projections 84 in contact with the contact portion portion 84,201 86 pixel array block 86a 87AD converter 88 pixel sub-array of memory elements 89 parity bits with 90 bit redundant sense amplifier 93 encoder 94XX 94YY encoder 101 source 103 of floating gate type nonvolatile memory 102 a semiconductor substrate region 104 116 Si3N4 trap charge trap layer oxide film 117 drain region 105 of the floating gate 106 controls the gate 111 MONOS type nonvolatile memory oxide film 112 of the semiconductor substrate, 113 source region 114 drain region 115 tunnels the polysilicon gate electrode 118 of the pixel array 122 A 121 / D converter 123 of memory array 124 array of digital signal processing device 125 controls the memory circuit 130, the memory cell capacitor 132 circuit 131 to write the write switch 133 virtual switch 134 writes the readout 135 reads out the switch 136 with a D-type flip 142 D type flip-flop element isolation region 141 p-type semiconductor substrate 143 n-type source regions 144 n-type drain region 146 p-type region 145 a gate 147n-type semiconductor well region 148p-type source region 149p type 漏极区域150 栅极151n型区域153第一电极154电介体膜155第二电极156层间绝缘膜157导电塞柱158配线161模拟存储器单元162写入控制信号输入线163读出控制信号输入线164像素阵列块165 A/D转换器阵列170配线层172硅基板173元件分离区域174、 175、 176源才及-漏极区域177、 178字线179导电塞柱180位线181读出线182、 183电阻变化型多值存储器元件184存储器材料185、 186Pt电极166、 167、 168、 169、 187、 188、 189、 190半导体图像传感器模块193第二半导体芯片196第一半导体芯片197第二半导体芯片191、 192、 194、 198、 199半导体图像传感器模块200、 261、 300半导体图像传感器模块210光电二极管212传送晶体管214放大晶体管220复位晶体管262半导体芯片263 ( 263A、 263B ) 像素264摄像区域265、 266周边电路311单位像素312像素阵列部313行或单位像素扫描电路314列或单位像素处理部315参考电压供给部 151n-type drain region 150 of the gate region 153 of the first electrode 154 dielectric film 155 of the second electrode layer 156 interlayer insulating film 157 conductive plugs 158 line 161 analog memory unit 162 the write control signal input line 163 the read control signal element isolation region 173 input line 164 of the pixel array block 165 A / D converter array 170 wiring layer 172 of the silicon substrate 174, 175, 176 and only source --177 181 178 read word line plugs 179 of conductive line 180 drain region line 182, 183 resistance variable memory element 184 multi-value memory material 185, 186Pt electrode 166, 167, 168, 169, 187, 188, 189, 190 semiconductor image sensor module 193 of the second semiconductor chip 196 on the first semiconductor chip 197 two semiconductor chips 191, 192, 194, 198, 199 of the semiconductor image sensor module 200, 261, 300 of the semiconductor image sensor module 210 photodiode 212 transfer transistor 214 of the amplifying transistor 264 imaging region 220 of the reset transistor 262 of the semiconductor chip 263 (263A, 263B) pixels 265, 266 of the peripheral circuit of the unit pixel 311 of the pixel array section 312 or 313 of the unit pixel row scanning circuit unit 314 or the pixel processing unit 315 the reference voltage supply unit 316列或单位像素扫描电路317水平输出线318时序控制电路319芯片356晶体管形成区域400半导体图像传感器模块401a、 402b传感器芯片402信号处理芯片403内插板410半导体基板411 (表面)绝缘膜412半导体层413测试用电极414光电二极管(光电转换元件) 415晶体管416半导体层贯通电极417半导体层绝缘层贯通配线418 连接配线419表面绝缘膜420层间绝缘膜421埋入配线430支承基板431支承基板贯通配线(支承基板配线) 432凸出(突起电极) 440配线441绝缘层442引线接合512摄像像素部514 V选择机构516 H选择机构518时序发生器(TG ) 520 S / H-CDS电路部522 AGC部524 A / D转换部526数字放大部600光电二极管(PD) 610浮动扩散部(FD部) 620传送晶体管630复位晶体管640放大晶体管650地址晶体管660垂直信号线660、 670恒流源具体实施方式以下参照附图说明本发明的实施例。 Unit pixels 316 or 317 horizontal scanning circuit 318 output line 356 the timing control circuit 319 chip transistor forming region 400 of the semiconductor image sensor module 401a, 402b of the sensor chip 402 within the signal processing chip 410 of the semiconductor 403 interposer substrate 411 (surface) of the insulating film 412 of the semiconductor The semiconductor layer insulating layer 417 through the wiring electrode layer 413 through the test electrode 414 with a photodiode (photoelectric conversion element) 416 of the semiconductor layer 415 of the transistor 418 connected to the wiring 419 surface of the insulating film 420 interlayer insulating film 421 embedded in the support substrate 431 wiring 430 through-wiring support substrate (support substrate wiring) 432 projection (protrusion electrode) wiring 440 441 512 insulating layer 442 wire bonding image pickup pixel portion 514 V 516 H selecting means selecting mechanism 518 the timing generator (TG) 520 S / H -CDS circuit portion 522 AGC unit 524 A / D conversion unit 526 amplifies the digital transmission unit 600 of the photodiode (PD) 610 floating diffusion (FD portion) 620 amplifying transistor 630 reset transistor 640 transistor 650 transistor 660 vertical address signal lines 660, 670 Exemplary embodiments of the present invention with reference to the following specific embodiments constant current source. 图1表示本发明半导体图像传感器模块第一实施例的概略结构。 A schematic configuration example of FIG. 1 shows a semiconductor image sensor module of the first embodiment of the present invention. 本发明实施例的半导体图像传感器模块51层合有:第一半导体芯片52,其具备把多个像素规则配列且各像素由成为光电转换元件的光电二极管和晶体管构成的图像传感器;第二半导体芯片53,其具备由多个模/数转换器构成的模/数转换器阵列(所谓的模/数转换电路);第三半导体芯片54,其具备至少具备编码器和读出放大器的存储器元件阵列。 The semiconductor image sensor module of the embodiment of the present invention laminated with a 51: a first semiconductor chip 52, a plurality of pixels comprising the image sensor and the regular shape of each pixel by the photodiodes and transistors constituting the photoelectric conversion element becomes; a second semiconductor chip 53, a mold comprising a plurality of a / D converter composed of a / D converter arrays (so-called analog / digital conversion circuit); a third semiconductor chip 54, which includes an array of memory elements including at least an encoder and sense amplifiers . 第一半导体芯片52的图像传感器在本例是在芯片表面侧形成晶体管形成区域56,该形成区域56形成有构成单位像素的晶体管,在芯片背面侧形成光电二极管形成区域57,该形成区域57把具有射入光L的射入面并成为多个光电转换元件的光电二极管有规则地二维配列、例如配列成二维矩阵列状,所谓以这样的背面照射型CMOS图像传感器构成。 The first semiconductor image sensor chip 52 in the present embodiment is formed on the surface side of the chip formation region of the transistor 56, the transistor forming region 56 is formed constituting a unit pixel, are formed on the chip back surface side of the photoelectric diode forming region 57, the region 57 is formed having the incident surface and incident light L becomes a photodiode plurality of photoelectric conversion elements are regularly two-dimensionally arranging, for example, columns arranged two-dimensional matrix shape constructed in such a so-called back-illuminated CMOS image sensor. 图2表示背面照射型CMOS图像传感器单位像素的例子。 Figure 2 shows a back-illuminated CMOS image sensor pixel unit of an example. 本例的背面照射型CMOS图像传感器60在薄膜化了的半导体基板例如n型硅基板61 的摄像区域59上形成像素分离区域62,在被像素分离区域62划分的各像素区域的p型半导体阱区域63上形成由n型源极-漏极区域64、栅绝缘膜65和栅极66构成的多个MOS晶体管Tr。 Pixel separating region 62 cases the back-illuminated CMOS image sensor 60 is formed on a thin film of a semiconductor substrate, the imaging region 59, for example, n-type silicon substrate 61, p is type semiconductor well in each pixel region 62 partitioned pixel isolation region region 63 is formed by the n-type source - drain regions 64, a gate insulating film 65 and a plurality of MOS transistors Tr composed of the gate 66. 该多个MOS晶体管Tr是放大晶体管和XY选择开关晶体管等的所谓传感器晶体管,被形成在基板表面侧。 The plurality of MOS transistors Tr is a transistor amplifier transistor and a so-called XY sensor selection switch such as a transistor, it is formed on the surface side of the substrate. 作为多个晶体管Tr例如能是具有成为浮动扩散区域FD的源极-漏极区域的读出晶体管、复位晶体管、放大晶体管的三晶体管结构,或者,还能是再加上垂直选择晶体管的四晶体管结构。 Can, for example, as a plurality of transistors Tr having a floating diffusion region FD of the source - a four-transistor read transistor drain region, a reset transistor, an amplifying transistor of a three-transistor configuration, or can be coupled with the vertical select transistor structure. 在基板表面侧形成有经由层间绝缘膜76而形成了多层配线77的多层配线层78。 Formed on the surface side of the substrate via an interlayer insulating film 76 to form a multilayer wiring 7877 in the multilayer wiring layer. 且例如硅基板等的增强用支承基板79被接合在多层配线层78上。 And the like, for example, a silicon substrate with a reinforcing support substrate 79 is bonded to the multilayer wiring layer 78. 光电二极管PD包括有:n+电荷积蓄区域68a和n型半导体区域68b 以及在基板表背两面形成的用于抑制暗流的成为聚集层的p+半导体区域69。 The photodiode PD comprises: n + charge accumulation region 68a and 68b and n-type semiconductor region for suppressing dark current is formed in the rear surfaces of the substrate becomes a p + semiconductor region 69 of the aggregate layer. 且在基板背面侧经由钝化膜71而形成有滤色器72,并在滤色器72上形成与各像素对应的片上微型透镜73。 And the color filter 72 is formed on the back side of the substrate via the passivation film 71, and is formed corresponding to each pixel on the sheet 73 with the microlenses on the color filter 72. 该摄像区域59成为所谓的光电二极管PD传感器电路区域。 The imaging region 59 is a so-called photodiode PD sensor circuit region. 另一方面,第二半导体芯片53平面地配置多个由多个模/数转换器构成的模/数转换器阵列。 On the other hand, the second semiconductor chip 53 by a plurality of dies arranged in a plane a plurality of A / D converter composed of A / D converter array. 第三半导体芯片54形成有存储器阵列,其是把由多个存储器元件构成的存储器元件子阵列配列成二维。 The third semiconductor chip with a memory array 54, which is a sub-array of the memory element constituted by a plurality of memory elements arranged two-dimensional. 该存储器元件子阵列具备编码器和读出放大器。 The sub-array includes a memory cell and a sense amplifier encoder. 各存储器元件子阵列如后述那样,与把多个像素(像素)作为组汇总的各像素阵列块对应地作为存储器阵列块形成,该存储器阵列块形成具备有由多个存储器元件构成的编码器和读出放大器。 Each memory sub-array elements as described later, and a plurality of pixels (pixel) each pixel array block as a group formed corresponding to a summary of memory array blocks, the memory array includes an encoder block formed by a plurality of memory elements configured and a sense amplifier. 作为存储器元件例如能使用以DRAM、 SRAM为代表的易失性存储器、 浮动栅型的非易失性存储器和MONOS型的非易失性存储器等。 For example, it can be used in DRAM, SRAM, represented by a volatile memory, a floating gate type MONOS type nonvolatile memory and the nonvolatile memory of the memory device. 图18和图19表示浮动栅型非易失性存储器的概略结构。 18 and FIG. 19 shows a schematic structure of a floating gate type nonvolatile memory. 如图18所示, 该浮动栅型非易失性存储器101在半导体基板102上形成源极区域103和漏极区域104,并经由栅绝缘膜形成浮动栅105和控制栅106。 As shown, the floating gate type nonvolatile memory 101 to form the source region 103 and drain region 104 on the semiconductor substrate 10218, and via a gate insulating film formed floating gate 105 and control gate 106. 图19表示作为代表的NAND型、NOR型、AND型闪存器的单元阵列接线、写入动作和消去动作。 19 shows the cell array as a representative wiring NAND type, NOR type, AND type flash memory, the writing operation and the erasing operation. NAND型由于能省略位线和单一单元的接触,所以理想上能实现4F2 (F是由设计规范决定的最小间距的1/2)的最小单元尺寸。 Since the NAND type contacts could be omitted and a single bit line cell, it can be realized over the 4F2 (F is the minimum distance determined by the design specification 1/2) the minimum cell size. 写入是沟道FN隧道(Fowler-Nordheim Tunneling)方式,消去是基才反FN隧道放出方式。 Write the channel FN tunneling (Fowler-Nordheim Tunneling) mode, elimination is based only way to release anti-FN tunneling. NOR型能高速随机存取且CHE (Channel Hot Electron沟道热电子)写入,消去是向源极端的FN隧道放出方式。 High speed random access NOR type and CHE (Channel Hot Electron channel hot electrons) writing, erasing mode is released to the source terminal of the FN tunnel. AND型的写入是漏极端的FN隧道方式、读出是沟道FN隧道方式。 AND type is written to the drain terminal of FN tunneling, read out the channel FN tunneling. NAND型闪存器的写入速度是慢的25〜50ns,通过图4和图5所示那样提高并列度的处理,则能进行GBPS (千兆字节/sec)的高速数据传送。 NAND type flash memory write speed is slow 25~50ns, improve the degree of parallel processing as shown by FIG. 4 and FIG. 5, the high-speed data transfer can be performed GBPS (gigabytes / sec) of. 图20和图21表示MONOS型非易失性存储器的概略结构。 20 and FIG. 21 shows a schematic configuration of the MONOS non-volatile memory. 如图20所示,MONOS型非易失性存储器111在半导体基板112上形成源极区域113 和漏极区域114,并顺次形成隧道氧化膜115、 Si3N4充电陷阱层116、顶部氧化膜117和多晶硅栅电极118。 Shown in Figure 20, the MONOS type nonvolatile memory 111 of the source region 113 and drain region 114 formed on a semiconductor substrate 112, and sequentially forming a tunnel oxide film 115, Si3N4 charge trap layer 116, and top oxide film 117 polysilicon gate electrode 118. 图21表示MONOS型存储器的单元阵列接线、写入动作和消去动作。 21 shows a MONOS type memory cell array of the terminal, the write operation and erase operation. 程序是以CHE把热电子向Si3N4充电陷阱层116注入,通过变化阈值进行。 CHE program is the hot electron trap charge injection layer into the Si3N4 116, by variation threshold. 消去是以热空穴注入或FN隧道的拉出进行。 Elimination is pulled out of hot hole injection or FN tunneling is used. 具备CMOS图像传感器60的第一半导体芯片52和具备模/数转换器阵列的第二半导体芯片53是把与第一半导体芯片52的光射入侧相反的表面侧与第二半导体芯片53相对地层合,并经由导电性连接体例如凸出83 把相互连接用的焊盘81、 82之间进行电连接。 A second semiconductor chip includes a first semiconductor chip 52 and the CMOS image sensor 60 includes A / D converter 53 is an array of the side opposite to the light incident surface of the first semiconductor chip 52 and the second side of the semiconductor chip 53 opposite the formation combined, and for example, each projection 83 connected to pad 81 through the conductive connector, 82 are electrically connected. 具备模/数转换器阵列的第二半导体芯片53和在其上层合的具有存储器元件阵列的第三半导体芯片54 经由贯通第二半导体芯片53的贯通接触部84而把模/数转换器与存储器元件电连接地接合。 The second semiconductor chip includes an analog / digital converter array 53 and the contact portion 84 through the through-penetrating the second semiconductor chip 53, and the analog / digital converter with a memory in which is laminated a third semiconductor chip 54 having an array of memory elements electrically connecting element engages. 通常相对一个像素(一个像素)的面积,模/数转换器则需要50〜100 倍的布局面积。 Area is usually a relatively pixels (one pixel), the analog / digital converter is required layout area 50~100 times. 于是本实施例以一个模/数转换器来汇总处理一个模/数转换器布局面积程度的像素数。 Thus, the present embodiment to an analog / digital converter to sum the number of pixels of the degree of A / D converter layout area of ​​a molding process. 且是把多个像素数据保存在其上层合的第三半导体芯片54的存储器元件中的结构。 And a plurality of pixel data is stored in the memory element 54 of the third semiconductor chip is laminated in its structure. 由于通常每个像素有10〜14位的数据量, 一个模/数转换器的正上方所对应的像素数与能够存储每个像素信息量的存储元件的所对应的位数的乘积数的存储元件被配置成阵列列。 Storing the number of bits corresponding to the product due to the amount of data per pixel, usually 10~14 bits, the number of pixels just above an analog / digital converter corresponding to each pixel storage element capable of storing information amount of element is configured array column. 图3是模式表示由上述多个像素构成的像素阵列块与一个模/数转换器和由与像素阵列块的像素数对应并容纳数据的多个存储器元件构成的一个存储器元件子阵列(即存储器阵列块)关系的立体图。 FIG 3 is a schematic showing a die block and a pixel array composed of a plurality of pixels by the A / D converter and the number of pixels of the pixel array block and a corresponding memory cell sub-array receiving a plurality of memory elements constituting the data (i.e., memory a perspective view of an array block) relationships. 把图像传感器的第一半导体芯片52、模/数转换器阵列的第二半导体芯片53和存储器元件阵列的第三半导体芯片54层合并且相互连接,以使一个模/数转换器87 对应于由多个像素(像素)构成的一个像素阵列块86,由能记忆像素阵列块86信息的多个存储器元件构成的一个存储器元件子阵列(存储器阵列块) 88对应于这一个模/数转换器87。 The third semiconductor chip of the first semiconductor image sensor chip 52, an analog / digital converter array semiconductor chip 53 and the second array of memory elements 54 and laminated to each other to cause an analog / digital converter 87 corresponds to the a plurality of pixels (pixels) constituting a pixel array block 86, and a memory cell sub-array (memory array block) can be composed of a plurality of memory block 86 of memory array of pixel information elements 88 which correspond to an analog / digital converter 87 . 图4是一个像素阵列块86数据传送的例子。 FIG 4 is an example of a pixel array block 86 data transfer. 有由64 ( 8 x 8 )个像素86a构成的像素阵列块86对应该例中一个模/数转换器(ADC) 87。 There are 86 pairs of the pixel array block should embodiment an analog / digital converter (ADC) 87 composed of 64 (8 x 8) pixels 86a. 从像素阵列块86到模/数转换器87以串行传送图像数据。 From the pixel array block 86 to the analog / digital converter 87 to the image data serial transmission. 从模/数转换器87 在存储器中根据分辨率的总线宽度串行地把数据向存储器阵列块88写入。 87 88 serially writing data from the analog / digital converter in a memory according to the bus width of the memory array blocks resolution. 该例把一像素数据转换成12位向存储器阵列块88写入。 This example converts the data into a pixel 12 is written to the memory array blocks 88. 存储器阵列块88 具备读出放大器93和选择像素86a的编码器94[X编码器X、 Y编码器Y]。 Memory array block 88 includes a sense amplifier 93 and the selected pixels 86a of the encoder 94 [X encoders X, Y encoders Y]. 由于模/数转换器87配置在传感器上,所以由一个模/数转换器87处理的像素数要选择成使模/数转换器87的面积与像素阵列块86的面积成为相同程度的那样的像素数,由于存储器阵列块88也配置在模/数转换器87 上,所以进行相同程度尺寸的选择在芯片面积效率上来说是理想的。 Since the A / D converter 87 arranged on the sensor, the number of pixels of an analog to digital converter 87 processed / to be selected such that the analog / digital converter area of ​​the pixel array block area 87 is 86 to be that the same level of the number of pixels, since the memory array blocks 88 is also disposed on the analog / digital converter 87, so the same degree of size selection on the chip area efficiency is desirable. 存储器阵列块88被配置在模/数转换器87上。 Memory array blocks 88 is arranged on the mold / digital converter 87. 像素阵列块86、模/数转换器87、存储器阵列块88的位置关系也不一定是正上,只要分别把信号配线取出部重叠便可。 The pixel array block 86, an analog / digital converter 87, the position relationship memory array blocks 88 it is not necessarily positive, respectively, as long as the signal line extraction unit can overlap. 图5是整体的框图。 FIG 5 is a block diagram of the whole. 设置有:像素阵列121,其配列有多个64像素阵列块86;模/数转换器阵列122, —个模/数转换器87对应于各像素阵列块86地把由多个模/数转换器87构成的模/数转换器阵列平面地配置多个;存储器阵列123,其把多个存储器阵列块88平面地配置多个;数字信号处理装置124。 Is provided with: a pixel array 121, a plurality of row 64 with which a pixel array block 86; an analog / digital converter array 122, - analog / digital converter 87 corresponding to the pixel array to the block 86 by a plurality of A / D converter mold 87 composed of a / D converters are arranged a plurality of planar array; a memory array 123, to which a plurality of memory array blocks arranged in a plurality of plane 88; a digital signal processing apparatus 124. 各像素阵列121、模/数转换器阵列122、存储器阵列123、 数字信号处理装置124由控制电路125控制。 Each pixel array 121, an analog / digital converter array 122, memory array 123, digital signal processing device 124 controlled by the control circuit 125. 该框图中,把像素阵列121 中各64 ( 8 x 8 )像素阵列块86内的各像素数据串行地向一个模/数转换器87传送,并且,把各像素阵列块86的像素数据并行地向与模/数转换器列122对应的各模/数转换器87传送。 In this block diagram, the (8 x 8) pixel data within the pixel array block 86 for each pixel 64 in the array 121 in series to an analog / digital converter 87 transmits, and the pixel data of each pixel array block 86 in parallel 87 transferred to the column 122 corresponding to each mode / digital converter and the analog / digital converter. 被向模/数转换器阵列122传送的数据在本例是把一像素数据转换成12位,以模/数转换器数x 12位的并行处理向存储器阵列123写入。 In a converting data to be transmitted 122 to the analog / digital converter array of the present embodiment into a pixel data 12 to analog / digital converter x 12-bit number is written to the memory parallel processing array 123. 该存储器阵列123的数据由数字信号处理装置124处理。 The data memory array 123 of the apparatus 124 is processed by digital signal processing. 这样地把全像素或一块中的像素数的数据进行并列传送,所以作为系统能实现非常高速的传送速度。 Thus the number of data to all pixels or the pixels in a parallel transmission, so that a system can achieve very high-speed transmission rate. 本实施例中所述存储器元件阵列(存储器阵列块)88以500〜lkbit左右具备读出电路(读出放大器)、写入电路和编码器。 The memory cell array (memory array block) Example 88 In the present embodiment includes a read circuit around 500~lkbit (sense amplifier), and a write circuit encoder. 例如如果2jun^的像素尺寸、模/数转换器87是100yi^时,则由一个模/数转换器87处理的像素数是50个,把其上的存储器元件阵列尺寸设定成包含50x 10~14位编码器的尺寸便可。 For example, if the pixel size 2jun ^, A / D converter 87 is 100yi ^ time, by an analog / digital converter 87 the number of pixels processed is 50, the size of the memory element array is set to include on its 50x 10 14 ~ size can encoder. 当设定成最大14位的信息量、存储器阵列块内单元的占有卑设定成60%时,则存储器单元的面积成为0.01 |im2,能以90nm时代的DRAM单元尺寸实现。 When set to the maximum amount of information of 14 bits, the memory cell array block is set to occupy 60% of British Columbia, the area of ​​the memory cell becomes 0.01 | im2, can be implemented in a DRAM cell size 90nm times. 第一半导体芯片52的背面侧由于主要把大部分作为光电二极管PD阵列形成,所以作为光电二极管PD能得到足够的开口性即开口率。 The back surface side of the first semiconductor chip 52 is formed since most of the main photodiode PD array, a photodiode PD so as to get a sufficient i.e. the opening ratio of the opening. 且由于能得到足够的开口率,所以也能相反地制作微细像素。 And since the opening ratio can be obtained sufficiently, it can form a fine pixel contrast.被模/数转换的信号被一度保持在存储器元件单元中。向存储器元件写入的时间,例如若使用DRAM进行串行存取时,能以ju s级进行传送, 所以相对光电二极管PD的积蓄时间足够短,结果是能实现全像素的同时遮光。如图3所示,在存储器元件子阵列88内也可以具备奇偶校验用位89 和缺陷救济用冗长位90。根据第一实施例的半导体图像传感器模块51,通过把具备背面照射型CMOS图像传感器60的第一半导体芯片52、具备由多个模/数转换器87 构成的模/数转换器阵列的第二半导体芯片53、具备存储器元件阵列即具备把多个存储器元件子阵列(存储器阵列块)88平面配列的存储器阵列(存储器元件阵列)的第三半导体芯片54层合成一体化,而能把背面侧的光电二极管PD面积即像素的开口率变得足够大。这样,就能按照光学系统的缩小把像素微细化,且能实现如CCD图像传感器那样的低噪声化。特别是也能制作开口率大的微细像素,所以能得到高解像度的半导体图像传感器模块。且对于一个模/数转换器87而共有由多个像素构成的像素阵列86和由多个存储器元件构成的存储器元件阵列88,由于以短时间从像素阵列86把被模/数转换的信号保持在存储器元件阵列88中之后进行信号处理,所以能进行全像素的同时遮光。因此,能提供高灵敏度且能同时电子遮光的CMOS图像传感器模块。本实施例的CMOS图像传感器模块例如适用在高级单镜头反光式数码定格画面相机和手机等中是合适的。第一实施例是把第一、第二和第三半导体芯片52、 53和54层合了, 但另外例如也可以把CMOS图像传感器的第一半导体芯片52与模/数转换器阵列的第二半导体芯片53层合,而不层合具有存储器元件阵列的第三半导体芯片54,把第一和第二半导体芯片52、 53的层合体一起配置在需要的基板或封装内,经由外部配线把第二半导体芯片53与第三半导体芯片54 之间进行连接,这样来构成半导体图像传感器模块。图6表示本发明半导体图像传感器模块第二实施例的概略结构。本实施例的半导体图像传感器模块99与上述同样地层合有:第一半导体芯片52, 其把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60;第二半导体芯片53,其具备由多个模/数转换器构成的模/数转换器阵列;第三半导体芯片54,其具备至少具备编码器和读出放大器的存储器元件阵列。本实施例中作为第三半导体芯片54的存储器元件是以多值的非易失性存储器(以下叫做多值存储器)形成的构成。该多值存储器例如能使用IEDM Technical Digest ppl93-196 ( 2002 )发表的巨大磁阻薄膜的非易失性电阻随机存取存储器(RRAM)。该RRAM ( Resistance RAM )的一例被表示在图7 (剖面结构)和图8~图17 (程序)中。图8表示简单的元件特性评价电路。图9表示脉沖施加图,图10表示电压电流图。如图7所示,该RRAM即电阻变化型多值存储器元件在硅基板172上形成元件分离区域173,被元件分离区域173划分的基板172被形成有第一、 第二和第三源极/漏极区域174、 175和176。利用第一和第二源极/漏极区域174、 175和经由绝缘膜形成的栅极(所谓的字线)177而形成第一MOS 晶体管Tr。且利用第二和第三源极/漏^l区域175、 176和经由绝缘膜形成的栅极(所谓的字线)178而形成第二MOS晶体管Tr2。经由贯通层间绝缘膜的导电塞柱179而读出线181与第二源极/漏极区域175连接。另一方面,经由导电塞柱179而电阻变化型多值存储器元件182和183分别与第一和第三源极/漏极区域174、 176连接。电阻变化型多值存储器元件182 和183的另一端由位线180连接。存储器元件182和183例如能使用SrZr03: Cr类的材料。存储器材料另外还有在PCMO(Pr0.7Ca0.3MnO3)、硫族化合物中添加了Cu、Ag的材料等。在该存储器材料184的上下形成Pt电极185、 186而形成存储器元件182、 183。由一个存储器元件和一个MOS晶体管构成一位。图7构成共通读出线的两位部分的存储器元件。图8表示单一的存储器元件电路。首先考虑双态电阻变化型存储器的情况。如图9那样向存储器元件施加脉沖电压。开关电压的阈值随材料、膜厚度而变化。图9把阔值电压设定为+-0.7¥。实际上虽然在多的情况下没有对象,但是,在此把写入"0"、写入'T,的阈值电压的绝对值相等的情况进行说明。当脉冲电压上升到阈值以上时则电阻值变化(4 —5、 10—11 (参照图10 ))。实际的读出动作是施加比阈值低的电压而根据流动的电流来判断"0"、 "1"。多数的情况是在"0"电阻值与'T,电阻值之间制作中间电阻,比较该电阻与存储器电阻来判断"0"、 "1"。图11表示存储器阵列的接线图。图12表示写入"0"的动作说明图。在"1"(低电阻)位写入"0"(高电阻)时,把选择单元的字线接通,以向存储器元件施加阈值电压以上的电压的方式,在位线施加脉沖电压而进行写入"0"。图13说明'T,写入(Reset复位)。把'T,写入动作选择单元的字线接通,以向存储器元件施加阈值电压以上的电压的方式,在读出线-位线之间施加脉沖电压而进行写入'T'。图14是读出动作的i兌明。向读出线-位线之间施加比存储器元件阈值电压足够低的电压,把该电流转换成电压并与在中间电阻(reference基准)中流动的电流进行比4交来判断"1"、 "0"。图15是阈值是四个的多值存储器的电流-电压特性例。在多值存储器的情况下,阈值变成多个的图15的电流-电压特性例中,V0、 VI' 、 V2'、 V3'的读出是以比VI低的电压(图中的Vread)进行。向比以前电平高的电平进行写入动作时,以Vl-V2之间的电压进4亍电平2的写入、以V2-V3 之间的电压进行电平3的写入、以V3以上的电压进行电平4的写入。另夕卜, 向比前状态低的电平进行写入时,以从V3'到V2'之间的电压进行电平3的写入、以从V2'到vi'之间的电压进行电平2的写入、以从vr到V0之间的电压进行电平1的写入。读出以与产生的各自电平的中间电阻比较大小来进行。由于能利用来自存储器阵列外部的偏压控制来进行多值控制, 所以单元阵列电路自身与双态相同(参照图11)。多值存储器即使变化写入脉沖,也能实现。图16是所述IEDM (International Electron Device Meeting )的实测结果。图17是该理想情况的说明图。如图所示,元件电阻根据程序脉沖数阶跃性地变化。复位是施加反方向脉冲来进行。读出是相对程序电压而施加足够低的电压来检测电阻值。这时也是单元阵列电路与图ll相同。这样,RRAM只要根据光电二极管PD的积蓄电荷量来调节存储器的写入脉沖数就能进行记录。且读出由使电流向存储器流动并检测电阻值(电压)的不同来进行。当把每个像素的数据量以x设定成n值存储器时,则构成每个像素存储器单元的存储器位数y就变成x的n乘根,能减少存储器阵列块中的存储器位数。图6中其他结构与上述的第一实施例相同,所以在对应的部分上付与相同符号而省略重复说明。根据第二实施例CMOS图像传感器模块99,通过构成第三半导体芯片存储器元件阵列的存储器元件使用了非易失性的多值存储器,而能大幅度降低与一个像素对应的记录信息的存储器元件数。且与第一实施例同样地, 背面侧由于主要把大部分作为光电二极管PD的阵列形成,所以能得到足够的光电二极管PD的开口率。且也能制作微细像素。被模/数转换的信号被一度保持在存储器元件单元中。向存储器元件写入的时间,只要是串行存取就能以jus级进行传送,所以相对光电二极管PD的积蓄时间足够短,能实现全像素的同时遮光。因此,能提供高灵敏度且能同时电子遮光的CMOS 图像传感器模块。图22表示本发明半导体图像传感器模块第三实施例的概略结构。本实施例的半导体图像传感器模块100层合有:第一半导体芯片52,其把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的与上述同样的CMOS图像传感器60;第四半导体芯片55, 其形成有存储器元件阵列。本实施例中构成第四半导体芯片55存储器元件阵列的存储器元件例如由以开关电容为代表模拟型非易失性存储器形成。该模拟型非易失性存储器例如在开关电容中根据像素的光电二极管PD积蓄的电荷量由放大器产生电位,由该电位来控制电容的积蓄电荷量。被电容积蓄的电荷与被放大器放大的信号电荷成比例。这时只要有对应的像素数量部分的存储器元件便可。图23表示使用开关电容的存储器单元电路图。该存储器单元电路130 包括:存储器电容131、写入用开关132、写入虛拟开关133、写入用D型触发器134、读出用开关135、读出用D型触发器136。各开关132、 133、 135由NMOS晶体管Trn和PMOS晶体管Trp构成。即,各开关由CMOS 晶体管构成。在该开关电容型模拟存储器中,写入是当写入用D型触发器134的Q输出成为高电平(High)时,则写入用开关132被接通,把存储器电容131充电成Vin-Vc间电压。读出是当读出用D型触发器136的输出Q 成为高电平(High)时,则读出用开关135 (所谓的CMOS通过晶体管) 被接通而进行输出。在其后段也可以加入放大器。开关电容型模拟存储器的数据向模/数转换器(ADC)传送。图24表示开关电容剖面结构的一例。图中表示了开关电容和读出用开关的一部分。 p型半导体基扭、141形成有元件分离区域142,;故元件分离区域142划分的基板141上形成有n型的源极区域143和漏极区域144以及经由栅绝缘膜并且由单层聚硅形成的栅极145,而形成NMOS晶体管Tm。 p型区域146是用于固定基板电位的电位供给区域。 p型半导体基板141形成有n型半导体阱区域14 7 ,该n型半导体阱区域14 7上形成有p型的源极区域148和漏极区域149以及经由栅绝缘膜并且由单层聚硅形成的栅极150,而形成了PMOS晶体管Trp。 n型区域151是用于固定阱区域电位的电位供给区域。由该NMOS晶体管Trn和PMOS晶体管Trp形成构成读出用开关135的CMOS晶体管。另一方面,在元件分离区域142上形成层合了由单层聚硅形成的第一电极153、电介体(层间绝缘膜)154和由双层聚硅形成的第二电极155的存储器电容131。且形成经由贯通层间绝缘膜156 的各导电塞柱157而与各区域连接的配线158。配线158虽然仅表示了一层金属,但多层的配线图像也可以。作为存储器电容131另外也可以使用采用双层金属的电容、MOS电容。图25表示使用了由开关电容型模拟存储器构成的模拟存储器阵列的框图。把多个开关电容型模拟存储器130配列成行列状而形成的模拟存储器阵列161。在每个各列的模拟存储器130上连接有写入控制信号的输入线162和读出控制信号的输入线163。与模拟存储器单元161各行的模拟存储器130对应,而在模拟存储器阵列161的输入侧分别连接有像素阵列块164、 在输出侧连接有模/数转换器165。从像素阵列块164的各像素向模拟存储器阵列161输入的模拟信号串行地被顺次积蓄在各模拟存储器(存储器单元)130中。读出是按照读出控制信号从先头存储器单元开始顺次地向与像素阵列块164对应的模/数转换器165输入,并输出数字信号。其他结构与所述第一实施例相同,所以在对应的部分付与同一符号而省略重复说明。该模拟型非易失性存储器的写入是使记忆各多个像素信息的存储器元件子阵列与每个多个像素对应,并把多个像素的信息串行存取地向对应的存储器阵列写入。只要是使用该模拟存储器且是串行存取,则写入时间就能以jus级以下传送。根据第三实施例的半导体图像传感器模块100,通过把具备背面照射型CMOS图像传感器的第一半导体芯片52与具备模拟型非易失性存储器的第四半导体芯片55层合成一体化,则与所述第一实施例同样地,第一半导体芯片52的背面侧主要把大部分作为光电二极管PD的阵列形成,能得到足够的光电二极管PD的开口率,且也能制作微细像素。由于向模拟型非易失性存储器写入的时间,也能以ps级以下进行传送,所以相对光电二极管PD 的积蓄时间足够短,能实现全像素的同时遮光。下面使用图26说明本发明半导体图像传感器模块制造方法的实施例。本例是适用图1第一实施例半导体图像传感器模块51制造的情况。首先如图26A所示,形成第一半导体芯片52,该第一半导体芯片52 在半导体基板的第一表面侧形成晶体管形成区域,在其背面即第二表面形成成为光电转换元件的光电二极管的形成区域。具体则如图2所示,在薄膜化了的半导体基板的表面侧形成像素晶体管,使背面侧成为光射入面那样地形成光电二极管。在半导体基板的表面侧形成多层配线层,在其上接合增强用的支承基板例如硅基板。在半导体基板的背面侧经由钝化膜而形成滤色器,且形成片上微型透镜。在接合支承基板后使用磨削和CMP (化学机械磨削)等来进行半导体基板的薄膜化。例如经由贯通接触而在支承基板上形成与多层配线连接的焊盘81。然后如图26B所示在半导体基板上至少形成模/数转换器阵列,并且形成第二半导体芯片53,该第二半导体芯片53在半导体基板的表面形成各模/数转换器连接用的焊盘82,且面临半导体基板背面侧地形成贯通半导体基板的贯通接触部84。该半导体基板也被薄膜化。该第二半导体芯片53的焊盘82设置有导电性的微型凸出83,经由该微型凸出83而面朝下地把第二半导体芯片53的焊盘82与第一半导体芯片52表面侧的焊盘81进行电连接。然后如图26C所示,形成第三半导体芯片54,该第三半导体芯片54 把存储器元件阵列平面配列而形成存储器阵列。把该第三半导体芯片54层合在第二半导体芯片53上,并经由贯通接触部84把第二模/数转换器阵列与第三半导体芯片54的存储器元件阵列进行电连接。这样,就得到目的的具备CMOS图像传感器的半导体图像传感器模块51 。根据本实施例半导体图像传感器模块的制造方法,由于第一半导体芯片52主要形成了背面照射型CMOS图像传感器,所以光电二极管的开口率变大,即使是微细像素,也能谋求高灵敏度。且把第一、第二和第三半导体芯片52、 53和54层合并由《鼓型凸出83和贯通接触部84来进行相互的电连接,所以能把相互连接的配线设定成最短,能高速地把光电二极管的数据向存储器元件阵列积蓄,能把全像素同时遮光。因此,能制造具备CMOS 图像传感器的高灵敏度且能同时电子遮光的半导体图像传感器模块。图26的实施例中使形成了CMOS图像传感器的第一半导体芯片52的表面侧面朝下地进行连接,并层合了形成有模/数转换器阵列的第二半导体芯片53,但另外也可以把第一半导体芯片52与第二半导体芯片53的连接由贯通第二半导体芯片53的贯通接触部来进行。图6第二实施例的半导体图像传感器模块99也能以基本与图25所示同样的制造方法来制造。图22第三实施例的半导体图像传感器模块100也能在图25B的工序中,在形成有模拟型非易失性存储器的第四半导体芯片55的焊盘上设置微型凸出,面朝下地把第四半导体图像传感器模块55与第一半导体芯片52 连接而进行制造。图27A和图27B表示本发明半导体图像传感器模块第四实施例的概略结构。本实施例的半导体图像传感器模块166、 167与上述同样地层合有:第一半导体芯片52,其把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60;第二半导体芯片53,其具备由多个模/数转换器构成的模/数转换器阵列;第三半导体芯片54,其具备至少具备编码器和读出放大器的存储器元件阵列。第一半导体芯片52和第二半导体芯片53把相互形成的连接用焊盘81、 82 之间例如经由凸出(微型凸出)83进行电连接。且第二半导体芯片53和第三半导体芯片54经由把第二半导体芯片53贯通的贯通接触部84来把模/ 数转换器与存储器元件进行电连接。本实施例在第二半导体芯片53下面侧形成有模/数转换器87。图27A的半导体图像传感器模块166是不把贯通接触部84直接与焊盘82连接而是从焊盘82的正上偏离形成的例子。即该半导体图像传感器模块166适用不把贯通接触部84直接与焊盘82连接的情况。图27B的半导体图像传感器模块167是把贯通接触部84形成在焊盘82正上的例子。图27B是模式图,看到的是在贯通接触部84与焊盘82之间存在有模/数转换器87,但实际上贯通接触部84直接与焊盘82连接, 是在贯通接触部84的周围形成模/数转换器的形式。即,该半导体图像传感器模块167适用要把贯通接触部84直接与焊盘82连接的情况。根据图27A和图27B第四实施例的半导体图像传感器模块166、 167, 能不拾取贯通接触部84噪声地把信号向模/数转换器87传送。图28A和图28B表示本发明半导体图像传感器模块第五实施例的概略结构。本实施例的半导体图像传感器模块168、 169与上述同样地层合有: 第一半导体芯片52,其把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60;第二半导体芯片53,其具备由多个模/数转换器构成的模/数转换器阵列;第三半导体芯片54,其具备至少具备编码器和读出放大器的存储器元件阵列。第一半导体芯片52和第二半导体芯片53把相互形成的连接用焊盘81、 82 之间例如经由凸出(微型凸出)83进行电连接。且第二半导体芯片53和第三半导体芯片54经由把第二半导体芯片53贯通的贯通接触部84来把模/ 数转换器与存储器元件进行电连接。本实施例在第二半导体芯片53的上面侧形成有模/数转换器87。来自第一半导体芯片52的各像素信号通过贯通接触部84而由模/数转换器87进行模/数转换。图28A的半导体图像传感器模块168是不把贯通接触部84直接与焊盘82连接而是从焊盘82的正上偏离形成的例子。这时在第二半导体芯片53 的下面侧形成与焊盘82连接的配线层170,经由该配线层170把焊盘82与贯通接触部84进行电连接。即,该半导体图像传感器模块168适用不把贯通接触部84直接与焊盘82连接的情况。图28B的半导体图像传感器模块169是把贯通接触部84形成在焊盘82正上的例子。图28B是模式图,与上述同样地,贯通接触部84位于上面侧的模/数转换器87中央部地与模/数转换器87连接。即该半导体图像传感器模块169适用要把贯通接触部84直接与焊盘82连接的情况。图28A和图28B第五实施例的半导体图像传感器模块168、 169适用在第二半导体芯片53的下面侧变形大而在下面侧难于形成模/数转换器87的情况。图29A和图29B表示本发明半导体图像传感器模块第六实施例的概略结构。本实施例的半导体图像传感器模块187、 188与上述同样地层合有: 第一半导体芯片52,其把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60;第二半导体芯片53,其具备由多个模/数转换器构成的模/数转换器阵列;第三半导体芯片54,其具备至少具备编码器和读出放大器的存储器元件阵列。第一半导体芯片52和第二半导体芯片53把相互形成的连接用焊盘81、 82 之间例如经由凸出(微型凸出)83进行电连接。且第二半导体芯片53和第三半导体芯片54经由把第二半导体芯片53贯通的贯通接触部84进行接合, 以把模/数转换器与存储器元件进行电连接。本实施例在第三半导体芯片54的下面侧形成有存储器阵列块88。由第二半导体芯片53的模/数转换器阵列所模/数转换了的信号被记忆在存储器阵列块88中。图29A的半导体图像传感器模块187是不把第二半导体芯片53内的贯通接触部84直接与焊盘82连接而是从焊盘82的正上偏离形成的例子。这时在第二半导体芯片53的下面侧形成与焊盘82连接的配线层170,经由该配线层170把焊盘82与贯通接触部84进行电连接。即该半导体图像传感器模块187适用不把第二半导体芯片53内的贯通接触部84直接与焊盘82 连接的情况。图29B的半导体图像传感器模块188是把第二半导体芯片53内的贯通接触部84形成在焊盘82正上的例子。即,该半导体图像传感器模块188 适用要把第二半导体芯片53内的贯通接触部84直接与焊盘82连接的情况。图29A和图29B第六实施例的半导体图像传感器模块187、 188适用在第三半导体芯片54的上面侧变形大而在上面侧难于形成存储器阵列块88 的情况是合适的。图30A和图30B表示本发明半导体图像传感器模块第七实施例的概略。本实施例的半导体图像传感器模块189、 190与上述同样地层合有:第一半导体芯片52,其把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60;第二半导体芯片53,其具备由多个模/数转换器构成的模/数转换器阵列;第三半导体芯片54,其具备至少具备编码器和读出放大器的存储器元件阵列。第一半导体芯片52和第二半导体芯片53把相互形成的连接用焊盘81、 82 之间例如经由凸出(微型凸出)83进行电连接。且第二半导体芯片53和第三半导体芯片54经由把第二半导体芯片53贯通的贯通接触部84和把第三半导体芯片53贯通的贯通接触部84'进行接合,以把模/数转换器与存储器元件进行电连接。本实施例在第三半导体芯片54的上面侧形成有存储器阵列块88,把两贯通接触部84、 84'对接地进行连接。由第二半导体芯片53的模/数转换器阵列所模/数转换了的信号通过贯通接触部84和84' 被记忆在存储器阵列块88中。图30A的半导体图像传感器模块189是不把与第三半导体芯片54内的贯通接触部84'连接的第二半导体芯片53内的贯通接触部84直接与焊盘82连接而是从焊盘82的正上偏离形成的例子。这时在第二半导体芯片53 的下面侧形成与焊盘82连接的配线层170,经由该配线层170把焊盘82与贯通接触部84进行电连接。即该半导体图像传感器模块189适用不把第二半导体芯片53内的贯通接触部84直接与焊盘82连接的情况。图30B的半导体图像传感器模块190是把与第三半导体芯片54内的贯通接触部84'连接的第二半导体芯片53内的贯通接触部84形成在焊盘82 正上的例子。即,该半导体图像传感器模块190适用于要把第二半导体芯片53内的贯通接触部84直接与焊盘82连接的情况。图30A和图30B的半导体图像传感器模块189、 190适用在第三半导体芯片54的下面侧应变大而在下面侧难于形成存储器阵列块88的情况是合适的。图31A和图31B表示本发明半导体图像传感器模块第八实施例的概略。本实施例的半导体图像传感器模块191、 192是把第一半导体芯片52 和第二半导体芯片193层合的结构。第一半导体芯片52把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60。第二半导体芯片193在下部侧具备由多个模/ 数转换器构成的模/数转换器阵列,而且在上部侧具备至少具备编码器和读出放大器的存储器元件阵列。第二半导体芯片193经由贯通形成有模/ 数转换器阵列区域的贯通接触部84而把模/数转换器与存储器元件进行电连接。图31A的半导体图像传感器模块191在第二半导体芯片193的下面形成焊盘82,在第一半导体芯片52的上面形成焊盘81,使两坪盘82与81 之间被连接地把第一半导体芯片52和第二半导体芯片193进行加热压接。把焊盘81、 82以外的区域通过粘接材料进行粘接,则更增强第一与第二半导体芯片52与193之间的粘接强度。图31B的半导体图像传感器模块192不形成焊盘,而是在第二半导体芯片193下部侧的模/数转换器阵列形成区域形成贯通接触部84,在第一半导体芯片52的晶体管形成区域56形成接触部84〃 。半导体图像传感器模块192把该两接触部84和84〃进行对接加热压接而把第一半导体芯片52和第二半导体芯片193进行连接。图32把本发明半导体图像传感器模块第九实施例概略与其制造方法一起进行表示。首先如图32A所示,本实施例的半导体图像传感器模块194 形成有第一半导体芯片52和第二半导体芯片193。第一半导体芯片52把多个像素规则配列且具备由构成各像素的光电二极管形成区域57和晶体管形成区域56构成的CMOS图像传感器60,并在晶体管形成区域56的上面形成焊盘81。第二半导体芯片193在下部侧具备由多个模/数转换器构成的模/数转换器阵列,而且在上部侧具备至少具备编码器和读出放大器的存储器元件阵列。该第二半导体芯片193在形成有模/数转换器阵列的下部侧的下面形成焊盘82,形成贯通下部侧的贯通接触部84,并且经由配线层170把焊盘82与贯通接触部84连接。然后如图32B所示,经由凸出(微型凸出)83把第一半导体芯片52的焊盘81和第二半导体芯片193的焊盘82进行加热压接接合。利用该凸出83能进行多个像素单位的并列连接。这样来制造第九实施例的半导体图像传感器模块194。图33表示图31A半导体图像传感器模块191的制造方法。首先如图33A所示,形成第一半导体芯片52和第二半导体芯片193。第一半导体芯片52把多个像素规则配列且具备由构成各像素的光电二极管形成区域57 和晶体管形成区域56构成的CMOS图像传感器60,并在晶体管形成区域56的上面形成焊盘81。第二半导体芯片193在下部侧具备由多个模/数转换器构成的模/数转换器阵列,而且在上部侧具备至少具备编码器和读出放大器的存储器元件阵列。该第二半导体芯片193在形成有模/数转换器阵列的下部侧的下面形成焊盘82,形成贯通下部侧的贯通接触部84,并且经由配线层170把焊盘82与贯通接触部84连接。然后如图33B所示,使相互的焊盘81和82对接连接地把第一半导体芯片52和第二半导体芯片193进行加热压接接合。通过把焊盘81、 82形成的小而能进行数像素单位的并列连接。把焊盘81、 82连接区域以外的区域通过粘接材料进行粘接,则更增强粘接强度。这样来制造图31A的半导体图像传感器模块191。图34表示图31B半导体图像传感器模块192的制造方法。首先如图34A所示,形成第一半导体芯片52和第二半导体芯片193。第一半导体芯片52把多个像素规则配列且具备由构成各像素的光电二极管形成区域57 和晶体管形成区域56构成的CMOS图像传感器60,并在晶体管形成区域56内形成接触部84〃 。第二半导体芯片193在下部侧具备由多个模/数转换器构成的模/数转换器阵列,而且在上部侧具备至少具备编码器和读出放大器的存储器元件阵列。该第二半导体芯片193在形成有模/数转换器阵列的下部侧形成贯通它的贯通接触部84。第一和第二半导体芯片52、 193 不形成有焊盘。然后如图34B所示,使相互的接触部84〃和贯通接触部84对接连接地把第一半导体芯片52和第二半导体芯片193进行加热压接接合。这样来制造图31B的半导体图像传感器模块192。该制造方法虽然定位难,但每单位面积的像素数能设定得最多。在图32到图34的实施例中,图34半导体图像传感器模块192的从第一半导体芯片的下面到第二半导体芯片上面的高度能设定成最小。图35~图37把本发明半导体图像传感器模块第十实施例〜第十二实施例的概略与其制造方法一起进行表示。第十实施例〜第十二实施例的半导体图像传感器模块把内设有光电二极管形成区域57、晶体管形成区域56和模/数转换器阵列195的第一半导体芯片196与形成有存储器阵列的第二半导体芯片197接合。在第一半导体芯片196中,模/数转换器阵列195与晶体管形成区域56侧连接。通过这种结构,能使光电二极管形成区域57 产生的模拟信号例如不拾取图32B凸出(微型凸出)83的噪声地被模/数转换器转换成数字信号。因此,最终的图像输出信号中噪声少。图35表示第十实施例的半导体图像传感器模块。本实施例的半导体图像传感器模块198形成有第一半导体芯片196和第二半导体芯片197。第一半导体芯片196内设有:由在下部侧形成的光电二极管形成区域57和在中间部分形成的晶体管形成区域56所构成的CMOS图像传感器和在上部侧形成的模/数转换器阵列195。并在形成有模/数转换器阵列195的区域形成贯通接触部84,在上面形成与贯通接触部84连接的焊盘81。第二半导体芯片197形成有存储器阵列,在下面形成焊盘82。然后如图35B所示,在焊盘81与82之间形成凸出(微型凸出)83而把第一半导体芯片196和第二半导体芯片197进行加热压接接合。这样来制造第十实施例的半导体图像传感器模块198。该半导体图像传感器模块198利用凸出83而能进行数像素单位的并列连接。图36表示第十一实施例的半导体图像传感器模块。本实施例的半导体图像传感器模块199首先如图36A所示那样与上述同样地形成第一半导体芯片196和第二半导体芯片197。第一半导体芯片196和第二半导体芯片197的结构与图35相同,所以在对应的部分上付与同一符号而省略详细说明。然后如图36B所示,使相互的焊盘81和82对接连接地把把第一半导体芯片196和第二半导体芯片197进行加热压接接合。这样来制造第十一实施例的半导体图像传感器模块199。该半导体图像传感器模块199利用把焊盘81和82形成得小而能进行数像素单位的并列连接。且把焊盘81和82 连接区域以外的区域通过粘接材料进行粘接,则能更增强第一与第二半导体芯片196与197之间的粘接强度。图37表示第十二实施例的半导体图像传感器模块。本实施例的半导体图像传感器模块200首先如图37A所示那样与上述同样地形成第一半导体芯片196和第二半导体芯片197。第一半导体芯片196除了不形成焊盘以外其它与图35的结构相同,所以在对应的部分上付与同一符号而省略详细说明。第二半导体芯片197形成有存储器阵列,而且面临下面地形成接触部201。接触部201的形式能有各种考虑,例如也可以贯通地形成。该第二半导体芯片i97上不形成焊盘。然后如图37B所示,使贯通接触部84与接触部201对接连接地^巴把第一半导体芯片196和第二半导体芯片197进行加热压接接合。这样来制造第十二实施例的半导体图像传感器模块200。该第十二实施例的半导体图像传感器模块200的制造方法虽然定位难,但每单位面积的像素数能设定得最多。在第十实施例〜第十二实施例中,第二实施例半导体图像传感器模块200的从第一半导体芯片196的下面到第二半导体芯片197上面的高度能设定成最小。下面说明本发明半导体图像传感器模块的第十三实施例。本实施例的半导体图像传感器模块是在上述的各实施例中在其晶体管形成区域内把浮动扩散以多个像素所共有的结构。这样能增大每单位像素面积的光电二极管面积。且在晶体管形成区域内把浮动扩散以多个像素所共有的基础上还能设定成把放大晶体管也以多个像素所共有的结构。这样更能增大每单位像素面积的光电二极管面积。图38表示在晶体管形成区域内以四个像素共用像素晶体管电路一部分时的像素内的等价电路。该等价电路具备与四个像素的四个受光部(光电二极管PD) 210对应的各自的传送晶体管212,把这些传送晶体管212与共通的浮动扩散(FD) 部连接,在其之后把一个放大晶体管214和一个复位晶体管220等共用。信号电荷经由放大晶体管214与信号输出线连接。在放大晶体管214与信号输出线之间设置传送晶体管,还能把向信号输出线的输出进行开关。该把浮动扩散以多个像素所共有的结构能适用在本发明的背面照射型CMOS图像传感器中。例如在微型凸出需要四个像素面积的情况下,则把浮动扩散FD、放大晶体管214和复位晶体管220以四个像素所共有。这样,即使微型凸出所需要的面积大时,也能不需要对应该微型凸出的需要面积以大的面积来设计一像素便可,因此,能得到每单位面积的像素数。上述表示在晶体管形成区域内以四个像素共用像素晶体管电路一部分时的情况,但也可以考虑在晶体管形成区域内以三个像素共用像素晶体管电路一部分时的情况或在晶体管形成区域内以六个像素共用像素晶体管电路一部分时的情况。下面说明本发明半导体图像传感器模块的第十四实施例。本实施例的半导体图像传感器模块是利用把像素配置成锯齿状(所谓的斜向配列)的彩色编码技术的结构。该像素配列结构与正方像素配列相比每单位像素面积的假想像素数增加。能把该像素配列适用在本发明的背面照射型CMOS 图像传感器中。例如在微型凸出需要多个像素部分的面积时,如上述第十三实施例那样只要把浮动扩散FD以多个像素所共有,即使对应微型凸出的需要面积不以大的面积来设计一像素也可以,因此,能赢得每单位面积的像素数,而且与正方像素配列相比,每单位像素面积的假想像素数增加。图39表示本发明第十四实施例半导体图像传感器模块即背面照射型CMOS图像传感器的概略结构。本实施例的半导体图像传感器是不使用片上滤色器进行色分离的例子。本实施例的半导体图像传感器261包括:把在同一半导体芯片262 (相当于是第一半导体芯片52)表面上形成的多个像素263平面配列的成为受光区域的摄像区域264和配置在该摄像区域264 的外侧的像素263的选择和用于进行信号输出的周边电路265、 266。周边电路265、 266也可以不在上述的光电二极管形成区域57内,而是在晶体管形成区域56内。一个周边电路265由位于摄像区域264侧边的垂直扫描电路(所谓的垂直寄存器电路)所构成。另一个周边电路266由位于摄像区域264下侧的水平扫描电路(所谓的水平寄存器电路)和输出电路等(包括信号放大电路、A/D转换电路、同步信号发生电路等)所构成。摄像区域264中多个像素被所谓的斜向配列。即,包括有:第一像素组,其把平面的多个像素263A在水平方向和垂直方向上分别以规定的间距Wl大致配置成格子状;第二像素组,其相对第一像素组在水平方向和垂直方向上都以仅错开所述间距Wl的大致1 /2的间距的状态来配置平面的多个像素263B,像素263A、 263B被配列形成恰好斜向错开的正方格子状。本例中像素263B被配列在奇数行并错开1/2间距,像素263A被配列在偶数行。片上滤色器在本例被使用红(R)、绿(G)、兰(B)原色滤色器。图39中的R/B标记表示红(R)或兰(B)任一个。即,红(R)和兰(B) 在图39中是沿垂直方向红(R)-兰(B)-红(R)-兰(B)…地交替配列。下面说明本发明半导体图像传感器模块的第十五实施例。本实施例的半导体图像传感器模块是安装有像素共有ADC的例子。在此,表示所述第一〜第十四实施例任一实施例情况下的电荷信号的流动。通过FD像素共有(第十三实施例)和锯齿编码(第十四实施例)而把从晶体管形成区域输出的电荷信号向AD转换阵列内送出。图40是表示第十五实施例半导体图像传感器模块适用的固体摄像装置,例如安装有像素并列ADC的CMOS图像传感器结构的框图。如图40所示,本实施例的CMOS图像传感器310包括:把包含光电转换元件的单位像素311行列状(矩阵列状)地平面配置多个像素阵列部312、 行或单位像素扫描电路313、列处理部314、参考电压供给部315、列或单位像素扫描电^各316、水平输出线317和时序控制电^各318。该系统结构中,时序控制电路318根据主脉沖MCK来生成成为行或单位像素扫描电路313、列或单位像素处理部314、参考电压供给部315和列或单位像素扫描电路316等的动作基准的时钟信号和控制信号等,并向行或单位像素扫描电路313、列处理部314、参考电压供给部315、列或单位像素扫描电路316等给出。驱动控制像素阵列部312各单位像素311的周边驱动系统和信号处理系统即行或单位像素扫描电路313、参考电压供给部315、列或单位像素扫描电路316和时序控制电路318等被集聚在与像素阵列部312同一芯片(相当于是第一半导体芯片52) 319上的晶体管形成区域356中。作为单位像素311在此被省略了图示,但在光电转换元件(例如光电二极管)的基础上例如能使用具有:把被该光电转换元件进行了光电转换而得到的电荷向FD (浮动扩散)部传送的传送晶体管、控制该FD部电位复位晶体管、根据FD的电位输出信号的放大晶体管的三晶体管结构,且能进一步使用另外具有用于进行像素选择的选择晶体管的四晶体管结构等。像素阵列部312中单位像素311仅被平面配置成m列n行部分,且对于该m行n列的像素配置按每行或每单位像素进行行或单位像素控制线321 (321-l〜321-n)的配线,按每列或每单位像素进行列或单位像素控制线322(322-l〜322-m)的配线。或也可以对于该m行n列的像素配置按每像素来进行像素控制线的配线,这样来控制每像素。行控制线321-l〜321-n的各一端与对应于行扫描电路313各行的各输出端连接。行或单位像素扫描电路313由移位寄存器等构成,经由行或单位像素控制线321-l〜321-n来进行像素阵列部312中行或单位像素地址和行或单位像素扫描的控制。列或单位像素处理部314例如具有按像素阵列部312的像素列或每单位像素即按列或每单位像素信号线322-l〜322-m设置的ADC (模拟-数字转换电路) 323-l〜323-m,从像素阵列部312的各单位像素311向列或每单位像素输出的模拟信号被转换成数字信号并输出。本实施例把这些ADC323-l〜323-m的结构作为特点在后面叙述其详细情况。参考电压供给部315作为随着时间的经过而使电平倾斜状变化的生成所谓斜坡(RAMP )波形参考电压Vref的机构,例如具有DAC (数字-模拟转换电路)351。作为生成坡道波形参考电压Vref的机构并不限定于DAC351。 DAC351在从时序控制电路318给予的控制信号CS1的控制下, 根据该时序控制电路318给予的时钟脉沖CK来生成坡道波形参考电压Vref,并向列或单位像素处理部314的ADC323-l~323-m供给。在此具体说明本实施例特点的ADC323-l〜323-m结构的详细情况。 ADC323-l〜323-m的每一个与把单位像素311的所有信息读出的逐渐扫描方式下的通常画幅速率模式和通常画幅速率模式时相比,能够得到选择地进行AD转换动作,该AD转换动作对应于能把单位像素311的曝光时间设定成1 /N而把画幅速率提高N倍例如两倍的高速画幅速率模式的各动作模式。该动作模式的切换通过从时序控制电路318给予的控制信号CS2、 CS3 的控制来实行。对于时序控制电路318是从外部的系统控制器(未图示) 来给予用于切换通常画幅速率模式和高速画幅速率模式各动作模式的指示信息。所有的ADC323-l〜323-m是相同结构,上述第一半导体芯片52或第二半导体芯片中被配置成AD转换阵列。但也可以把列或单位像素处理部314、 比较器331、计数机构例如升/降计数器(图中记作U/DCNT) 332、传送开关333、存储装置334、 DAC351、参考电压供给部315和时序控制电路318配置成第一半导体芯片52或第二半导体芯片的AD转换阵列。且也可以在上述第一半导体芯片52的晶体管形成区域56设置参考电压供给部315、列或单位像素扫描电路316和时序控制电路318之外,把参考电压供给部、列或单位像素扫描电路和时序控制电路在第一半导体芯片52或第二半导体芯片中被配置成AD转换阵列。在此举出列或每单位像素说明了ADC323-m。 ADC323-m成为具有比较器331、计数;bU勾例如升/降计数器(图中记作U/DCNT) 332、传送开关333和存储装置334的结构。比较器331比较与从像素阵列部312第n列各单位像素311输出的信号对应的列或单位像素信号线322-m的信号电压Vx和从参考电压供给部315供给的坡道波形参考电压Vref,例如在参考电压Vref比信号电压Vx大时则输出Vco变成"H"电平,当参考电压Vref在信号电压Vx以下时则输出Vco变成"L"电平。升/降数器332是非同步计数器,在时序控制电路318给予的控制信号CS2的控制下,从时序控制电路318把时钟脉沖CK与DAC351同时给予, 与该时钟脉冲CK同步地进行降(DOWN)计数或升(UP)计数来计量从比较器331的比较动作开始到比较动作终了的比较时间。具体说就是通常画幅速率模式在从一个单位像素311进行信号读出的动作中,通过在第一次读出动作时进行降计数来计量第一次读出时的比较时间,通过在第二次读出动作时进行升计数来计量第二次读出时的比较时间。另一方面,高速画幅速率模式对于某行的单位像素311把计数结果保持不动,然后对于下一行的单位像素311根据上次的计数结果而在第一次读出动作时进行降计数来计量第一次读出时的比较时间,在第二次读出动作时进行升计数来计量第二次读出时的比较时间。传送开关333在时序控制电路318给予的控制信号CS3的控制下,通常画幅速率模式在对于某行的单位像素311由升/降数器332进行计数动作完了的时刻点成为开(闭)状态,把该升/降数器332的计数结果向存储装置334传送。另一方面例如N = 2的高速画幅速率在对于某行的单位像素311由升/降数器332进行计数动作完了的时刻点成为闭(开)状态不变, 然后在对于下一行的单位像素311由升/降数器332进行计数动作完了的时刻点成为开状态,把该升/降数器332对于垂直两像素部分的计数结果向存储装置334传送。这样,从像素阵列部312的各单位像素311经由列或单位像素信号线322-l〜322-m向列或每单位像素供给的模拟信号,通过ADC323 ( 323-l〜323-m)中比较器331和升/降数器332的各动作,被转换成N位的数字信号,并容纳在存储装置334 ( 334-l~343-m)中。列或单位像素扫描电路316由移位寄存器等构成,进行列或单位像素处理部314中ADC323-l~323-m的列或单位像素地址和列或单位像素扫描的控制。在该列或单位像素扫描电路316的控制下,被各个ADC323-l~323-m 进行了AD转换的N位的数字信号顺序地被水平输出线317读出,并经由该水平输出线317作为摄像数据输出。由于与本实施例没有直接关联,所以没有特别图示,但也可以把对于经由水平输出线317输出的摄像数据实施各种信号处理的电路等设置在上述结构元件以外。上述结构本实施例的安装有列或单位像素并列ADC的CMOS图像传感器310,由于能把升/降计数器332的计数结果经由传送开关333有选择地向存储装置334传送,所以能把升/降计数器332的计数动作和把该升/降计数器332的计数结果向水平输出线317读出的动作独立地进行控制。下面使用图41的时序图说明上述结构第十五实施例CMOS图像传感器310的动作。在此省略关于单位像素311具体动作的说明,但如周知那样,单位像素311进行复位动作和传送动作,复位动作把复位成规定电位时的FD部的电位作为复位成分从单位像素311向列或单位像素信号线322-l〜322-m输位作为信号成分从单位像素311向列或单位像素信号线322-l〜322-m输出。通过行或单位像素扫描电路313进行的行或单位像素扫描而行或单位像素i被选择,在从该被选择的行或单位像素i的单位像素311向列或单位像素信号线322-l~322-m进行的第一次读出动作稳定后,从DAC351把坡道波形参考电压Vref向ADC323-l〜323-m的各比较器331给出,这样由比较器331进行列或单位像素信号线322-l~322-m的各信号电压Vx与参考电压Vref的比较动作。在把参考电压Vref给予比较器331的同时还从时序控制电路318把时钟脉沖CK给予升/降计数器332,由该升/降计数器332进行降的计数动作来计量第一次读出动作时在比较器331的比较时间。在参考电压Vref与列或单位像素信号线322-l~322-m的信号电压Vx相等时,比较器331的输出Vco从"H"电平向"L"电平翻转。接受该比较器321输出Vco极性的翻转,升/降计数器332停止降计数动作,并保持比较器331按照第一次比较期间的计数值。如前所述,该第一次的读出动作把单位像素311的复位成分AV读出。该复位成分AV内作为偏置而含有对每单位像素311偏离的固定图形噪声。但一般该复位成分AV的偏离小,且复位电平是全像素共通的,所以列或单位像素信号线322-l〜322-m的信号电压Vx大体已知。因此,在第一次复位成分△ V读出时通过调整参考电压Vref就能缩短比较期间。本实施例在7位部分的计数期间(128时钟)进行复位成分AV的比较。第二次的读出动作在复位成分AV上加上根据每单位像素311射入光通量的信号成分Vsig,并进行与第一次复位成分AV读出动作同样的动作来读出。即,在从该被选择的行或单位像素i的单位像素311向列或单位像素信号线322-l~322-m进行的第二次读出动作稳定后,从DAC351把参考电压Vref向ADC323-l~323-m的各比较器331给出,这样在比较器331中进行列或单位像素信号线322-l〜322-m的各信号电压Vx与参考电压Vref的比较动作。同时在升/降数器332中进行与第一次相反的升计数动作来计量该比较器331的第二次比较时间。这样通过把升/降数器332的计数动作在第一次设定成降计数动作、在第二次设定成升计数动作而能在该升/降数器332内自动地进行(第二次比较期间)-(第一次比较期间)的减法处理。在参考电压Vref与列或单位像素信号线322-l〜322-m的信号电压Vx相等时,比较器331的输出Vco进行极性翻转,接受该极性翻转而升/降数器332停止计数动作。其结果是升/ 降数器332保持按照(第二次比较期间)-(第一次比较期间)减法处理结果的计数值。 (第二次比较期间)-(第一次比较期间)=(信号成分Vsig +复位成分AV十ADC323的偏置成分)-(复位成分AV十ADC323的偏置成分)=(信号成分Vsig),通过以上两次的读出动作和升/降数器332的;it法处理,在每单位像素311的含有偏离的复位成分AV被除去之外,每ADC323 ( 323-l〜323-m)的偏置成分也被除去,所以仅能取出根据每单位像素311射入光通量的信号成分Vsig。在此,把每单位像素311的含有偏离的复位成分AV除去的处理是所谓的CDS (Correlated Double Sampling,相关双重采样)处理。由于在第二次读出时根据射入光通量的信号成分Vsig被读出,所以为了在宽广的范围判断光通量的大小就需要使参考电压Vref变化大。于是本实施例的CMOS图像传感器310把信号成分Vsig的读出在10位部分的计^t期间(1024时钟脉冲)进行比较。这时虽然第一次与第二次的比较位数不同, 但把参考电压Vref的坡道波形倾斜度设定成第一次与第二次相同,这样能使AD转换的精度相等,所以作为升/降数器332进行的(第二次比较期间) -(第一次比较期间)的减法处理结果能得到正确的减法处理结果。在上述一连串的AD转换动作终了后,升/降数器332中被保持有N位的数字值。被列处理部314的各ADC323-l〜323-m进行了AD转换的N位的数字值(数字信号)被列或单位像素扫描电路316进行列或单位像素扫描,并经过N位幅度的水平输出线317顺次向外部输出。然后通过把同样的动作顺次在每行或单位像素进行反复而生成平面图像。本实施例的安装有列或单位像素并列ADC的CMOS图像传感器310,由于ADC323-l~323-m 的各个具有存储装置334,所以能一边把第i行单位像素311的被AD转换后的数字值向存储装置334传送并从水平输出线317向外部输出, 一边并行实行第i+ 1行单位像素311的读出动作和升/降计数动作。根据本实施例,把从单位像素经由列信号线输出的模拟信号转换成数字值并读出的固体摄像装置中,通过把数字值在多个单位像素之间相加并读出,则即使缩短了单位像素的曝光时间,结果是也不会减少一个像素信息的信息量,因此,不会招致灵敏度降低,能谋求高的画幅速率化。上述所有实施例的贯通接触部(第一、第二、第三半导体芯片内)或接触部84〃 、 201能由Cu、 Al、 W、 WSi、 Ti、 TiN、硅化物或它们的组合形成。图42表示本发明半导体图像传感器模块第十六实施例。图42是表示安装有背面照射型CMOS固体摄像元件的半导体图像传感器模块结构的模式剖面图。本实施例的半导体图像传感器模块400例如在内插板(中间基板)403上安装:设置有摄像像素部的背面照射型CMOS固体摄像元件即传感器芯片401a和设置有信号处理等周边电路部的信号处理芯片402。传感器芯片401a在支承基板430上形成层间绝缘层420,并在内部埋入有埋入配线层421。在其上层形成半导体层412,在其表面形成表面绝缘膜411。半导体层412中形成有成为光电转换元件的光电二极管414和测试用电极413等。埋入配线层421的一部分相对半导体层412成为经由栅绝缘膜形成的栅极,而构成MOS晶体管415。且形成有贯通支承基板430而与埋入配线层421连接的支承基板贯通配线431,从支承基板430的表面突出的突起电极(凸出)432形成在支承基板贯通配线431的表面。凸出(微型凸出)432是在比引线接合中使用的通常焊盘电极小的焊盘上由电镀等形成的突起状金属电极。上述结构的传感器芯片401a是当有光从表面绝缘膜411侧向半导体层412中形成的光电二极管414照射时就产生信号电荷,并积蓄在光电二极管中的所谓背面照射型CMOS固体摄像元件。 MOS晶体管415具有把向光电二极管414中积蓄的信号电荷向FD部传送和信号放大或复位等功能。上述结构中半导体层是把半导体基板的背面薄膜化而得到的,为了使基板形状稳定而与支承基板430进行了贴合。如上所述,本实施例的CMOS固体摄像元件是:在形成有包含光电转换元件和场效应晶体管的多个像素的半导体层的一个面上形成与多个像素连接埋入配线层、而半导体层的另一个面成为光电转换元件的受光面、背面照射型固体摄像元件。上述的传感器芯片401a以从光照射侧的相反侧即支承基板430侧被倒装片地安装在表面形成有配线440和把它们绝缘的绝缘层441的内插板403 上,并使从绝缘层的开口部露出到配线表面一部分而成的凸台与凸出接合。另一方面,形成有周边电路部的信号处理芯片402例如经由凸出被以倒装片地安装在内插板403上。这种结构的半导体图像传感器模块400被安装在内插板403和其他安装基板上,例如通过引线接合442等被电连接使用。例如在内插板403上连接上述传感器芯片(CMOS固体摄像元件)401a和信号处理芯片402则能形成评价单芯片功能的电极PAD。图43是表示组装了本实施例CMOS固体摄像元件的图像传感器(相当于半导体图像传感器模块)结构的框图。图44是表示本实施例CMOS固体摄像元件像素结构的等价电路图。本实施例的图像传感器包括:摄像像素部512、 V选择机构(垂直传送寄存器)514、 H选择机构(水平传送寄存器)516、时序发生器(TG).518、 S/H-CDS (采样保持-相关双重采样) 电路部520、 AGC部522、 A/D转换部524、数字放大部526等。例如能把摄像像素部512、 V选择机构514、 H选择机构516和S / H-CDS电路部520汇总在一个芯片上作为图42的传感器芯片401a,而把其余的电路部分汇总在信号处理芯片402的形态。或,也可以在传感器芯片401a上仅形成摄像像素部512。在摄像像素部512中,把多个像素平面矩阵列状配列,如图44所示, 各像素上设置有根据受光量而生成信号电荷并积蓄的光电转换元件即光电二极管(PD) 600,而且还设置有:把该光电二极管600转换积蓄的信号电荷向浮动扩散部(FD部)610传送的传送晶体管620、把FD部610的电压复位的复位晶体管630、输出与FD部610电压对应的输出信号的放大晶体管640、把该放大晶体管640的输出信号向垂直信号线660输出的选择(地址)晶体管650的四个MOS晶体管。在这种结构的像素中,把由光电二极管600进行了光电转换的信号电荷通过传送晶体管220向FD部610传送。 FD部610与放大晶体管640的栅极连接,由于放大晶体管640构成摄像像素部512外部设置的恒流源670 和源输出器,所以当4巴地址晶体管650变成ON时,则"l巴与FD部610的电压对应的电压向垂直信号线660输出。且复位晶体管630把FD部610的电压复位成不随信号电荷变化的恒定电压(图44的驱动电压Vdd)。摄像像素部512中用于驱动控制各MOS晶体管的各种驱动配线被在水平方向上配线,摄像像素部512的各像素由V选择机构514在垂直方向上按水平线(像素行)单位顺次被选^^,利用来自时序发生器518的各种脉沖信号来控制各像素的MOS晶体管,这样,各像素的信号通过垂直信号线660按像素列地被S / H-CDS部520读出。S/H-CDS部520按摄像像素部512的每像素列设置S / H-CDS电路, 对于从摄像像素部512的各像素列读出的像素信号进行CDS (相关双重采样)等的信号处理。H选择机构516把来自S /H- CDS部520的像素信号向AGC部522输出。AGC部522对于被H选择机构516选择的来自S / H-CDS部520的像素信号进行规定的增益控制,并把该像素信号向A/D 转换部524输出。A / D转换部524把来自AGC部522的像素信号从模拟信号转换成数字信号并向数字放大部526输出。数字放大部526对于来自A /D转换部524的数字信号输出进行必要的放大和中间转换,并从未图示的外部端子输出。时序发生器518把各种时序信号也向上述摄像像素部512各像素以外的各部分供给。上述第十六实施例的半导体图像传感器模块(即,CMOS图像传感器) 400不像现有这样把从像素输出的信号向像素周边电路输出后再把来自芯片周边焊盘电极的输出信号向信号处理器件输入,而是能把从CMOS图像传感器像素输出的信号经由微型凸出直接地按像素单位或每多个像素单位向信号处理器件输入。这样,器件之间的像 处理速度快,能提供高性能且把图像传感器和信号处理器件单芯片化了的高性能器件。且光电二极管的开口率被提高,芯片的利用率被提高,能实现全像素的同时遮光。下面说明第十六实施例背面照射型CMOS固体摄像元件的制造方法。 首先如图45A所示,例如,在由硅等构成的半导体基板410表面上利用热氧化法或CVD (化学气相生长法)法等由氧化硅构成,并在后工序中形成成为表面绝缘膜的绝缘膜411。且例如在绝缘膜411的上层例如利用贴合法或外延生长法等形成硅等的半导体层412。并作为SOI (semiconductor on ins ulator)基板。在此,预先在半导体层412上形成测试用电才及413。然后如图45B所示,例如向n型半导体层412离子注入p型的导电性杂质以形成pn结,这样就在半导体层412中作为光电转换元件而形成光电二极管414,并在半导体层412的表面上经由栅绝缘膜而形成栅极,与光电二极管414等连接则形成MOS晶体管415,并形成上述结构的多个像素。且例如形成覆盖MOS晶体管的层间绝缘层420。这时,为了在晶体管、半导体层412上进行连接而把埋入配线层421 —边埋入在层间绝缘层420中一边形成。然后如图45C所示,例如通过把热固化树脂作为粘接剂的热压接等而在层间绝缘层420的上层贴合由硅基板或绝缘性树脂基板等构成的支承基板430。然后如46A所示,例如通过机械磨削等而从贴合面的相反侧把支承基板430薄膜化。然后如46B所示,形成贯通支承基板430的支承基板贯通配线431以与埋入配线层421连接。这例如能通过光刻工序形成抗蚀剂膜图形并进行干腐蚀等的腐蚀,而在支承基板430上形成到达埋入配线层421的开口部并把铜等低电阻金属埋入而形成。然后如图47A所示,例如通过金属镀处理而在支承基板贯通配线431的表面形成从支承基板430的表面突出的凸出432。然后如图47B所示,把半导体基板410薄膜化直到例如从SOI基板的半导体基板410側能使光电二极管414受光。例如把绝缘膜411作为停止膜,直到使绝缘膜411露出来地从半导体基板410的背面侧进行机械磨削或湿腐蚀处理等。这样就成为SOI基板的半导体层412被残留的结构。在此,把在表面露出来的绝缘膜412叫做表面绝缘膜。图面上是相对图47A 把上下关系相反进行的图示。如上则形成本实施例的背面照射型CMOS固体摄像元件(传感器芯片) 401a。最好进一步在薄膜化得到的半导体基板(半导体层412)的背面上例如利用CVD法把绝缘膜成膜。该绝缘膜还能兼有保护背面的硅面的目的和对于射入光的防止反射膜的功能。把上述这样形成的背面照射型CMOS固体摄像元件(传感器芯片)401a 使受光面侧向上地经由凸出432倒装片地安装在内插板03上。例如以比传感器芯片401a、信号处理芯片402内使用的配线的熔点低的温度且凸出能稳定进行电连接的温度,把内插板403配线上的凸台、凸出与传感器芯片支承基板上的凸出彼此之间进行压接。且例如也可以在信号处理芯片402 上直接安装传感器芯片401a并模块化,这时也能与上述同样地进行。另一方面,形成有周边电路部的信号处理芯片402也同样地经由凸出被以倒装片地安装在内插板403上。这样就经由内插板403所形成的配线把背面照射型CMOS固体摄像元件(传感器芯片)401a与信号处理芯片402 进行了连接。如上所述,则能制造组装了本实施例背面照射型CMOS固体摄像元件的图像传感器。以倒装片安装后还能使用测试用电极413来试验传感器芯片的电路。根据如上本实施例背面照射型CMOS固体摄像元件的制造方法,在贴合支承基板而确保了强度后把半导体基板薄膜化,由于把支承基板薄膜化并形成贯通配线,所以能不从半导体基板的背面取电极而从支承基板取出电极,能简便容易地制造形成为从照射面相反侧的面耳又出电极结构的背面照射型CMOS固体摄像元件。由于能在光射入面相反侧的支承基板侧上形成电极,所以电极配置的自由度提高,能不损害CMOS图像传感器开口率地把多个微型凸出形成在像素正下或像素周边的正下。这样,当把半导体基板的背面薄膜化,则能把形成有凸出的内插板等安装基板和信号处理芯片等其他半导体芯片由与凸出彼此之间进行连接,这样能制造高性能、高功能的器件。作为半导体基板优选的是,例如如SOI基板那样在基板中预先形成氧化膜,在半导体基板的薄膜化中的作为湿腐蚀的停止层能使用SOI基板中的氧化膜,由于在薄膜化后能得到均匀平坦的半导体基板。图48表示本发明半导体图像传感器模块第十七实施例。图48是表示安装有背面照射型CMOS固体摄像元件的半导体图像传感器^t块结构的模式剖面图。本实施例的半导体图像传感器模块401与第十六实施例同样地例如在内插板(中间基板)403上安装:设置有摄像像素部的背面照射型CMOS固体摄像元件即传感器芯片401b和设置有信号处理等周边电路部的信号处理芯片402。传感器芯片401b在支承基板430上形成层间绝缘层420,并在内部埋入有埋入配线层421。在其上层形成半导体层412,在其表面形成表面绝缘膜(411、 419)。半导体层412中形成有光电二极管414和测试用电极413 等。埋入配线层421的一部分相对半导体层412成为经由栅绝缘膜形成的栅极,这样就构成MOS晶体管415。且形成有贯通半导体层412而与埋入配线层421连接的半导体层贯通配线416。而且形成有贯通支承基板430的支承基板贯通配线431,从支承基板430的表面突出的突起电极(凸出)432形成在支承基板贯通配线431的表面。另一方面例如形成贯通半导体层412和层间绝缘层420而与支承基板贯通配线431连接的半导体层绝缘层贯通配线417,半导体层贯通配线416 和半导体层绝缘层贯通配线417通过在表面绝缘膜411上形成的连接配线418连接。支承基板贯通配线431在本实施例中如上述那样是经由半导体层绝缘层贯通配线417、连接配线418、半导体层贯通配线416而与埋入配线层421 连接的结构,但并不限定于此,也可以是经由它们内的一部分或不经由它们而直接与埋入配线层421连接的结构。上述结构的传感器芯片401b是当有光从表面绝缘膜(411、 419)侧向半导体层412中形成的光电二极管414照射时就产生信号电荷,并在光电二极管进行积蓄的结构。且该传感器芯片401b是如下所述的背面照射型固体摄像元件,即,在形成有包含光电转换元件和场效应晶体管的多个像素的半导体层的一个面上形成与多个像素连接的埋入配线层,而半导体层的另一个面成为光电转换元件的受光面。上述的传感器芯片401 b从光照射侧的相反侧即支承基板430侧被倒装片地安装在表面形成有配线440和把它们绝缘的绝缘层441的内插板403 上,以使从绝缘层的开口部露出到配线表面一部分而成的凸台等与凸出接合。另一方面,形成有周边电路部的信号处理芯片402例如经由凸出被以倒装片地安装在内插板上。这种结构的半导体图像传感器模块401被安装在内插板403和其他安装基板上,例如通过引线接合442等被电连接使用。组装了本实施例CMOS固体摄像元件的图像传感器(相当于半导体图像传感器模块)的结构和像素的结构与第十六实施例相同。上述第十七实施例半导体图像传感器模块(即CMOS图像传感器)401 有与第十六实施例同样的效果。下面说明第十七实施例背面照射型CMOS固体摄像元件的制造方法。首先如图49A所示,例如在由硅等构成的半导体基板410表面上利用热氧化法或CVD (化学气相生长法)法等由氧化硅构成,并在后工序中形成成为表面绝缘膜的绝缘膜411。且例如在绝缘膜411的上层例如利用贴合法或外延生长法等形成硅等的半导体层412。并作为SOI基板。在此,预先在半导体层412上形成测试用电极413。然后如图49B所示,例如离子注入导电性杂质以在半导体层412中作为光电转换元件而形成光电二极管414,并在半导体层412的表面上经由栅绝缘膜而形成栅极,与光电二极管414等连接则形成MOS晶体管415,并形成上述结构的多个像素。且例如形成覆盖MOS晶体管的层间绝缘层420。这时,为了连接晶体管与半导体层412而把埋入配线层421 —边埋入在层间绝缘层420中一边形成。另一方面,从由硅基板或绝缘性树脂基板等构成的支承基板430的一个主面的表面至少到规定深度地形成成为支承基板贯通配线的支承基板配线431。然后如图49C所示,在层间绝缘层420的上层从支承基板配线431 的形成面侧贴合支承基板430。然后如图50A所示,例如把半导体基板410薄膜化直到例如从SOI基板的半导体基板410侧能使光电二极管414受光。例如把绝缘膜411作为停止膜,直到使绝缘膜411露出来地从半导体基板410的背面侧进行机械磨削或湿腐蚀等。这样就成为SOI基板的半导体层412被残留的结构。图面上是相对图49C把上下关系相反进行的图示。然后如图50B所示,形成连接支承基板贯通配线431和埋入配线层421 的连接配线。具体说就是例如形成贯通半导体层412而与埋入配线层421 连接的半导体层贯通配线416。形成贯通半导体层412和层间绝缘层420而与支承基板贯通配线431连接的半导体层绝缘层贯通配线417。形成连接半导体层贯通配线416和半导体层绝缘层贯通配线417的连接配线418。然后形成成为保护膜的表面绝缘膜419。然后如51A所示,例如通过机械磨削等而从贴合面的相反侧把支承基板430薄膜化,直到把支承基板配线431露出来,把支承基板配线431作为贯通支承基板430的支承基板贯通配线。然后如51B所示,例如通过金属镀处理而在支承基板贯通配线431的表面形成从支承基板430的表面突出的凸出432。如上所述则形成本实施例的背面照射型CMOS固体摄像元件(传感器芯片)401b。把上述这样形成的背面照射型CMOS固体摄像元件(传感器芯片)401b 使受光面侧向上地经由凸出432倒装片地安装在内插板403上。信号处理芯片402也同样地以倒装片被安装。且经由在内插板403所形成的配线把背面照射型CMOS固体摄像元件(传感器芯片)401b与信号处理芯片402 进行了连接。如上所述则能制造组装了本实施例背面照射型CMOS固体摄. 像元件的图像传感器。 .本实施例不是把半导体基板上形成的埋入配线与支承基板中的贯通电极直接连接,而是把半导体基板的背面薄膜化后,通过配线把贯通电极与埋入配线连接。该方法由于利用支承基板背面形成的微型凸出而与信号处理器件连接,所以不需要进行引线接合,能把单芯片化时的尺寸变得更小。根据如上本实施例背面照射型CMOS固体摄像元件的制造方法,在贴合支承基板而确保了强度后把半导体基板薄膜化,由于把支承基板薄膜化并形成贯通配线,所以能简便容易地制造从照射面相反侧的面取出电极的背面照射型CMOS固体摄像元件。如上所述,第十七实施例的半导体图像传感器模块(即组装了CMOS固体摄像元件的CMOS图像传感器)401,能把从像素输出的信号经由微型凸出直接地按像素单位或每多个像素单位向信号处理器件输入。这样,器件之间的像素处理速度快,能提供高性能且把图像传感器和信号处理器件单芯片化了的高性能器件。且光电二极管的开口率被提高,芯片的利用率被提高,能实现全像素的同时遮光。且不需要由引线接合来连接芯片和晶片,因此能缩小芯片尺寸,提高晶片的收获率,降低芯片成本。上述第十六、第十七实施例的贯通配线能由Cu、 Al、 W、 WSi、 Ti、 TiN、硅化物或它们的组合形成。使用图42、图48说明的本发明并不限定于上述第十六、第十七实施例的说明。例如上述实施例中作为半导体基板是使用了SOI基板,但并不限定于此,而是也可以使用通常的半导体基板,从光电二极管和晶体管形成面的相反面进行薄膜化。且从支承基板突出形成的凸出能形成在芯片的整个面积上,例如也可以按CMOS图像传感器的每个像素形成独立的凸出并与内插板等连接,能按每个像素读出。另外,在不脱离本发明要旨的范围能进行各种变更。上述第一到第十七实施例的半导体图像传感器模块例如能适用在数码定格画面相机、摄像机、带相机的手机等中使用的照相机模块中。且能适用在电子装置等中使用的电子机器模块中。上述的半导体图像传感器是具备背面照射型CMOS图像传感器的结构,但另外也可以是具备图27表面照射型CMOS图像传感器的结构。

Claims (13)

  1. 1、一种半导体图像传感器模块,其特征在于,层合有第一半导体芯片和第二半导体芯片, 所述第一半导体芯片,其具备把多个像素规则配列且所述各像素由光电转换元件和晶体管构成的图像传感器; 所述第二半导体芯片,其具备由多个模/数转换器构成的模/数转换器阵列。 1. A semiconductor image sensor module, comprising laminating a first semiconductor chip and second semiconductor chip, the first semiconductor chip, comprising a plurality of pixels and the rule arranging photoelectric conversion element of each pixel and an image sensor composed of a transistor; the second semiconductor chip, a mold comprising a plurality of a / D converter composed of a / D converter array.
  2. 2、 如权利要求l所述的半导体图像传感器模块,其特征在于,进一步层合了第三半导体芯片,该第三半导体芯片至少具备包括编码器和读出放大器的存储器元件阵列。 2. The semiconductor image sensor module according to claim l, characterized in that the further laminating the third semiconductor chip, the semiconductor chip is provided comprising at least a third encoder memory element array and the sense amplifier.
  3. 3、 如权利要求2所述的半导体图像传感器模块,其特征在于,使多个光电转换元件和多个存储器元件以共有一个模/数转换器的方式把所述第一和第二半导体芯片相对于所述第三半导体芯片接近配置。 3, the semiconductor image sensor module as claimed in claim 2, wherein the plurality of photoelectric conversion elements and a plurality of memory elements share a manner analog to digital converter / said first and second semiconductor chips opposite close to the third semiconductor chip configuration.
  4. 4、 如权利要求3所述的半导体图像传感器模块,其特征在于,所述存储器元件是易失性存储器。 4. The semiconductor image sensor module as claimed in claim 3, wherein said memory is a volatile memory element.
  5. 5、 如权利要求3所述的半导体图像传感器模块,其特征在于,所述存储器元件是浮动栅型非易失性存储器。 5, the semiconductor image sensor module as claimed in claim 3, wherein said memory element is a floating gate type nonvolatile memory.
  6. 6、 如权利要求3所述的半导体图像传感器模块,其特征在于,所述存储器元件是MONOS型非易失性存储器。 6, semiconductor image sensor module as claimed in claim 3, wherein said memory element is a MONOS type nonvolatile memory.
  7. 7、 如权利要求3所述的半导体图像传感器模块,其特征在于,所述存储器元件是取多值的非易失性存储器。 7, semiconductor image sensor module as claimed in claim 3, wherein said memory element is a multi-value takes non-volatile memory.
  8. 8、 如权利要求2所述的半导体图像传感器模块,其特征在于,所述存储器元件阵列中具有奇偶校验用存储位。 8. The semiconductor image sensor module as claimed in claim 2, wherein the memory element array having a memory bit parity.
  9. 9、 如权利要求2所述的半导体图像传感器模块,其特征在于,所述存储器元件阵列中具有缺陷救济用预备位。 9, a semiconductor image sensor module as claimed in claim 2, wherein the memory element array having a defect in a preliminary relief position.
  10. 10、 一种半导体图像传感器模块,其特征在于,层合有第一半导体芯片和第四半导体芯片,所述第一半导体芯片,其具备把多个像素规则配列且所述各像素由光电转换元件和晶体管构成的图像传感器;所述第四半导体芯片,其具备由多个模拟型非易失性存储器构成的模拟型非易失性存储器阵列,其中,利用所述模拟型非易失性存储器来记忆根据积蓄电荷量的信息量。 10, a semiconductor image sensor module, comprising laminating a first semiconductor chip and the fourth semiconductor chip, the first semiconductor chip, comprising a plurality of pixels and the rule arranging photoelectric conversion element of each pixel and an image sensor composed of a transistor; the fourth semiconductor chip, which includes the analog type nonvolatile memory array composed of a plurality of analog type nonvolatile memory, wherein, using the analog type non-volatile memory memory the amount of charge accumulated information.
  11. 11、 一种半导体图像传感器模块的制造方法,其特征在于,包括:形成第一半导体芯片的工序,该第一半导体芯片具备把各像素由光电转换元件和晶体管构成的多个像素二维规则配列的图像传感器;形成第二半导体芯片的工序,该第二半导体芯片具备由多个模/数转换器构成的模/数转换器阵列;把所述第一半导体芯片与所述第二半导体芯片层合,并且以倒置并且利用凸出接合或者利用相对LSI芯片垂直贯通晶片的通孔连接所述图像传感器的像素与所述模/数转换器的工序。 11. A method for manufacturing a semiconductor image sensor module, characterized by comprising: forming a first semiconductor chip, the semiconductor chip with the first plurality of pixels each composed of a regular two-dimensional photoelectric conversion element and a transistor arranging an image sensor; a step of forming a second semiconductor chip, the second semiconductor die includes a plurality of chip a / D converter composed of a / D converter array; said first semiconductor chip and the second semiconductor chip layer combined, and joined in an inverted or with a projection and with a through hole penetrating vertically relative to the LSI chip wafer of pixels of the image sensor is connected to the analog-step a / D converter.
  12. 12、 如权利要求11所述的半导体图像传感器模块的制造方法,其特征在于,具有形成第三半导体芯片的工序,该第三半导体芯片至少具备编码器和读出放大器的存储器元件阵列,且具有把所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片层合,而把所述图像传感器的像素通过所述模/数转换器而与所述存储器连接的工序,该连接工序由相对晶片面垂直贯通晶片的通孔进行连接。 12. A method as claimed in claim 11 for manufacturing a semiconductor image sensor module of claim, further comprising a step of forming a third semiconductor chip, the semiconductor chip including at least third encoder memory element array and a sense amplifier, and having the first step of the semiconductor chip, the second semiconductor chip and the third semiconductor chip is laminated, and the pixels of the image sensor via the analog / digital converter connected to the memory, the connecting step connected by a through hole vertically penetrating the wafer opposite the wafer surface.
  13. 13、 一种半导体图像传感器模块的制造方法,其特征在于,包括:形成第一半导体芯片的工序,该第一半导体芯片具备把各像素由光电转换元件和晶体管构成的多个像素二维规则配列的图像传感器、形成第四半导体芯片的工序,该第四半导体芯片具备由多个模拟型非易失性存储器构成的模拟非易失性存储器阵列、把所述第一半导体芯片与所述第四半导体芯片层合而连接所述图像传感器的像素与所述模拟型非易失性存储器的工序。 13, a method for manufacturing a semiconductor image sensor module, characterized by comprising: forming a first semiconductor chip, the semiconductor chip with the first plurality of pixels each composed of a regular two-dimensional photoelectric conversion element and a transistor arranging an image sensor, a fourth step of forming a semiconductor chip, the semiconductor chip includes a fourth analog nonvolatile memory array composed of a plurality of analog type nonvolatile memory, to the first semiconductor chip and the fourth a semiconductor chip laminating step of a pixel of the image sensor is connected with the analog-type nonvolatile memory.
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