KR101957144B1 - Array substrate - Google Patents

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Abstract

본 발명은, 스위칭 영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 스위칭 영역에 하나의 아일랜드 형태로 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 소스 및 드레인 영역을 포함하여 형성된 산화물 반도체층과;
상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀을 구비하며 전면에 형성된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층에 구비된 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 전극은 제 1 폭을 갖는 제 1 부분과 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 부분으로 이루어지며, 상기 제 1 부분과 상기 액티브 영역이 중첩하는 것이 특징인 어레이 기판을 제공한다.The present invention relates to an organic light emitting diode (OLED) display device, including: a plurality of pixel regions including a switching region; a plurality of pixel regions formed on the substrate; A layer;
A gate insulating film and a gate electrode sequentially formed on the oxide semiconductor layer in correspondence with the active region; An interlayer insulating film formed on the gate electrode and having first and second semiconductor layer contact holes exposing the source and drain regions, respectively; And a source electrode and a drain electrode spaced apart from each other and contacting the source region and the drain region provided in the oxide semiconductor layer through the first and second semiconductor layer contact holes over the interlayer insulating film, A first portion having a first width and a second portion having a second width greater than the first width, the first portion and the active region overlapping each other.

Description

어레이 기판{Array substrate} [0001]

본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며 나아가 상기 산화물 반도체층의 부분적 도체화 진행 시 채널이 형성되는 액티브 영역까지 도체화되는 것을 억제시킬 수 있는 구조를 갖는 박막트랜지스터를 구비한 어레이 기판 및 이의 제조방법에 관한 것이다.
The present invention relates to an array substrate and more particularly to a thin film transistor having an oxide semiconductor layer excellent in stability of device characteristics and capable of suppressing conduction to an active region where a channel is formed in progression of the partial conducting of the oxide semiconductor layer To an array substrate having transistors and a method of manufacturing the same.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.Recently, the display field for processing and displaying a large amount of information has been rapidly developed as society has entered into a full-fledged information age. Recently, flat panel display devices having excellent performance such as thinning, light weight, and low power consumption have been developed A liquid crystal display or an organic electroluminescent device has been developed to replace a conventional cathode ray tube (CRT).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among liquid crystal display devices, an active matrix liquid crystal display device including an array substrate having a thin film transistor, which is a switching device capable of controlling voltage on and off for each pixel, The ability is excellent and is getting the most attention.

또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다. In addition, since the organic electroluminescent device has a high luminance and a low operating voltage characteristic and is a self-luminous type that emits light by itself, it has a large contrast ratio, can realize an ultra-thin display, has a response time of several microseconds Mu s), has no limitation of viewing angles, is stable at low temperatures, and is driven at a low voltage of 5 to 15 V DC, making it easy to manufacture and design a driving circuit, and has recently attracted attention as a flat panel display device.

이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다. In such a liquid crystal display device and an organic electroluminescent device, an array substrate including a thin film transistor, which is a switching element, is essentially constituted in order to on / off each pixel region in common.

도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다. 1 is a cross-sectional view of a portion of a conventional array substrate constituting a liquid crystal display device in which one pixel region is cut including a thin film transistor.

도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. As shown in the figure, in the switching region TrA in a plurality of pixel regions P in which a plurality of gate lines (not shown) and a plurality of data lines 33 are defined in the array substrate 11, gate electrodes 15 are formed.

또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. A gate insulating layer 18 is formed on the entire surface of the gate electrode 15 and sequentially formed thereon an active layer 22 of pure amorphous silicon and an ohmic contact layer 26 of impurity amorphous silicon. (28) are formed.

또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때, 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.A source electrode 36 and a drain electrode 38 are formed on the ohmic contact layer 26 to correspond to the gate electrode 15. At this time, the gate electrode 15, the gate insulating film 18, the semiconductor layer 28, and the source and drain electrodes 36 and 38, which are sequentially stacked in the switching region TrA, constitute the thin film transistor Tr.

또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. A protective layer 42 is formed on the entire surface of the source and drain electrodes 36 and 38 and the exposed active layer 22 and includes a drain contact hole 45 exposing the drain electrode 38 And a pixel electrode 50 is formed on the passivation layer 42 and is independent of each pixel region P and is in contact with the drain electrode 38 through the drain contact hole 45.

이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다. At this time, a semiconductor pattern 29 having a double layer structure of a first pattern 27 and a second pattern 23 is formed under the data line 33 with the same material forming the ohmic contact layer 26 and the active layer 22 Is formed.

전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.The active layer 22 of pure amorphous silicon is formed on the upper side of the semiconductor layer 28 of the thin film transistor Tr constituting the switching region TrA in the conventional array substrate 11 having the above- The first thickness t1 of the portion where the ohmic contact layer 26 is formed and the second thickness t2 of the exposed portion where the ohmic contact layer 26 is removed are differently formed. The difference in thickness (t1? T2) of the active layer 22 is due to the manufacturing method, and the difference in thickness (t1? T2) of the active layer 22, more precisely the source and drain And the thickness of the exposed portion between the electrodes is reduced, thereby deteriorating the characteristics of the thin film transistor Tr.

따라서, 근래들어 산화물 반도체 물질을 이용하여 오믹콘택층 없이 단일층 구조의 산화물 반도체층을 구비한 산화물 박막트랜지스터를 구비한 어레이 기판이 제안되고 있다. Accordingly, an array substrate having an oxide thin film transistor having an oxide semiconductor layer of a single layer structure without an ohmic contact layer using an oxide semiconductor material has recently been proposed.

간단히 근래에 제안된 산화물 박막트랜지스터를 구비한 어레이 기판의 단면 구성에 대해 간단히 설명한다.A sectional configuration of the array substrate having the oxide thin film transistor proposed recently will be briefly described.

투명한 절연기판 상에 산화물 반도체층이 구비되고 있으며, 상기 산화물 반도체층의 중앙부에 대응하여 게이트 절연막을 개재하여 게이트 전극이 형성되고 있다. 이때, 상기 게이트 절연막 외측으로 노출된 산화물 반도체층은 도전 특성이 부여되어 상기 게이트 전극과 대응하는 부분과 반도체적 특성을 달리하는 것이 특징이다. 이렇게 산화물 반도체층 중 도전성 특성이 우수한 부분을 소스 영역 및 드레인 영역이라 한다.An oxide semiconductor layer is provided on a transparent insulating substrate, and a gate electrode is formed through a gate insulating film in correspondence with a central portion of the oxide semiconductor layer. At this time, the oxide semiconductor layer exposed to the outside of the gate insulating film is characterized by being imparted with a conductive characteristic and having a semiconductor characteristic different from that corresponding to the gate electrode. A portion of the oxide semiconductor layer having excellent conductivity characteristics is referred to as a source region and a drain region.

그리고, 상기 게이트 전극과 상기 게이트 절연막 외측으로 노출된 상기 소스 드레인 영역을 덮으며 무기절연물질로 이루어진 층간절연막이 구비되고 있다. 이때, 상기 층간절연막에는 상기 게이트 전극을 기준으로 이의 양측으로 상기 소스 드레인 영역을 각각 노출시키는 반도체층 콘택홀이 구비되고 있으며, 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 상기 소스 드레인 영역과 각각 접촉하며 소스 전극 및 드레인 전극이 이격하며 구성되고 있다.An interlayer insulating film made of an inorganic insulating material is provided to cover the gate electrode and the source drain region exposed to the outside of the gate insulating film. The interlayer insulating layer may include a semiconductor layer contact hole for exposing the source and drain regions to both sides of the gate electrode. The interlayer insulating layer may be in contact with the source and drain regions through the semiconductor layer contact hole, And the source electrode and the drain electrode are spaced apart from each other.

한편, 상기 소스 전극 및 드레인 전극 위로는 보호층이 구비되고 있으며, 상기 보호층 위로 상기 드레인 전극과 드레인 콘택홀을 통해 접촉하며 화소전극이 형성되고 있다.Meanwhile, a protective layer is provided on the source electrode and the drain electrode, and the pixel electrode is formed on the protective layer in contact with the drain electrode through the drain contact hole.

이러한 구성을 갖는 종래의 산화물 박막트랜지스터를 구비한 어레이 기판의 경우, 상기 산화물 반도체층은 단일층 구조를 이룸으로서 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터의 특성 저하를 방지할 수 있다.In the case of an array substrate having a conventional oxide thin film transistor having such a structure, the oxide semiconductor layer has a single-layer structure and is formed of a material similar to that of impurity amorphous silicon It is unnecessary to be exposed to dry etching, which is performed to form ohmic contact layers that are spaced apart from each other. Therefore, deterioration of characteristics of the thin film transistor can be prevented.

하지만, 이러한 산화물 반도체층을 구비한 산화물 박막트랜지스터를 포함하는 어레이 기판에 있어 상기 산화물 반도체층은 비록 하나의 단일층으로 이루어지고 있지만, 소스 전극을 통해 인가되는 신호전압이 상기 산화물 반도체층을 통해 최종적으로 드레인 전극으로 원활히 전달되기 위해서는 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층과의 계면에서의 접촉 저항을 저감시켜야 하며 이를 위해 상기 소스 전극 및 드레인 전극과 접촉하는 산화물 반도체 영역(이하 소스 드레인 영역이라 칭함)에 도전 특성을 향상시키고자, 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 제조 공정 평면도로서 박막트랜지스터의 구성요소인 산화물 반도체층에 도체화 공정을 진행하는 단계를 나타낸 도면)에 도시한 바와같이, 상기 층간절연막(미도시)을 형성하기 이전에 상기 게이트 절연막(미도시) 외측으로 노출된 산화물 반도체층(70)에 대해 도체화 공정 일례로 수소 플라즈마 처리를 실시하고 있다.However, in the array substrate including the oxide thin film transistor having such an oxide semiconductor layer, although the oxide semiconductor layer is composed of one single layer, the signal voltage applied through the source electrode is not limited to the final The contact resistance between the source electrode and the drain electrode and the oxide semiconductor layer at the interface between the source and drain electrodes must be reduced. To this end, an oxide semiconductor region in contact with the source and drain electrodes In order to improve the conductive characteristics of the oxide semiconductor layer, a step of conducting the step of conducting the oxide semiconductor layer, which is a component of the thin film transistor, as a plan view of the manufacturing process of the array substrate including the conventional thin film transistor having the oxide semiconductor layer, As shown in the drawing) , And subjected to hydrogen plasma treatment of a conductor drawing process example for the oxide semiconductor layer 70 is exposed prior to forming the interlayer insulating film (not shown) to the outside of the gate insulating film (not shown).

이러한 도체화 공정은 상기 산화물 반도체층(70)을 형성한 후, 이의 상부로 게이트 절연막(미도시)과 게이트 전극(75)을 형성한 상태에서 진행되고 있다. In this conducting process, the oxide semiconductor layer 70 is formed, and then a gate insulating film (not shown) and a gate electrode 75 are formed on the oxide semiconductor layer 70.

즉, 동일한 폭을 갖는 직사각형 형태의 게이트 전극(75)이 아일랜드 형태로 형성되고 산화물 반도체층(70)의 중앙부에 대응하여 형성된 후 상기 수소 플라즈마 공정 즉 도체화 공정이 진행되고 있다.That is, a rectangular-shaped gate electrode 75 having the same width is formed in an island shape and is formed corresponding to a central portion of the oxide semiconductor layer 70, and then the hydrogen plasma process, that is, a conductor formation process is proceeding.

하지만, 직사각형 형태의 상기 게이트 전극(75)의 끝단이 위치하는 부분과 인접하는 산화물 반도체층(70)의 중앙부 측면은 상기 게이트 전극(75)이 의해 가려져 수소 플라즈마 공정에 직접 노출되지 않지만, 플라즈마 확산에 의해 소정폭이 도체화 됨으로서 상기 산화물 반도체층(70)의 중앙부는 채널이 생성되는 액티브 영역(70a)으로서의 역할을 하지 못하고 소스 전극(83) 및 드레인 전극(86)과 접촉하는 소스 및 드레인 영역(70b)을 도통시키는 구조를 이루게 됨으로서 박막트랜지스터(Tr)가 스위칭 또는 구동 소자로서 역할을 하지 못하도록 하는 불량을 야기시키고 있는 실정이다.
However, the side of the central portion of the oxide semiconductor layer 70 adjacent to the portion where the end of the rectangular gate electrode 75 is positioned is not directly exposed to the hydrogen plasma process because the gate electrode 75 is covered by the gate electrode 75, A central portion of the oxide semiconductor layer 70 does not serve as an active region 70a in which a channel is generated and the source and drain regions 83 and 84, which are in contact with the source electrode 83 and the drain electrode 86, (70b) is turned on, thereby causing a defect that the thin film transistor (Tr) can not serve as a switching or driving element.

본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층의 도체화 공정 진행 후에도 게이트 전극의 끝단 주변에 위치하는 부분이 도체화되는 것을 억제하여 채널이 형성되는 액티브 영역으로서의 역할을 할 수 있는 구조를 갖는 박막트랜지스터를 포함하는 어레이 기판을 제공하는 것을 그 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems and it is an object of the present invention to provide a structure capable of acting as an active region in which a channel is formed by suppressing the portion of the oxide semiconductor layer, And an object of the present invention is to provide an array substrate including the thin film transistor having the thin film transistor.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 스위칭 영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 스위칭 영역에 하나의 아일랜드 형태로 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 소스 및 드레인 영역을 포함하여 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀을 구비하며 전면에 형성된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층에 구비된 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 전극은 제 1 폭을 갖는 제 1 부분과 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 부분으로 이루어지며, 상기 제 1 부분과 상기 액티브 영역이 중첩하는 것이 특징이다.According to an aspect of the present invention, there is provided an array substrate including: a plurality of pixel regions including a switching region; An oxide semiconductor layer formed on the substrate, the source region and the drain region being made of conductive material; A gate insulating film and a gate electrode sequentially formed on the oxide semiconductor layer in correspondence with the active region; An interlayer insulating film formed on the gate electrode and having first and second semiconductor layer contact holes exposing the source and drain regions, respectively; And a source electrode and a drain electrode spaced apart from each other and contacting the source region and the drain region provided in the oxide semiconductor layer through the first and second semiconductor layer contact holes over the interlayer insulating film, A first portion having a first width and a second portion having a second width larger than the first width, and the first portion and the active region overlap each other.

이때, 상기 산화물 반도체층의 일 측단을 기준으로 이의 외측으로 노출되는 상기 산화물 반도체층의 길이를 제 3 폭이라 정의할 때, 상기 제 3 폭은 3㎛ 내지 5㎛인 것이 특징이며, 상기 게이트 전극의 제 2 부분에 있어 산화물 반도체층의 측단을 기준으로 이의 법선 방향으로의 길이는 1㎛ 이상이 것이 특징이다.In this case, when the length of the oxide semiconductor layer exposed to the outside of the oxide semiconductor layer is defined as a third width with reference to one side of the oxide semiconductor layer, the third width is 3 탆 to 5 탆, The length in the normal direction of the oxide semiconductor layer is about 1 mu m or more with respect to the side end of the oxide semiconductor layer.

그리고, 상기 게이트 전극에 있어서 상기 제 2 부분의 제 2 폭은 상기 제 1 부분의 양측단을 기준으로 각각 1㎛ 이상 더 큰 것이 특징이다.In the gate electrode, the second width of the second portion is larger than that of each of the first and second ends by at least 1 탆.

또한, 상기 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나인 것이 특징이다.In addition, the oxide semiconductor material is any one of IGZO (Indium Gallium Zinc Oxide), ZTO (Zinc Tin Oxide), and ZIO (Zinc Indium Oxide).

그리고, 상기 기판 상에는 상기 게이트 절연막을 개재하여 일방향으로 연장하는 게이트 배선이 형성되며, 상기 층간절연막 상에는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선이 형성되며, 상기 소스 전극과 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층과, 상기 보호층 위로 상기 화소영역 별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극이 더 형성될 수 있다.
A gate line extending in one direction via the gate insulating layer is formed on the substrate. A data line crossing the gate line and defining the pixel region is formed on the interlayer insulating layer. The source electrode and the drain electrode A protective layer having a drain contact hole exposing the drain electrode and a pixel electrode contacting the drain electrode through the drain contact hole for each pixel region on the protective layer.

본 발명은, 그 끝단이 타 영역대비 더 큰 폭을 갖는 형태를 갖는 게이트 전극이 구비됨으로서 산화물 반도체층에 도체화 공정을 진행후에도 게이트 전극의 끝단 부분과 인접하는 액티브 영역의 측면에서의 확산에 의한 도체화를 억제할 수 있으므로 산화물 반도체층의 액티브 영역의 도체화로 인해 발생되는 박막트랜지스터의 구동 불량을 억제하는 효과가 있다.
The present invention provides a gate electrode having a shape having a width greater than that of the other region by the diffusion of electrons in the active region adjacent to the end portion of the gate electrode after the step of conducting the oxide semiconductor layer, It is possible to suppress the conductivization, and thus it is possible to suppress the defective driving of the thin film transistor which is caused by the conductorization of the active region of the oxide semiconductor layer.

도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 제조 공정 평면도로서 박막트랜지스터의 구성요소인 산화물 반도체층에 도체화 공정을 진행하는 단계를 나타낸 도면.
도 3은 본 발명의 실시예에 따른 산화물 반도체층을 포함하는 어레이 기판의 하나의 화소영역에 구비된 박막트랜지스터 부분에 대한 평면도.
도 4는 도 2를 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 도 3을 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a conventional array substrate constituting a liquid crystal display device, in which one pixel region is cut including a thin film transistor; Fig.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of fabricating an oxide semiconductor layer,
BACKGROUND OF THE INVENTION Field of the Invention [0001] The present invention relates to an oxide semiconductor layer, and more particularly to a thin film transistor (TFT)
FIG. 4 is a cross-sectional view of a portion cut along the line IV-IV of FIG. 2; FIG.
Fig. 5 is a cross-sectional view of a portion cut along line V-V in Fig. 3; Fig.
FIG. 6 is a cross-sectional view of a portion of FIG. 3 taken along line VI-VI; FIG.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the drawings.

도 3은 본 발명의 실시예에 따른 산화물 반도체층을 포함하는 어레이 기판의 하나의 화소영역에 구비된 박막트랜지스터 부분에 대한 평면도이다. 설명의 편의를 위해 산화물 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA)이라 정의한다.FIG. 3 is a plan view of a thin film transistor portion provided in one pixel region of an array substrate including an oxide semiconductor layer according to an embodiment of the present invention. Referring to FIG. For convenience of description, a region where the oxide thin film transistor Tr is formed is defined as a switching region TrA.

도시한 바와 같이, 본 발명의 실시예에 따른 산화물 박막트랜지스터(Tr)를 포함하는 어레이 기판(101)에는 서로 교차하여 화소영역(P)을 정의하는 게이트 배선(113)과 데이터 배선(130)이 구비되고 있다.A gate line 113 and a data line 130 are formed on an array substrate 101 including an oxide thin film transistor Tr according to an embodiment of the present invention, Respectively.

그리고, 각 화소영역 내부의 상기 각 스위칭 영역(TrA)에 있어서는 산화물 반도체층(105)을 구비한 박막트랜지스터(Tr)가 형성되고 있다. In each switching region TrA in each pixel region, a thin film transistor Tr having an oxide semiconductor layer 105 is formed.

이때, 상기 박막트랜지스터(Tr)는 상기 어레이 기판(101)이 액정표시장치용 어레이 기판인 경우, 상기 게이트 배선(113) 및 데이터 배선(130)과 연결되고 있다. At this time, the thin film transistor Tr is connected to the gate wiring 113 and the data wiring 130 when the array substrate 101 is an array substrate for a liquid crystal display device.

한편, 도면에 나타내지 않았지만, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판인 경우, 유기전계 발광소자는 각 화소영역 내에 스위칭 소자로서의 역할을 하는 스위칭 박막트랜지스터와 구동 소자로서의 역할을 하는 구동 박막트랜지스터의 최소 2개의 박막트랜지스터가 구비되므로 상기 박막트랜지스터는 상기 게이트 배선 및 데이터 배선과 연결될 수도 있으며, 또는 상기 게이트 배선 및 데이터 배선과는 연결되지 않고 상기 스위칭 소자의 역할을 하는 박막트랜지스터의 일 전극과 전원배선과 연결될 수도 있다.In the case where the array substrate 101 is an array substrate for an organic electroluminescence element, although not shown in the drawing, the organic electroluminescence element includes a switching thin film transistor serving as a switching element in each pixel region, Since at least two thin film transistors of the thin film transistor are provided, the thin film transistor may be connected to the gate wiring and the data wiring, or may be connected to one electrode of the thin film transistor, which is not connected to the gate wiring and the data wiring, And the power supply wiring.

따라서, 상기 박막트랜지스터(Tr)의 게이트 전극(116)은 상기 게이트 배선(113)과 연결된 구성이 될 수도 있고 또는 상기 게이트 배선(113)과 연결되지 않고 타 구성요소와 연결된 구성이 될 수도 있다. Therefore, the gate electrode 116 of the thin film transistor Tr may be connected to the gate line 113, or may be connected to other components without being connected to the gate line 113.

본 발명의 실시예에 따른 어레이 기판(101)은 액정표시장치용 어레이 기판(101)을 일례로 나타낸 것으로 각 화소영역(P)의 스위칭 영역(TrA)에 구비되는 박막트랜지스터(Tr)는 상기 게이트 배선(113) 및 데이터 배선(130)과 연결되고 있는 것을 보이고 있다. The array substrate 101 according to the embodiment of the present invention is an example of an array substrate 101 for a liquid crystal display device. The thin film transistor Tr provided in the switching region TrA of each pixel region P is a gate electrode And is connected to the wiring 113 and the data wiring 130, respectively.

한편, 상기 산화물 반도체층(105)을 구비한 박막트랜지스터(Tr)는 상기 산화물 반도체층(105)이 어레이 기판(101)의 최하부에 형성되고 있으며, 상기 산화물 반도체층(105) 상부에 게이트 절연막(미도시)을 개재하여 게이트 전극(116)이 위치하고 있다. In the thin film transistor Tr having the oxide semiconductor layer 105, the oxide semiconductor layer 105 is formed at the lowermost part of the array substrate 101, and a gate insulating film The gate electrode 116 is located via the gate electrode 116. [

그리고, 상기 게이트 전극(116) 위로 전면에 층간절연막(미도시)이 구비되고 되고 있다. 이때, 상기 층간절연막(미도시)에는 상기 게이트 전극(116) 양측으로 노출되는 산화물 반도체층(105)에 대해 각각 제 1 및 제 2 반도체층 콘택홀(122a, 122b)이 구비되고 있다.An interlayer insulating film (not shown) is formed on the entire surface of the gate electrode 116. At this time, first and second semiconductor layer contact holes 122a and 122b are formed in the interlayer insulating layer (not shown) with respect to the oxide semiconductor layer 105 exposed to both sides of the gate electrode 116, respectively.

그리고, 상기 층간절연막(미도시) 위로 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b)을 통해 상기 산화물 반도체층(105)과 접촉하는 소스 및 드레인 전극(133, 136)이 구비됨으로서 코플라나(coplanar) 구조를 이루는 박막트랜지스터(Tr)를 이루고 있다. The source and drain electrodes 133 and 136 which are in contact with the oxide semiconductor layer 105 through the first and second semiconductor layer contact holes 122a and 122b are provided on the interlayer insulating film (not shown) And forms a thin film transistor (Tr) having a planar (coplanar) structure.

한편, 상기 산화물 반도체층(105)은 상기 제 1 및 제 반도체층 콘택홀(122a, 122b)이 형성된 부분 더욱 정확히는 상기 게이트 전극(116)을 기준으로 이의 양측으로 각각 노출된 부분은 도체화 공정을 통해 도체화된 소스 영역(105a) 및 드레인 영역(105c)을 이루며, 상기 소스 영역(105a)과 드레인 영역(105c) 사이에 위치하며 상기 게이트 전극(116)과 중첩하는 부분은 채널이 형성되는 액티브 영역(105a)을 이루고 있다. The portions of the oxide semiconductor layer 105 that are exposed to both sides of the gate electrode 116 with respect to the first and second semiconductor layer contact holes 122a and 122b, more precisely, And a portion overlapped with the gate electrode 116 and positioned between the source region 105a and the drain region 105c is formed as an active region in which a channel is formed, Area 105a.

이러한 구성을 갖는 산화물 박막트랜지스터(Tr)에 있어서 가장 특징적인 것은 게이트 전극(116)의 평면 구성에 있다.The most characteristic feature of the oxide thin film transistor Tr having such a configuration lies in the planar configuration of the gate electrode 116. [

즉, 본 발명의 실시예에 따른 어레이 기판(101)의 각 스위칭 영역(TrA)에 구비되는 상기 게이트 전극(116)은 제 1 폭(w1)을 갖는 제 1 부분(116a)과 상기 제 1 폭(w1)보다 넓은 제 2 폭(w2)을 갖는 제 2 부분(116b)으로 이루어지며, 제 2 폭(w2)을 갖는 상기 제 2 부분(116b)은 게이트 전극(116)의 끝단부를 이루는 것이 특징이다.That is, the gate electrode 116 provided in each switching region TrA of the array substrate 101 according to the embodiment of the present invention includes a first portion 116a having a first width w1, and a second portion 116b having a second width w2 that is wider than the first width w1 and the second portion 116b having the second width w2 is an end portion of the gate electrode 116 to be.

따라서, 타 구성요소와 연결되는 부분을 제외한 게이트 전극(116)의 형태만을 본다면 그 끝단이 햄머 형태를 이루는 것이 특징이다.Therefore, if only the shape of the gate electrode 116 except the portion connected to other components is viewed, the end of the gate electrode 116 is in the form of a hammer.

이때, 상기 제 1 폭(w1)을 갖는 제 1 부분은 타 구성요소와 연결된 부분을 포함하여 상기 산화물 반도체층(105)과 중첩하는 부분이 되며, 상기 제 1 폭(w1)보다 넓은 제 2 폭(w2)을 갖는 제 2 부분은 상기 산화물 반도체층(105)과 중첩하지 않고 상기 산화물 반도체층(105)의 측면 외측으로 노출된 부분이 되는 것이 특징이다.At this time, the first portion having the first width w1 is a portion overlapping the oxide semiconductor layer 105 including the portion connected to other components, and the second portion having the second width w1 larger than the first width w1, the second portion having the w 2 is exposed to the outside of the side surface of the oxide semiconductor layer 105 without overlapping with the oxide semiconductor layer 105.

이때, 상기 게이트 전극(116)은 상기 산화물 반도체층(105)의 일측단을 기준으로 이의 외측으로 노출되는 부분의 길이(L1)(이하 제 1 길이라 칭함)는 3㎛ 내지 5㎛ 정도가 되며, 이 경우 상기 제 2 폭(w2)을 갖는 제 2 영역의 길이(L2)(상기 산화물 반도체층(105)의 일측면을 기준으로 이의 법선 방향으로의 폭으로 이하 제 2 길이(L2)라 칭함)는 1㎛ 이상이 되는 것이 바람직하다.At this time, the length L1 of the gate electrode 116 exposed to the outside of the oxide semiconductor layer 105 is about 3 to 5 mu m, The length L2 of the second region having the second width w2 (the width in the direction of the normal to the one side of the oxide semiconductor layer 105, hereinafter referred to as the second length L2) ) Is preferably 1 m or more.

상기 게이트 전극(116)이 이렇게 제 1 폭(w1)을 갖는 제 1 부분(116a)과 제 1 폭(w1)보다 큰 제 2 폭(w2)을 갖는 제 2 부분으로 이루어지며, 상기 제 2 폭(w2)의 제 2 길이(L2)가 최소 1 ㎛정도의 크기를 갖는 구성을 이루게 되면 도체화 공정 일례로 수소 플라즈마 공정 진행 시 게이트 전극(116)의 커버링이 잘 이루어지며 확산을 방지하여 상기 산화물 반도체층(105)의 액티브 영역(105)의 측면 일부의 소정폭이 도체화되는 것을 억제할 수 있다.Wherein the gate electrode 116 comprises a first portion 116a having a first width w1 and a second portion having a second width w2 greater than the first width w1, when the second length L2 of the wirings w2 is at least about 1 m, the gate electrode 116 can be well covered during the hydrogen plasma process, It is possible to suppress the conduction of a predetermined width of a part of the side surface of the active region 105 of the semiconductor layer 105. [

비교예로서 도 2와 도 4(도 2를 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도)를 참조하면, 게이트 전극(75)이 동일한 폭을 가지며 형성되는 경우, 산화물 반도체층(70)과 중첩하는 게이트 전극(75)의 폭(소스 영역(70a)과 드레인 영역(70b)간의 이격 거리) 즉, 채널 형성 시 채널의 길이에 해당하는 부분이 6㎛, 게이트 전극(75)의 길이 방향 즉 채널 형성 시 채널의 폭에 해당하는 부분이 12㎛ 정도가 되도록 박막트랜지스터(Tr)를 형성 시, 상기 게이트 전극(75)의 끝단이 노출된 부분이 산화물 반도체층(70)의 측단으로부터 3㎛ 정도가 된다 하더라도 상기 산화물 반도체층(70)의 액티브 영역에 있어 그 측단을 기준으로 1㎛ 정도의 폭을 갖는 부분(MA)이 도체화됨을 실험적으로 알 수 있었다. Referring to FIG. 2 and FIG. 4 (a cross-sectional view taken along section line IV-IV in FIG. 2) as a comparative example, when the gate electrode 75 is formed with the same width, (A distance between the source region 70a and the drain region 70b), that is, a length corresponding to the channel length at the time of channel formation, is 6 mu m, and the length in the longitudinal direction of the gate electrode 75 That is, when the thin film transistor Tr is formed so that the portion corresponding to the width of the channel is about 12 占 퐉 at the time of channel formation, a portion where the end of the gate electrode 75 is exposed is 3 占 퐉 It is experimentally found that the portion MA having a width of about 1 mu m is made conductive in the active region of the oxide semiconductor layer 70 with respect to the side edge of the active region.

하지만, 도 3과 도 5(도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도)에 도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 상기 비교예와 동일한 조간 즉 채널 길이가 6㎛, 채널 폭이 12㎛가 되는 산화물 반도체층(105)을 이루도록 하기 위해 상기 게이트 전극(116)의 제 1 부분(116a)의 제 1 폭(w1)이 6㎛, 게이트 전극(116)의 길이 방향으로 상기 산화물 반도체층(105)과 중첩되는 폭이 12㎛가 되도록 하며, 상기 산화물 반도체층(105)의 측단으로부터 상기 게이트 전극(116)의 끝단까지의 제 1 길이(L1)가 3㎛, 상기 제 2 부분(116b)의 제 2 길이(L2)를 1㎛ 정도가 되도록 게이트 전극(116)을 형성하였을 경우, 상기 산화물 반도체층(105)의 액티브 영역(116a)에 대해서는 도체화가 전혀 진행되지 않았다.However, in the case of the array substrate 101 according to the embodiment of the present invention, as shown in Fig. 3 and Fig. 5 (sectional view taken along the section taken along the section line V-V in Fig. 3) The first width w1 of the first portion 116a of the gate electrode 116 is 6 占 퐉 so as to form the oxide semiconductor layer 105 having the same channel width and channel width of 6 占 퐉 and 12 占 퐉, The width of the gate electrode 116 overlapping the oxide semiconductor layer 105 in the longitudinal direction is set to 12 占 퐉 and the length of the first length from the side of the oxide semiconductor layer 105 to the end of the gate electrode 116 The active region 116a of the oxide semiconductor layer 105 is formed to have a length L1 of 3 mu m and a second length L2 of the second portion 116b of about 1 mu m, But no conductorization proceeded at all.

즉, 게이트 전극(116)에 있어 제 1 폭(w1)의 제 1 부분(116a)보다 더 큰 제 2 폭(w2)을 갖는 제 2 부분(116b)이 형성됨으로서 도체화 공정 진행시 수소 플라즈마를 안정적으로 커버하여 상기 산화물 반도체층(105)의 액티브 영역(105a)에서의 도체화를 억제함을 알 수 있었다. That is, a second portion 116b having a second width w2 greater than the first portion 116a of the first width w1 is formed in the gate electrode 116, The oxide semiconductor layer 105 covers the active region 105a in a stable manner to suppress the conductivity of the oxide semiconductor layer 105 in the active region 105a.

이때, 조금 더 구체적으로 게이트 전극(116)의 평면 형태에 대해 도체화 공정 진행 시 상기 산화물 반도체층(105)의 액티브 영역(105a)이 도체화되지 않는 조건에 대해 설명하면, 상기 산화물 반도체층(105)의 측단을 기준으로 이의 외측으로 노출되는 게이트 전극(116)의 제 1 부분(116a)의 길이(상기 산화물 반도체층(105)의 측단에 수직한 방향으로 길이)폭은 2㎛보다 작은 값을 가지며, 이때 상기 제 2 부분(116b)의 길이(상기 산화물 반도체층(105)의 측단에 수직한 방향으로 길이)는 최소 1㎛ 이상이 되었을 경우 상기 산화물 반도체층(105)의 액티브 영역(105a)이 도체화가 발생되지 않는다.More specifically, a description will be given of a condition in which the active region 105a of the oxide semiconductor layer 105 is not made conductive when the planar shape of the gate electrode 116 is subjected to the conducting process. In this case, The width of the first portion 116a of the gate electrode 116 (the length in the direction perpendicular to the side edge of the oxide semiconductor layer 105), which is exposed to the outside of the gate electrode 116 as a reference, When the length of the second portion 116b (the length in the direction perpendicular to the side edge of the oxide semiconductor layer 105) is at least 1 mu m or more, the active region 105a of the oxide semiconductor layer 105 ) Does not cause the conductorization.

나아가 상기 게이트 전극(116)의 제 1 부분(116a)의 양 측단을 기준을 상기 제 2 부분(116b)의 양 측단이 각각 1㎛ 이상 더 큰 폭을 갖는 것이 상기 액티브 영역(105a)의 도체화를 억제하는 데 바람직함을 알 수 있었다. It is preferable that both sides of the first portion 116a of the gate electrode 116 have a larger width than that of both ends of the second portion 116b, Of the total amount of water.

한편, 상기 게이트 전극(116)의 끝단이 상기 산화물 반도체층(105)의 측단을 기준으로 상기 제 1 길이(L1)는 5㎛ 이상의 크기를 가지며 노출되는 구성을 이룰 경우 상기 게이트 전극(116)은 비교예와 같이 제 1 및 제 2 부분(116a, 116b)의 구분없이 모두 동일한 폭을 갖거나 또는 본 발명의 실시예와 같이 제 1 폭(w1)을 갖는 제 1 부분(116a)과 제 1 폭(w1)보다 더 큰 제 2 폭(w2)을 갖는 제 2 부분(116b)으로 이루어짐에 관계없이 상기 액티브 영역(105a)에서의 도체화는 억제됨을 알 수 있었다.When the gate electrode 116 has a structure in which the end of the gate electrode 116 is exposed at a side of the oxide semiconductor layer 105 with the first length L1 of 5 mu m or more, As in the comparative example, the first portion 116a having the same width without any distinction of the first and second portions 116a and 116b or having the first width w1 as in the embodiment of the present invention, and the second portion 116b having a second width w2 larger than the first width w1 of the first region 116a.

따라서, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 게이트 전극(116)의 끝단을 산화물 반도체층(105)의 측단을 기준으로 이의 외부로 노출되는 영역이 제 1 길이(L1)가 5㎛를 초과하도록 형성하지 못하는 경우, 즉, 화소영역(P) 내에서의 설계적 측면 또는 구조적 측면에서 게이트 전극(116)의 길이 확장이 어려운 경우에 산화물 반도체층(105)의 액티브 영역(105a)의 도체화를 억제하는데 효과적인 구성이라 할 것이다.Therefore, in the case of the array substrate 101 according to the embodiment of the present invention, the region where the end of the gate electrode 116 is exposed to the outside with respect to the side end of the oxide semiconductor layer 105 is the first length L1 It is difficult to extend the length of the gate electrode 116 in the design or structural aspects in the pixel region P, the active region 105a of the oxide semiconductor layer 105 ), Which is effective in suppressing the conductivization of the semiconductor device.

한편, 전술한 구성을 갖는 박막트랜지스터(Tr)를 덮으며 보호층((미도시)이 구비되어 있으며, 상기 보호층(미도시) 위로 각 화소영역(P)에는 상기 박막트랜지스터(Tr)의 드레인 전극(136)과 드레인 콘택홀(143)을 통해 접촉하며 화소전극(150)이 구비됨으로서 어레이 기판(101)이 완성되고 있다.On the other hand, a protective layer (not shown) is provided to cover the thin film transistor Tr having the above-described structure, and a drain (not shown) of the thin film transistor Tr is formed in each pixel region P above the protective layer The array substrate 101 is completed by providing the pixel electrode 150 in contact with the electrode 136 through the drain contact hole 143.

이때, 상기 어레이 기판(101)에는 공통전극(미도시)이 더욱 구비될 수도 있으며, 상기 공통전극(미도시)은 상기 각 화소영역(P) 내에서 상기 화소전극과 교대하는 형태로 구성될 수도 있다. 이 경우 상기 화소전극(150)과 공통전극(미도시)은 바(bar) 형태를 이루게 된다.In this case, the array substrate 101 may further include a common electrode (not shown), and the common electrode (not shown) may be configured to alternate with the pixel electrode in each pixel region P have. In this case, the pixel electrode 150 and the common electrode (not shown) form a bar shape.

나아가 상기 어레이 기판(101)은 상기 화소전극(150) 위로 절연층(미도시)이 더욱 구비되며 상기 절연층(미도시) 상부로 표시영역 전면에 대응하여 상기 공통전극(미도시)이 형성될 수도 있다. Further, the array substrate 101 further includes an insulating layer (not shown) on the pixel electrode 150, and the common electrode (not shown) is formed on the insulating layer It is possible.

이 경우, 상기 공통전극(미도시)에는 상기 각 화소영역(P)에 구비된 화소전극(150)에 대응하여 바(bar) 형태를 갖는 다수의 개구(미도시)가 구비된 구성을 이룬다. In this case, the common electrode (not shown) is provided with a plurality of openings (not shown) each having a bar shape corresponding to the pixel electrode 150 provided in each pixel region P.

이때, 상기 화소전극(150)과 공통전극(미도시)은 그 위치가 바뀔 수 있으며, 이 경우 공통전극(미도시)에는 바(bar) 형태의 개구(미도시)가 생략되며 상기 공통전극(미도시) 상부에 위치하는 화소전극(150)에 바(bar) 형태의 개구(미도시)가 형성된다.
In this case, an opening (not shown) in the form of a bar is omitted in the common electrode (not shown), and the common electrode (not shown) An opening (not shown) in the form of a bar is formed in the pixel electrode 150 located on the upper part of the pixel electrode 150.

이후에는 전술한 평면 구성을 갖는 본 발명의 실시예에 따른 어레이 기판의 단면 구성에 대해 설명한다.Hereinafter, the sectional configuration of the array substrate according to the embodiment of the present invention having the above-described plane structure will be described.

도 6은 도 3을 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다. Fig. 6 is a cross-sectional view of the portion cut along the cutting line VI-VI of Fig. 3;

도 5와 도 6을 참조하면 도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판(101)은 베이스를 이루는 유리 또는 플라스틱 재질의 투명한 절연기판(101) 상의 각 스위칭 영역(TrA)에는 그 중앙부에 대응해서는 도체화 처리가 이루어지지 않은 액티브 영역(105a)이 구비되며, 상기 액티브 영역(105a) 양측으로 각각 도체화 처리되어 도체화된 것을 특징으로 하는 소스 및 드레인 영역(105b, 105c)으로 이루어진 산화물 반도체층(105)이 구비되고 있다. 5 and 6, the array substrate 101 according to the embodiment of the present invention has a switching region TrA on a transparent insulating substrate 101 made of glass or plastic, And the source and drain regions 105b and 105c are provided with an active region 105a which is not subjected to the conductivation treatment in correspondence with the active region 105a, An oxide semiconductor layer 105 is provided.

이때, 이러한 구성을 갖는 산화물 반도체층(105)은 산화물 반도체 물질 예를들면, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어지고 있다. In this case, the oxide semiconductor layer 105 having such a structure is formed of any one of oxide semiconductor materials such as IGZO (Indium Gallium Zinc Oxide), ZTO (Zinc Tin Oxide), and ZIO (Zinc Indium Oxide).

이러한 산화물 반도체 물질은 도체화 공정 일례로 특정 반응가스 예를들면 헬륨(He), 아르곤(Ar), 수소(H) 중 어느 하나 또는 둘 이상을 포함하는 반응 분위기에서의 플라즈마 공정 진행에 의해 도전 특성이 향상되는 것이 특징이다. Such an oxide semiconductor material may be formed by a plasma process in a reaction atmosphere containing any one or more of a specific reaction gas such as helium (He), argon (Ar), and hydrogen (H) Is improved.

한편, 도면에 나타내지 않았지만, 상기 기판(101)과 상기 산화물 반도체층(105) 사이에는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지진 버퍼층(미도시)이 더욱 구비될 수 있다. Although not shown, a buffer layer (not shown) of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is further formed between the substrate 101 and the oxide semiconductor layer 105 .

다음, 액티브 영역(105a)과 소스 및 드레인 영역(105b, 105c)으로 이루어진 상기 산화물 반도체층(105)의 액티브 영역(105a)과 상기 기판(101) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(109)이 구비되고 있다. Next, an active region (105a) and the source and drain regions (105b, 105c), wherein the oxide semiconductor active region (105a) and the substrate 101 over the inorganic insulating material, for example silicon oxide layer 105 is made of a (SiO 2 ) Or a silicon nitride (SiNx) film.

이때, 상기 게이트 절연막(109)은 이의 상부에 위치하는 게이트 전극(116) 및 게이트 배선(미도시)과 동일한 평면 형태를 이루는 것이 특징이다. 이는 상기 게이트 절연막(109)과 게이트 전극(116) 및 게이트 배선(미도시)은 동일한 마스크 공정에 의해 패터닝 되었기 때문이다. At this time, the gate insulating film 109 is formed in the same plane shape as the gate electrode 116 and the gate wiring (not shown) positioned on the gate insulating film 109. This is because the gate insulating film 109, the gate electrode 116 and the gate wiring (not shown) are patterned by the same mask process.

다음, 상기 게이트 절연막(109) 위로는 일 방향으로 연장하는 게이트 배선(미도시)이 구비되고 있으며, 상기 스위칭 영역(TrA)에는 상기 산화물 반도체층(105)에 대응하여 제 1 폭(도 3의 w1)의 제 1 부분(도 3의 116a)과 상기 제 1 폭(w1)보다 큰 제 2 폭(도 3의 w2)을 갖는 제 2 부분(도 3의 116b)으로 이루어지며 상기 제 1 부분(도 3의 116a)이 상기 액티브 영역(105a)과 중첩하며 배치된 게이트 전극(116)이 형성되고 있다.A gate wiring (not shown) extending in one direction is provided on the gate insulating film 109. A first width corresponding to the oxide semiconductor layer 105 is formed in the switching region TrA (116a in Fig. 3) having a first width (116a in Fig. 3) and a second width (w2 in Fig. 3) greater than the first width w1, A gate electrode 116 is formed in which the active region 105a is overlapped with the active region 105a.

이러한 게이트 전극(116)의 형태 및 구성에 관해서는 앞서 평면도를 통해 상세히 설명하였으므로 그 설명을 생략한다.Since the shape and configuration of the gate electrode 116 have been described in detail with reference to the plan view, the description thereof will be omitted.

한편, 도면에 있어서는 상기 게이트 전극(116)은 게이트 배선(미도시)에서 분기한 형태를 이루고 있는 것을 일례로 도시하였지만, 유기전계 발광소자용 어레이 기판의 경우 상기 게이트 전극(116)은 게이트 배선(미도시)과 연결되지 않고 스위칭 소자인 스위칭 박막트랜지스터(미도시)의 일전극 등과 연결될 수도 있다.In the drawing, the gate electrode 116 is branched from the gate wiring (not shown) by way of example. However, in the case of the array substrate for an organic electroluminescent device, the gate electrode 116 is connected to the gate wiring (Not shown) and may be connected to one electrode of a switching thin film transistor (not shown), which is a switching element.

다음, 상기 게이트 배선(도 3의 113)과 게이트 전극(116) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 층간절연막(120)이 구비되고 있다. Next, an interlayer insulating film 120 made of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is formed on the entire surface of the substrate 101 over the gate wiring (113 in FIG. 3) .

상기 층간절연막(120)에는 상기 산화물 반도체층(105)의 액티브 영역(105a) 양측에 각각 위치하는 소스 영역(105b) 및 드레인 영역(105c) 각각을 노출시키는 제 1 및 제 2 반도체층 콘택홀(122a, 122b)이 구비되고 있다. The first and second semiconductor layer contact holes exposing the source region 105b and the drain region 105c located on both sides of the active region 105a of the oxide semiconductor layer 105 are formed in the interlayer insulating layer 120, 122a, and 122b.

그리고, 상기 제 1 및 제 2 반도체층 콘택홀(122a, 122b)을 구비한 상기 층간절연막(120) 위로는 상기 게이트 배선(도 4의 113)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있다. On the interlayer insulating film 120 having the first and second semiconductor layer contact holes 122a and 122b, data defining the pixel region P intersecting with the gate wiring (113 in FIG. 4) Wiring (not shown) is formed.

그리고, 상기 스위칭 영역(TrA)에는 상기 제 1 반도체층 콘택홀(122a)을 통해 상기 산화물 반도체층(105)의 소스 영역(105b)과 접촉하며 소스 전극(133)이 형성되어 있으며, 상기 소스 전극(133)과 이격하며 상기 제 2 반도체층 콘택홀(122b)을 통해 상기 산화물 반도체층(105)의 드레인 영역(105c)과 접촉하며 드레인 전극(136)이 형성되고 있다.A source electrode 133 is formed in the switching region TrA in contact with the source region 105b of the oxide semiconductor layer 105 through the first semiconductor layer contact hole 122a, And the drain electrode 136 is formed in contact with the drain region 105c of the oxide semiconductor layer 105 through the second semiconductor layer contact hole 122b.

이때, 상기 소스 전극(133)은 도면에 있어서는 상기 데이터 배선(미도시)과 연결된 것을 일례로 도시하였지만, 상기 소스 전극(133) 또한 반드시 데이터 배선(미도시)과 연결될 필요는 없으며 일례로 유기전계 발광소자용 어레이 기판(미도시)인 경우 스위칭 박막트랜지스터(미도시)의 일 전극 또는 전원배선(미도시) 등과 연결될 수도 있다.Although the source electrode 133 is illustrated as being connected to the data line (not shown) in the drawing, the source electrode 133 is not necessarily connected to the data line (not shown). For example, And may be connected to one electrode of a switching thin film transistor (not shown) or power supply wiring (not shown) in the case of an array substrate for a light emitting element (not shown).

한편, 상기 스위칭 영역(TrA)에 순차 적층된 상기 산화물 반도체층(105)과, 게이트 절연막(109)과, 제 1 및 제 2 부분(116a, 116b)으로 이루어진 게이트 전극(116)과, 제 1 및 제 2 반도체층 콘택홀(122a, 122b)이 구비된 층간절연막(120)과, 서로 이격하는 소스 전극(133) 및 드레인 전극(136)은 박막트랜지스터(Tr)를 이룬다.On the other hand, the oxide semiconductor layer 105, the gate insulating film 109, the gate electrode 116 composed of the first and second portions 116a and 116b, and the gate electrode 116, which are sequentially stacked in the switching region TrA, The interlayer insulating film 120 having the first and second semiconductor layer contact holes 122a and 122b and the source electrode 133 and the drain electrode 136 spaced apart from each other constitute a thin film transistor Tr.

다음, 상기 박막트랜지스터(Tr) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 보호층(140)이 구비되고 있다. Next, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) or an organic insulating material such as benzocyclobutene (BCB) is formed on the entire surface of the substrate 101 over the thin film transistor Tr. And a protective layer 140 made of a photo-acryl.

이때, 상기 보호층(140)에는 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)이 구비되고 있다. At this time, the passivation layer 140 is provided with a drain contact hole 143 for exposing the drain electrode 136.

그리고, 상기 드레인 콘택홀(143)은 상기 제 2 반도체층 콘택홀(122b)과 중첩하여 형성되는 것이 특징이다. 이러한 구성에 의해 화소영역(P)의 개구율을 향상시킬 수 있다.The drain contact hole 143 is formed to overlap with the second semiconductor layer contact hole 122b. With this configuration, the aperture ratio of the pixel region P can be improved.

또한, 상기 드레인 콘택홀(143)이 구비된 상기 보호층(140) 위로 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하며 각 화소영역(P)에는 화소전극(150)이 형성됨으로서 어레이 기판(101)이 구성되고 있다.The pixel electrode 150 is formed in each pixel region P in contact with the drain electrode 136 through the drain contact hole 143 on the passivation layer 140 having the drain contact hole 143, And the array substrate 101 is formed.

한편, 도면에 나타내지 않았지만, 상기 어레이 기판(101)에는 공통전극(미도시)이 더욱 구비될 수도 있으며, 이 경우, 상기 화소전극(150)은 바(bar) 형태를 가지며 각 화소영역(P) 내에 다수 형성되며, 상기 공통전극(미도시)은 상기 각 화소영역(P) 내에서 상기 바(bar) 형태의 화소전극(미도시)과 교대하는 형태로 구성될 수도 있다.Although not shown in the drawings, the array substrate 101 may further include a common electrode (not shown). In this case, the pixel electrode 150 has a bar shape, And the common electrode (not shown) may be configured to alternate with the bar-shaped pixel electrode (not shown) in each of the pixel regions P.

나아가 상기 어레이 기판(101)은 상기 화소전극(150) 위로 절연층(미도시)이 더욱 구비되며 상기 절연층(미도시) 상부로 표시영역 전면에 대응하여 공통전극(미도시) 형성되며, 이때 상기 공통전극(미도시)에는 상기 각 화소영역(P)에 구비된 화소전극(150)에 대응하여 바(bar) 형태를 갖는 다수의 개구(미도시)가 구비된 구성을 이룰 수도 있다. Further, the array substrate 101 further includes an insulating layer (not shown) on the pixel electrode 150, and a common electrode (not shown) is formed on the insulating layer (not shown) A plurality of openings (not shown) having a bar shape corresponding to the pixel electrodes 150 provided in the pixel regions P may be formed in the common electrode (not shown).

이때, 상기 화소전극(150)과 공통전극(미도시)은 그 위치가 바뀔 수 있으며, 이 경우 공통전극(미도시)에는 바(bar) 형태의 개구(미도시)가 생략되며 상기 공통전극(미도시) 상부에 위치하는 화소전극(150)에 바(bar) 형태의 개구(미도시)가 형성된다.  In this case, an opening (not shown) in the form of a bar is omitted in the common electrode (not shown), and the common electrode (not shown) An opening (not shown) in the form of a bar is formed in the pixel electrode 150 located on the upper part of the pixel electrode 150.

이러한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 게이트 전극(116)의 끝단과 인접하는 산화물 반도체층(105)의 액티브 영역(105a)의 측단의 소정 폭이 도체화 공정 진행 시 소스 및 드레인 영역(105b, 105c)과 같이 도체화되는 것을 억제할 수 있으므로 박막트랜지스터(Tr)의 스위칭 또는 구동 불량을 억제하는 효과가 있다.
In the array substrate 101 according to the embodiment of the present invention having such a structure, when a predetermined width of a side end of the active region 105a of the oxide semiconductor layer 105 adjacent to the end of the gate electrode 116 is increased It is possible to suppress the conductivity of the source and drain regions 105b and 105c as well as to suppress the switching or drive failure of the thin film transistor Tr.

본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
The present invention is not limited to the above-described embodiments, and various changes and modifications can be made without departing from the spirit of the present invention.

101 : (어레이)기판
105 : 산화물 반도체층
105a : 액티브 영역
105b, 105c : 소스 영역 및 드레인 영역
113 : 게이트 배선
116 : 게이트 전극
116a : (게이트 전극의)제 1 부분
116b : (게이트 전극의)제 2 부분
122a, 122b : 제 1 및 제 2 반도체층 콘택홀
130 : 데이터 배선
133 : 소스 전극
136 : 드레인 전극
143 : 드레인 콘택홀
L1, L2 : 제 1 및 제 2 길이
P : 화소영역
Tr : 박막트랜지스터
TrA : 스위칭 영역
w1, w2 : 제 1 및 제 2 폭101: (Array) substrate
105: oxide semiconductor layer
105a: active area
105b and 105c: a source region and a drain region
113: gate wiring
116: gate electrode
116a: first portion (of the gate electrode)
116b: second portion (of the gate electrode)
122a and 122b: first and second semiconductor layer contact holes
130: Data wiring
133: source electrode
136: drain electrode
143: drain contact hole
L1, L2: first and second lengths
P: pixel area
Tr: thin film transistor
TrA: switching area
w1, w2: first and second widths

Claims (7)

스위칭 영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 스위칭 영역에 하나의 아일랜드 형태로 액티브 영역과 상기 액티브 영역의 양측으로 도체화 된 소스 및 드레인 영역을 포함하여 형성된 산화물 반도체층과;
상기 산화물 반도체층 위로 상기 액티브 영역에 대응하여 순차 적층 형성된 게이트 절연막과 게이트 전극과;
상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀을 구비하며 전면에 형성된 층간절연막과;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층에 구비된 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극
을 포함하며, 상기 게이트 전극은 제 1 폭을 갖는 제 1 부분과 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 부분으로 이루어지며, 상기 제 1 부분과 상기 액티브 영역이 중첩하는 것이 특징인 어레이 기판.
An oxide semiconductor layer formed on the substrate on which a plurality of pixel regions including a switching region are defined, the source region and the drain region being formed in an island shape and in both sides of the active region;
A gate insulating film and a gate electrode sequentially formed on the oxide semiconductor layer in correspondence with the active region;
An interlayer insulating film formed on the gate electrode and having first and second semiconductor layer contact holes exposing the source and drain regions, respectively;
And a source electrode and a drain electrode formed in contact with the source region and the drain region of the oxide semiconductor layer through the first and second semiconductor layer contact holes,
Wherein the gate electrode comprises a first portion having a first width and a second portion having a second width greater than the first width, the first portion and the active region overlapping each other, Board.
제 1 항에 있어서,
상기 산화물 반도체층의 일 측단을 기준으로 이의 외측으로 노출되는 상기 산화물 반도체층의 길이를 제 3 폭이라 정의할 때, 상기 제 3 폭은 3㎛ 내지 5㎛인 것이 특징인 어레이 기판.
The method according to claim 1,
And the third width is 3 占 퐉 to 5 占 퐉 when the length of the oxide semiconductor layer exposed to the outside of the oxide semiconductor layer is defined as a third width.
제 2 항에 있어서,
상기 게이트 전극의 제 2 부분에 있어 산화물 반도체층의 측단을 기준으로 이의 법선 방향으로의 길이는 1㎛ 이상이 것이 특징인 어레이 기판.
3. The method of claim 2,
Wherein the length of the second portion of the gate electrode in the direction of the normal line with respect to the side edge of the oxide semiconductor layer is 1 占 퐉 or more.
제 1 항에 있어서,
상기 게이트 전극에 있어서 상기 제 2 부분의 제 2 폭은 상기 제 1 부분의 양측단을 기준으로 각각 1㎛ 이상 더 큰 것이 특징인 어레이 기판.
The method according to claim 1,
And the second width of the second portion of the gate electrode is greater than or equal to 1 占 퐉 based on both side ends of the first portion.
제 1 항에 있어서,
상기 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나인 것이 특징인 어레이 기판.
The method according to claim 1,
Wherein the oxide semiconductor material is one selected from the group consisting of Indium Gallium Zinc Oxide (IGZO), Zinc Tin Oxide (ZTO), and Zinc Indium Oxide (ZIO).
제 1 항에 있어서,
상기 기판 상에는 상기 게이트 절연막을 개재하여 일방향으로 연장하는 게이트 배선이 형성되며,
상기 층간절연막 상에는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선이 형성된 것이 특징인 어레이 기판.
The method according to claim 1,
Gate wirings extending in one direction via the gate insulating film are formed on the substrate,
And a data line which crosses the gate line and defines the pixel region is formed on the interlayer insulating film.
제 6 항에 있어서,
상기 소스 전극과 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층과;
상기 보호층 위로 상기 화소영역 별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극이 형성된 것이 특징인 어레이 기판.The method according to claim 6,
And a drain contact hole exposing the drain electrode over the source electrode and the drain electrode;
And a pixel electrode which is in contact with the drain electrode through the drain contact hole is formed in the pixel region on the protective layer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3765194B2 (en) * 1998-01-19 2006-04-12 株式会社日立製作所 Liquid crystal display
KR101951302B1 (en) * 2011-12-08 2019-02-25 엘지디스플레이 주식회사 Thin film transistor and array substrate for liquid crystal display device including the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JP2000058843A (en) 1998-08-07 2000-02-25 Toshiba Corp Manufacture for polycrystal silicon thin film transistor

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