KR101953320B1 - 액정표시장치 - Google Patents

액정표시장치 Download PDF

Info

Publication number
KR101953320B1
KR101953320B1 KR1020120044540A KR20120044540A KR101953320B1 KR 101953320 B1 KR101953320 B1 KR 101953320B1 KR 1020120044540 A KR1020120044540 A KR 1020120044540A KR 20120044540 A KR20120044540 A KR 20120044540A KR 101953320 B1 KR101953320 B1 KR 101953320B1
Authority
KR
South Korea
Prior art keywords
subpixel
pixel
data line
line
sub
Prior art date
Application number
KR1020120044540A
Other languages
English (en)
Other versions
KR20130121388A (ko
Inventor
남유성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020120044540A priority Critical patent/KR101953320B1/ko
Publication of KR20130121388A publication Critical patent/KR20130121388A/ko
Application granted granted Critical
Publication of KR101953320B1 publication Critical patent/KR101953320B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3666—Control of matrices with row and column drivers using an active matrix with the matrix divided into sections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0257—Reduction of after-image effects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 컬럼 인버전 방식으로 극성이 반전되도록 데이터 전압을 출력하는 소스 드라이브 집적회로를 이용하여 액정표시패널을 도트 인버전 방식으로 구동하는 액정표시장치에 관한 것이다. 본 발명의 실시 예에 따른 액정표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 및 다수의 서브 픽셀들이 형성된 화소 어레이를 포함하는 액정표시패널; 상기 데이터 라인들에 컬럼 인버전 방식으로 소정의 기간마다 교대로 극성이 반전되도록 데이터 전압을 공급하는 소스 드라이브 집적회로; 및 상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 구동회로를 구비하고, 상기 화소 어레이는 동일한 수평 라인에 존재하는 3 개의 서브 픽셀들 중 어느 하나의 데이터 라인에 공통으로 접속되는 2 개의 서브 픽셀과, 또 다른 데이터 라인에 단독으로 접속되는 1 개의 서브 픽셀을 포함하는 것을 특징으로 한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 컬럼 인버전 방식으로 극성이 반전되도록 데이터 전압을 출력하는 소스 드라이브 집적회로를 이용하여 액정표시패널을 도트 인버전 방식으로 구동하는 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.
액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, IC), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.
액정표시장치의 공정 기술과 구동 기술의 비약적인 발전에 힘입어, 액정표시장치의 제조비용은 낮아지고, 화질이 크게 향상되고 있다. 특히, 제조비용을 줄이기 위하여 어느 한 수평 라인에 존재하는 2 개의 서브 픽셀들을 하나의 데이터 라인에 접속시키고, 동일한 극성의 데이터 전압을 상기 2 개의 서브 픽셀들에 공급하는 DRD(Double Rate Driving) 기술이 제안되었다.
도 1은 DRD 기술이 적용된 액정표시패널의 픽셀들 일부를 보여주는 도면이다. 도 1을 참조하면, DRD 기술의 경우, 어느 한 수평 라인에 존재하는 2 개의 서브 픽셀들은 하나의 데이터 라인에 접속되나, 상기 2 개의 서브 픽셀들 각각은 서로 다른 게이트 라인에 접속된다. 도 1과 같이, 제1 및 제2 서브 픽셀(P1, P2)은 제j(j는 1≤j≤m을 만족하는 자연수, m은 액정표시패널의 데이터 라인의 개수) 데이터 라인(Dj)에 접속되나, 제1 서브 픽셀(P1)은 제k(k는 1≤k≤n을 만족하는 자연수, n은 액정표시패널의 게이트 라인의 개수) 게이트 라인(Gk)에 접속되고 제2 서브 픽셀(P2)은 제k-1 게이트 라인(Gk-1)에 접속된다.
DRD 기술은 1 개의 데이터 라인에서 2 개의 픽셀 데이터 전압을 공급하도록 소스 드라이브 IC를 제어하므로, 제조원가를 크게 줄일 수 있는 장점이 있다. 하지만, DRD 기술은 하나의 수평 라인에 존재하는 2 개의 서브 픽셀들이 서로 다른 게이트 라인에 의해 제어되므로, 게이트 라인의 갯수가 종래에 비해 2 배 증가한다. 따라서, 게이트 드라이브 IC는 구동 주파수를 종래보다 2 배 증가하여 게이트 펄스를 발생하여야 한다. 하지만, 이 경우 구동 주파수의 증가로 인해 게이트 펄스 폭이 1/2 배 감소하므로, 데이터 전압 충전 기간이 1/2 배 줄어들게 된다. 데이터 전압 충전 기간이 짧아지는 경우, 서브 픽셀들 각각의 화소는 공통전압 리플(ripple)의 영향을 크게 받게 된다. 그러므로, 화질 왜곡이나 화질 저하 등의 문제가 발생할 수 있다.
본 발명은 제조원가를 줄임과 동시에 화질을 개선할 수 있는 액정표시장치를 제공한다.
본 발명의 실시 예에 따른 액정표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 및 다수의 서브 픽셀들이 형성된 화소 어레이를 포함하는 액정표시패널; 상기 데이터 라인들에 컬럼 인버전 방식으로 소정의 기간마다 교대로 극성이 반전되도록 데이터 전압을 공급하는 소스 드라이브 집적회로; 및 상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 구동회로를 구비하고, 상기 화소 어레이는 동일한 수평 라인에 존재하는 3 개의 서브 픽셀들 중 어느 하나의 데이터 라인에 공통으로 접속되는 2 개의 서브 픽셀과, 또 다른 데이터 라인에 단독으로 접속되는 1 개의 서브 픽셀을 포함하는 것을 특징으로 한다.
본 발명은 소스 드라이브 IC가 라인마다 동일한 극성의 데이터 전압을 공급함에도 이웃하는 서브 픽셀들이 서로 상반된 극성의 데이터 전압으로 충전되는 도트 인버전 방식으로 구동될 수 있도록 서브 픽셀들을 형성한다. 그 결과, 본 발명은 액정의 직류화 잔상, 플리커(flicker) 등을 억제할 수 있음과 동시에, 데이터 전압의 극성 반전 횟수를 줄여 소스 드라이브 IC의 소비전력을 줄일 수 있다.
또한, 본 발명은 수직 방향으로 연속하는 2 개의 서브 픽셀들을 2 개 또는 3 개의 게이트 라인을 이용하여 제어하거나, 수직 방향으로 연속하는 4 개의 서브 픽셀들을 6 개 또는 7 개의 게이트 라인을 이용하여 제어한다. 그 결과, 본 발명은 데이터 전압 충전 기간을 DRD 기술보다 늘릴 수 있으므로, 공통전압 리플의 영향을 줄일 수 있다. 이로 인해, 본 발명은 화질 왜곡이나 화질 저하를 방지할 수 있으므로, DRD 기술보다 화질을 개선할 수 있다.
나아가, 본 발명은 데이터 라인이 형성되지 않는 비구동 영역에 공통 라인을 형성한다. 그 결과, 본 발명은 종래에 구동영역에 형성된 공통 라인으로 인한 개구율 감소를 방지할 수 있다.
도 1은 DRD 기술이 적용된 액정표시패널의 픽셀들 일부를 보여주는 도면.
도 2는 본 발명의 실시 예에 따른 액정표시장치를 보여주는 블록도.
도 3은 본 발명의 제1 실시 예에 따른 화소 어레이를 상세히 보여주는 회로도.
도 4는 본 발명의 제1 실시 예에 따른 데이터 구동회로와 게이트 구동회로의 출력을 보여 주는 파형도.
도 5는 본 발명의 제2 실시 예에 따른 화소 어레이를 상세히 보여주는 회로도.
도 6은 본 발명의 제2 실시 예에 따른 데이터 구동회로와 게이트 구동회로의 출력을 보여 주는 파형도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시 예에 따른 액정표시장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 화소 어레이(10)가 형성된 액정표시패널(10), 소스 드라이브 직접회로(Integrated Circuit, 이하 'IC'라 칭함)(12)들, 및 타이밍 콘트롤러(11)를 구비한다. 액정표시패널(10)의 아래에는 액정표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
액정표시패널(10)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정표시패널에는 화소 어레이(10)가 형성된다. 화소 어레이(10)는 데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 서브 픽셀들을 이용하여 비디오 데이터를 표시한다. 화소 어레이(10)의 하부 유리기판에는 데이터 라인들, 게이트 라인들, TFT(Thin Film Transistor)들, TFT에 접속된 서브 픽셀의 화소 전극, 및 화소 전극에 접속된 스토리지 커패시터(Storage Capacitor) 등을 포함한다. 화소 어레이(10)의 서브 픽셀들 각각은 TFT를 통해 데이터전압이 충전되는 화소 전극과 공통전압이 인가되는 공통전극의 전압 차에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다. 화소 어레이(10)의 구체적인 구조에 대하여는 도 3 및 도 5을 결부하여 상세히 설명하기로 한다.
액정표시패널의 상부 유리기판상에는 블랙매트릭스와 컬러필터가 형성된다. 공통전극은 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 유리기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부 유리기판 상에 형성된다. 본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 액정표시패널의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC들(12)은 TCP(Tape Carrier Package, 15) 상에 실장되고, TAB(Tape Automated Bonding) 공정에 의해 액정표시패널의 하부 유리기판에 접합되며, 소스 PCB(Printed Circuit Board)(14)에 접속된다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정에 의해 액정표시패널의 하부 유리기판상에 접착될 수도 있다.
소스 드라이브 IC들(12) 각각은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호를 입력받는다. 소스 드라이브 IC들(12)은 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터 전압들로 변환하여 화소 어레이(10)의 데이터 라인들에 공급한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)의 제어 하에 컬럼 인버전(column inversion) 방식으로 데이터 전압들을 출력한다. 컬럼 인버전 방식은 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 데이터 라인들 각각에 공급되는 데이터 전압들의 극성을 1 프레임 기간 동안 동일하게 유지하는 방식을 의미한다. 따라서, 소스 드라이브 IC들(12)은 도 4 및 도 6과 같이 컬럼 인버전 방식으로 극성이 반전되는 데이터 전압들을 데이터 라인들에 출력한다.
게이트 구동회로(13)는 타이밍 콘트롤러(11)로부터 게이트 타이밍 제어신호를 입력받는다. 게이트 구동회로(13)는 게이트 타이밍 제어신호에 응답하여 화소 어레이의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급한다. 게이트 구동회로(13)는 TCP 상에 실장되고, TAB 공정에 의해 액정표시패널의 하부 유리기판에 접합될 수 있다. 또는, 게이트 구동회로(13)는 GIP(Gate In Panel) 공정에 의해 화소 어레이(10)와 동시에 하부 유리기판상에 직접 형성될 수 있다. 게이트 구동회로(13)는 도 2와 같이 화소 어레이(10)의 양측에 배치되거나 화소 어레이(10)의 일측에 배치될 수 있다.
타이밍 콘트롤러(11)는 외부의 시스템 보드로부터 디지털 비디오 데이터와 수직동기신호, 수평동기신호, 데이터 인에이블 신호, 및 도트 클럭과 같은 타이밍 신호들을 입력받는다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터와 타이밍 신호들에 기초하여 소스 드라이브 IC들(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터와 소스 타이밍 제어신호를 소스 드라이브 IC들(12)에 공급한다. 타이밍 콘트롤러(11)는 게이트 타이밍 제어신호를 소스 드라이브 IC들(12)에 공급한다. 타이밍 콘트롤러(11)는 콘트롤 PCB(16) 상에 실장된다. 콘트롤 PCB(16)와 소스 PCB(14)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(17)을 통해 연결된다.
도 3은 본 발명의 제1 실시 예에 따른 화소 어레이를 상세히 보여주는 회로도이다. 도 3에는 제j-2(j는 3 이상의 자연수) 내지 제j+2 데이터 라인들(Dj-2, Dj-1, Dj, Dj+1, Dj+2)과 제k-2 내지 제k+2(k는 3 이상의 자연수) 게이트 라인들(Gk-2, Gk-1, Gk, Gk+1, Gk+2)에 둘러싸인 서브 픽셀들을 포함하는 화소 어레이가 나타나 있다.
도 3을 참조하면, 화소 어레이는 제1 내지 제4 픽셀들(P1, P2, P3, P4)이 규칙적으로 배열된 형태를 가진다. 도 3에서는 제1 내지 제4 픽셀들(P1, P2, P3, P4) 각각이 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 청색 서브 픽셀(B)을 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제4 픽셀들(P1, P2, P3, P4) 각각은 노란색 서브 픽셀, 자홍색 서브 픽셀, 및 청록색 서브 픽셀의 어떠한 조합으로도 구현 가능하다.
제1 픽셀(P1)은 제1 수평라인(HLINE#1)에 존재하는 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 포함한다. 제1 서브 픽셀(SP1)은 제1 TFT(T1)를 통해 제k-2 게이트 라인(Gk-2)과 제j-1 데이터 라인(Dj-1)에 접속된다. 제1 TFT(T1)의 게이트 전극은 제k-2 게이트 라인(Gk-2)에 접속되고, 소스 전극은 제j-1 데이터 라인(Dj-1)에 접속되며, 드레인 전극은 제1 서브 픽셀(SP1)의 화소 전극에 접속된다. 제2 서브 픽셀(SP2)은 제2 TFT(T2)를 통해 제k-2 게이트 라인(Gk-2)과 제j 데이터 라인(Dj)에 접속된다. 제2 TFT(T2)의 게이트 전극은 제k-2 게이트 라인(Gk-2)에 접속되고, 소스 전극은 제j 데이터 라인(Dj)에 접속되며, 드레인 전극은 제2 서브 픽셀(SP2)의 화소 전극에 접속된다. 제3 서브 픽셀(SP3)은 제3 TFT(T3)를 통해 제k-1 게이트 라인(Gk-1)과 제j-1 데이터 라인(Dj-1)에 접속된다. 제3 TFT(T3)의 게이트 전극은 제k-1 게이트 라인(Gk-1)에 접속되고, 소스 전극은 제j-1 데이터 라인(Dj-1)에 접속되며, 드레인 전극은 제3 서브 픽셀(SP3)의 화소 전극에 접속된다.
제2 픽셀(P2)은 제1 수평라인(HLINE#1)에 존재하는 제4 내지 제6 서브 픽셀들(SP4, SP5, SP6)을 포함한다. 제4 서브 픽셀(SP4)은 제4 TFT(T4)를 통해 제k-1 게이트 라인(Gk-1)과 제j 데이터 라인(Dj)에 접속된다. 제4 TFT(T4)의 게이트 전극은 제k-1 게이트 라인(Gk-1)에 접속되고, 소스 전극은 제j 데이터 라인(Dj)에 접속되며, 드레인 전극은 제4 서브 픽셀(SP4)의 화소 전극에 접속된다. 제5 서브 픽셀(SP5)은 제5 TFT(T5)를 통해 제k-2 게이트 라인(Gk-2)과 제j+1 데이터 라인(Dj+1)에 접속된다. 제5 TFT(T5)의 게이트 전극은 제k-2 게이트 라인(Gk-2)에 접속되고, 소스 전극은 제j+1 데이터 라인(Dj+1)에 접속되며, 드레인 전극은 제5 서브 픽셀(SP5)의 화소 전극에 접속된다. 제6 서브 픽셀(SP6)은 제6 TFT(T6)를 통해 제k-2 게이트 라인(Gk-2)과 제j+2 데이터 라인(Dj+2)에 접속된다. 제6 TFT(T6)의 게이트 전극은 제k-2 게이트 라인(Gk-2)에 접속되고, 소스 전극은 제j+2 데이터 라인(Dj+2)에 접속되며, 드레인 전극은 제6 서브 픽셀(SP6)의 화소 전극에 접속된다.
제3 픽셀(P1)은 제2 수평라인(HLINE#2)에 존재하는 제7 내지 제9 서브 픽셀들(SP7, SP8, SP9)을 포함한다. 제7 서브 픽셀(SP7)은 제7 TFT(T7)를 통해 제k 게이트 라인(Gk)과 제j-2 데이터 라인(Dj-2)에 접속된다. 제7 TFT(T7)의 게이트 전극은 제k 게이트 라인(Gk)에 접속되고, 소스 전극은 제j-2 데이터 라인(Dj-2)에 접속되며, 드레인 전극은 제7 서브 픽셀(SP7)의 화소 전극에 접속된다. 제8 서브 픽셀(SP8)은 제8 TFT(T8)를 통해 제k 게이트 라인(Gk)과 제j-1 데이터 라인(Dj-1)에 접속된다. 제8 TFT(T8)의 게이트 전극은 제k 게이트 라인(Gk)에 접속되고, 소스 전극은 제j-1 데이터 라인(Dj-1)에 접속되며, 드레인 전극은 제8 서브 픽셀(SP8)의 화소 전극에 접속된다. 제9 서브 픽셀(SP9)은 제9 TFT(T9)를 통해 제k 게이트 라인(Gk)과 제j 데이터 라인(Dj)에 접속된다. 제9 TFT(T9)의 게이트 전극은 제k 게이트 라인(Gk)에 접속되고, 소스 전극은 제j 데이터 라인(Dj)에 접속되며, 드레인 전극은 제9 서브 픽셀(SP9)의 화소 전극에 접속된다.
제4 픽셀(P4)은 제2 수평라인(HLINE#2)에 존재하는 제10 내지 제12 서브 픽셀들(SP10, SP11, SP12)을 포함한다. 제10 서브 픽셀(SP10)은 제10 TFT(T10)를 통해 제k-1 게이트 라인(Gk-1)과 제j+1 데이터 라인(Dj+1)에 접속된다. 제10 TFT(T10)의 게이트 전극은 제k-1 게이트 라인(Gk-1)에 접속되고, 소스 전극은 제j+1 데이터 라인(Dj+1)에 접속되며, 드레인 전극은 제10 서브 픽셀(SP10)의 화소 전극에 접속된다. 제11 서브 픽셀(SP11)은 제11 TFT(T11)를 통해 제k-1 게이트 라인(Gk-1)과 제j+2 데이터 라인(Dj+2)에 접속된다. 제11 TFT(T11)의 게이트 전극은 제k-1 게이트 라인(Gk-1)에 접속되고, 소스 전극은 제j+2 데이터 라인(Dj+2)에 접속되며, 드레인 전극은 제11 서브 픽셀(SP11)의 화소 전극에 접속된다. 제12 서브 픽셀(SP12)은 제12 TFT(T12)를 통해 제k 게이트 라인(Gk)과 제j+1 데이터 라인(Dj+1)에 접속된다. 제12 TFT(T12)의 게이트 전극은 제k 게이트 라인(Gk)에 접속되고, 소스 전극은 제j+1 데이터 라인(Dj+1)에 접속되며, 드레인 전극은 제12 서브 픽셀(SP12)의 화소 전극에 접속된다.
한편, 본 발명의 제1 실시 예에 따른 화소 어레이는 동일한 수평 라인에 존재하는 3 개의 서브 픽셀들 중 어느 하나의 데이터 라인에 공통으로 접속되는 2 개의 서브 픽셀과, 또 다른 데이터 라인에 단독으로 접속되는 1 개의 서브 픽셀을 포함한다. 예를 들어, 화소 어레이는 제1 수평라인(HLINE#1)에서 제j 데이터 라인(Dj)에 공통으로 접속되는 제2 및 제4 서브 픽셀(SP2, SP4)과, 제j+1 데이터 라인(Dj+1)에 단독으로 접속되는 제5 서브 픽셀(SP5)를 포함한다. 또한, 화소 어레이는 제2 수평라인(HLINE#2)에서 제j+1 데이터 라인(Dj+1)에 공통으로 접속되는 제10 및 제12 서브 픽셀(SP10, SP12)와, 제j 데이터 라인(Dj)에 단독으로 접속되는 제9 서브 픽셀(S9)를 포함한다.
또한, 수직방향으로 연속하는 2 개의 서브 픽셀들은 3 개의 연속하는 게이트 라인들 중 1 개 또는 2 개와 접속되도록 형성된다. 예를 들어, 제1 수직라인(VLINE#1)의 제1 및 제7 서브 픽셀들(SP1, SP7)은 제k-2 내지 제k+1 게이트 라인들(Gk-2, Gk-1, Gk) 중 제k-2 게이트 라인(Gk-2)와 제k 게이트 라인(Gk)에 접속된다. 제4 수직라인(VLINE#4)의 제4 및 제10 서브 픽셀들(SP4, SP10)은 제k-2 내지 제k 게이트 라인들(Gk-2, Gk-1, Gk) 중 제k-1 게이트 라인에 접속된다. 종래 DRD 기술의 경우 수직방향으로 연속하는 2 개의 서브 픽셀들이 4 개의 연속하는 게이트 라인들 중 2 개와 접속되도록 형성되는데 비해, 본 발명의 제1 실시 예의 경우 수직방향으로 연속하는 2 개의 서브 픽셀들은 3 개의 연속하는 게이트 라인들 중 1 개 또는 2 개와 접속되도록 형성된다. 즉, 종래 DRD 기술의 경우 수직방향으로 연속하는 2 개의 서브 픽셀들을 제어하기 위해 4 개의 게이트 라인들이 필요하지만, 본 발명의 제1 실시 예의 경우 수직방향으로 연속하는 2 개의 서브 픽셀들을 제어하기 위해 3 개의 게이트 라인들이 필요하다. 결국, 종래 DRD 기술의 게이트 구동회로의 주파수보다 본 발명의 제1 실시 예의 게이트 구동회로의 주파수가 더 낮으므로, 본 발명의 제1 실시 예는 데이터 전압 충전 기간을 DRD 기술보다 늘릴 수 있다. 또한, 데이터 전압 충전 기간이 길수록 공통전압이 안정화되기 때문에, 본 발명의 제1 실시 예는 공통전압 리플(ripple)의 영향을 줄일 수 있다. 그러므로, 본 발명의 제1 실시 예는 화질 왜곡이나 화질 저하를 방지할 수 있으므로, DRD 기술보다 화질을 개선할 수 있다.
또한, 제j-1 데이터 라인(Dj-1)은 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 사이와 제7 서브 픽셀(SP7)과 제8 서브 픽셀(SP8)의 사이에 배치되도록 형성된다. 제j 데이터 라인(Dj)은 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)의 사이와 제9 서브 픽셀(SP9)과 제10 서브 픽셀(SP10)의 사이에 배치되도록 형성된다. 제j+1 데이터 라인(Dj+1)은 제4 서브 픽셀(SP4)과 제5 서브 픽셀(SP5)의 사이와 제10 서브 픽셀(SP10)과 제11 서브 픽셀(SP11)의 사이에 배치되도록 형성된다. 제j-2 데이터 라인(Dj-2)은 제1 서브 픽셀(SP1)과 제7 서브 픽셀(SP7)을 기준으로 제j-1 데이터 라인(Dj-1)이 형성된 측면과 반대 측면에 배치되도록 형성된다. 제j+2 데이터 라인(Dj+2)은 제6 서브 픽셀(SP6)와 제12 서브 픽셀(SP12)을 기준으로 제5 서브 픽셀(SP5)과 제11 서브 픽셀(SP11)이 형성된 측면과 반대 측면에 배치되도록 형성된다. 그 결과, 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)의 사이, 제8 서브 픽셀(SP8)과 제9 서브 픽셀(SP9)의 사이, 제5 서브 픽셀(SP5)과 제6 서브 픽셀(SP6)의 사이, 및 제11 서브 픽셀(SP11)과 제12 서브 픽셀(SP12)의 사이에는 어떠한 데이터 라인도 형성되지 않는다. 종래에 모든 서브 픽셀들 사이마다 데이터 라인이 형성되는 구조의 경우, 공통전압 라인을 구동 영역에 해당하는 서브 픽셀들과 중첩되도록 형성할 수밖에 없으므로, 개구율이 감소하는 단점이 있었다. 하지만, 본 발명의 제1 실시 예는 데이터 라인이 형성되지 않는 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)의 사이, 제8 서브 픽셀(SP8)과 제9 서브 픽셀(SP9)의 사이, 제5 서브 픽셀(SP5)과 제6 서브 픽셀(SP6)의 사이, 및 제11 서브 픽셀(SP11)과 제12 서브 픽셀(SP12)의 사이에 공통전압을 공급하는 공통전압 라인을 형성할 수 있다. 이 경우, 본 발명의 제1 실시 예는 블랙 매트릭스(black matrix)에 의해 가려지는 비구동 영역에 공통전압 라인을 형성하므로, 종래 개구율이 감소하는 문제점을 개선할 수 있다.
또한, 본 발명의 제1 실시 예에 따른 화소 어레이는 수직방향으로 연속하는 2 개의 서브 픽셀들 간의 극성은 서로 다르고, 수평방향으로 연속하는 2 개의 서브 픽셀들 간의 극성은 서로 다르다. 예를 들어, 수직방향으로 연속하는 제1 픽셀(P1)과 제2 픽셀(P2) 간의 극성은 서로 다르고, 수평방향으로 연속하는 제1 픽셀(P1)과 제7 픽셀(P7) 간의 극성은 서로 다르다. 즉, 본 발명의 제1 실시 예는 도트 인버전 방식으로 구동될 수 있다.
한편, 본 발명의 제1 실시 예에 따른 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 하지만, TN 모드와 VA 모드와 같은 수직전계 구동방식의 경우 공통전극은 상부 유리기판상에 형성되고, IPS 모드와 FFS 모드와 같은 수평전계 구동방식의 경우 공통전극은 하부 유리기판상에 형성되는는 것에 주의하여야 한다.
도 4는 본 발명의 제1 실시 예에 따른 소스 드라이브 IC와 게이트 구동회로의 출력을 보여주는 파형도이다. 도 4를 참조하면, 제N(N은 자연수) 및 제N+1 프레임 기간 동안 소스 드라이브 IC(12)들 각각으로부터 출력되는 데이터 전압들(DVj-2, DVj-1, DVj, DVj+1, DVj+2)이 나타나 있고, 게이트 구동회로(13)로부터 출력되는 게이트 펄스들(GPk-2, GPk-1, GPk, GPk+1, GPk+2)이 나타나 있다.
DVj-2는 제j-2 데이터 라인(Dj-2)에 공급되는 제j-2 데이터 전압들, DVj-1은 제j-1 데이터 라인(Dj-1)에 공급되는 제j-1 데이터 전압들, DVj는 제j 데이터 라인(Dj)에 공급되는 제j 데이터 전압들, DVj+1은 제j+1 데이터 라인(Dj+1)에 공급되는 제j+1 데이터 전압들, DVj+2는 제j+2 데이터 라인(Dj+2)에 공급되는 제j+2 데이터 전압들을 의미한다. GPk-2는 제k-2 게이트 라인(Gk-2)에 공급되는 제k-2 게이트 펄스, GPk-1은 제k-1 게이트 라인(Gk-1)에 공급되는 제k-1 게이트 펄스, GPk는 제k 게이트 라인(Gk)에 공급되는 제k 게이트 펄스, GPk+1은 제k+1 게이트 라인(GPk+1)에 공급되는 제k+1 게이트 펄스, GPk+2는 제k+2 게이트 라인(GPk+2)에 공급되는 제k+2 게이트 펄스를 의미한다.
소스 드라이브 IC(12)들 각각은 컬럼 인버전 방식으로 데이터 라인들에 데이터 전압들을 공급한다. 컬럼 인버전 방식은 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 데이터 라인들 각각에 공급되는 데이터 전압들의 극성을 1 프레임 기간 동안 동일하게 유지하는 방식을 의미한다. 예를 들어, 소스 드라이브 IC(12)들 각각은 도 4와 같이 제N 프레임 기간 동안 제j-2 데이터 전압들(DVj-2)을 제1 극성으로 공급하고, 제j-1 데이터 전압들(DVj-1)을 제2 극성으로 공급하며, 제j 데이터 전압들(DVj)을 제1 극성으로 공급하고, 제j+1 데이터 전압들(DVj+1)을 제2 극성으로 공급하며, 제j+2 데이터 전압들(DVj+2)을 제1 극성으로 공급한다. 또한, 소스 드라이브 IC(12)들 각각은 도 4와 같이 제N+1 프레임 기간 동안 제j-2 데이터 전압들(DVj-2)을 제2 극성으로 공급하고, 제j-1 데이터 전압들(DVj-1)을 제1 극성으로 공급하며, 제j 데이터 전압들(DVj)을 제2 극성으로 공급하고, 제j+1 데이터 전압들(DVj+1)을 제1 극성으로 공급하며, 제j+2 데이터 전압들(DVj+2)을 제2 극성으로 공급한다. 도 4에서 제1 극성은 정극성, 제2 극성은 부극성으로 구현되었으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 극성은 부극성, 제2 극성은 정극성으로 구현될 수 있다.
게이트 구동회로(13)는 게이트 펄스들을 게이트 라인들에 순차적으로 출력한다. 예를 들어, 게이트 구동회로(13)는 도 4와 같이 제N 및 제N+1 프레임 기간 각각에서 제k-2 게이트 라인(Gk-2)에 제k-2 게이트 펄스(GPk-2)를 출력하고, 제k-1 게이트 라인(Gk-1)에 제k-1 게이트 펄스(GPk-1)를 출력하며, 제k 게이트 라인(Gk)에 제k 게이트 펄스(GPk)를 출력하고, 제k+1 게이트 라인(Gk+1)에 제k+1 게이트 펄스(GPk+1)를 출력하며, 제k+2 게이트 라인(Gk+2)에 제k+2 게이트 펄스(GPk+2)를 출력한다. 게이트 펄스들 각각은 소정의 기간 동안 게이트 하이 전압(VGH)으로 발생한다. 상기 소정의 기간은 1 수평 기간(1H)으로 구현될 수 있다. 1 수평기간(1H)은 표시패널(10)에서 1 수평 라인의 픽셀들에 디지털 비디오 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다.
이하에서, 도 3과 도 4를 참조하여 제N 프레임 기간의 제1 내지 제3 기간(t1~t3) 동안 서브 픽셀들에 데이터 전압이 충전되는 방법을 구체적으로 살펴본다.
제1 기간(t1)은 제k-2 게이트 펄스(GPk-2)가 제k-2 게이트 라인(GPk-2)에 공급되는 기간이고, 제2 기간(t2)은 제k-1 게이트 펄스(GPk-1)가 제k-1 게이트 라인(GPk-1)에 공급되는 기간이며, 제3 기간(t3)은 제k 게이트 펄스(GPk)가 제k 게이트 라인(GPk)에 공급되는 기간이다.
제1 기간(t1) 동안 제1, 제2, 제5, 제6 서브 픽셀들(SP1, SP2, SP5, SP6)은 제k-2 게이트 펄스(GPk-2)에 응답하여 데이터 전압을 충전한다. 제j-1 데이터 라인(Dj-1)에 접속된 제1 서브 픽셀(SP1)은 제2 극성의 제j-1 데이터 전압(DVj-1)을 충전한다. 제j 데이터 라인(Dj)에 접속된 제2 서브 픽셀(SP2)은 제1 극성의 제j 데이터 전압(DVj)을 충전한다. 제j+1 데이터 라인(Dj+1)에 접속된 제5 서브 픽셀(SP5)은 제2 극성의 제j+1 데이터 전압(DVj+1)을 충전한다. 제j+2 데이터 라인(Dj+2)에 접속된 제6 서브 픽셀(SP6)은 제1 극성의 제j+2 데이터 전압(DVj+2)을 충전한다.
제2 기간(t2) 동안 제3, 제4, 제10, 제11 서브 픽셀들(SP3, SP4, SP10, SP11)은 제k-1 게이트 펄스(GPk-1)에 응답하여 데이터 전압을 충전한다. 제j-1 데이터 라인(Dj-1)에 접속된 제3 서브 픽셀(SP3)은 제2 극성의 제j-1 데이터 전압(DVj-1)을 충전한다. 제j 데이터 라인(Dj)에 접속된 제4 서브 픽셀(SP4)은 제1 극성의 제j 데이터 전압(DVj)을 충전한다. 제j+1 데이터 라인(Dj+1)에 접속된 제10 서브 픽셀(SP10)은 제2 극성의 제j+1 데이터 전압(DVj+1)을 충전한다. 제j+2 데이터 라인(Dj+2)에 접속된 제11 서브 픽셀(SP11)은 제1 극성의 제j+2 데이터 전압(DVj+2)을 충전한다.
제3 기간(t3) 동안 제7, 제8, 제9, 제12 서브 픽셀들(SP7, SP8, SP9, SP12)은 제k 게이트 펄스(GPk)에 응답하여 데이터 전압을 충전한다. 제j-2 데이터 라인(Dj-2)에 접속된 제7 서브 픽셀(SP7)은 제1 극성의 제j-2 데이터 전압(DVj-2)을 충전한다. 제j-1 데이터 라인(Dj-1)에 접속된 제8 서브 픽셀(SP8)은 제2 극성의 제j-1 데이터 전압(DVj-1)을 충전한다. 제j 데이터 라인(Dj)에 접속된 제9 서브 픽셀(SP9)은 제1 극성의 제j 데이터 전압(DVj)을 충전한다. 제j+1 데이터 라인(Dj+1)에 접속된 제12 서브 픽셀(SP12)은 제2 극성의 제j+1 데이터 전압(DVj+1)을 충전한다.
종합해보면, 제1 서브 픽셀(SP1), 제3 서브 픽셀(SP3), 및 제8 서브 픽셀(SP8)은 제1 서브 픽셀(SP1), 제3 서브 픽셀(SP3), 제8 서브 픽셀(SP8)의 순서로 제2 극성의 데이터 전압을 충전한다. 제2 서브 픽셀(SP2), 제7 서브 픽셀(SP7), 및 제9 서브 픽셀(SP9)은 제2 서브 픽셀(SP2), 제7 서브 픽셀(SP7), 제9 서브 픽셀(SP9)의 순서로 제1 극성의 데이터 전압을 충전한다. 제4 서브 픽셀(SP4), 제6 서브 픽셀(SP6), 및 제11 서브 픽셀(SP11)은 제6 서브 픽셀(SP6), 제4 서브 픽셀(SP4), 제11 서브 픽셀(SP11)의 순서로 제1 극성의 데이터 전압을 충전한다. 제5 서브 픽셀(SP5), 제10 서브 픽셀(SP10), 및 제12 서브 픽셀(SP12)은 제5 서브 픽셀(SP5), 제10 서브 픽셀(SP10), 제12 서브 픽셀(SP12)의 순서로 제2 극성의 데이터 전압을 충전한다.
결국, 소스 드라이브 IC(12)들 각각은 컬럼 인버전 방식으로 데이터 라인들에 데이터 전압들을 공급함에도, 제1 내지 제12 서브 픽셀들(SP1~SP12) 각각은 이웃하는 서브 픽셀들이 서로 상반된 극성의 데이터 전압으로 충전되는 도트 인버전 방식으로 구동된다. 그 결과, 본 발명의 제1 실시 예는 컬럼 인버전 방식으로 소비전력(P)을 현저히 감소시킬 수 있으면서 액정의 직류화 잔상, 플리커(flicker) 등을 억제할 수 있는 도트 인버전 방식으로 구동될 수 있는 장점이 있다. 소비전력(P) 감소 효과는 수학식 1을 참조하여 상세히 설명한다.
Figure 112012033882539-pat00001
수학식 1에서, P는 소비전력, f는 주파수, n은 데이터라인의 수, C는 캐패시터, V는 실효전압을 의미한다. 소비전력(P)은 주파수(f)와 실효전압(V)의 크기에 비례하는데, 주파수(f)는 교류로 구동하는 경우 커지고, 실효전압(V)은 정극성 데이터 전압으로부터 부극성 데이터 전압으로 트랜지션(transition)될 때, 또는 그 반대로 부극성 데이터 전압으로부터 정극성 데이터 전압으로 트랜지션될 때 커진다.
종래의 액정표시장치는 공통전압(Vcom)을 중심으로 정극성의 데이터 전압과 부극성의 데이터 전압을 1 수평기간 또는 2 수평기간마다 스윙시킨다. 종래의 액정표시장치는 주파수(f)가 높고, 실효전압(V)의 크기가 부극성 데이터 전압으로부터 정극성 데이터 전압까지이다. 이에 비해, 본 발명의 제1 실시 예에 따른 액정표시장치는 1 프레임 기간을 주기로 직류 구동을 하므로 도 4와 같이 주파수(f)가 낮고, 실효전압(V)의 크기가 공통전압으로부터 정극성 또는 부극성 데이터 전압까지이다. 즉, 본 발명의 제1 실시 예에 따른 액정표시장치의 실효전압(V)의 크기는 종래 액정표시장치의 50%에 해당하고, 주파수(f)는 종래 액정표시장치보다 현저히 낮아진다. 따라서, 본 발명의 제1 실시 예에 따른 액정표시장치는 종래의 액정표시장치에 비해 소비전력(P)을 크게 줄일 수 있는 장점이 있다.
도 5는 본 발명의 제2 실시 예에 따른 화소 어레이를 상세히 보여주는 회로도이다. 도 5에는 제p-2(p는 3 이상의 자연수) 내지 제p+2 데이터 라인들(Dp-2, Dp-1, Dp, Dp+1, Dp+2)과 제q-3 내지 제q+3(q는 4 이상의 자연수) 게이트 라인들(Gq-3, Gq-2, Gq-1, Gq, Gq+1, Gq+2, Gq+3)에 둘러싸인 서브 픽셀들을 포함하는 화소 어레이가 나타나 있다.
도 5를 참조하면, 화소 어레이는 제1 내지 제8 픽셀들(P1, P2, P3, P4, P5, P6, P7, P8)이 규칙적으로 배열된 형태를 가진다. 도 5에서는 제1 내지 제8 픽셀들(P1, P2, P3, P4, P5, P6, P7, P8) 각각이 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 청색 서브 픽셀(B)을 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제8 픽셀들(P1, P2, P3, P4, P5, P6, P7, P8) 각각은 노란색 서브 픽셀, 자홍색 서브 픽셀, 및 청록색 서브 픽셀의 어떠한 조합으로도 구현 가능하다.
제1 픽셀(P1)은 제1 수평라인(HLINE#1)에 존재하는 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 포함한다. 제1 서브 픽셀(SP1)은 제1 TFT(T1)를 통해 제q-3 게이트 라인(Gq-3)과 제p-2 데이터 라인(Dp-2)에 접속된다. 제1 TFT(T1)의 게이트 전극은 제q-3 게이트 라인(Gq-3)에 접속되고, 소스 전극은 제p-2 데이터 라인(Dp-2)에 접속되며, 드레인 전극은 제1 서브 픽셀(SP1)의 화소 전극에 접속된다. 제2 서브 픽셀(SP2)은 제2 TFT(T2)를 통해 제q-2 게이트 라인(Gq-2)과 제p-1 데이터 라인(Dp-1)에 접속된다. 제2 TFT(T2)의 게이트 전극은 제q-2 게이트 라인(Gq-2)에 접속되고, 소스 전극은 제p-1 데이터 라인(Dp-1)에 접속되며, 드레인 전극은 제2 서브 픽셀(SP2)의 화소 전극에 접속된다. 제3 서브 픽셀(SP3)은 제3 TFT(T3)를 통해 제q-2 게이트 라인(Gq-2)과 제p 데이터 라인(Dp)에 접속된다. 제3 TFT(T3)의 게이트 전극은 제q-2 게이트 라인(Gq-2)에 접속되고, 소스 전극은 제p 데이터 라인(Dp)에 접속되며, 드레인 전극은 제3 서브 픽셀(SP3)의 화소 전극에 접속된다.
제2 픽셀(P2)은 제1 수평라인(HLINE#1)에 존재하는 제4 내지 제6 서브 픽셀들(SP4, SP5, SP6)을 포함한다. 제4 서브 픽셀(SP4)은 제4 TFT(T4)를 통해 제q-2 게이트 라인(Gq-2)과 제p+1 데이터 라인(Dp+1)에 접속된다. 제4 TFT(T4)의 게이트 전극은 제q-2 게이트 라인(Gq-2)에 접속되고, 소스 전극은 제p+1 데이터 라인(Dp+1)에 접속되며, 드레인 전극은 제4 서브 픽셀(SP4)의 화소 전극에 접속된다. 제5 서브 픽셀(SP5)은 제5 TFT(T5)를 통해 제q-2 게이트 라인(Gq-2)과 제p+2 데이터 라인(Dp+2)에 접속된다. 제5 TFT(T5)의 게이트 전극은 제q-2 게이트 라인(Gq-2)에 접속되고, 소스 전극은 제p+2 데이터 라인(Dp+2)에 접속되며, 드레인 전극은 제5 서브 픽셀(SP5)의 화소 전극에 접속된다. 제6 서브 픽셀(SP6)은 제6 TFT(T6)를 통해 제q-3 게이트 라인(Gq-3)과 제p+1 데이터 라인(Dp+1)에 접속된다. 제6 TFT(T6)의 게이트 전극은 제q-3 게이트 라인(Gq-3)에 접속되고, 소스 전극은 제p+1 데이터 라인(Dp+1)에 접속되며, 드레인 전극은 제6 서브 픽셀(SP6)의 화소 전극에 접속된다.
제3 픽셀(P1)은 제2 수평라인(HLINE#2)에 존재하는 제7 내지 제9 서브 픽셀들(SP7, SP8, SP9)을 포함한다. 제7 서브 픽셀(SP7)은 제7 TFT(T7)를 통해 제q 게이트 라인(Gq)과 제p-2 데이터 라인(Dp-2)에 접속된다. 제7 TFT(T7)의 게이트 전극은 제q 게이트 라인(Gq)에 접속되고, 소스 전극은 제p-2 데이터 라인(Dp-2)에 접속되며, 드레인 전극은 제7 서브 픽셀(SP7)의 화소 전극에 접속된다. 제8 서브 픽셀(SP8)은 제8 TFT(T8)를 통해 제q-1 게이트 라인(Gq-1)과 제p-1 데이터 라인(Dp-1)에 접속된다. 제8 TFT(T8)의 게이트 전극은 제q-1 게이트 라인(Gq-1)에 접속되고, 소스 전극은 제p-1 데이터 라인(Dp-1)에 접속되며, 드레인 전극은 제8 서브 픽셀(SP8)의 화소 전극에 접속된다. 제9 서브 픽셀(SP9)은 제9 TFT(T9)를 통해 제q-1 게이트 라인(Gq-1)과 제p 데이터 라인(Dp)에 접속된다. 제9 TFT(T9)의 게이트 전극은 제q-1 게이트 라인(Gq-1)에 접속되고, 소스 전극은 제p 데이터 라인(Dp)에 접속되며, 드레인 전극은 제9 서브 픽셀(SP9)의 화소 전극에 접속된다.
제4 픽셀(P4)은 제2 수평라인(HLINE#2)에 존재하는 제10 내지 제12 서브 픽셀들(SP10, SP11, SP12)을 포함한다. 제10 서브 픽셀(SP10)은 제10 TFT(T10)를 통해 제q-1 게이트 라인(Gq-1)과 제p+1 데이터 라인(Dp+1)에 접속된다. 제10 TFT(T10)의 게이트 전극은 제q-1 게이트 라인(Gq-1)에 접속되고, 소스 전극은 제p+1 데이터 라인(Dp+1)에 접속되며, 드레인 전극은 제10 서브 픽셀(SP10)의 화소 전극에 접속된다. 제11 서브 픽셀(SP11)은 제11 TFT(T11)를 통해 제q-1 게이트 라인(Gq-1)과 제p+2 데이터 라인(Dp+2)에 접속된다. 제11 TFT(T11)의 게이트 전극은 제q-1 게이트 라인(Gq-1)에 접속되고, 소스 전극은 제p+2 데이터 라인(Dp+2)에 접속되며, 드레인 전극은 제11 서브 픽셀(SP11)의 화소 전극에 접속된다. 제12 서브 픽셀(SP12)은 제12 TFT(T12)를 통해 제q 게이트 라인(Gq)과 제p+1 데이터 라인(Dp+1)에 접속된다. 제12 TFT(T12)의 게이트 전극은 제q 게이트 라인(Gq)에 접속되고, 소스 전극은 제p+1 데이터 라인(Dp+1)에 접속되며, 드레인 전극은 제12 서브 픽셀(SP12)의 화소 전극에 접속된다.
제5 픽셀(P5)은 제3 수평라인(HLINE#3)에 존재하는 제13 내지 제15 서브 픽셀들(SP13, SP14, SP15)을 포함한다. 제13 서브 픽셀(SP13)은 제13 TFT(T13)를 통해 제q+1 게이트 라인(Gq+1)과 제p-1 데이터 라인(Dp-1)에 접속된다. 제13 TFT(T13)의 게이트 전극은 제q+1 게이트 라인(Gq+1)에 접속되고, 소스 전극은 제p-1 데이터 라인(Dp-1)에 접속되며, 드레인 전극은 제13 서브 픽셀(SP13)의 화소 전극에 접속된다. 제14 서브 픽셀(SP14)은 제14 TFT(T14)를 통해 제q+1 게이트 라인(Gq+1)과 제p 데이터 라인(Dp)에 접속된다. 제2 TFT(T2)의 게이트 전극은 제q+1 게이트 라인(Gq+1)에 접속되고, 소스 전극은 제p 데이터 라인(Dp)에 접속되며, 드레인 전극은 제14 서브 픽셀(SP14)의 화소 전극에 접속된다. 제15 서브 픽셀(SP15)은 제15 TFT(T15)를 통해 제q 게이트 라인(Gq)과 제p-1 데이터 라인(Dp-1)에 접속된다. 제15 TFT(T15)의 게이트 전극은 제q 게이트 라인(Gq)에 접속되고, 소스 전극은 제p-1 데이터 라인(Dp-1)에 접속되며, 드레인 전극은 제15 서브 픽셀(SP15)의 화소 전극에 접속된다.
제6 픽셀(P6)은 제3 수평라인(HLINE#3)에 존재하는 제16 내지 제18 서브 픽셀들(SP16, SP17, SP18)을 포함한다. 제16 서브 픽셀(SP16)은 제16 TFT(T16)를 통해 제q 게이트 라인(Gq)과 제p 데이터 라인(Dp)에 접속된다. 제16 TFT(T16)의 게이트 전극은 제q 게이트 라인(Gq)에 접속되고, 소스 전극은 제p 데이터 라인(Dp)에 접속되며, 드레인 전극은 제16 서브 픽셀(SP16)의 화소 전극에 접속된다. 제17 서브 픽셀(SP17)은 제17 TFT(T17)를 통해 제q+1 게이트 라인(Gq+1)과 제p+1 데이터 라인(Dp+1)에 접속된다. 제5 TFT(T5)의 게이트 전극은 제q+1 게이트 라인(Gq+1)에 접속되고, 소스 전극은 제p+1 데이터 라인(Dp+1)에 접속되며, 드레인 전극은 제17 서브 픽셀(SP17)의 화소 전극에 접속된다. 제18 서브 픽셀(SP18)은 제18 TFT(T18)를 통해 제q+1 게이트 라인(Gq+1)과 제p+2 데이터 라인(Dp+2)에 접속된다. 제18 TFT(T18)의 게이트 전극은 제q+1 게이트 라인(Gq+1)에 접속되고, 소스 전극은 제p+2 데이터 라인(Dp+2)에 접속되며, 드레인 전극은 제18 서브 픽셀(SP18)의 화소 전극에 접속된다.
제7 픽셀(P7)은 제4 수평라인(HLINE#4)에 존재하는 제19 내지 제21 서브 픽셀들(SP19, SP20, SP21)을 포함한다. 제19 서브 픽셀(SP19)은 제19 TFT(T19)를 통해 제q+3 게이트 라인(Gq+3)과 제p-1 데이터 라인(Dp-1)에 접속된다. 제19 TFT(T19)의 게이트 전극은 제q+3 게이트 라인(Gq+3)에 접속되고, 소스 전극은 제p-1 데이터 라인(Dp-1)에 접속되며, 드레인 전극은 제19 서브 픽셀(SP19)의 화소 전극에 접속된다. 제20 서브 픽셀(SP20)은 제20 TFT(T20)를 통해 제q+3 게이트 라인(Gq+3)과 제p 데이터 라인(Dp)에 접속된다. 제20 TFT(T20)의 게이트 전극은 제q+3 게이트 라인(Gq+3)에 접속되고, 소스 전극은 제p 데이터 라인(Dp)에 접속되며, 드레인 전극은 제20 서브 픽셀(SP20)의 화소 전극에 접속된다. 제21 서브 픽셀(SP21)은 제21 TFT(T21)를 통해 제q+2 게이트 라인(Gq+2)과 제p-1 데이터 라인(Dp-1)에 접속된다. 제21 TFT(T21)의 게이트 전극은 제q+2 게이트 라인(Gq+2)에 접속되고, 소스 전극은 제p-1 데이터 라인(Dp-1)에 접속되며, 드레인 전극은 제21 서브 픽셀(SP21)의 화소 전극에 접속된다.
제8 픽셀(P8)은 제4 수평라인(HLINE#4)에 존재하는 제22 내지 제24 서브 픽셀들(SP22, SP23, SP24)을 포함한다. 제22 서브 픽셀(SP22)은 제22 TFT(T22)를 통해 제q+2 게이트 라인(Gq+2)과 제p 데이터 라인(Dp)에 접속된다. 제22 TFT(T22)의 게이트 전극은 제q+2 게이트 라인(Gq+2)에 접속되고, 소스 전극은 제p 데이터 라인(Dp)에 접속되며, 드레인 전극은 제22 서브 픽셀(SP22)의 화소 전극에 접속된다. 제23 서브 픽셀(SP23)은 제23 TFT(T23)를 통해 제q+2 게이트 라인(Gq+2)과 제p+1 데이터 라인(Dp+1)에 접속된다. 제23 TFT(T23)의 게이트 전극은 제q+2 게이트 라인(Gq+2)에 접속되고, 소스 전극은 제p+1 데이터 라인(Dp+1)에 접속되며, 드레인 전극은 제23 서브 픽셀(SP23)의 화소 전극에 접속된다. 제24 서브 픽셀(SP24)은 제24 TFT(T24)를 통해 제q+2 게이트 라인(Gq+2)과 제p+2 데이터 라인(Dp+2)에 접속된다. 제24 TFT(T24)의 게이트 전극은 제q+2 게이트 라인(Gq+2)에 접속되고, 소스 전극은 제p+2 데이터 라인(Dp+2)에 접속되며, 드레인 전극은 제24 서브 픽셀(SP24)의 화소 전극에 접속된다.
한편, 본 발명의 제2 실시 예에 따른 화소 어레이는 동일한 수평 라인에 존재하는 3 개의 서브 픽셀들 중 어느 하나의 데이터 라인에 공통으로 접속되는 2 개의 서브 픽셀과, 또 다른 데이터 라인에 단독으로 접속되는 1 개의 서브 픽셀을 포함한다. 예를 들어, 화소 어레이는 제1 수평라인(HLINE#1)에서 제p+1 데이터 라인(Dp+1)에 공통으로 접속되는 제4 및 제6 서브 픽셀(SP4, SP6)과, 제p 데이터 라인(Dp)에 단독으로 접속되는 제3 서브 픽셀(SP3)을 포함한다. 화소 어레이는 제2 수평라인(HLINE#2)에서 제p+1 데이터 라인(Dp+1)에 공통으로 접속되는 제10 및 제12 서브 픽셀(SP10, SP12)과, 제p 데이터 라인(Dp)에 단독으로 접속되는 제9 서브 픽셀(SP3)을 포함한다. 화소 어레이는 제3 수평라인(HLINE#3)에서 제p-1 데이터 라인(Dp-1)에 공통으로 접속되는 제13 및 제15 서브 픽셀(SP13, SP15)과, 제p+1 데이터 라인(Dp+1)에 단독으로 접속되는 제17 서브 픽셀(SP17)을 포함한다. 화소 어레이는 제4 수평라인(HLINE#4)에서 제p-1 데이터 라인(Dp-1)에 공통으로 접속되는 제19 및 제21 서브 픽셀(SP19, SP21)과, 제p+1 데이터 라인(Dp+1)에 단독으로 접속되는 제23 서브 픽셀(SP23)을 포함한다.
또한, 수직방향으로 연속하는 4 개의 서브 픽셀들은 6 개 또는 7 개의 연속하는 게이트 라인들 중 4개와 접속되도록 형성된다. 예를 들어, 제1 수직라인(VLINE#1)의 제1, 제7, 제13, 및 제19 서브 픽셀들(SP1, SP7, SP13, SP19)은 제q-3 내지 제q+3 게이트 라인들(Gq-3, Gq-2, Gq-1, Gq, Gq+1, Gq+2, Gq+3) 중 제q-3 게이트 라인(Gq-3), 제q 게이트 라인(Gq), 제q+1 게이트 라인(Gq+1), 및 제q+3 게이트 라인(Gq+3)에 접속된다. 종래 DRD 기술의 경우 수직방향으로 연속하는 2 개의 서브 픽셀들이 4 개의 연속하는 게이트 라인들 중 2 개와 접속되도록 형성되는데 비해, 본 발명의 제2 실시 예의 경우 수직방향으로 연속하는 4 개의 서브 픽셀들은 6 개 또는 7 개의 연속하는 게이트 라인들 중 4 개와 접속되도록 형성된다. 즉, 종래 DRD 기술의 경우 수직방향으로 연속하는 2 개의 서브 픽셀들을 제어하기 위해 4 개의 게이트 라인들이 필요하지만, 본 발명의 제2 실시 예의 경우 수직방향으로 연속하는 4 개의 서브 픽셀들을 제어하기 위해 6 개 또는 7 개의 게이트 라인들이 필요하다. 결국, 종래 DRD 기술의 게이트 구동회로의 주파수보다 본 발명의 제2 실시 예의 게이트 구동회로의 주파수가 더 낮으므로, 본 발명의 제2 실시 예는 데이터 전압 충전 기간을 DRD 기술보다 늘릴 수 있다. 또한, 데이터 전압 충전 기간이 길수록 공통전압이 안정화되기 때문에, 본 발명의 제2 실시 예는 공통전압 리플(ripple)의 영향을 줄일 수 있다. 그러므로, 본 발명의 제2 실시 예는 화질 왜곡이나 화질 저하를 방지할 수 있으므로, DRD 기술보다 화질을 개선할 수 있다.
또한, 제p-1 데이터 라인(Dp-1)은 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 사이, 제7 서브 픽셀(SP7)과 제8 서브 픽셀(SP8)의 사이, 제13 서브 픽셀(SP13)과 제14 서브 픽셀(SP14)의 사이, 및 제19 서브 픽셀(SP19)과 제20 서브 픽셀(SP20)의 사이에 배치되도록 형성된다. 제p 데이터 라인(Dp)은 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)의 사이, 제9 서브 픽셀(SP9)과 제10 서브 픽셀(SP10)의 사이, 제15 서브 픽셀(SP15)과 제16 서브 픽셀(SP16)의 사이, 및 제21 서브 픽셀(SP21)과 제22 서브 픽셀(SP22) 사이에 배치되도록 형성된다. 제j+1 데이터 라인(Dp+1)은 제4 서브 픽셀(SP4)과 제5 서브 픽셀(SP5)의 사이, 제10 서브 픽셀(SP10)과 제11 서브 픽셀(SP11)의 사이, 제16 서브 픽셀(SP16)과 제17 서브 픽셀(SP17)의 사이, 및 제22 서브 픽셀(S22)과 제23 서브 픽셀(S24)의 사이에 배치되도록 형성된다. 제p-2 데이터 라인(Dp-2)은 제1 서브 픽셀(SP1), 제7 서브 픽셀(SP7), 제13 서브 픽셀(SP13), 및 제19 서브 픽셀(SP19)을 기준으로 제p-1 데이터 라인(Dp-1)이 형성된 측면과 반대 측면에 배치되도록 형성된다. 제p+2 데이터 라인(Dp+2)은 제6 서브 픽셀(SP6), 제12 서브 픽셀(SP12), 제18 서브 픽셀(SP18), 및 제24 서브 픽셀(SP24)을 기준으로 제5 서브 픽셀(SP5), 제11 서브 픽셀(SP11), 제17 서브 픽셀(SP17), 및 제23 서브 픽셀(SP23)이 형성된 측면과 반대 측면에 배치되도록 형성된다. 그 결과, 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)의 사이, 제8 서브 픽셀(SP8)과 제9 서브 픽셀(SP9)의 사이, 제14 서브 픽셀(SP14)과 제15 서브 픽셀(SP15)의 사이, 제20 서브 픽셀(SP20)과 제21 서브 픽셀(SP21)의 사이, 제5 서브 픽셀(SP5)과 제6 서브 픽셀(SP6)의 사이, 제11 서브 픽셀(SP11)과 제12 서브 픽셀(SP12)의 사이, 제17 서브 픽셀(SP17)과 제18 서브 픽셀(SP18)의 사이, 및 제23 서브 픽셀(SP23)과 제24 서브 픽셀(SP24) 사이에는 어떠한 데이터 라인도 형성되지 않는다. 종래에 모든 서브 픽셀들 사이마다 데이터 라인이 형성되는 구조의 경우, 공통전압 라인을 구동 영역에 해당하는 서브 픽셀들과 중첩되도록 형성할 수밖에 없으므로, 개구율이 감소하는 단점이 있었다. 하지만, 본 발명의 제2 실시 예는 데이터 라인이 형성되지 않는 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)의 사이, 제8 서브 픽셀(SP8)과 제9 서브 픽셀(SP9)의 사이, 제14 서브 픽셀(SP14)과 제15 서브 픽셀(SP15)의 사이, 제20 서브 픽셀(SP20)과 제21 서브 픽셀(SP21)의 사이, 제5 서브 픽셀(SP5)과 제6 서브 픽셀(SP6)의 사이, 제11 서브 픽셀(SP11)과 제12 서브 픽셀(SP12)의 사이, 제17 서브 픽셀(SP17)과 제18 서브 픽셀(SP18)의 사이, 및 제23 서브 픽셀(SP23)과 제24 서브 픽셀(SP24) 사이에 공통전압을 공급하는 공통전압 라인을 형성할 수 있다. 이 경우, 본 발명의 제1 실시 예는 블랙 매트릭스(black matrix)에 의해 가려지는 비구동 영역에 공통전압 라인을 형성하므로, 종래 개구율이 감소하는 문제점을 개선할 수 있다.
또한, 본 발명의 제2 실시 예에 따른 화소 어레이는 수직방향으로 연속하는 4 개의 서브 픽셀들 중 상위 2 개의 서브 픽셀들을 제1 그룹으로, 하위 2 개의 서브 픽셀들을 제2 그룹으로 분할하였을 때, 제1 그룹 내의 서브 픽셀들의 극성은 동일하고, 제2 그룹 내의 서브 픽셀들의 극성은 동일하다. 하지만, 제1 그룹 내의 서브 픽셀들과 제2 그룹 내의 서브 픽셀들의 극성은 서로 다른 것에 주의하여야 한다. 예를 들어, 수직방향으로 연속하는 제1 픽셀(P1)과 제7 픽셀(P7)을 제1 그룹으로, 제13 픽셀(P13)과 제19 픽셀(P19)을 제2 그룹으로 분할하였을 때, 제1 그룹 내의 제1 픽셀(P1)과 제7 픽셀(P7) 간의 극성은 서로 동일하고, 제2 그룹 내의 제13 픽셀(P13)과 제19 픽셀(P19) 간의 극성은 서로 동일한다. 하지만, 제1 그룹 내의 제1 픽셀(P1)과 제7 픽셀(P7)의 극성과 제2 그룹 내의 제13 픽셀(P13)과 제19 픽셀(P19)의 극성은 서로 다르다. 즉, 본 발명의 제2 실시 예는 수평 2 도트 인버전 방식으로 구동될 수 있다.
한편, 본 발명의 제2 실시 예에 따른 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 하지만, TN 모드와 VA 모드와 같은 수직전계 구동방식의 경우 공통전극은 상부 유리기판상에 형성되고, IPS 모드와 FFS 모드와 같은 수평전계 구동방식의 경우 공통전극은 하부 유리기판상에 형성되는는 것에 주의하여야 한다.
도 6은 본 발명의 제2 실시 예에 따른 데이터 구동회로와 게이트 구동회로의 출력을 보여 주는 파형도이다. 도 6을 참조하면, 제N(N은 자연수) 및 제N+1 프레임 기간 동안 소스 드라이브 IC(12)들 각각으로부터 출력되는 데이터 전압들(DVp-2, DVp-1, DVp, DVp+1, DVp+2)이 나타나 있고, 게이트 구동회로(13)로부터 출력되는 게이트 펄스들(GPq-3, GPq-2, GPq-1, GPq, GPk+1, GPq+2, GPq+3)이 나타나 있다.
DVp-2는 제p-2 데이터 라인(Dp-2)에 공급되는 제p-2 데이터 전압들, DVp-1은 제p-1 데이터 라인(Dp-1)에 공급되는 제p-1 데이터 전압들, DVp는 제p 데이터 라인(Dp)에 공급되는 제p 데이터 전압들, DVp+1은 제p+1 데이터 라인(Dp+1)에 공급되는 제p+1 데이터 전압들, DVp+2는 제p+2 데이터 라인(Dp+2)에 공급되는 제p+2 데이터 전압들을 의미한다. GPq-3는 제q-3 게이트 라인(Gq-3)에 공급되는 제q-3 게이트 펄스, GPq-2는 제q-2 게이트 라인(Gq-2)에 공급되는 제q-2 게이트 펄스, GPq-1은 제q-1 게이트 라인(Gq-1)에 공급되는 제q-1 게이트 펄스, GPq는 제q 게이트 라인(Gq)에 공급되는 제q 게이트 펄스, GPq+1은 제q+1 게이트 라인(GPq+1)에 공급되는 제q+1 게이트 펄스, GPq+2는 제q+2 게이트 라인(GPq+2)에 공급되는 제q+2 게이트 펄스, GPq+3는 제q+3 게이트 라인(Gq+3)에 공급되는 제q+3 게이트 펄스를 의미한다.
소스 드라이브 IC(12)들 각각은 컬럼 인버전 방식으로 데이터 라인들에 데이터 전압들을 공급한다. 컬럼 인버전 방식은 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 데이터 라인들 각각에 공급되는 데이터 전압들의 극성을 1 프레임 기간 동안 동일하게 유지하는 방식을 의미한다. 예를 들어, 소스 드라이브 IC(12)들 각각은 도 6과 같이 제N 프레임 기간 동안 제p-2 데이터 전압들(DVp-2)을 제1 극성으로 공급하고, 제p-1 데이터 전압들(DVp-1)을 제2 극성으로 공급하며, 제p 데이터 전압들(DVp)을 제1 극성으로 공급하고, 제p+1 데이터 전압들(DVp+1)을 제2 극성으로 공급하며, 제p+2 데이터 전압들(DVp+2)을 제1 극성으로 공급한다. 또한, 소스 드라이브 IC(12)들 각각은 도 6과 같이 제N+1 프레임 기간 동안 제p-2 데이터 전압들(DVp-2)을 제2 극성으로 공급하고, 제p-1 데이터 전압들(DVp-1)을 제1 극성으로 공급하며, 제p 데이터 전압들(DVp)을 제2 극성으로 공급하고, 제p+1 데이터 전압들(DVp+1)을 제1 극성으로 공급하며, 제p+2 데이터 전압들(DVp+2)을 제2 극성으로 공급한다. 도 6에서 제1 극성은 정극성, 제2 극성은 부극성으로 구현되었으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 극성은 부극성, 제2 극성은 정극성으로 구현될 수 있다.
게이트 구동회로(13)는 게이트 펄스들을 게이트 라인들에 순차적으로 출력한다. 예를 들어, 게이트 구동회로(13)는 도 6과 같이 제N 및 제N+1 프레임 기간 각각에서 제q-3 게이트 라인(Gq-3)에 제q-2 게이트 펄스(GPq-2)를 출력하고, 제q-2 게이트 라인(Gq-2)에 제q-2 게이트 펄스(GPq-2)를 출력하며, 제q-1 게이트 라인(Gq-1)에 제q-1 게이트 펄스(GPq-1)를 출력하며, 제q 게이트 라인(Gq)에 제q 게이트 펄스(GPq)를 출력하고, 제q+1 게이트 라인(Gq+1)에 제q+1 게이트 펄스(GPq+1)를 출력하며, 제q+2 게이트 라인(Gq+2)에 제q+2 게이트 펄스(GPq+2)를 출력하고, 제q+3 게이트 라인(Gq+3)에 제q+3 게이트 펄스(GPq+3)를 출력한다. 게이트 펄스들 각각은 소정의 기간 동안 게이트 하이 전압(VGH)으로 발생한다. 상기 소정의 기간은 1 수평 기간(1H)으로 구현될 수 있다. 1 수평기간(1H)은 표시패널(10)에서 1 수평 라인의 픽셀들에 디지털 비디오 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다.
이하에서, 도 5와 도 6을 참조하여 제N 프레임 기간의 제1 내지 제7 기간(t1~t7) 동안 서브 픽셀들에 데이터 전압이 충전되는 방법을 구체적으로 살펴본다. 제1 기간(t1)은 제q-3 게이트 펄스(GPq-3)가 제q-3 게이트 라인(GPq-3)에 공급되는 기간이고, 제2 기간(t2)은 제q-2 게이트 펄스(GPq-2)가 제q-2 게이트 라인(GPq-2)에 공급되는 기간이며, 제3 기간(t3)은 제q-1 게이트 펄스(GPq-1)가 제q-1 게이트 라인(GPq-1)에 공급되는 기간이고, 제4 기간(t4)은 제q 게이트 펄스(GPq)가 제q 게이트 라인(GPq)에 공급되는 기간이며, 제5 기간(t5)은 제q+1 게이트 펄스(GPq+1)가 제q+1 게이트 라인(GPq+1)에 공급되는 기간이고, 제6 기간(t6)은 제q+2 게이트 펄스(GPq+2)가 제q+2 게이트 라인(GPq+2)에 공급되는 기간이며, 제7 기간(t7)은 제q+3 게이트 펄스(GPq+3)가 제q+3 게이트 라인(GPq+3)에 공급되는 기간이다.
제1 기간(t1) 동안 제1 및 제6 서브 픽셀들(SP1, SP6)은 제q-3 게이트 펄스(GPq-3)에 응답하여 데이터 전압을 충전한다. 제p-2 데이터 라인(Dp-2)에 접속된 제1 서브 픽셀(SP1)은 제1 극성의 제p-2 데이터 전압(DVp-2)을 충전한다. 제p+1 데이터 라인(Dp+1)에 접속된 제6 서브 픽셀(SP6)은 제2 극성의 제p+1 데이터 전압(DVp+1)을 충전한다.
제2 기간(t2) 동안 제2, 제3, 제4, 제5 서브 픽셀들(SP2, SP3, SP4, SP5)은 제q-2 게이트 펄스(GPq-2)에 응답하여 데이터 전압을 충전한다. 제p-1 데이터 라인(Dp-1)에 접속된 제2 서브 픽셀(SP2)은 제2 극성의 제p-1 데이터 전압(DVp-1)을 충전한다. 제p 데이터 라인(Dp)에 접속된 제3 서브 픽셀(SP3)은 제1 극성의 제p 데이터 전압(DVp)을 충전한다. 제p+1 데이터 라인(Dp+1)에 접속된 제4 서브 픽셀(SP4)은 제2 극성의 제p+1 데이터 전압(DVp+1)을 충전한다. 제p+2 데이터 라인(Dp+2)에 접속된 제5 서브 픽셀(SP5)은 제1 극성의 제p+2 데이터 전압(DVp+2)을 충전한다.
제3 기간(t3) 동안 제8, 제9, 제10, 제11 서브 픽셀들(SP8, SP9, SP10, SP11)은 제q-1 게이트 펄스(GPq-1)에 응답하여 데이터 전압을 충전한다. 제p-1 데이터 라인(Dp-1)에 접속된 제8 서브 픽셀(SP8)은 제2 극성의 제p-1 데이터 전압(DVp-1)을 충전한다. 제p 데이터 라인(Dp)에 접속된 제9 서브 픽셀(SP9)은 제1 극성의 제p 데이터 전압(DVp)을 충전한다. 제p+1 데이터 라인(Dp+1)에 접속된 제10 서브 픽셀(SP10)은 제2 극성의 제p+1 데이터 전압(DVp+1)을 충전한다. 제p+2 데이터 라인(Dp+2)에 접속된 제11 서브 픽셀(SP11)은 제1 극성의 제p+2 데이터 전압(DVp+2)을 충전한다.
제4 기간(t4) 동안 제7 및 제12 서브 픽셀들(SP7, SP12)은 제q 게이트 펄스(GPq)에 응답하여 데이터 전압을 충전한다. 제p-2 데이터 라인(Dp-2)에 접속된 제7 서브 픽셀(SP7)은 제1 극성의 제p-2 데이터 전압(DVp-2)을 충전한다. 제p+1 데이터 라인(Dp+1)에 접속된 제12 서브 픽셀(SP12)은 제2 극성의 제p+1 데이터 전압(DVp+1)을 충전한다.
제5 기간(t5) 동안 제13, 제14, 제17, 제18 서브 픽셀들(SP13, SP14, SP17, SP18)은 제q+1 게이트 펄스(GPq+1)에 응답하여 데이터 전압을 충전한다. 제p-1 데이터 라인(Dp-1)에 접속된 제13 서브 픽셀(SP13)은 제2 극성의 제p-1 데이터 전압(DVp-1)을 충전한다. 제p 데이터 라인(Dp)에 접속된 제14 서브 픽셀(SP14)은 제1 극성의 제p 데이터 전압(DVp)을 충전한다. 제p+1 데이터 라인(Dp+1)에 접속된 제17 서브 픽셀(SP17)은 제2 극성의 제p+1 데이터 전압(DVp+1)을 충전한다. 제p+2 데이터 라인(Dp+2)에 접속된 제18 서브 픽셀(SP18)은 제1 극성의 제p+2 데이터 전압(DVp+2)을 충전한다.
제6 기간(t6) 동안 제21, 제22, 제23, 제24 서브 픽셀들(SP21, SP22, SP23, SP24)은 제q+2 게이트 펄스(GPq+2)에 응답하여 데이터 전압을 충전한다. 제p-1 데이터 라인(Dp-1)에 접속된 제21 서브 픽셀(SP21)은 제2 극성의 제p-1 데이터 전압(DVp-1)을 충전한다. 제p 데이터 라인(Dp)에 접속된 제22 서브 픽셀(SP22)은 제1 극성의 제p 데이터 전압(DVp)을 충전한다. 제p+1 데이터 라인(Dp+1)에 접속된 제23 서브 픽셀(SP23)은 제2 극성의 제p+1 데이터 전압(DVp+1)을 충전한다. 제p+2 데이터 라인(Dp+2)에 접속된 제24 서브 픽셀(SP24)은 제1 극성의 제p+2 데이터 전압(DVp+2)을 충전한다.
제7 기간(t7) 동안 제19 및 제20 서브 픽셀들(SP19, SP20)은 제q+3 게이트 펄스(GPq+3)에 응답하여 데이터 전압을 충전한다. 제p-1 데이터 라인(Dp-1)에 접속된 제19 서브 픽셀(SP19)은 제2 극성의 제p-2 데이터 전압(DVp-2)을 충전한다. 제p 데이터 라인(Dp)에 접속된 제20 서브 픽셀(SP20)은 제2 극성의 제p 데이터 전압(DVp)을 충전한다.
종합해보면, 제1 서브 픽셀(SP1), 제3 서브 픽셀(SP3), 제7 서브 픽셀(SP7), 제9 서브 픽셀(SP9), 제14 서브 픽셀(SP14), 및 제20 서브 픽셀(SP20)은 제1 서브 픽셀(SP1), 제3 서브 픽셀(SP3), 제9 서브 픽셀(SP9), 제7 서브 픽셀(SP7), 제14 서브 픽셀(SP14), 제20 서브 픽셀(SP20)의 순서로 제1 극성의 데이터 전압을 충전한다. 제2 서브 픽셀(SP2), 제8 서브 픽셀(SP8), 제13 서브 픽셀(SP13), 제15 서브 픽셀(SP15), 제19 서브 픽셀(SP19), 및 제21 서브 픽셀(SP21)은 제2 서브 픽셀(SP2), 제8 서브 픽셀(SP8), 제15 서브 픽셀(SP15), 제13 서브 픽셀(SP13), 제21 서브 픽셀(SP21), 제19 서브 픽셀(SP19)의 순서로 제2 극성의 데이터 전압을 충전한다. 제4 서브 픽셀(SP4), 제6 서브 픽셀(SP6), 제10 서브 픽셀(SP10), 제12 서브 픽셀(SP12), 제17 서브 픽셀(SP17), 및 제23 서브 픽셀(SP23)은 제6 서브 픽셀(SP6), 제4 서브 픽셀(SP4), 제10 서브 픽셀(SP10), 제12 서브 픽셀(SP12), 제17 서브 픽셀(SP17), 및 제23 서브 픽셀(SP23)의 순서로 제2 극성의 데이터 전압을 충전한다. 제5 서브 픽셀(SP5), 제10 서브 픽셀(SP10), 제16 서브 픽셀(SP16), 제18 서브 픽셀(SP18), 제22 서브 픽셀(SP22), 및 제24 서브 픽셀(SP24)은 제5 서브 픽셀(SP5), 제10 서브 픽셀(SP10), 제16 서브 픽셀(SP16), 제18 서브 픽셀(SP18), 제22 서브 픽셀(SP22), 제24 서브 픽셀(SP24)의 순서로 제2 극성의 데이터 전압을 충전한다.
결국, 소스 드라이브 IC(12)들 각각은 컬럼 인버전 방식으로 데이터 라인들에 데이터 전압들을 공급함에도, 제1 내지 제24 서브 픽셀들(SP1~SP24) 각각은 이웃하는 서브 픽셀들이 서로 상반된 극성의 데이터 전압으로 충전되는 수평 2 도트 인버전 방식으로 구동된다. 그 결과, 본 발명의 제2 실시 예는 컬럼 인버전 방식으로 소비전력(P)을 현저히 감소시킬 수 있으면서 액정의 직류화 잔상, 플리커(flicqer) 등을 억제할 수 있는 수평 2 도트 인버전 방식으로 구동될 수 있는 장점이 있다. 소비전력(P) 감소 효과는 수학식 1을 참조하여 상세히 설명하였다.
이상에서 살펴본 바와 같이, 본 발명은 소스 드라이브 IC가 라인마다 동일한 극성의 데이터 전압을 공급함에도 이웃하는 서브 픽셀들이 서로 상반된 극성의 데이터 전압으로 충전되는 도트 인버전 방식으로 구동될 수 있도록 서브 픽셀들을 형성한다. 그 결과, 본 발명은 액정의 직류화 잔상, 플리커(flicker) 등을 억제할 수 있음과 동시에, 데이터 전압의 극성 반전 횟수를 줄여 소스 드라이브 IC의 소비전력을 줄일 수 있다.
또한, 본 발명은 수평방향으로 연속하는 2 개의 서브 픽셀들을 3 개의 게이트 라인을 이용하여 제어하거나, 수직방향으로 연속하는 4 개의 서브 픽셀들을 6 개 또는 7 개의 게이트 라인을 이용하여 제어한다. 그 결과, 본 발명은 데이터 전압 충전 기간을 DRD 기술보다 늘릴 수 있으므로, 공통전압 리플의 영향을 줄일 수 있다. 이로 인해, 본 발명은 화질 왜곡이나 화질 저하를 방지할 수 있으므로, DRD 기술보다 화질을 개선할 수 있다.
나아가, 본 발명은 데이터 라인이 형성되지 않는 비구동 영역에 공통 라인을 형성한다. 그 결과, 본 발명은 종래에 구동영역에 형성된 공통 라인으로 인한 개구율 감소를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 화소 어레이 11 : 타이밍 콘트롤러
12 : 소스 드라이브 IC 13 : 게이트 구동회로

Claims (17)

  1. 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 및 다수의 서브 픽셀들이 형성된 화소 어레이를 포함하는 액정표시패널;
    상기 데이터 라인들에 컬럼 인버전 방식으로 소정의 기간마다 교대로 극성이 반전되도록 데이터 전압을 공급하는 소스 드라이브 집적회로; 및
    상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 구동회로를 구비하고,
    상기 화소 어레이는 동일한 수평 라인에 존재하는 3 개의 서브 픽셀들 중 어느 하나의 데이터 라인에 공통으로 접속되는 2 개의 서브 픽셀과, 또 다른 데이터 라인에 단독으로 접속되는 1 개의 서브 픽셀을 포함하고, 제j-1 데이터 라인에 접속되는 제1 서브 픽셀과 제3 서브 픽셀, 및 제j 데이터 라인에 접속되는 제2 서브 픽셀을 포함하는 제1 픽셀; 상기 제j 데이터 라인에 접속되는 제4 서브 픽셀, 제j+1 데이터 라인에 접속되는 제5 서브 픽셀, 및 제j+2 데이터 라인에 접속되는 제6 서브 픽셀을 포함하는 제2 픽셀; 제j-2 데이터 라인에 접속되는 제7 서브 픽셀, 상기 제j-1 데이터 라인에 접속되는 제8 서브 픽셀, 및 상기 제j 데이터 라인에 접속되는 제9 서브 픽셀을 포함하는 제3 픽셀; 및 상기 제j+1에 접속되는 제10 서브 픽셀과 제12 서브 픽셀, 및 상기 제j+2 데이터 라인에 접속되는 제11 서브 픽셀을 포함하는 제4 픽셀을 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    수직방향으로 연속하는 2 개의 서브 픽셀들은 4 개의 연속하는 게이트 라인들 중 2개 또는 3개와 접속되는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    수직방향으로 연속하는 2 개의 서브 픽셀들 간의 극성은 서로 다르고, 수평방향으로 연속하는 2 개의 서브 픽셀들 간의 극성은 서로 다른 것을 특징으로 하는 액정표시장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 픽셀과 제2 픽셀은 제1 수평 라인에 존재하고,
    상기 제3 픽셀과 제4 픽셀은 상기 제1 수평 라인과 다른 수평 라인인 제2 수평 라인에 존재하는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제1 서브 픽셀, 제2 서브 픽셀, 제5 서브 픽셀, 및 제6 서브 픽셀은 제k-2 게이트 라인에 접속되고, 상기 제3 서브 픽셀, 제4 서브 픽셀, 제10 서브 픽셀, 및 제11 서브 픽셀은 제k-1 게이트 라인에 접속되며, 상기 제7 서브 픽셀, 제8 서브 픽셀, 제9 서브 픽셀, 및 제12 서브 픽셀은 제k 게이트 라인에 접속되는 것을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    상기 소스 드라이브 집적회로는,
    상기 제j-2 데이터 라인, 제j 데이터 라인, 및 제j+2 데이터 라인에 제1 극성의 데이터 전압을 공급하고, 상기 제j-1 데이터 라인, 및 제j+1 데이터 라인에 제2 극성의 데이터 전압을 공급하는 것을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서,
    상기 제1 서브 픽셀, 제3 서브 픽셀, 및 제8 서브 픽셀은 상기 제1 서브 픽셀, 제3 서브 픽셀, 제8 서브 픽셀의 순서로 상기 제2 극성의 데이터 전압을 충전하고,
    상기 제2 서브 픽셀, 제7 서브 픽셀, 및 제9 서브 픽셀은 상기 제 2 서브 픽셀, 제7 서브 픽셀, 제9 서브 픽셀의 순서로 상기 제1 극성의 데이터 전압을 충전하며,
    상기 제4 서브 픽셀, 제6 서브 픽셀, 및 제11 서브 픽셀은 상기 제6 서브 픽셀, 제4 서브 픽셀, 제11 서브 픽셀의 순서로 상기 제1 극성의 데이터 전압을 충전하고,
    상기 제5 서브 픽셀, 제10 서브 픽셀, 및 제12 서브 픽셀은 상기 제5 서브 픽셀, 제10 서브 픽셀, 제12 서브 픽셀의 순서로 상기 제2 극성의 데이터 전압을 충전하는 것을 특징으로 하는 액정표시장치.
  9. 제 1 항에 있어서,
    상기 제j-1 데이터 라인은 상기 제1 서브 픽셀과 제2 서브 픽셀의 사이와 상기 제7 서브 픽셀과 제8 서브 픽셀의 사이에 배치되고,
    상기 제j 데이터 라인은 상기 제3 서브 픽셀과 제4 서브 픽셀의 사이와 상기 제9 서브 픽셀과 제10 서브 픽셀의 사이에 배치되며,
    상기 제j+1 데이터 라인은 상기 제4 서브 픽셀과 제5 서브 픽셀의 사이와 상기 제10 서브 픽셀과 제11 서브 픽셀의 사이에 배치되고,
    공통전극에 공통전압을 공급하는 공통전압 라인은 상기 제2 서브 픽셀과 제3 서브 픽셀 사이, 제8 서브 픽셀과 제9 서브 픽셀 사이, 상기 제5 서브 픽셀과 제6 서브 픽셀의 사이, 상기 제11 서브 픽셀과 제12 서브 픽셀의 사이에 배치되는 것을 특징으로 하는 액정표시장치.
  10. 제 1 항에 있어서,
    수직방향으로 연속하는 4 개의 서브 픽셀들은 6 개 또는 7 개의 연속하는 게이트 라인들 중 4개와 접속되는 것을 특징으로 하는 액정표시장치.
  11. 제 10 항에 있어서,
    수직방향으로 연속하는 4 개의 서브 픽셀들 중 상위 2 개의 서브 픽셀들을 포함하는 제1 그룹과 하위 2 개의 서브 픽셀들을 포함하는 제2 그룹으로 분할하였을 때,
    상기 제1 그룹 내의 서브 픽셀들의 극성은 동일하고, 상기 제2 그룹 내의 서브 픽셀들의 극성은 동일하며, 상기 제1 그룹 내의 서브 픽셀들과 상기 제2 그룹 내의 서브 픽셀들의 극성은 서로 다른 것을 특징으로 하는 액정표시장치.
  12. 제 10 항에 있어서,
    상기 화소 어레이는,
    제p-2 데이터 라인에 접속되는 제1 서브 픽셀, 제p-1 데이터 라인에 접속되는 제2 서브 픽셀, 및 제p 데이터 라인에 접속되는 제3 서브 픽셀을 포함하는 제1 픽셀;
    제p+1 데이터 라인에 접속되는 제4 서브 픽셀과 제6 서브 픽셀, 및 제p+2 데이터 라인에 접속되는 제5 서브 픽셀을 포함하는 제2 픽셀;
    상기 제p-2 데이터 라인에 접속되는 제7 서브 픽셀, 상기 제p-1 데이터 라인에 접속되는 제8 서브 픽셀, 및 상기 제p 데이터 라인에 접속되는 제9 서브 픽셀을 포함하는 제3 픽셀;
    상기 제p+1에 접속되는 제10 서브 픽셀과 제12 서브 픽셀, 및 상기 제p+2 데이터 라인에 접속되는 제11 서브 픽셀을 포함하는 제4 픽셀;
    상기 제p-1 데이터 라인에 접속되는 제13 서브 픽셀과 제15 서브 픽셀, 및 상기 제p 데이터 라인에 접속되는 제14 서브 픽셀을 포함하는 제5 픽셀;
    상기 제p 데이터 라인에 접속되는 제15 서브 픽셀, 제p+1 데이터 라인에 접속되는 제16 서브 픽셀, 및 제p+2 데이터 라인에 접속되는 제17 서브 픽셀을 포함하는 제6 픽셀;
    상기 제p-1 데이터 라인에 접속되는 제19 서브 픽셀과 제21 서브 픽셀, 및 상기 제p 데이터 라인에 접속되는 제20 서브 픽셀을 포함하는 제7 픽셀; 및
    상기 제p 데이터 라인에 접속되는 제22 서브 픽셀, 제p+1 데이터 라인에 접속되는 제23 서브 픽셀, 및 제p+2 데이터 라인에 접속되는 제24 서브 픽셀을 포함하는 제8 픽셀을 포함하는 것을 특징으로 하는 액정표시장치.
  13. 제 12 항에 있어서,
    상기 제1 픽셀과 제2 픽셀은 제1 수평 라인에 존재하고,
    상기 제3 픽셀과 제4 픽셀은 상기 제1 수평 라인과 다른 수평 라인인 제2 수평 라인에 존재하며,
    상기 제5 픽셀과 제6 픽셀은 상기 제1 및 제2 수평 라인과 다른 수평 라인인 제3 수평 라인에 존재하며,
    상기 제7 픽셀과 제8 픽셀은 상기 제1, 제2, 및 제3 수평 라인과 다른 수평 라인인 제4 수평 라인에 존재하는 것을 특징으로 하는 액정표시장치.
  14. 제 12 항에 있어서,
    상기 제1 서브 픽셀과 제6 서브 픽셀은 제q-3 게이트 라인에 접속되고, 제2 서브 픽셀, 제3 서브 픽셀, 제4 서브 픽셀, 및 제5 서브 픽셀은 제q-2 게이트 라인에 접속되며, 제8 서브 픽셀, 제9 서브 픽셀, 제10 서브 픽셀, 및 제11 서브 픽셀은 제q-1 게이트 라인에 접속되고, 제7 서브 픽셀, 제12 서브 픽셀, 제15 서브 픽셀, 및 제16 서브 픽셀은 제q 게이트 라인에 접속되며, 제13 서브 픽셀, 제14 서브 픽셀, 제17 서브 픽셀, 및 제18 서브 픽셀은 제q+1 게이트 라인에 접속되고, 제21 서브 픽셀, 제22 서브 픽셀, 제23 서브 픽셀, 및 제24 서브 픽셀은 제q+2 게이트 라인에 접속되며, 제19 서브 픽셀과 제20 서브 픽셀은 제q+3 게이트 라인에 접속되는 것을 특징으로 하는 액정표시장치.
  15. 제 12 항에 있어서,
    상기 소스 드라이브 집적회로는,
    상기 제p-2 데이터 라인, 제p 데이터 라인, 및 제p+2 데이터 라인에 제1 극성의 데이터 전압을 공급하고, 상기 제p-1 데이터 라인, 및 제p+1 데이터 라인에 제2 극성의 데이터 전압을 공급하는 것을 특징으로 하는 액정표시장치.
  16. 제 15 항에 있어서,
    상기 제1 서브 픽셀, 제3 서브 픽셀, 제7 서브 픽셀, 제9 서브 픽셀, 제14 서브 픽셀, 및 제20 서브 픽셀은 상기 제1 서브 픽셀, 제3 서브 픽셀, 제9 서브 픽셀, 제7 서브 픽셀, 제14 서브 픽셀, 제20 서브 픽셀의 순서로 상기 제1 극성의 데이터 전압을 충전하고,
    상기 제2 서브 픽셀, 제8 서브 픽셀, 제13 서브 픽셀, 제15 서브 픽셀, 제19 서브 픽셀, 및 제21 서브 픽셀은 상기 제2 서브 픽셀, 제8 서브 픽셀, 제15 서브 픽셀, 제13 서브 픽셀, 제21 서브 픽셀, 제19 서브 픽셀의 순서로 상기 제2 극성의 데이터 전압을 충전하며,
    상기 제4 서브 픽셀, 제6 서브 픽셀, 제10 서브 픽셀, 제12 서브 픽셀, 제17 서브 픽셀, 및 제23 서브 픽셀은 상기 제6 서브 픽셀, 제4 서브 픽셀, 제10 서브 픽셀, 제12 서브 픽셀, 제17 서브 픽셀, 및 제23 서브 픽셀의 순서로 상기 제2 극성의 데이터 전압을 충전하고,
    상기 제5 서브 픽셀, 제10 서브 픽셀, 제16 서브 픽셀, 제18 서브 픽셀, 제22 서브 픽셀, 및 제24 서브 픽셀은 상기 제5 서브 픽셀, 제10 서브 픽셀, 제16 서브 픽셀, 제18 서브 픽셀, 제22 서브 픽셀, 제24 서브 픽셀의 순서로 상기 제2 극성의 데이터 전압을 충전하는 것을 특징으로 하는 액정표시장치.
  17. 제 12 항에 있어서,
    상기 제p-1 데이터 라인은 상기 제1 서브 픽셀과 제2 서브 픽셀의 사이, 상기 제7 서브 픽셀과 제8 서브 픽셀의 사이, 상기 제13 서브 픽셀과 제14 서브 픽셀의 사이, 및 제19 서브 픽셀과 제20 서브 픽셀의 사이에 배치되고,
    상기 제p 데이터 라인은 상기 제3 서브 픽셀과 제4 서브 픽셀의 사이, 상기 제9 서브 픽셀과 제10 서브 픽셀의 사이, 제15 서브 픽셀과 제16 서브 픽셀의 사이, 및 제21 서브 픽셀과 제22 서브 픽셀의 사이에 배치되며,
    상기 제p+1 데이터 라인은 상기 제4 서브 픽셀과 제5 서브 픽셀의 사이, 상기 제10 서브 픽셀과 제11 서브 픽셀의 사이, 상기 제16 서브 픽셀과 제17 서브 픽셀의 사이, 및 제23 서브 픽셀과 제24 서브 픽셀의 사이에 배치되고,
    공통전극에 공통전압을 공급하는 공통전압 라인은 상기 제2 서브 픽셀과 제3 서브 픽셀의 사이, 제8 서브 픽셀과 제9 서브 픽셀의 사이, 제14 서브 픽셀과 제15 서브 픽셀의 사이, 제20 서브 픽셀과 제21 서브 픽셀의 사이, 상기 제5 서브 픽셀과 제6 서브 픽셀의 사이, 상기 제11 서브 픽셀과 제12 서브 픽셀의 사이, 제17 서브 픽셀과 제18 서브 픽셀의 사이, 및 제23 서브 픽셀과 제24 서브 픽셀의 사이에 배치되는 것을 특징으로 하는 액정표시장치.
KR1020120044540A 2012-04-27 2012-04-27 액정표시장치 KR101953320B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120044540A KR101953320B1 (ko) 2012-04-27 2012-04-27 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120044540A KR101953320B1 (ko) 2012-04-27 2012-04-27 액정표시장치

Publications (2)

Publication Number Publication Date
KR20130121388A KR20130121388A (ko) 2013-11-06
KR101953320B1 true KR101953320B1 (ko) 2019-02-28

Family

ID=49851631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120044540A KR101953320B1 (ko) 2012-04-27 2012-04-27 액정표시장치

Country Status (1)

Country Link
KR (1) KR101953320B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102184043B1 (ko) * 2014-07-04 2020-11-27 엘지디스플레이 주식회사 표시장치
KR101698801B1 (ko) 2015-06-17 2017-01-24 삼성디스플레이 주식회사 표시 장치
CN106125421B (zh) * 2016-03-31 2019-05-07 上海天马微电子有限公司 一种阵列基板、驱动方法、显示面板及显示装置
CN108806629B (zh) * 2018-07-03 2020-12-01 京东方科技集团股份有限公司 像素单元及其驱动方法、显示面板
CN110174804B (zh) * 2019-06-27 2022-03-01 上海中航光电子有限公司 一种阵列基板、显示面板、其驱动方法及显示装置
CN112230484B (zh) * 2020-10-12 2022-08-23 昆山龙腾光电股份有限公司 像素排列结构、显示面板及其制作方法
CN112309261A (zh) * 2020-11-09 2021-02-02 福建华佳彩有限公司 一种显示屏的优化结构及其驱动方法
TWI770983B (zh) * 2021-05-04 2022-07-11 友達光電股份有限公司 顯示裝置及其驅動方法
CN113552752B (zh) 2021-07-13 2022-09-09 深圳市华星光电半导体显示技术有限公司 液晶显示面板及显示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101604140B1 (ko) * 2009-12-03 2016-03-17 엘지디스플레이 주식회사 액정표시장치
KR101623593B1 (ko) * 2009-12-07 2016-05-24 엘지디스플레이 주식회사 액정표시장치

Also Published As

Publication number Publication date
KR20130121388A (ko) 2013-11-06

Similar Documents

Publication Publication Date Title
KR101953320B1 (ko) 액정표시장치
KR101604140B1 (ko) 액정표시장치
KR102279353B1 (ko) 표시패널
JP5947833B2 (ja) 表示装置
US7764262B2 (en) Liquid crystal display device and method of driving the same
KR101623593B1 (ko) 액정표시장치
KR101800893B1 (ko) 액정표시장치
KR20120111684A (ko) 액정표시장치
US9959831B1 (en) Drive method of liquid crystal display panel and drive system of liquid crystal display panel
KR20100048265A (ko) 액정표시장치
KR102160122B1 (ko) 액정 표시장치
KR102353736B1 (ko) 액정표시장치
KR102169032B1 (ko) 표시장치
KR101992162B1 (ko) 액정표시장치
KR101985245B1 (ko) 액정표시장치
KR20100091126A (ko) 구동 회로 및 구동 방법과 전기 광학 장치 및 전자 기기
US9837035B2 (en) Liquid crystal display
KR101520588B1 (ko) 액정표시장치
KR102244985B1 (ko) 표시패널
KR20110064116A (ko) 액정표시장치
KR102013378B1 (ko) 액정표시장치
KR102262775B1 (ko) 표시장치
KR102223494B1 (ko) 액정 표시장치
KR102219773B1 (ko) 수평 전계형 액정 표시장치
KR102016566B1 (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right