KR101946115B1 - 전력 증폭기 오프 상태 성능을 가능하게 하는 디바이스 및 방법 - Google Patents

전력 증폭기 오프 상태 성능을 가능하게 하는 디바이스 및 방법 Download PDF

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Abstract

피킹 증폭기가 개시된다. 피킹 증폭기는 드라이버 스테이지, 파이널 스테이지, 및 인터스테이지 매칭 네트워크를 포함한다. 드라이버 스테이지는 부하 임피던스를 갖고 입력 신호에 기초하여 드라이버 출력을 생성하도록 구성된다. 파이널 스테이지는 파이널 스테이지 입력 임피던스를 갖고 드라이버 출력에 기초하여 피킹 출력을 생성하도록 구성된다. 인터스테이지 매칭 네트워크는 드라이버 스테이지와 파이널 스테이지에 연결된다. 인터스테이지 매칭 네트워크는, 피킹 증폭기가 온(ON)일 때 파이널 스테이지 입력 임피던스를 드라이버 스테이지에 대한 부하 임피던스로 변환하고 피킹 증폭기가 오프(OFF) 상태일 때 파이널 스테이지의 입력에 대한 단락을 제공한다.

Description

전력 증폭기 오프 상태 성능을 가능하게 하는 디바이스 및 방법{DEVICES AND METHODS THAT FACILITATE POWER AMPLIFIER OFF STATE PERFORMANCE}
통신 시스템은 종종 정의된 채널의 캐리어 주파수 근처에서 포커싱된 전송 신호를 사용한다. 정보는 진폭, 위상, 주파수 및/또는 그 조합에 기초하는 변조로 정보를 나타냄으로써 전달된다. 정보는 캐리어 주파수 근처의 주파수 대역을 통해서 하나 이상의 신호에 의해 전송된다.
무선 주파수(RF) 전력 증폭기가 진폭 변조와 같은 변조를 위해 종종 사용된다. RF 전력 증폭기는 폭넓은 범위의 주파수 및 전력 레벨에 걸쳐 동작하도록 요구된다.
전력 증폭기에 대한 몇몇 중요한 특성은 전력 효율 및 이득을 포함한다. 전력 효율은 전력 소비를 감소시키기 위해 중요하다. 전력 효율이 높아질수록, 소비되는 전력은 더 낮아진다. 이득은 입력 신호 대 출력 신호의 증폭의 양을 나타낸다. 더 높은 이득은 전력 증폭기의 출력 신호로서 입력 신호의 더 높은 진폭 버전을 생성한다. 예를 들어, 본 기술 분야의 선행 문헌으로는 미국 특허공보 US 5420541호가 있다.
도 1은 멀티레벨 전력 증폭기 장치을 도시하는 도면이고,
도 2는 피킹 증폭기를 도시하는 도면이고,
도 3은 피킹 증폭기와 함께 사용될 수 있는 드라이버 증폭기 스테이지의 예를 도시하는 도면이고,
도 4는 피킹 증폭기와 함께 사용될 수 있는 최종 증폭기 스테이지의 예를 도시하는 도면이고,
도 5는 피킹 증폭기를 도시하는 도면이고,
도 6은 피킹 증폭기를 구성하고 동작시키는 방법을 도시하는 흐름도이고,
도 7은 멀티레벨 증폭기를 동작시키는 방법을 도시하는 흐름도이고,
도 8은 멀티레벨 전력 증폭기 장치의 동작을 도시하는 그래프이다.
본 발명은 첨부 도면에 대해 기술될 것이고, 명세서 전반에 걸쳐 동일한 참조 부호는 동일한 구성요소를 지칭하도록 사용되고, 예시된 구조 및 디바이스는 반드시 축척대로 도시되어 있지 않다.
피킹 증폭기(peaking amplifier)의 드라이버 스테이지들 간의 인터스테이지 매칭 네트워크(interstage matching network : ISMN))를 이용하는 시스템, 방법, 디바이스 및 실시예가 제공된다. 인터스테이지 매칭 네트워크는 최종 전력 증폭기 스테이지의 더 높은 게이트 바이어싱을 허용하며, 이는 더 높은 이득을 가능하게 하고 전력 소비를 감소시킨다.
멀티스테이지 전력 증폭기 아키텍처 또는 장치는 2개 이상의 증폭기가 더 낮은 출력 전력에서 높은 효율 동작을 허용하도록 결합되거나 접속되는 아키텍처이다. 작은 입력 신호이더라도, 온(ON) 상태인 증폭기는 실질적인 전력을 소비한다. 그러나, 전력 소비는 낮은 출력 전력의 상황 동안 하나 이상의 증폭기를 턴 오프(OFF)함으로써 감소될 수 있다. 저 전력 상황의 예는 장치(arrangement)를 위한 입력 신호가 상대적으로 작고, 출력 신호를 공급하기 위해 전체보다 작은 수의 증폭기 스테이지가 요구되는 경우이다.
추가의 전력 감소는 필요로 하지 않는 하나 이상의 증폭기를 턴 오프함으로써 획득된다. 그러나, 오프 상태인 때에도, 이들 증폭기는 통상적으로 기생 캐패시턴스, 인덕턴스, 저항 등을 갖는다. 이들 기생 특성은 게이트 노드에서 원치 않는 전압 스윙을 주입함으로써 그 게이트에서 피드백 효과를 초래할 수 있다. 원치 않는 게이트 전압은 증폭기 스테이지 트랜지스터의 드레인에서 정의되지 않은 임피던스를 야기하는 증폭기 스테이지 트랜지스터의 RF 전류 도통을 초래할 수 있다. 또한, 정의되지 않은 피드백은 바람직하지 않은 DC 전력 소비를 초래한다.
정의되지 않은 임피던스 및 DC 전력 소비를 완화하는 하나의 기법은 증폭기 스테이지 트랜지스터의 게이트를 임계 전압보다 낮게 바이어싱하는 것이다. 그러나, 이 기법은 증폭기 스테이지의 이득을 감소시킨다.
도 1은 멀티레벨 전력 증폭기 장치(100)을 예시하는 도면이다. 전력 증폭기 장치(100)는 RF 입력 신호를 수신하고 RF 입력 신호로부터 증폭된 출력 신호 OUT를 생성한다. 출력 신호는 입력 신호의 형태에 매칭하지만 더 큰 진폭을 갖는다. 장치(100)는 상대적으로 높은 전력 효율 및 선택된 이득을 갖는 출력 신호를 생성한다. 전력 증폭기 장치(100)는 멀티스테이지 증폭기 장치이다. 장치(100)는 예시를 위해 2개의 스테이지로 도시되어 있으나, 2개를 초과하는 스테이지가 사용될 수 있음이 이해될 것이다.
멀티레벨 장치(100)는 메인 전력 증폭기(122) 및 ISMN 피킹 전력 증폭기(124)를 포함한다. 메인 증폭기(122) 및 피킹 전력 증폭기(124)는 병렬로 동작한다. 메인 증폭기(122)는 동작 전력 범위 전체에 걸쳐 ON이다. 피킹 증폭기(124)는 RF_IN이 피킹이라 또한 불리우는 제1 레벨 또는 임계 레벨보다 높거나 그와 동등한 진폭 또는 전력에 있을 때만 ON이다. 따라서, 입력 신호의 레벨 또는 진폭은 피킹 증폭기(124)가 ON인지 혹은 OFF인지를 결정한다. 피킹 증폭기(124)는 일례에서, 피킹 증폭기(124)에 대해 바이어스 전압을 설정함으로써 입력 신호의 진폭이 제1 레벨을 초과할 때 턴 온(ON)하도록 구성된다. 피킹 증폭기(124)가 ON인지 혹은 OFF인지를 제어하기 위해 다른 기법이 사용될 수 있음이 이해될 것이다.
스플리터 Z1은 메인 증폭기(122) 및 피킹 증폭기(124)로 입력 신호를 분할하가나 지향시킨다. 일례에서, 스플리터 Z1은 입력 신호를 90도 또는 1/4 신호 파장으로 분할하고 그 분할된 입력 신호를 피킹 증폭기(124)에 제공한다. 결합기 Z2는 메인 증폭기(122) 및 피킹 증폭기(124)의 출력을 출력 신호 OUT에 결합하도록 구성된다. 일례에서, 결합기 Z2는 메인 증폭기(122)의 출력을 90도 또는 1/4 신호 파장만큼 분할하고 그 분할된 출력 신호를 피킹 증폭기(124)의 출력과 결합한다.
메인 증폭기(122)는 적어도 하나의 트랜지스터를 포함하고 통상적으로 클래스 AB인 선형 증폭기이다. 상술한 바와 같이, 메인 증폭기(122)는 장치(100)의 동작 전력 범위 전체에 걸쳐 온이다. 메인 증폭기(122)의 출력은 전압 Vmain 및 전류 Imain을 포함한다.
ISMN 피킹 증폭기(124)는 복수의 트랜지스터 또는 스테이지 및 인터스테이지 매칭 네트워크를 포함한다. 피킹 증폭기(124)는 클래스 C인 비선형 증폭기이고, 입력 신호의 레벨이 제1 레벨(피킹)에 도달하거나 이를 초과할 때 메인 증폭기(122)를 보완한다. 피킹 증폭기(124)의 출력은 전압 Vpeaking 및 전류 Ipeaking을 포함한다. 인터스테이지 매칭 네트워크는 디바이스, 회로 등일 수 있다.
출력 신호는 피킹 증폭기(124) 및 메인 증폭기(122)의 출력으로부터 결합된다. 출력 신호는 부하 전류 및 부하 전압 (V_L)을 갖는다. 출력 신호는 R_L에 의해 나타내어진 부하에 인가된다.
장치(100)의 효율은 출력 신호의 출력 전력을, 메인 증폭기(122) 및 피킹 증폭기(124)에 공급된 전력인 입력 전력으로 나눈 것으로 정의된다. 장치(100)의 이득은 출력 신호의 진폭을 입력 신호의 진폭으로 나눈 것이다. 이득은 일반적으로 선형적이다.
피킹 증폭기(124)는 다른 접근법과 달리, OFF일 때 적은 전력을 소비하거나 전력을 소비하지 않고 그 출력에서 개방 회로를 제공한다. 인터스테이지 매칭 네트워크는 피킹 증폭기(124)의 최종 또는 출력 스테이지의 입력으로 단락 회로를 접지하게 함으로써 OFF 상태의 전력 소비를 완화한다. 따라서, 최종 스테이지는 OFF이고 그 출력은 개방 회로를 제공한다. 그러므로, 인터스테이지 매칭 네트워크는 피드백 효과가 방지되거나 완화되는 장치(100)의 효율을 가능하게 한다.
피킹 증폭기(124)의 인터스테이지 매칭 네트워크는 장치(100) 및 다른 멀티레벨 진폭에 대한 OFF 상태 동작을 가능하게 한다. 인터스테이지 매칭 네트워크 및/또는 피킹 증폭기(124)는 ON 및 OFF 스위칭된 부분을 갖는 다른 증폭기 장치에서 사용될 수 있음이 이해될 것이다.
도 2는 피킹 증폭기(124)를 도시하는 도면이다. 피킹 증폭기(124)는 상기 도시한 장치(100)와 같은 멀티레벨 증폭기에서 사용된다.
증폭기(124)는 상대적으로 높은 전력 효율 및 선택된 이득을 갖는 출력 신호를 생성한다. 증폭기(124)는 피드백 효과를 완화하고, 최종 스테이지의 더 높은 게이트 바이어싱을 허용하고, 더 높은 이득, 더 낮은 전력 등을 허용하는 매칭 네트워크를 이용한다.
피킹 증폭기(124)는 멀티스테이지 증폭기 장치이다. 증폭기(124)는 예시를 위해 두 개의 스테이지를 갖는 것으로 도시되어 있으나, 두 개를 초과하는 스테이지가 사용될 수 있음이 이해될 것이다.
피킹 증폭기(124)는 드라이버 증폭기 스테이지(102), 인터스테이지 매칭 네트워크(106) 및 최종 증폭기 스테이지(104)를 포함한다. 증폭기 스테이지(102)는 제1 또는 드라이버 전력을 제공하고 부하 임피던스 Zdriver를 갖는다. 최종 증폭기 스테이지(106)는 최종 스테이지 전력을 제공하고 최종 스테이지 임피던스 Zg를 갖는다. 드라이버 증폭기 스테이지(102) 및 최종 증폭기 스테이지(104)는 게이트, 소스 및 드레인을 갖는 트랜지스터를 포함한다.
동작 시에, 증폭기(124)는 입력 신호 (RF_IN)에 기초하고 그로부터 증폭된 출력 신호(OUT)를 생성한다. 출력 신호의 전력 또는 진폭 레벨은 입력 신호의 전력 또는 진폭 레벨에 기초한다. 증폭기(124)는 0의 입력 전력 레벨 내지 입력 신호의 제1 입력 레벨에 대해 OFF이다. 증폭기(124)는 제1 입력 레벨 또는 그 이상에서 입력 전력 레벨에 대해 ON이거나 피킹이다. 일례에서, 제1 입력 레벨은 0.5 볼트이지만, 제1 입력 레벨에 대해 다른 값이 사용될 수 있음이 이해될 것이다.
드라이버 스테이지(102)의 드라이버 전력은 입력 신호에 기초하여 드라이버 출력 신호를 제공한다. ISMN(106)은 드라이버 출력 신호를 수신하고 ISMN 출력을 제공한다. 최종 스테이지(104)는 ISMN 출력을 수신하고 최종 스테이지 출력 신호를 생성한다.
증폭기(124)가 OFF일 때, 최종 스테이지(104)는 실질적으로 그 출력에서 개방 회로를 제공한다.
인터스테이지 매칭 네트워크(106)는 드라이버 증폭기 스테이지(102)와 최종 증폭기 스테이지(104) 사이에 접속된다. ISMN(106)은 드라이버 스테이지 출력 신호(108)를 수신하고 최종 스테이지 입력 신호(110)라 또한 불리우는 ISMN 출력 신호를 제공한다. 인터스테이지 매칭 네트워크(106)는 일반적으로 최종 스테이지(104)의 입력 임피던스 Zg를 드라이버 스테이지(102)의 요구된 부하 임피던스 Zdriver에 매칭한다.
ISMN(106)은 드라이버(102)가 OFF로 스위칭될 때 최종 스테이지(104)의 게이트 또는 입력에 단락 회로를 제공하는 방식으로 설계된다. 이 단락 회로는 최종 스테이지(104)의 게이트 상에서 임의의 전압을 방지하고 그에 따라 피드백 효과를 완화하고/감소시킨다. 따라서, ISMN(106)은 드라이버(102)에 대해 출력 매칭 네트워크를 이용하거나 필요로 하지 않고 혹은 최종 스테이지에 대해 개별적인 입력 매칭 네트워크를 이용하거나 필요로 하지 않고, 드라이버 스테이지(102) 및 최종 스테이지(104)에 기초하여 구성되고 및/또는 설계된다.
일례에서, ISMN(106)은 저항, 인덕터, 캐패시터 등과 같은 회로 혹은 회로 컴포넌트로 구성된다. 회로는 통상적으로 피킹 증폭기(124)가 ON일 때 매핑 임피던스를 생성하거나 변환하고 최종 스테이지(104) 및 드라이버 스테이지(102)가 OFF일 때 최종 증폭기 스테이지(104)의 입력에 단락 회로를 제공하도록 구성된다.
도 3은 피킹 증폭기(124)와 함께 사용될 수 있는 드라이버 증폭기 스테이지(102)의 예를 도시하는 도면이다. 드라이버 스테이지(102)는 예시적인 구현을 제공하고 이해를 용이하게 하기 위해 추가의 세부 사항과 함께 도시되어 있다. 드라이버 증폭기 스테이지(102)는 적절한 변형예로 구현될 수 있음이 이해될 것이다.
드라이버 스테이지(102)는 도 3에서 RF_IN으로서 도시된 RF 입력 신호를 수신하고 드라이버 스테이지 출력 신호(108)를 생성한다. 출력 신호(108)는 1보다 큰 이득 또는 이득 인자만큼 입력 신호로부터 증폭된다. 출력 신호(108)는 제1 입력 레벨 이상인 입력 신호 시에 입력 신호에 대해 증폭된다. 그렇지 않은 경우, 드라이버 스테이지는 OFF이고 전력을 소비하지 않는다.
드라이버 증폭기 스테이지(102)는 전력 또는 드라이버 트랜지스터 T1 및 인덕터 L1을 포함한다. 드라이버 트랜지스터 T1은 게이트, 드레인 및 소스를 포함한다. 소스는 접지에 접속된다. 입력이라 또한 불리우는 게이트는 입력 신호 RF_IN를 수신한다. 그 출력이라 또한 불리우는 드레인은 출력 신호(108)를 제공하고 인덕터 L1에 또한 접속된다. 인덕터 L1은 공급 전압에 접속된다. 드라이버 스테이지(102)는 Zdriver로서 도시된 그 출력으로부터 보여지는 임피던스를 갖는다.
도 4는 피킹 증폭기(124)와 함께 사용될 수 있는 최종 증폭기 스테이지(104)의 예를 도시하는 도면이다. 최종 스테이지(104)는 예시를 위해 추가의 세부 사항과 함께 도시되어 있다. 최종 증폭기 스테이지(104)는 적절한 변형예로 구현될 수 있음이 이해될 것이다.
최종 스테이지(104)는 입력 신호(110)를 수신하고 입력 신호(110)에 기초하여 출력 신호(OUT)를 생성하도록 구성된다. 출력 신호는 입력 신호(110)로부터 증폭된다. 일반적으로, 출력 신호는 최종 스테이지(104)가 ON 상태일 때 선택된 이득 또는 이득 인자에서 증폭된다. 통상적으로, 최종 스테이지(104)는 드라이버 스테이지(102)에 대한 입력 신호가 제1 입력 레벨 이하일 때 OFF이다.
최종 스테이지(104)는 전력 또는 최종 전력 트랜지스터 T2 및 인덕터 L2를 포함한다. 트랜지스터 T2는 게이트, 드레인 및 소스를 포함한다. 트랜지스터 T2는 최종 스테이지 입력이라 또한 불리우는 그 게이트에서 입력 신호를 수신한다. 출력 신호(OUT)는 그 드레인에서 생성된다. 그 소스는 접지에 접속된다. 그 드레인은 인덕터 L2에 접속되고, 이는 또한 28V 공급 전압과 같은 공급 전압에 접속된다.
최종 스테이지(104)는 통상적으로 기생 캐패시턴스를 포함하는 기생 특성을 포함한다. 기생 특성은 Cgd로서 도시된 게이트 대 드레인 기생 캐패시턴스 및 Cgs로서 도시된 게이트 대 소스 기생 캐패시턴스를 포함한다. 최종 스테이지의 출력은 드레인 전압 Vd에 있고 Zd로서 도시된 드레인 임피던스를 갖는다. Zg로서 도시된 트랜지스터 T2의 게이트에 제공되는 임피던스가 또한 존재한다.
동작 시에, 최종 스테이지(104)가 OFF일 때 트랜지스터 T2의 출력/드레인에 있는 전압 스윙이 존재한다. 전압 스윙은 게이트 대 드레인 기생 캐패시턴스 Cgd를 통해 입력/게이트로의 피드백을 초래할 수 있고, 이는 피드백 효과라 불리운다. 게이트에서의 피드백은 게이트에서의 피드백 전압을 초래하고 트랜지스터 T2에 의해 전류 도통을 초래할 수 있다.
ISMN(106)은 피드백 효과를 완화하고, 이에 따라 피킹 증폭기(124)가 OFF일 때 전력 소비를 완화한다. 일례에서, ISMN(106)이 존재하는 상황에서 최종 스테이지 트랜지스터 L2의 게이트는 -3.3V에서 바이어싱된다. 다른 예에서, ISMN(106)이 존재하지 않는 상황에서, 게이트 바이어스는 -3.9V에서 설정된다.
도 5는 피킹 증폭기(124)를 도시하는 도면이다. 피킹 증폭기는 도 1에 도시된 증폭기와 동작이 유사하지만, ISMN(106)의 예와 함께 기술된다.
증폭기(124)는 드라이버 스테이지(102), ISMN(106) 및 최종 스테이지(104)를 포함한다. 증폭기(124)는 입력 신호 RF_IN을 수신하고 출력 신호 OUT를 생성한다. 출력 신호 OUT는 입력 신호 RF_IN의 증폭된 버전이다.
ISMN(106)은 피킹 증폭기(124)가 OFF 상태에 있을 때 피드백 효과를 완화하고 전력 소비를 감소시킨다. 추가적으로, ISMN(106)은 1/4 파장 라인을 갖는 토폴로지로 구성된다. 1/4 파장 라인은 입력 신호 RF_IN의 주파수/파장에 기초한다. 1/4 파장 라인은 드라이버 스테이지(102) 및 최종 스테이지(104)가 ON일 때 적절한 임피던스 변환을 제공한다. 드라이버 스테이지(102) 및 최종 스테이지(104)가 OFF 상태에 있을 때, 드라이버 스테이지(102)의 출력은 실질적으로 개방 회로이다. 1/4 파장 라인은 최종 스테이지(104)의 입력/게이트에서 개방 회로를 단락 회로로 변환하며, 이는 피드백 효과를 완화한다.
1/4 파장 라인은 단지 예시적인 것이며 ISMN(106)을 위해 다른 토폴로지 또는 구성이 사용될 수 있음이 이해될 것이다.
도 6은 피킹 증폭기를 구성하고 동작시키는 방법(600)을 도시하는 흐름도이다. 방법(600)은 상대적으로 높은 전력 효율 및 선택된 이득을 갖는 피킹 증폭기 출력을 생성한다. 피킹 증폭기는 드라이버 스테이지 및 최종 스테이지를 포함한다. 방법(600)의 적절한 변형예는 추가의 증폭기 스테이지를 포함할 수 있음이 이해될 것이다.
방법(600)은 블록(602)에서 개시하며 여기서 드라이버 스테이지의 부하 임피던스 및 최종 스테이지의 최종 스테이지 임피던스가 획득된다. 드라이버 스테이지는 피킹 증폭기의 초기 스테이지이고 그와 연관된 부하 임피던스를 갖는다. 최종 스테이지는 드라이버 스테이지에 연결되거나 혹은 이에 후속된다.
블록(604)에서 피킹 증폭기가 ON 상태에 있을 때 드라이버 스테이지의 부하 임피던스에 매칭하도록 인터스테이지 매칭 네트워크가 제공되고 최종 스테이지 임피던스를 변환하도록 구성된다. 인터스테이지 매칭 네트워크는 피킹 증폭기의 드라이버 스테이지와 최종 스테이지 사이에서 제공된다. 인터스테이지 매칭 네트워크는 최종 스테이지 임피던스를 변환한다.
블록(606)에서 피킹 증폭기가 OFF 상태에 있을 때 인터스테이지 매칭 네트워크는 피킹 증폭기의 출력에서 개방 회로를 제공하도록 구성된다.
개방 회로는 피킹 증폭기의 최종 스테이지의 입력 또는 게이트에 접지로의 단락을 인가함으로써 제공된다.
블록(608)에서 입력 신호의 진폭이 제1 레벨보다 높을 때 피킹 증폭기는 입력 신호를 수신하고 피킹 증폭기 출력을 제공한다. 피킹 증폭기 출력은 수신된 입력 신호에 기초하여 증폭된다. 입력 신호가 제1 레벨보다 높을 때, 드라이버 스테이지 및 최종 스테이지는 모두 ON이고 피킹 증폭기 출력을 생성한다.
도 7은 멀티레벨 증폭기를 동작시키는 방법(700)을 도시하는 흐름도이다. 방법(700)은 상대적으로 높은 전력 효율 및 선택된 이득을 갖는 증폭된 출력 신호를 생성한다. 방법은 2개의 다중 증폭기를 사용하고 전력 소비를 감소시키기 위해 전력 레벨에 기초하여 구간(periods) 동안 하나 이상의 증폭기를 비활성화하거나 혹은 턴 오프한다. 턴 오프된 증폭기는 전력 소비를 감소시키도록 구성된다.
방법(700)은 통신 애플리케이션, 변조 기법 등에서 사용하도록 적용될 수 있다. 방법(700)은 상술한 장치(100), 및/또는 그 변형예와 함께 적용될 수 있다.
방법(700)은 블록(702)에서 개시하고 여기서 입력 신호가 수신된다. 입력 신호는 RF 신호이고 형태 및 크기나 진폭을 갖는다.
블록(704)에서 스플리터는 입력 신호를 메인 입력 신호 및 피킹 입력 신호로 분할하거나 지향한다. 일례에서 스플리터는 입력 신호를 변경 없이 메인 입력 신호로서 제공하고 입력 신호를 부분 파장으로 분할하여 피킹 입력 신호를 얻는다. 스플리터는 메인 입력 신호 및 피킹 입력 신호를 제공하기 위해 저항, 인덕터, 캐패시터 등을 포함하는 회로를 포함한다.
블록(706)에서 메인 증폭기는 메인 증폭기 출력을 생성하도록 메인 입력 신호를 증폭한다. 메인 증폭기는 멀티레벨 증폭기에 대한 동작 범위인 전력 범위 전체에 걸쳐 ON이고 활성이다. 메인 증폭기는 클래스 A 또는 클래스 AB 타입 증폭기일 수 있다.
블록(708)에서 인터스테이지 매칭 네트워크는 매칭된 출력을 생성한다. 인터스테이지 매칭 네트워크는 드라이버 스테이비, 인터스테이지 매칭 네트워크 및 최종 스테이지를 포함하는 피킹 증폭기 내에 있다. 드라이버 스테이지는 피킹 입력 신호를 수신하고 피킹 입력 신호를 구동/증폭하도록 구성된다.
인터스테이지 매칭 네트워크는 드라이버 스테이지와 최종 스테이지의 피킹 입력 신호 및 임피던스 매칭에 기초하여 매칭된 출력을 생성한다. 일례에서, 인터스테이지 매칭 네트워크는 피킹 증폭기의 드라이버 스테이지 및 최종 스테이지에 대해 임피던스 매칭을 제공하도록 구성된다. 추가적으로, 인터스테이지 매칭 네트워크는 피킹 증폭기의 드라이버 스테이지 및 최종 스테이지의 기생 특성 및 임피던스를 보상하거나 대응하도록 구성된다.
블록(710)에서 매칭된 출력의 진폭 및 피킹 입력 신호가 제1 레벨보다 높을 때 매칭된 출력은 증폭되어 피킹 증폭기 출력을 생성한다. 입력 신호의 진폭이 피킹이라 또한 불리우는 제1 레벨보다 높은 레벨로 증가할 때, 피킹 증폭기는 턴 온(ON)된다. 일례에서, ON 지점은 피킹 증폭기에 바이어스 전압을 인가함으로써 설정된다. 이 지점에서, 메인 증폭기는 제1 레벨보다 높은 입력 신호의 진폭에 대한 입력 신호의 증가에 응답하여 메인 증폭기 출력을 실질적으로 증가시키는 것이 불가능하다.
블록(712)에서 매칭된 출력 및 피킹 입력 신호의 진폭이 제1 레벨보다 낮을 때 피킹 증폭기에서 개방 회로가 생성된다. 개방 회로는 인터스테이지 매칭 네트워크의 구성의 결과로서 생성된다.
일반적으로, 인터스테이지 매칭 네트워크는 피킹 증폭기의 최종 스테이지의 전력 증폭기의 게이트로부터 드레인으로의 단락을 제공하도록 구성된다. 따라서, 입력 신호의 진폭이 제1 레벨보다 낮을 때 피킹 증폭기의 최종 스테이지는 그 출력으로서 개방 회로를 제공한다.
블록(714)에서 메인 증폭기 출력 및 피킹 증폭기 출력은 증폭기 출력을 생성하도록 구성된다. 결합기 회로(combiner circuit)는 메인 증폭기 출력 및 피킹 증폭기 출력을 결합한다.
결합기 회로는 하나 이상의 인덕터, 캐패시터, 저항 등을 포함한다. 일례에서, 결합기 회로는 피킹 입력 신호를 생성하도록 스플리터 회로에 의해 사용된 것과 동일한 부분 파장일 수 있는 부분 파장으로 메인 증폭기 출력을 분할한다.
증폭기 출력은 저항성 부하와 같은 부하에 제공되고 부하 전압을 공급한다. 부하는 통신 매체, 송신기, 변조 컴포넌트 등을 포함할 수 있다.
상기 방법은 일련의 동작 또는 이벤트로서 이하 도시되고 기술되어 있으나, 이러한 동작 또는 이벤트의 도시된 순서는 제한하는 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 몇몇 동작은 본 명세서에서 도시되고 및/또는 기술된 것과 별개의 다른 동작 또는 이벤트와 상이한 순서로 및/또는 이와 동시에 발생할 수 있다. 또한, 본 발명의 하나 이상의 양태 또는 실시예를 구현하기 위해 도시된 동작 모두가 요구되는 것은 아니다. 또한, 본 명세서에서 도시된 하나 이상의 동작은 하나 이상의 개별적인 동작 및/또는 단계(phases)로 수행될 수 있다.
도 8은 멀티레벨 전력 증폭기 장치(100)의 동작을 도시하는 그래프이다. 그래프는 이해를 용이하게 하기 위한 예로서 제공된다. 도시된 값 및 관계는 예시적인 것이고 전력 증폭기 장치(100)의 변화된 구현예로부터 다른 값 및 관계가 사용될 수 있거나 혹은 발생될 수 있다.
그래프는 x축을 따라, 도 1의 RF_IN과 같은 입력 신호의 입력 전압을 도시한다. 출력 신호의 출력 전압은 y축을 따라 도시되어 있다.
라인(802)은 메인 증폭기(124)의 출력 전압을 나타낸다. 그 전압은 참조번호 (808)로 도시된 제1 입력 레벨까지, 입력 전압과 함께 선형적으로 증가한다는 것을 알 수 있다. 이 지점에서, 메인 증폭기(122)는 그 최대 전압 스윙에 도달한다.
라인(804)은 피킹 증폭기(124)의 출력 전류를 나타낸다. 여기서, 입력 전압이 제1 입력 레벨(808)을 초과할 때까지 피킹 증폭기(124)는 OFF이고 출력 전류를 생성하지 않고 있음을 알 수 있다. 출력은 예시를 위해 0으로 오프셋되어 있다. 일단 입력 전압이 제1 입력 레벨(808)에 도달하거나 제1 입력 레벨(808)을 초과하면, 피킹 증폭기(124)는 턴 온되고 출력 전류가 입력 전압과 함께 증가한다.
라인(806)은 장치(100)의 출력 신호를 나타낸다. 출력 신호는 메인 증폭기(122) 및 피킹 증폭기(124)의 결합이다. 출력 전압은 도시된 입력 전압 범위에 걸쳐 입력 전압에 대해 증가한다는 것을 알 수 있다. 제1 부분에 대해 입력 전압이 제1 입력 레벨(808)에 도달할 때까지, 출력 전압은 실질적으로 메인 증폭기(122)에 기초한다. 제2 부분에 대해 입력 전압이 제1 입력 레벨(808)에 도달한 후에, 출력 전압은 메인 증폭기(122) 및 피킹 증폭기(124)의 결합에 기초한다.
개시된 청구 대상을 구현하기 위한 컴퓨터를 제어하기 위해 소프트웨어, 펌웨어, 하드웨어, 또는 임의의 그 조합을 생성하는 표준 프로그래밍 및/또는 엔지니어링 기법을 이용하여 청구 대상이 방법, 장치, 또는 제조물로서 구현될 수 있음이 이해될 것이다(예를 들어, 도 1, 도 2 등에 도시된 시스템, 장치 등은 상기 방법을 구현하는데 사용될 수 있는 비제한적인 예임). 본 명세서에서 사용되는 바와 같이 "제조물"이란 용어는 임의의 컴퓨터 판독가능한 디바이스, 캐리어, 또는 매체로부터 액세스가능한 컴퓨터 프로그램을 포함하도록 의도된다. 물론, 당 분야에서 통상의 지식을 가진 자라면 본 청구 대상의 범위 또는 사상으로부터 벗어나지 않고 다수의 변경이 이 구성에 대해 행해질 수 있음을 인지할 것이다.
또한, "또는"이란 용어는 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하는 것으로 의도된다. 즉, 달리 저정되지 않거나, 혹은 문맥으로부터 명백하지 않는 한, "X가 A 또는 B를 채용한다"는 것은 임의의 본래의 포괄적인 치환을 의미하는 것으로 의도된다. 즉, X가 A를 채용하고, X가 B를 채용하고, 또는 X가 A 및 B를 채용하면, 임의의 상술한 예들 하에서 "X가 A 또는 B를 채용한다"는 것이 충족된다. 또한, 본 명세서 및 첨부 도면에서 사용되는 바와 같은 부정관사는 달리 저정되지 않거나 혹은 단수의 형태로 지향되는 문맥으로부터 명확하지 않은 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
피킹 증폭기가 개시된다. 피킹 증폭기는 드라이버 스테이지, 최종 스테이지, 및 인터스테이지 매칭 네트워크를 포함한다. 드라이버 스테이지는 부하 임피던스를 갖고 입력 신호에 기초하여 드라이버 출력을 생성하도록 구성된다. 최종 스테이지는 최종 스테이지 입력 임피던스를 갖고 드라이버 출력에 기초하여 피킹 출력(peaking output)을 생성하도록 구성된다. 인터스테이지 매칭 네트워크는 드라이버 스테이지 및 최종 스테이지에 접속된다. 인터스테이지 매칭 네트워크는 피킹 증폭기가 온(ON) 상태일 때 최종 스테이지 입력 임피던스를 드라이버 스테이지에 대한 부하 임피던스로 변환(transform)하고, 피킹 증폭기가 오프(OFF) 상태일 때 최종 스테이지의 입력에 단락을 제공하도록 구성된다.
일례에서, 드라이버 스테이지는 입력 신호를 수신하도록 구성되는 게이트 및 드라이버 출력을 제공하도록 구성되는 드레인을 갖는 전력 트랜지스터를 포함한다.
스플리터(splitter) 회로, 메인 전력 증폭기, 및 피킹 증폭기를 갖는 멀티레벨 증폭기 장치가 개시된다. 메인 전력 증폭기는 전력 범위를 통해 입력 신호를 증폭하고 메인 증폭기 출력을 생성하도록 구성된다. 피킹 증폭기는 입력 신호가 제1 레벨보다 높은 진폭을 가질 때 온(ON) 상태에서 입력 신호를 증폭하고 피킹 증폭기 출력을 생성하며 진폭이 제1 레벨보다 낮을 때 오프(OFF) 상태가 되도록 구성된다. 추가적으로, 피킹 증폭기는 온 상태에서 최종 스테이지 입력 임피던스를 드라이버 부하 임피던스로 변환하고 오프 상태에서 피킹 증폭기의 출력에 개방 회로를 제공하도록 구성된다.
일례에서, 전력 범위는 약 0으로부터 제2 레벨까지이고, 제2 레벨은 제1 레벨보다 높다.
피킹 증폭기를 동작시키는 방법이 개시된다. 드라이버 스테이지의 부하 임피던스 및 최종 스테이지의 최종 스테이지 임피던스가 식별된다. 인터스테이지 매칭 네트워크는 피킹 증폭기가 온(ON) 상태에 있을 때 드라이버 스테이지의 부하 임피던스에 매칭하기 위해 최종 스테이지 임피던스를 변환하도록 구성된다. 인터스테이지 매칭 네트워크는 피킹 증폭기가 오프(OFF) 상태에 있을 때 피킹 증폭기의 출력에 개방 회로를 제공하도록 구성된다.
일례에서, 방법은 입력 신호를 수신하는 단계 및 입력 신호의 진폭이 제1 레벨보다 높을 때 피킹 증폭기 출력을 제공하는 단계를 더 포함한다.
다른 멀티레벨 증폭기 장치가 개시된다. 이 장치는 스플리터 회로, 메인 전력 증폭기, 및 피킹 증폭기를 포함한다. 스플리터 회로는 입력 신호를 제공하도록 구성된다. 메인 전력 증폭기는 전력 범위를 통해 입력 신호를 증폭하고 메인 증폭기 출력을 생성하도록 구성된다. 피킹 증폭기는 인터스테이지 매칭 네트워크를 갖고, 입력 신호가 제1 레벨보다 높은 진폭을 가질 때 피킹 증폭기 출력을 생성하도록 입력 신호를 증폭하고 피킹 증폭기는 진폭이 제1 레벨보다 낮을 때 오프(OFF) 상태에 있다. 인터스테이지 매칭 네트워크는 오프 상태에서 피킹 증폭기의 전력 소비를 완화시키도록 구성된다.
피킹 증폭기가 개시된다. 피킹 증폭기는 드라이버 스테이지, 인터스테이지 매칭 네트워크, 및 최종 스테이지를 포함한다. 드라이버 스테이지는 입력 신호에 기초하여 드라이버 출력을 생성하도록 구성된다. 인터스테이지 매칭 네트워크는 드라이버 출력을 매칭된 출력으로 변환하도록 구성된다. 매칭된 출력은 피킹 증폭기가 오프 상태에 있을 때 최종 스테이지의 전력 트랜지스터의 게이트에 단락 회로를 제공한다. 최종 스테이지는 매칭된 출력에 기초하여 피킹 출력을 생성하도록 구성된다.
멀티레벨 증폭기를 동작시키는 방법이 개시된다. 입력 신호는 메인 입력 신호 및 피킹 입력 신호로 분할된다. 메인 입력 신호는 메인 증폭기 출력을 생성하도록 전력 범위를 통해 증폭된다. 매칭된 출력은 피킹 입력 신호에 기초하여 인터스테이지 매칭 네트워크에 의해 생성된다. 매칭된 출력은 매칭된 출력의 진폭 및 피킹 입력 신호가 제1 레벨보다 높을 때 피킹 증폭기 출력을 생성하도록 증폭된다. 개방 회로는 매칭된 출력의 진폭 및 피킹 입력 신호가 제1 레벨보다 낮을 때 피킹 증폭기 출력에 대해 생성된다.
일례에서, 피킹 증폭기 출력 및 메인 증폭기 출력은 출력 신호로 결합된다.
특히 상술한 구성요소 또는 구조(어셈블리, 디바이스, 회로, 시스템 등)에 의해 수행된 각종 기능에 관하여, 본 발명의 도시된 예시적인 구현예에서의 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 이러한 구성요소를 기술하는데 사용된 용어("수단"에 대한 참조를 포함함)는 달리 표시되지 않는 한, 기술된 구성요소의 특정된 기능을 수행하는(예를 들어, 기능적으로 동등한) 임의의 구성요소 또는 구조에 대응하도록 의도된다. 또한, 본 발명의 특정의 특징이 몇몇 구현예 중 단지 하나에 대해 기술되었으나, 이러한 특징은 임의의 주어진 또는 특정의 애플리케이션에 대해 요구되고 유리한 바와 같이 다른 구현예의 하나 이상의 다른 특징과 결합될 수 있다. 또한, "포함하는", "포함한다", "구비하는", "가진", "갖는"과 같은 용어 또는 그 변형예가 상세한 설명 및 특허청구범위에서 사용되는 만큼, 이러한 용어는 "포함하는"이란 용어와 유사한 방식으로 포함하는 것으로 의도된다.

Claims (20)

  1. 피킹 증폭기(peaking amplifier)로서,
    부하 임피던스를 갖고, 입력 신호에 기초하여 드라이버 출력 신호를 생성하도록 구성되는 드라이버 스테이지(driver stage)와,
    최종 스테이지 입력 임피던스를 갖고, 상기 드라이버 출력 신호에 기초하여 출력단에서 피킹 출력(peaking output) 신호를 생성하도록 구성되는 최종 스테이지와,
    상기 드라이버 스테이지 및 상기 최종 스테이지에 접속되고, 상기 피킹 증폭기가 온(ON) 상태에 있을 때 상기 최종 스테이지 입력 임피던스를 상기 드라이버 스테이지에 대한 상기 부하 임피던스로 변환(transform)하고, 상기 피킹 증폭기가 오프(OFF) 상태에 있을 때 상기 드라이버 스테이지의 출력으로부터 상기 최종 스테이지로의 입력으로 단락 회로를 제공하도록 구성되는 인터스테이지 매칭 네트워크를 포함하는
    피킹 증폭기.
  2. 제 1 항에 있어서,
    상기 드라이버 스테이지는 상기 입력 신호를 수신하도록 구성되는 게이트 및 상기 드라이버 출력 신호를 제공하도록 구성되는 드레인을 갖는 전력 트랜지스터를 포함하는
    피킹 증폭기.
  3. 제 1 항에 있어서,
    상기 드라이버 스테이지는 상기 입력 신호의 제1 신호 레벨에 따라 바이어싱되는
    피킹 증폭기.
  4. 제 1 항에 있어서,
    상기 피킹 증폭기는 상기 입력 신호의 진폭이 제1 신호 레벨보다 높을 때 온 상태에 있고, 상기 입력 신호의 상기 진폭이 상기 제1 신호 레벨보다 낮을 때 오프 상태에 있으며, 상기 제1 신호 레벨은 0보다 높은
    피킹 증폭기.
  5. 제 1 항에 있어서,
    상기 최종 스테이지는 전력 트랜지스터를 포함하고, 그 드레인은 인덕터 및 공급 전압에 접속되고 상기 피킹 출력 신호를 생성하도록 구성되는
    피킹 증폭기.
  6. 제 5 항에 있어서,
    상기 전력 트랜지스터의 게이트는 상기 인터스테이지 매칭 네트워크의 출력을 수신하도록 구성되는
    피킹 증폭기.
  7. 제 6 항에 있어서,
    상기 최종 스테이지는 기생 게이트 대 드레인 캐패시턴스 및 기생 게이트 대 소스 캐패시턴스를 포함하는
    피킹 증폭기.
  8. 제 7 항에 있어서,
    상기 인터스테이지 매칭 네트워크는 상기 기생 게이트 대 드레인 캐패시턴스 및 상기 기생 게이트 대 소스 캐패시턴스에 기초하여 매칭된 출력을 보상하도록 구성되는
    피킹 증폭기.
  9. 제 1 항에 있어서,
    상기 인터스테이지 매칭 네트워크는 상기 드라이버 스테이지의 출력 및 상기 최종 스테이지의 입력에 접속되는
    피킹 증폭기.
  10. 제 1 항에 있어서,
    상기 최종 스테이지는 상기 피킹 증폭기가 오프 상태일 때 그 출력단에서 출력 회로를 제공하도록 구성되는
    피킹 증폭기.
  11. 제 1 항에 있어서,
    상기 피킹 출력 신호를 메인 증폭기 출력 신호와 결합하도록 구성되는 결합기를 더 포함하는
    피킹 증폭기.
  12. 입력 신호를 제공하도록 구성되는 스플리터(splitter) 회로와,
    소정 전력 범위에 걸쳐 상기 입력 신호를 증폭하고 메인 증폭기 출력 신호를 생성하도록 구성되는 메인 전력 증폭기와,
    상기 입력 신호가 제1 신호 레벨보다 높은 진폭을 가질 때 온(ON) 상태에서 상기 입력 신호를 증폭하여 피킹 증폭기 출력을 생성하고, 상기 진폭이 상기 제1 신호 레벨보다 낮을 때 오프(OFF) 상태에서 개방 회로를 제공하도록 구성되는 피킹 증폭기를 포함하되,
    상기 피킹 증폭기는,
    드라이버 스테이지와,
    최종 스테이지와,
    상기 온 상태에서 최종 스테이지 입력 임피던스를 드라이버 부하 임피던스로 변환하고, 상기 오프 상태에서 상기 드라이버 스테이지의 출력으로부터 상기 최종 스테이지의 입력으로 단락 회로를 제공하도록 구성되는 인터스테이지 매칭 네트워크를 갖는
    멀티레벨 증폭기 장치.
  13. 제 12 항에 있어서,
    상기 입력 신호를 분할하도록 구성되는 스플리터 회로 및 상기 피킹 증폭기 출력을 상기 메인 증폭기 출력 신호와 결합하도록 구성되는 결합기 회로를 더 포함하는
    멀티레벨 증폭기 장치.
  14. 제 12 항에 있어서,
    상기 전력 범위는 0으로부터 제2 신호 레벨까지이고, 상기 제2 신호 레벨은 상기 제1 신호 레벨보다 높은
    멀티레벨 증폭기 장치.
  15. 제 12 항에 있어서,
    상기 피킹 증폭기는 상기 피킹 증폭기에 대한 바이어스 전압을 상기 제1 신호 레벨에 따라 설정함으로써 온 상태에 있도록 구성되는
    멀티레벨 증폭기 장치.
  16. 제 12 항에 있어서,
    상기 드라이버 스테이지는 상기 드라이버 부하 임피던스를 갖고, 상기 최종 스테이지는 최종 스테이지 입력 임피던스를 가지며, 상기 인터스테이지 매칭 네트워크는 상기 드라이버 스테이지의 출력 및 상기 최종 스테이지의 입력에 접속되는
    멀티레벨 증폭기 장치.
  17. 삭제
  18. 피킹 증폭기를 동작시키는 방법으로서,
    드라이버 스테이지의 부하 임피던스 및 최종 스테이지의 최종 스테이지 임피던스를 식별하는 단계와,
    상기 피킹 증폭기가 온(ON) 상태에 있을 때 상기 드라이버 스테이지의 상기 부하 임피던스에 매칭하기 위해 상기 최종 스테이지 임피던스를 변환하도록 인터스테이지 매칭 네트워크를 구성하는 단계와,
    상기 피킹 증폭기가 오프(OFF) 상태에 있을 때 상기 최종 스테이지의 입력 신호를 제 1 신호 레벨 이하로 바이어스하도록 상기 인터스테이지 매칭 네트워크를 구성하는 단계와,
    상기 피킹 증폭기가 오프 상태에 있을 때 상기 드라이버 스테이지의 출력으로부터 상기 최종 스테이지의 입력으로 단락 회로를 제공하는 단계를 포함하는
    피킹 증폭기 동작 방법.
  19. 제 18 항에 있어서,
    상기 드라이버 스테이지의 입력단에서 입력 신호를 수신하는 단계 및 상기 드라이버 스테이지의 상기 입력단에서 상기 입력 신호의 진폭이 제1 입력 레벨보다 높을 때 상기 최종 스테이지의 출력단에서 피킹 증폭기 출력을 제공하는 단계를 더 포함하는
    피킹 증폭기 동작 방법.
  20. 제 1 항에 있어서,
    상기 최종 스테이지는 게이트와, 소스와, 드레인을 갖는 전력 트랜지스터를 포함하고,
    상기 피킹 증폭기가 상기 오프(OFF) 상태에 있을 때, 상기 드레인은 접지에 연결되고, 상기 게이트도 접지에 연결되는
    피킹 증폭기.
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