KR101943912B1 - 나노 막대의 제조 방법 및 표시 기판의 제조 방법 - Google Patents

나노 막대의 제조 방법 및 표시 기판의 제조 방법 Download PDF

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Abstract

나노 막대의 제조 방법 및 이를 이용한 표시 기판의 제조 방법에서, 금속 산화물을 포함하는 시드를 형성하고, 유기 용매 안에서 금속 전구체와 시드를 반응시켜 나노 막대를 형성한다. 이에 따라, 산화아연 나노 막대를 용이하게 형성할 수 있고, 상기 나노 막대의 제조 신뢰성 및 이를 이용한 표시 기판의 제조 신뢰성을 향상시킬 수 있다.

Description

나노 막대의 제조 방법 및 표시 기판의 제조 방법{METHOD OF MANUFACTURING A NANOROD AND METHOD OF MANUFACTURING A DISPLAY SUBSTRATE}
본 발명은 나노 막대의 제조 방법 및 표시 기판의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체로 이용되는 나노 막대의 제조 방법 및 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 박막 트랜지스터(thin-film transistor, "TFT")에 이용되는 반도체 물질로서는, 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체 등을 이용하고 있다. 산화물 반도체는 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 최근에는 비정질 실리콘이나 다결정 실리콘보다 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
상기 산화물 반도체로서, 나노 사이즈를 갖는 나노 막대를 포함하는 반도체와 관련된 기술이 개발되고 있다. 상기 나노 막대를 형성하는 방법으로는, VLS 공정(vapour-liquid-solid process), 초음파 화학법(sonochemical method), 열수법(hydrothermal method) 등이 알려져 있다.
금촉매를 이용한 VLS 공정(Nanotechnology, 18, 2007, 365304)은 고온에서 수행되고 사용되는 촉매의 가격이 비싼 단점이 있다. 금속 포일, 예를 들어 아연 포일(zinc foil)을 이용하는 VLS 공정(Acsnano, 3, 2009, 273)은 금촉매를 이용하는 경우보다 비용은 적게 들지만 이 공정 역시도 고온에서 수행되고, 제조되는 나노 막대의 두께와 길이의 조절이 어려워 대면적에 적용하기 어려운 문제가 있다. 초음파 화학법을 통해서 상기 나노 막대를 제조하는 경우, 상기 나노 막대가 기판에 대해서 수직하게 성장하기 때문에 전자가 나노 막대의 축을 따라 이동하는 것보다는 느리게 이동하여 전자 이동도가 낮은 단점이 있다(Adv. Mater. 2007, 19, 749). 열수법은 수용액 조건 하에서 나노 막대의 합성이 가능하지만(Angew. Chem. Int. Ed. 2002, 41, No.7), 나노 막대의 크기, 모양 등을 조절하기 어려워 양산이 어려운 단점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 나노 막대의 크기를 조절할 수 있고 전자 이동도를 향상시키는 나노 막대의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 나노 막대를 이용한 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 나노 막대의 제조 방법이 제공된다. 상기 제조 방법에서, 금속 산화물을 포함하는 시드를 형성한다. 상기 시드를 유기 용매 안에서 아연 전구체와 반응시켜 나노 막대를 형성한다.
일 실시예에서, 상기 유기 용매는 트리옥틸아민(trioctyl amine), 옥타데센(octadecene) 및/또는 올레일아민(oleyl amine)을 포함할 수 있다.
일 실시예에서, 상기 금속 전구체는 아연 아세테이트(zinc acetate) 및/또는 아연 아세테이트 디하이드레이트(zinc acetate dihydrate)를 포함할 수 있다.
일 실시예에서, 상기 시드는 상기 유기 용매에 상기 유기 용매와 다른 알킬 아민계의 계면 활성제가 더 첨가된 상태에서 상기 금속 전구체와 반응할 수 있다.
일 실시예에서, 상기 시드는 금속 전구체와 수산화물을 알코올 안에서 반응시킴으로써 형성할 수 있다.
일 실시예에서, 상기 시드는 200℃ 내지 340℃에서 상기 유기 용매 안에서 반응시켜 상기 나노 막대를 형성할 수 있다.
일 실시예에서, 상기 시드와 상기 금속 전구체의 몰비(mole ratio)는 1:1 내지 1:10일 수 있다.
일 실시예에서, 상기 나노 막대를 형성하는 공정에서 계면 활성제를 이용하는 경우, 상기 금속 전구체와 상기 계면 활성제의 몰비(mole ratio)는 1:2 내지 1:6일 수 있다.
일 실시예에서, 상기 나노 막대의 너비(두께 또는 지름)는 약 0.5 nm 내지 약 50 nm일 수 있다. 이때, 상기 나노 막대의 길이는 약 1 nm 내지 약 1 ㎛일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법이 제공된다. 상기 제조 방법에서, 산화아연을 포함하는 시드를 형성하고, 유기 용매 안에서 금속 전구체와 상기 시드를 반응시켜 나노 막대를 형성한다. 제1 전극이 형성된 기판 상에 상기 제1 전극과 중첩되고 상기 나노 막대를 포함하는 반도체 패턴을 형성하고, 상기 반도체 패턴과 중첩된 제2 전극을 형성한다. 상기 반도체 패턴, 상기 제1 및 제2 전극들을 포함하는 박막 트랜지스터와 연결된 화소 전극을 형성한다.
일 실시예에서, 상기 제1 전극은 게이트 라인과 연결된 제어 전극이고, 상기 제2 전극은 데이터 라인과 연결된 입력 전극 및 상기 입력 전극과 이격된 출력 전극을 포함하고, 상기 출력 전극이 상기 화소 전극과 접촉할 수 있다.
일 실시예에서, 상기 제1 전극은 데이터 라인과 연결된 입력 전극 및 상기 입력 전극과 이격된 출력 전극을 포함하고, 상기 제2 전극은 게이트 라인과 연결된 제어 전극이며, 상기 출력 전극이 상기 화소 전극과 접촉할 수 있다.
일 실시예에서, 상기 시드와 상기 금속 전구체의 몰비(mole ratio)는 1:1 내지 1:10일 수 있다.
일 실시예에서, 상기 나노 막대를 형성하는 공정에서 계면 활성제를 이용하는 경우, 상기 금속 전구체와 상기 계면 활성제의 몰비(mole ratio)는 1:2 내지 1:6일 수 있다.
일 실시예에서, 상기 나노 막대의 너비(두께 또는 지름)는 약 0.5 nm 내지 약 50 nm일 수 있다. 이때, 상기 나노 막대의 길이는 약 1 nm 내지 약 1 ㎛일 수 있다.
이와 같은 나노 막대의 제조 방법 및 이를 포함하는 표시 기판의 제조 방법에 따르면, 시드들을 유기 용매 안에서 금속 전구체와 반응시킴으로써 상기 시드들 각각으로부터 막대형의 나노 막대가 독립적으로 형성될 수 있다. 수열 반응(hydrothermal reaction)과 달리, 상기 시드들을 상기 유기 용매 안에서 성장시킴으로써 상기 나노 막대는 상기 시드의 결정성과 상기 시드의 크기에 따라서 그 너비(두께 또는 지름)가 제어될 수 있다. 또한, 상기 수열 반응보다 낮은 온도에서 상기 나노 막대를 용이하게 제조할 수 있다.
상기 유기 용매에 첨가하는 금속 전구체의 함량, 계면 활성제의 함량, 반응 시간 등에 따라서 상기 나노 막대의 두께, 길이 등을 용이하게 조절할 수 있다. 이에 따라, 상기 나노 막대의 생산성 및 제조 신뢰성을 향상시킬 수 있다. 나아가, 상기 나노 막대를 포함하는 반도체층을 대면적에 용이하게 형성할 수 있어 표시 기판의 생산성 및 제조 신뢰성 또한 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 나노 막대의 제조 방법을 설명하는 순서도이다.
도 2a 및 도 2b는 도 1의 나노 막대의 제조 방법을 설명하기 위한 개념도들이다.
도 3 및 도 4는 본 발명의 실시예 1에 따라 제조된 시드 및 나노 막대의 TEM(transmission electron microscopy) 사진들이다.
도 5 및 도 6은 본 발명의 실시예 2에 따라 제조된 시드 및 나노 막대의 TEM 사진들이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 순서도이다.
도 8 내지 도 10은 본 발명에 따라 제조된 다양한 구조를 갖는 표시 기판들을 설명하기 위한 단면도들이다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 나노 막대의 제조 방법을 설명하는 순서도이고, 도 2a 및 도 2b는 도 1의 나노 막대의 제조 방법을 설명하기 위한 개념도들이다.
도 1 및 도 2b를 참조하면, 나노 막대를 제조하기 위해서 금속 산화물을 포함하는 시드(seed, 10)를 제조한다(단계 S100).
상기 금속 산화물은 전이 금속의 산화물일 수 있다. 상기 전이 금속의 예로서는, 금(gold, Au), 은(silver, Ag), 백금(platinum, Pt), 팔라듐(palladium, Pd), 코발트(cobalt, Co), 구리(copper, Cu), 몰리브덴(molybdenum, Mo), 아연(zinc, Zn), 카드뮴(cadmium, Cd), 수은(mercury, Hg), 갈륨(gallium, Ga), 인듐(indium, In), 주석(tin, Sn), 납(lead, Pb) 등을 들 수 있다. 상기 금속 산화물은 1종류의 전이 금속을 포함하는 일원계 화합물이거나, 2종류 이상의 전이 금속들을 포함하는 다원계 화합물일 수 있다.
상기 시드(10)는 전이 금속을 포함하는 금속 전구체, 예를 들면 전이 금속 복합체를 여러 혼합물들과 혼합하여 화학 반응시킴으로써 형성할 수 있다. 상기 시드(10)를 형성하는데 이용하는 상기 금속 전구체는 나노 막대를 구성하는 금속과 실질적으로 동일한 금속을 포함한다.
일례로, 상기 시드(10)가 산화아연(ZnO)을 포함하는 경우, 상기 시드(10)는 아연 전구체를 포함하는 제1 혼합물에 수산화물을 포함하는 제2 혼합물을 첨가함으로써 형성할 수 있다. 상기 제1 혼합물 및 상기 제2 혼합물 각각은 알코올을 더 포함할 수 있다.
상기 아연 전구체의 예로서는, 아연 아세테이트(zinc acetate), 아연 아세테이트 디하이드레이트(zinc acetate dihydrate), 디에틸 아연(diethyl zinc) 등을 들 수 있다. 상기 수산화물의 예로서는, 알칼리 금속인 리튬, 나트륨, 칼륨 등의 수산화물을 들 수 있다. 구체적으로, 상기 수산화물은 수산화칼륨(KOH)을 이용할 수 있다. 이때, 상기 시드(10)를 형성하기 위한 상기 아연 전구체와 상기 수산화물의 몰비(mole ratio)는 약 1:9 내지 약 1:19일 수 있고, 이 범위에서 산화 아연을 포함하는 상기 시드(10)가 용이하게 안정적으로 형성될 수 있다.
상기 알코올의 구체적인 예로서는, 메틸알코올(CH3OH), 에틸알코올(CH3CH2OH) 등을 들 수 있다. 바람직하게는, 상기 시드(10)의 제조에 이용되는 알코올은 메틸 알코올을 포함한다. 상기 제1 혼합물에 포함되는 알코올과 상기 제2 혼합물에 포함되는 알코올은 서로 같거나 서로 다를 수 있다.
약 50℃ 내지 약 70℃에서, 상기 제1 혼합물에 상기 제2 혼합물을 혼합할 수 있다. 상기 제1 및 제2 혼합물들의 반응은 약 1시간 내지 약 2시간 동안 수행될 수 있다. 이에 따라, 산화아연을 포함하는 상기 시드(10)가 합성될 수 있다. 상기 제1 및 제2 혼합물들의 화학 반응으로 인해 상기 시드(10)를 포함하는 여러 종류의 생성물들이 형성되고, 상기 생성물들로부터 원심 분리하여 상기 시드(10)를 수득할 수 있다.
상기 시드(10)의 크기는 상기 금속 전구체의 함량 및/또는 첨가된 혼합물들의 함량에 의해 결정될 수 있다. 예를 들어, 상기 시드(10)의 크기는 상기 아연 전구체의 함량 및/또는 상기 수산화물의 함량에 의해 조절될 수 있다.
도 2a 및 도 2b를 도 1과 함께 참조하면, 상기 시드(10)를 유기 용매 조건 하에서 성장시킨다(단계 S200). 이에 따라, 상기 시드(10)로부터 나노 막대(20)가 형성된다(단계 S300).
상기 나노 막대(20)를 형성하기 위한 "유기 용매 조건"은, 상기 시드(10)와 실질적으로 동일한 금속을 포함하는 금속 전구체 및 상기 유기 용매를 포함하는 용액으로 정의할 수 있다. 즉, 상기 시드(10)가 상기 유기 용매 및 상기 금속 전구체가 혼합된 용액 내에서 성장하여 상기 나노 막대(20)를 형성한다. 상기 나노 막대(20)의 형상은 상기 시드(10)의 성장 방향과 실질적으로 동일한 방향으로 연장되는 길이를 갖는 선형(line shape) 또는 막대형(rod shape)으로 정의할 수 있다.
구체적으로, 상기 시드(10), 상기 금속 전구체 및 상기 유기 용매를 포함하는 혼합물을 열분해 반응시키면 상기 금속 전구체로부터 생성된 금속 원자(5)가 상기 시드(10)와 반응하여 상기 시드(10)가 성장한다. 이에 따라, 상기 나노 막대(20)가 형성된다.
구체적으로, 상기 나노 막대(20)의 제1 부분(P1)은 원래 상기 시드(10)와 대응하는 부분이다. 또한, 상기 제1 부분(P1)과 연결된 제2 부분(P2)이 상기 금속 원자(5)가 상기 시드(10)로부터 성장한 부분이다. 상기 나노 막대(20)는 상기 시드(10)로부터 양방향으로 성장함으로써 형성된다. 예를 들어, 상기 시드(10)를 기준으로 하여 서로 다른 양방향으로 성장하여 상기 나노 막대(20)가 형성될 수 있다. 도 2b에서는 상기 제2 부분(P2)이 상기 제1 부분(P1)의 일측으로 연장된 경우를 도시하였으나 상기 나노 막대(20)는 실질적으로 상기 제1 부분(P1)을 중심으로 양방향으로 성장함으로써 형성될 수 있다. 상기 유기 용매가 상기 시드(10)의 성장 방향을 결정하고 이에 따라 상기 시드(10)는 막대형의 상기 나노 막대(20)로 성장하게 된다.
상기 나노 막대(20)의 너비(두께 또는 지름)는 상기 시드(10)의 크기에 의존할 수 있다. 상기 시드(10)의 크기가 클수록 상기 나노 막대(20)의 너비가 증가할 수 있다. 또한, 상기 유기 용매 내에서 상기 금속 전구체의 함량이 많을수록 상기 나노 막대(20)의 길이가 길어질 수 있다. 다만, 상기 시드(10)와 상기 금속 전구체의 몰비(mole ratio)가 약 1:10 초과인 경우, 즉 상기 금속 전구체의 함량이 지나치게 많은 경우에는 다수의 막대들이 서로 연결된 구조인 번들형(bundle shape)의 나노 막대가 형성되어 상기 나노 막대(20)의 분산 용매에 대한 분산성이 저하된다. 따라서, 몰비가 약 1:1 내지 약 1:10인 상기 시드(10)와 상기 금속 전구체를 상기 유기 용매에서 반응시키는 것이 바람직하다.
상기 유기 용매는 상기 시드(10)가 상기 양방향으로 성장하도록 제어함으로써 상기 나노 막대(20)를 용이하게 막대형으로 형성시킬 수 있다. 이에 따라, 나노판(nano plate)으로부터 다수의 막대들이 성장하는 번들형(bundle shape)의 나노 막대 구조와 달리, 상기 유기 용매에서는 상기 유기 용매가 상기 시드(10)의 성장 방향을 제어하여, 1개의 시드(10)가 성장하여 1개의 나노 막대(20)를 형성할 수 있다. 즉, 상기 번들형의 나노 막대는 분산 용매에 분산되기 어렵지만 본 발명에 따른 다수의 나노 막대들(20)은 각각 독립적이므로, 상기 나노 막대들(20)은 상기 분산 용매에 균일하게 분산되어 박막을 용이하게 형성할 수 있다.
상기 유기 용매는 상기 금속 전구체 및 상기 시드(10)의 열분해 반응의 온도보다 높은 끓는 점을 갖는다. 즉, 상기 유기 용매는 상기 열분해 반응에 영향을 주지 않아야 한다. 상기 유기 용매는 상기 시드(10)의 성장 방향을 결정하는 계면 활성제의 역할을 할 수 있다. 또한, 유기 용매는 상기 나노 막대(20)의 형성에 있어서 안정제(stabilizer)의 역할을 할 수 있다.
상기 유기 용매의 구체적인 예로서는 트리옥틸아민(trioctyl amine), 옥타데센(octadecene), 올레일아민(oleyl amine) 등을 들 수 있다. 일례로, 상기 유기 용매가 트리옥틸아민을 포함하는 경우, 상기 시드(10)의 성장 방향을 결정하고 트리옥틸 아민의 고립 전자쌍 (lone pair electron)에 의해서 상기 유기 용매가 소수성을 가지므로 소수성을 갖는 상기 나노 막대(20)에 대해서 안정제의 역할을 함으로써 상기 시드(10)를 막대형의 상기 나노 막대(20)로 형성할 수 있다. 상기 유기 용매가 트리옥틸아민이나 올레일아민을 포함하는 경우, 상기 유기 용매 외에 별도의 계면활성제를 첨가하지 않을 수 있다.
상기 시드(10), 상기 금속 전구체 및 상기 유기 용매를 포함하는 용액은 상기 유기 용매와 함께 계면활성제를 더 포함할 수 있다. 상기 계면 활성제는 알킬 아민계 화합물일 수 있다. 상기 알킬 아민계 화합물의 구체적인 예로서는, 헥사데실아민(hexadecyl amine), 도데실 아민(dodecylamine) 등을 들 수 있다.
상기 금속 전구체와 상기 계면 활성제의 몰비(mole ratio)가 약 1:2 내지 약 1:6일 때, 상기 나노 막대(10)가 막대형으로 안정적으로 형성된다. 상기 금속 전구체와 상기 계면 활성제의 몰비가 약 1:6 초과인 경우에는, 막대형보다는 육각뿔형의 나노 입자가 형성되므로 바람직하지 않다.
상기 나노 막대(20)를 합성하는 반응은 불활성 조건에 수행된다. 예를 들어, 상기 불활성 조건은 아르곤(Ar) 기체 조건일 수 있다.
상기 나노 막대(20)를 합성하는 반응이 약 200℃ 이상에서 수행되는 경우, 상기 열분해 반응이 촉진되어 상기 나노 막대(20)의 성장 속도를 활성화시킬 수 있다. 상기 나노 막대(20)를 합성하는 반응이 약 340℃ 이하에서 상기 유기 용매의 분해 없이 안정적으로 상기 나노 막대(20)를 형성할 수 있다. 따라서, 상기 시드(10)로부터 상기 나노 막대(20)를 합성하는 반응은 약 200℃ 내지 약 340℃에서 수행되는 것이 바람직하다. 보다 바람직하게, 상기 나노 막대(20)의 합성 반응은 약 260℃ 내지 약 300℃에서 수행될 수 있다. 약 200℃ 내지 약 340℃에서, 상기 나노 막대(20)를 합성하는 온도가 증가할수록, 상기 시드(10)의 크기에 독립적으로, 상기 나노 막대(20)의 너비가 두꺼워지고 상기 나노 막대(20)의 길이는 짧아질 수 있다.따라서, 상기 나노 막대(20)의 합성 반응 온도는 사용자의 필요에 따라서 약 200℃ 내지 약 340℃에서 적절히 선택될 수 있다.
상기 나노 막대(20)의 크기 및 모양은, 상기 용액에 포함된 상기 금속 전구체의 함량이나 상기 계면 활성제의 함량과, 상기 반응의 시간, 반응 온도 등을 조절함으로써 제어될 수 있다. 예를 들어, 상기 나노 막대(20)의 너비(두께 또는 지름)는 약 0.5 nm 내지 약 50 nm일 수 있다. 이때, 상기 나노 막대(20)의 길이는 약 1 nm 내지 약 1 ㎛일 수 있다.
상기 나노 막대(20)는 상기 시드(10)를 구성하는 금속의 종류에 따라서 금산화물, 은 산화물, 백금 산화물, 팔라듐 산화물, 코발트 산화물, 구리 산화물, 몰리브덴 산화물, 아연 산화물, 카드뮴 산화물, 수은 산화물, 갈륨 산화물, 인듐 산화물, 주선 산화물, 납 산화물 등을 포함할 수 있다.
실시예 1
아연 아세테이트 디하이드레이트 (zinc acetate dihydrate) 약 3.35 mmol 및 메틸 알코올 약 0.77 mmol (약 31.25 ㎖, 분자량 32, 비중 0.791)를 포함하는 제1 혼합물에, 수산화 칼륨 약 32.95 mmol 및 메틸 알코올 약0.40 mmol (약 16.25 ㎖)를 포함하는 제2 혼합물을 혼합하였다. 상기 제1 및 제2 혼합물들을 약 50℃ 내지 약 70℃에서 약 1시간 내지 약 2시간 동안 반응시켜 시드를 제조하였다.
상기 시드 약 0.25 mmol, 아연 아세테이트 (zinc acetate) 약 0.5 mmol, 올레일아민(oleyl amine) 약 2 mmol 및 트리옥틸아민(trioctyl amine, 분자량: 353.67) 약 14 mmol (약 5g)을 약 270℃ 의 아르곤 기체 조건 하에서 약 1시간 30분 동안 반응시킨다. 이에 따라, 본 발명의 실시예 1에 따른 나노 막대를 제조하였다.
도 3 및 도 4는 본 발명의 실시예 1에 따라 제조된 시드 및 나노 막대의 TEM(transmission electron microscopy) 사진들이다.
도 3을 참조하면, 아연 아세테이트 디하이드레이트 및 수산화 칼륨을 이용하여 지름이 약 5 nm인 시드들이 형성되는 것을 알 수 있다. 도 4를 참조하면, 상기 시드들을 유기 용매인 트리옥틸아민 조건 하에서 성장시킴으로써 막대형의 나노 막대들이 형성되는 것을 알 수 있다.
실시예 2
아연 아세테이트 디하이드레이트 (zinc acetate dihydrate) 약 3.35 mmol 및 메틸 알코올 약 0.77 mmol (약 31.25 ㎖)를 포함하는 제1 혼합물에, 수산화 칼륨 약 60.59 mmol 및 메틸 알코올 약0.40 mmol (약 16.25 ㎖)를 포함하는 제2 혼합물을 혼합하였다. 상기 제1 및 제2 혼합물들을 약 50℃ 내지 약 70℃에서 약 1시간 내지 약 2시간 동안 반응시켜 시드를 제조하였다.
상기 시드 약 0.1 mmol, 아연 아세테이트 (zinc acetate) 약 1.0 mmol, 올레일아민(oleyl amine) 약 4 mmol 및 트리옥틸아민(trioctyl amine) 약 14 mmol (약 5g)을 약 270℃의 아르곤 기체 조건 하에서 약 1시간 30분 동안 반응시킨다. 이에 따라, 본 발명의 실시예 2에 따른 나노 막대를 제조하였다.
도 5 및 도 6은 본 발명의 실시예 2에 따라 제조된 시드 및 나노 막대의 TEM 사진들이다.
도 5를 참조하면, 아연 아세테이트 디하이드레이트 및 수산화 칼륨을 이용하여 지름이 약 5 nm인 시드들이 형성되는 것을 알 수 있다. 도 6을 참조하면, 상기 시드들을 유기 용매인 트리옥틸아민 조건 하에서 성장되어 막대형의 나노 막대들이 형성되는 것을 알 수 있다.
본 발명에 따르면, 금속 산화물을 포함하는 시드를 유기 용매 안에서 금속 전구체와 반응시킴으로써 상기 시드들 각각으로부터 막대형의 나노 막대가 독립적으로 형성될 수 있다.
또한, 수열 반응과 달리, 상기 시드들을 상기 유기 용매 안에서 성장시킴으로써 상기 나노 막대는 상기 시드의 결정성과 상기 시드의 크기에 따라서 그 두께가 제어될 수 있다. 상기 유기 용매에 첨가하는 금속 전구체의 함량, 계면 활성제의 함량, 반응 시간 등에 따라서 상기 나노 막대의 두께, 길이 등을 용이하게 조절할 수 있다. 상기 나노 막대가 유기 용매 조건에서 합성되기 때문에 상기 나노 막대의 결정성이 매우 높다.
이하에서는, 도7을 참조하여 상기에서 설명한 나노 막대의 제조 방법을 이용한 표시 기판의 제조 방법을 설명하고, 도 8 내지 도 13을 참조하여 본 발명에 따라 다양한 구조의 표시 기판을 제조함에 대해서 설명한다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 기판 상에 제1 전극을 형성한다(단계 S210). 상기 제1 전극은 제1 신호 라인과 연결된 전극으로, 박막 트랜지스터의 제어 전극 또는 입력 전극이 될 수 있다. 상기 제1 전극은 상기 기판 상에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝함으로써 형성할 수 있다.
이어서, 상기 제1 전극이 형성된 기판 상에 반도체 패턴을 형성한다(단계 S220).
상기 반도체 패턴은 상기 제1 전극이 형성된 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 형성할 수 있다. 상기 반도체 패턴은 상기 제1 전극을 커버하는 절연층 상에 형성될 수 있다. 상기 반도체층은 산화아연을 포함하는 시드를 형성한 후, 유기 용매 안에서 금속 전구체와 상기 시드를 반응시킴으로써 형성된 나노 막대를 포함하는 용액을 상기 제1 전극이 형성된 기판 상에 도포함으로써 형성할 수 있다. 상기 나노 막대를 포함하는 용액은, 상기 나노 막대가 분산 용매에 분산된 상태로 정의할 수 있다. 상기 나노 막대를 포함하는 용액을 상기 기판 상에 슬릿 코팅 및/또는 스핀 코팅함으로써상기 기판 상에 상기 반도체층을 형성할 수 있다. 상기 나노 막대를 형성하는 공정은 상기에서 설명한 본 발명의 나노 막대의 제조 방법과 실질적으로 동일하므로 중복되는 구체적인 설명은 생략한다.
상기 반도체 패턴은 상기 반도체층을 사진 식각 공정을 통해서 패터닝함으로써 형성할 수 있다. 상기 반도체 패턴은 상기 제1 전극과 부분적으로 중첩된다. 예를 들어, 상기 반도체 패턴의 일단부가 상기 제1 전극과 중첩될 수 있다. 상기 반도체 패턴을 상기 나노 막대를 포함하는 반도체층을 이용하여 형성함으로써 상기 반도체 패턴에 전류가 흐를 때 상기 나노 막대 사이의 경계(grain boundary)가 최소화될 수 있다. 즉, 상기 나노 막대가 막대형을 가짐으로써 구형의 나노 입자에 비해서 상대적으로 상기 경계가 감소될 수 있다. 이에 따라, 상기 반도체 패턴의 전자 이동도(electron mobility)가 향상될 수 있어 상기 반도체 패턴을 포함하는 트랜지스터의 전기적 특성을 향상시킬 수 있다.
상기 반도체 패턴이 형성된 기판 상에 제2 전극을 형성한다(단계 S230).
상기 제2 전극은, 상기 제1 전극이 제어 전극일 때 상기 제1 신호 라인과 교차하는 제2 신호 라인과 연결된 입력 전극 및 상기 입력 전극과 이격된 출력 전극을 포함할 수 있다. 도 7에서 도시하지 않았으나, 상기 제1 전극이 상기 제어 전극이고 상기 제2 전극이 상기 입력 전극 및 상기 출력 전극을 포함할 때, 상기 제1 전극과 상기 반도체 패턴은 제1 절연층에 의해서 절연된다. 즉, 상기 반도체 패턴은 상기 제1 전극을 커버하고 있는 상기 제1 절연층 상에 형성된다. 상기 제2 전극은 상기 반도체 패턴과 직접 접촉한다. 이때, 상기 제2 전극과 상기 반도체 패턴 사이에는 상기 제2 전극과 상기 반도체 패턴의 접촉 저항을 감소시킬 수 있는 오믹 콘택층이 더 형성될 수 있다.
이와 달리, 상기 제1 전극이 입력 전극 및 출력 전극을 포함할 때, 상기 제2 전극은 상기 제1 신호 라인과 교차하는 제2 신호 라인과 연결된 제어 전극일 수 있다. 상기 제2 전극은 상기 반도체 패턴이 형성된 기판 상에 형성된 제2 금속층을 패터닝하여 형성할 수 있다. 도 7에서 도시하지 않았으나, 상기 제1 전극이 상기 입력 및 출력 전극들을 포함하고 상기 제2 전극이 제어 전극을 포함하는 경우, 상기 반도체 패턴과 상기 제2 전극은 제2 절연층에 의해서 절연된다. 즉, 상기 제2 전극은 상기 반도체 패턴을 커버하고 있는 상기 제2 절연층 상에 형성되고, 상기 제1 전극은 상기 반도체 패턴과 직접 접촉한다. 이때, 상기 제1 전극과 상기 반도체 패턴 사이에는 상기 제1 전극과 상기 반도체 패턴의 접촉 저항을 감소시킬 수 있는 오믹 콘택층이 더 형성될 수 있다.
이어서, 상기 제2 전극이 형성된 기판 상에 화소 전극을 형성한다(단계 S240). 상기 화소 전극은 상기 박막 트랜지스터와 전기적으로 연결된다. 상기 화소 전극은 상기 출력 전극과 직접적으로 접촉한다.
상기 제2 전극이 상기 입력 및 출력 전극들을 포함할 때, 상기 화소 전극은 상기 제2 전극과 부분적으로 접촉할 수 있다. 이때, 상기 입력 및 출력 전극들 상에는 상기 입력 및 출력 전극들을 커버하는 제3 절연층이 형성되고, 상기 제3 절연층이 상기 출력 전극을 부분적으로 노출시키는 콘택홀을 포함할 수 있다. 상기 화소 전극은 상기 제3 절연층 상에 형성되고 상기 콘택홀을 통해서 상기 출력 전극과 접촉한다.
상기 제1 전극이 상기 입력 및 출력 전극들을 포함할 때, 상기 제1 화소 전극은 상기 제1 전극과 부분적으로 접촉할 수 있다. 이때, 상기 제2 전극 상에는 상기 제2 전극을 커버하는 제4 절연층이 형성되고, 상기 제1 절연층 및 제4 절연층이 상기 출력 전극을 부분적으로 노출시키는 콘택홀을 포함할 수 있다. 상기 화소 전극은 상기 제4 절연층 상에 형성되고, 상기 콘택홀을 통해서 상기 출력 전극과 접촉한다.
본 발명에 따르면, 상기 박막 트랜지스터의 상기 반도체 패턴을 유기 용매 안에서 제조한 나노 막대를 이용하여 형성함으로써 상기 박막 트랜지스터의 생산성 및 전기적 특성을 향상시킬 수 있다.
이하에서는, 도 7에서 설명한 표시 기판의 제조 방법을 통해서 제조할 수 있는 표시 기판들의 구조 및 상기 표시 기판들 각각의 제조 방법에 대해서 간략히 설명한다.
도 8 내지 도 10은 본 발명에 따라 제조된 다양한 구조를 갖는 표시 기판들을 설명하기 위한 단면도들이다.
도 8을 참조하면, 표시 기판(101)은 스위칭 소자(TR) 및 화소 전극(PE)을 포함한다. 상기 스위칭 소자(TR)는 기판(110) 상에 형성된 제어 전극(GE), 상기 제어 전극(GE) 상에 형성된 반도체 패턴(AP), 상기 반도체 패턴(AP) 상에 형성된 입력 전극(SE) 및 출력 전극(DE)을 포함한다. 상기 제어 전극(GE)이 게이트 라인과 연결되고, 상기 입력 전극(SE)이 데이터 라인과 연결된다. 상기 반도체 패턴(AP)은 상기 제어 전극(GE)을 커버하는 제1 절연층(120) 상에 형성되고, 산화아연으로 형성된 나노 막대를 포함한다. 상기 입력 및 출력 전극들(SE, DE)은 제2 절연층(140)에 의해 커버된다. 상기 제2 절연층(140)은 상기 출력 전극(DE)을 부분적으로 노출시키고, 노출된 출력 전극(DE)이 상기 화소 전극(PE)과 콘택한다. 상기 스위칭 소자(TR)는 화소를 구동하는 박막 트랜지스터이거나, 상기 회로와 연결된 회로부에 형성된 박막 트랜지스터일 수 있다.
도 8에 도시된 표시 기판(101)을 형성하기 위해, 상기 기판(110) 상에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝하여 상기 게이트 라인 및 상기 제어 전극(GE)을 형성한다. 이어서, 상기 제1 절연층(120)을 형성하고, 산화아연으로 형성된 상기 나노 막대를 포함하는 반도체층을 상기 제1 절연층(120) 상에 형성한 후, 상기 반도체층을 패터닝하여 상기 반도체 패턴(AP)을 형성한다. 상기 반도체층을 구성하는 상기 나노 막대를 형성하는 방법은 도 1, 도 2a 및 도 2b에서 설명한 것과 실질적으로 동일하다. 또한, 상기 반도체층을 형성하는 방법은 도 7에서 설명한 것과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 반도체 패턴(AP)이 형성된 기판(110) 상에 제2 금속층을 형성하고, 상기 제2 금속층을 패터닝하여 상기 데이터 라인, 상기 입력 전극(SE) 및 상기 출력 전극(DE)을 형성한다. 이어서, 상기 제2 절연층(140)을 형성하고, 상기 제2 절연층(140)을 부분적으로 제거하여 상기 출력 전극(DE)을 부분적으로 노출시킨 후, 상기 화소 전극(PE)을 형성한다. 이에 따라, 도 8에 도시된 표시 기판(101)이 제조된다.
도 9를 참조하면, 도 9에 도시된 표시 기판(102)은 도 8에 도시된 것과 달리 스위칭 소자(TR)의 입력 전극(SE) 및 출력 전극(DE)이 기판(110) 상에 형성되고, 반도체 패턴(AP)은 상기 입력 및 출력 전극들(SE, DE)이 형성된 기판(110) 상에 형성된다. 제어 전극(GE)이 상기 반도체 패턴(AP) 상에 형성되고, 상기 제어 전극(GE)과 상기 반도체 패턴(AP)은 제3 절연층(145)에 의해서 서로 절연된다. 상기 제어 전극(GE)은 제4 절연층(150)에 의해서 커버되고, 화소 전극(PE)이 상기 제4 절연층(150) 상에 형성된다. 상기 출력 전극(DE)은 상기 제3 및 제4 절연층들(145, 150)을 관통하는 홀을 통해서 상기 화소 전극(PE)과 접촉한다.
도 9에 도시된 표시 기판(102)을 형성하기 위해서, 상기 기판(110) 상에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝하여 데이터 라인과 연결된 상기 입력 전극(SE) 및 상기 출력 전극(DE)을 형성한다. 상기 입력 전극(SE) 및 상기 출력 전극(DE)이 형성된 기판(110) 상에 산화아연으로 형성된 나노 막대를 포함하는 반도체층을 형성하고, 상기 반도체층을 패터닝하여 상기 반도체 패턴(AP)을 형성한다. 이어서, 상기 제3 절연층(145), 상기 제어 전극(GE) 및 상기 제4 절연층(150)을 순차적으로 형성하고, 상기 제3 및 제4 절연층들(145, 150)을 패터닝하여 상기 홀을 형성한다. 상기 홀이 형성된 상기 제4 절연층(150) 상에 상기 화소 전극(PE)을 형성함으로써 도 9에 도시된 표시 기판(102)이 제조된다.
도 10을 참조하면, 도 10에 도시된 표시 기판(201)은 게이트 라인(미도시), 데이터 라인(미도시), 전원 공급 라인(미도시), 스위칭 소자(Qs), 구동 소자(Qd), 격벽(WA) 및 전계 발광 소자(260)를 포함한다. 상기 스위칭 소자(Qs) 및 상기 구동 소자(Qd) 각각은 박막 트랜지스터이다. 상기 스위칭 소자(Qs)는 상기 게이트 라인 및 상기 데이터 라인과 연결되고, 스위칭 제어 전극(GE), 스위칭 입력 전극(SE), 스위칭 출력 전극(DE) 및 반도체 패턴(AP)을 포함한다. 상기 구동 소자(Qd)는 상기 스위칭 소자(Qs) 및 상기 전원 공급 라인과 연결되고, 구동 제어 전극(G), 구동 입력 전극(S), 구동 출력 전극(D) 및 액티브 패턴(AC)을 포함한다. 상기 구동 제어 전극(G)이 상기 스위칭 출력 전극(DE)과 전기적으로 연결된다.
상기 반도체 패턴(AP) 및 상기 액티브 패턴(AC) 각각은 산화아연으로 형성된 나노 막대를 포함하고, 상기 스위칭 제어 전극(GE)과 상기 구동 제어 전극(G) 상의 제1 절연층(220) 상에 형성된다. 상기 액티브 패턴(AC)은 상기 반도체 패턴(AP)을 형성하는 공정에서 형성될 수 있다. 상기 구동 소자(Qd)는 유기 발광 전계 소자(organic light emitting diode, OLED)의 특성상 상기 스위칭 소자(Qs)에 비해 상대적으로 많은 양의 전자들을 상기 전계 발광 소자(260)로 제공하여야 한다. 상기 액티브 패턴(AC)을 상기 나노 막대를 이용하여 형성함으로써 전기 이동도를 향상시킬 수 있다. 이에 따라, 빠른 시간 동안에 상기 전계 발광 소자(260)에 충분한 전자들을 제공할 수 있다.
상기 전계 발광 소자(260)는 상기 구동 소자(Qd)와 전기적으로 연결된 화소 전극(PE), 발광층(OL) 및 캐소드(CME)를 포함한다. 상기 화소 전극(PE)은, 상기 전계 발광 소자(260)의 애노드로서, 상기 발광층(OL)으로 정공(hole)을 제공하고, 상기 캐소드(CME)는 상기 발광층(OL)으로 전자를 제공하며, 상기 정공 및 상기 전자는 상기 발광층(OL)에서 결합하여 여기자(exciton)를 형성한다. 상기 화소 전극(PE)이 반사 전극이고 상기 캐소드(CME)가 투과 전극일 수 있다. 이와 달리, 상기 화소 전극(PE)이 투과 전극이고 상기 캐소드(CME)가 반사 전극일 수 있다.
상기 스위칭 소스 및 출력 전극들(SE, DE)과 상기 구동 소스 및 출력 전극들(S, D)을 포함하는 베이스 기판(210) 상에 제2 절연층(240)이 형성된다. 상기 격벽(WA)은 상기 스위칭 소자(Qs) 및 상기 구동 소자(Qd) 상에 형성되고, 상기 화소 전극(PE)의 일부를 노출시킨다. 상기 격벽(WA)을 통해 노출된 상기 화소 전극(PE) 상에 상기 발광층(OL)이 형성되고, 상기 캐소드(CME)는 상기 격벽(WA) 및 상기 발광층(OL)과 접촉한다.
도 10에 도시된 표시 기판(201)을 제조하기 위해서, 기판(110) 상에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝하여 상기 스위칭 제어 전극(GE) 및 상기 구동 제어 전극(G)을 형성한다. 상기 제1 절연층(220)을 형성한 후, 상기 나노 막대를 포함하는 반도체층을 형성하고, 상기 반도체층을 패터닝하여 상기 반도체 패턴(AP) 및 상기 액티브 패턴(AC)을 형성한다. 상기 나노 막대를 형성하는 공정은 도 1, 도 2a 및 도 2b에서 설명한 것과 실질적으로 동일하고, 상기 반도체층을 형성하는 공정은 도 7에서 설명한 것과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다. 이어서, 제2 금속층을 패터닝하여 상기 스위칭 입력 및 출력 전극들(SE, DE), 상기 구동 입력 및 출력 전극들(S, D)을 형성하고, 상기 제2 절연층(240)을 형성한다. 상기 제2 절연층(240) 상에 상기 화소 전극(PE)을 형성한 후, 상기 격벽(WA), 상기 발광층(OL) 및 상기 캐소드(CME)를 순차적으로 형성한다. 이에 따라, 도 10에 도시된 표시 기판(201)을 제조할 수 있다.
이하에서는, 도 11 및 도 12를 참조하여 도 7과 다른 방법으로 형성되는 표시 기판들에 대해서 설명한다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 표시 기판(103)은 기판(110) 상에 형성된 반도체 패턴(AP)과, 상기 반도체 패턴(AP)이 형성된 기판(110) 상에 입력 및 출력 전극들(SE, DE)과, 제어 전극(GE)을 포함하는 스위칭 소자(TR)를 포함한다. 상기 스위칭 소자(TR)는 화소 전극(PE)과 연결된다. 상기 입력 및 출력 전극들(SE, DE)이 상기 제어 전극(GE)과 제3 절연층(147)을 통해서 절연되고, 상기 제어 전극(GE)과 상기 화소 전극(PE)은 제4 절연층(150)에 의해서 절연된다.
도 11에 도시된 표시 기판(103)을 제조하기 위해서, 산화아연으로 형성된 나노 막대를 포함하는 반도체층을 상기 기판(110) 상에 형성하고, 상기 반도체층을 패터닝하여 상기 액티브 패턴(AP)을 형성한다. 상기 나노 막대를 형성하는 공정은 도 1, 도 2a 및 도 2b에서 설명한 것과 실질적으로 동일하므로, 중복되는 설명은 생략한다. 상기 액티브 패턴(AP)이 형성된 기판(110) 상에, 상기 입력 및 출력 전극들(SE, DE)을 형성하고 그 위에 상기 제3 절연층(147)을 형성한다. 이어서, 상기 반도체 패턴(AP), 상기 제어 전극(GE) 및 상기 제4 절연층(150)을 순차적으로 형성하고, 상기 제3 및 제4 절연층들(147, 150)을 관통하는 홀을 형성한 후에 상기 화소 전극(PE)을 형성한다.
도 12를 참조하면, 표시 기판(104)은 기판(110) 상에 형성된 반도체 패턴(AP), 상기 반도체 패턴(AP) 상에 형성된 제어 전극(GE), 입력 전극(SE) 및 출력 전극(DE)을 포함하는 스위칭 소자(TR)와, 화소 전극(PE)을 포함한다. 상기 반도체 패턴(AP)이 상기 기판(110) 상에 직접적으로 형성되고, 상기 반도체 패턴(AP)과 상기 제어 전극(GE)이 제5 절연층(149)을 통해서 절연된다. 상기 입력 및 출력 전극들(SE, DE)은 상기 제어 전극(GE)과 제6 절연층(155)을 통해서 절연되고, 상기 제5 및 제6 절연층들(149, 155)을 관통하는 홀들을 통해서 상기 반도체 패턴(AP)이 상기 입력 전극(SE) 및 상기 출력 전극(DE)과 직접적으로 접촉한다. 제7 절연층(160)에 의해서 상기 입력 및 출력 전극들(SE, DE)이 커버되고, 상기 제7 절연층(160)에 의해서 부분적으로 노출되는 상기 출력 전극(DE)이 상기 화소 전극(PE)과 접촉한다.
도 12에 도시된 표시 기판(104)을 제조하기 위해서, 산화아연으로 형성된 나노 막대를 포함하는 반도체층을 상기 기판(110) 상에 형성하고, 상기 반도체층을 패터닝하여 상기 액티브 패턴(AP)을 형성한다. 상기 나노 막대를 형성하는 공정은 도 1, 도 2a 및 도 2b에서 설명한 것과 실질적으로 동일하므로, 중복되는 설명은 생략한다.
상기 액티브 패턴(AP)을 형성한 후, 상기 제5 절연층(149) 및 상기 제어 전극(GE)을 순차적으로 형성한다. 상기 제어 전극(GE) 상에 상기 제6 절연층(155)을 형성하고, 상기 제5 및 제6 절연층들(149, 155)을 관통하는 홀들을 형성한 후, 상기 입력 및 출력 전극들(SE, DE)을 형성한다. 이어서, 상기 제7 절연층(160)을 형성하고, 상기 제7 절연층(160)을 패터닝하여 상기 출력 전극(DE)을 부분적으로 노출시킨 후, 상기 화소 전극(PE)을 형성한다. 이에 따라, 도 12에 도시된 표시 기판(104)이 제조된다.
도 7 내지 도 12에서는, 나노 막대를 포함하는 반도체층을 패터닝하여 반도체 패턴을 형성한 후, 상기 반도체 패턴을 형성하는 공정에서 이용한 마스크와 다른 마스크를 이용하여 입력 전극 및 출력 전극을 형성하는 공정을 이용하여 표시 기판을 형성하는 것을 설명하였다. 이와 달리, 제어 전극을 포함하는 기판 상에 상기 반도체층을 형성하고, 상기 반도체층 상에 금속층을 형성한 후 상기 반도체층 및 상기 금속층을 하나의 마스크를 이용하여 패터닝하여 상기 반도체 패턴, 상기 입력 전극 및 상기 출력 전극을 형성할 수도 있다. 이때, 상기 반도체층 및 상기 금속층의 패터닝에 이용되는 마스크는 하프톤부 또는 회절부를 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 산화아연을 포함하는 시드들을 유기 용매 조건 하에서 아연 전구체와 반응시킴으로써 상기 시드들 각각으로부터 나노 막대가 독립적으로 형성될 수 있다. 수열 반응(hydrothermal reaction)과 달리, 상기 시드들을 상기 유기 용매 조건 하에서 성장시킴으로써 상기 나노 막대는 상기 시드의 결정성과 상기 시드의 크기에 따라서 그 두께가 제어될 수 있다. 또한, 상기 수열 반응보다 낮은 온도에서 상기 나노 막대를 용이하게 제조할 수 있다.
상기 유기 용매에 첨가하는 아연 전구체의 함량, 계면 활성제의 함량, 반응 시간 등에 따라서 상기 나노 막대의 두께, 길이 등을 용이하게 조절할 수 있다. 이에 따라, 상기 나노 막대의 생산성 및 제조 신뢰성을 향상시킬 수 있다. 나아가, 인듐 산화물을 대체하여 아연 산화물을 포함하는 반도체층을 대면적에 용이하게 형성할 수 있어 표시 기판의 생산성 및 제조 신뢰성 또한 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
5: 아연 원자 10: 시드
20: 나노 막대 P1, P2: 제1, 제2 부분
101, 102, 103, 104, 201: 표시 기판
AP: 반도체 패턴 AC: 액티브 패턴
TR, Qs: 스위칭 소자 Qd: 구동 소자
PE: 화소 전극

Claims (20)

  1. 금속 산화물을 포함하는 시드를 형성하는 단계; 및
    유기 용매 안에서 금속 전구체와 상기 시드를 반응시켜 나노 막대를 형성하는 단계를 포함하고,
    상기 금속 전구체의 금속은 상기 시드와 동일한 금속을 포함하는 나노 막대의 제조 방법.
  2. 제1항에 있어서, 상기 유기 용매는
    트리옥틸아민(trioctyl amine), 옥타데센(octadecene) 및 올레일아민(oleyl amine)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 나노 막대의 제조 방법.
  3. 제1항에 있어서, 상기 금속 전구체는
    아연 아세테이트(zinc acetate) 및 아연 아세테이트 디하이드레이트(zinc acetate dihydrate)로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 나노 막대의 제조 방법.
  4. 제1항에 있어서, 상기 나노 막대를 형성하는 단계에서,
    상기 유기 용매에는 상기 유기 용매와 다른 알킬 아민계의 계면 활성제가 더 첨가되는 것을 특징으로 하는 나노 막대의 제조 방법.
  5. 제1항에 있어서, 상기 시드를 형성하는 단계는
    금속 전구체와 수산화물을 알코올 안에서 반응시키는 것을 특징으로 하는 나노 막대의 제조 방법.
  6. 제1항에 있어서, 상기 나노 막대를 형성하는 단계는 200℃ 내지 340℃에서 수행되는 것을 특징으로 하는 나노 막대의 제조 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 나노 막대를 형성하는 단계에서,
    상기 시드와 상기 금속 전구체의 몰비(mole ratio)는 1:1 내지 1:10인 것을 특징으로 하는 나노 막대의 제조 방법.
  9. 제8항에 있어서, 상기 나노 막대를 형성하는 단계에서, 상기 유기 용매와 다른 화합물을 포함하는 계면 활성제를 더 이용하고,
    상기 금속 전구체와 상기 계면 활성제의 몰비(mole ratio)는 1:2 내지 1:6인 것을 특징으로 하는 나노 막대의 제조 방법.
  10. 금속 산화물을 포함하는 시드를 형성하는 단계;
    유기 용매 안에서 금속 전구체와 상기 시드를 반응시켜 나노 막대를 형성하는 단계;
    제1 전극이 형성된 기판 상에 상기 제1 전극과 중첩되고 상기 나노 막대를 포함하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴과 중첩된 제2 전극을 형성하는 단계; 및
    상기 반도체 패턴, 상기 제1 및 제2 전극들을 포함하는 박막 트랜지스터와 연결된 화소 전극을 형성하는 단계를 포함하고,
    상기 금속 전구체의 금속은 상기 시드와 동일한 금속을 포함하는 표시 기판의 제조 방법.
  11. 제10항에 있어서, 상기 유기 용매는
    트리옥틸아민(trioctyl amine), 옥타데센(octadecene) 및 올레일아민(oleyl amine)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 금속 전구체는
    아연 아세테이트(zinc acetate) 또는 아연 아세테이트 디하이드레이트(zinc acetate dihydrate)를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제10항에 있어서, 상기 나노 막대를 형성하는 단계에서, 상기 유기 용매에는 상기 유기 용매와 다른 알킬 아민계의 계면 활성제가 더 첨가되는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제10항에 있어서, 상기 시드를 형성하는 단계는
    금속 전구체와 수산화물을 알코올 안에서 반응시키는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제10항에 있어서, 상기 나노 막대를 형성하는 단계는 260℃ 내지 300℃에서 수행되는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제10항에 있어서, 상기 나노 막대의 두께는 0.5 nm 내지 50 nm이고, 상기 나노 막대의 길이는 1 nm 내지 1 m인 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제10항에 있어서, 상기 나노 막대를 형성하는 단계에서,
    상기 시드와 상기 금속 전구체의 몰비(mole ratio)는 1:1 내지 1:10인 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제10항에 있어서, 상기 나노 막대를 형성하는 단계에서, 상기 유기 용매와 다른 화합물을 포함하는 계면 활성제를 더 이용하고,
    상기 금속 전구체와 상기 계면 활성제의 몰비(mole ratio)는 1:2 내지 1:6인 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제10항에 있어서, 상기 제1 전극은 게이트 라인과 연결된 제어 전극이고,
    상기 제2 전극은 데이터 라인과 연결된 입력 전극 및 상기 입력 전극과 이격된 출력 전극을 포함하고, 상기 출력 전극이 상기 화소 전극과 접촉하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제10항에 있어서, 상기 제1 전극은 데이터 라인과 연결된 입력 전극 및 상기 입력 전극과 이격된 출력 전극을 포함하고,
    상기 제2 전극은 게이트 라인과 연결된 제어 전극이며, 상기 출력 전극이 상기 화소 전극과 접촉하는 것을 특징으로 하는 표시 기판의 제조 방법.
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