KR101939007B1 - 안정화된 벡터링 제어를 통해 크로스토크를 감소시키기 위한 방법 및 시스템 - Google Patents

안정화된 벡터링 제어를 통해 크로스토크를 감소시키기 위한 방법 및 시스템 Download PDF

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Abstract

하나의 예시적인 실시예에서, 방법은 크로스토크 채널 및 채널 행렬을 획득하는 단계 및 전력 제어 행렬을 결정하는 단계를 포함하고, 전력 제어 행렬은 복수의 활성 통신 라인에 대응하는 전력들을 조절하기 위한 것이다. 방법은 전력 제어 행렬을 크로스토크 채널에 적용하는 것에 기초하여 벡터링 행렬을 결정하는 단계 및 복수의 활성 통신 라인을 통한 데이터의 통신을 위해 벡터링 행렬을 사용하여 벡터링된 신호들을 발생하는 단계를 추가로 포함한다.

Description

안정화된 벡터링 제어를 통해 크로스토크를 감소시키기 위한 방법 및 시스템
용량의 관점에서 디지털 가입자 라인(digital subscriber line)(DSL)의 성능은 감쇠 및 노이즈 환경과 같은 다수의 요인에 의존한다. DSL 전송 시스템의 성능은 하나의 꼬인 라인 쌍(twisted line pair)으로부터 동일한 바인더를 갖는 다른 꼬인 라인 쌍으로의 크로스토크 간섭(crosstalk interference), 및 그보다 정도는 덜 하지만, 이웃 바인더들 내의 꼬인 라인 쌍들로의 크로스토크 간섭에 의해 영향을 받는다.
결과적으로, 크로스토크 간섭은 다수의 꼬인 쌍 라인(twisted pair line)을 가로지르는 데이터 레이트에 영향을 미칠 수 있다.
예를 들어 서로 옆에 함께 위치하는 2개의 VDSL2(very-high-bitrate digital subscriber line) 라인들과 같은 두 개의 통신 라인은 서로 신호를 유도한다. 유도된 크로스토크와 통신 라인 주변의 다른 소스로부터의 노이즈로 인해, 이들 라인들 상에서 수송되는 데이터는 크로스토크 및 노이즈에 의해 영향을 받거나 손상될 수 있다. 통신 라인 상에 유도된 크로스토크를 감소시키거나 통신 라인 상에 유도된 크로스토크를 보상함으로써, 손상된 데이터의 양이 감소될 수 있고 정보가 신뢰성있게 통신될 수 있는 레이트가 증가된다.
크로스토크 및 노이즈를 감소시키기 위한 기존 해결책들은 대각선으로 우세한 크로스토크 채널 행렬들에 대해 최적의 성능을 갖는 프리코딩 제어 메커니즘(pre-coding control mechanism)을 활용하는 것을 포함한다.
프리코딩(사전보상으로도 지칭됨) 기술은, 피해 라인(victim line)에 미치는 외부 소스들로부터의 크로스토크를 보상하기 위해 사용되는, 데이터 신호에 추가된 추가적인 신호의 전송에 기초한다. 따라서, 통신 라인을 적절한 방식으로 구성함으로써 크로스토크의 영향을 감소시키거나 크로스토크 영향들을 피하는 대신에, 프리코딩은 통신 채널 상에서 크로스토크의 영향들을 보상하는데 사용될 수 있다. 프리코딩 기술들은 진폭 정보 및 위상 정보 양쪽 모두를 포함하는 크로스토크 채널 정보에 기초한다. 이러한 정보는 슬라이서 에러(slicer error) 또는 신호 대 잡음 비(SNR)와 같은 측정치들로부터 획득될 수 있다. 프리코딩을 위한 이러한 측정치들의 특정 예는 파일럿 시퀀스들 및 에러 피드백의 사용이다. G.vector에서의 파일럿 시퀀스들의 사용은 2010년 4월, ITU G.933.5, Series G: Transmission Systems and Media, Digital Systems and Networks, "Self-FEXT cancellation (vectoring) for use with VDSL2 transceivers" 에 설명되고, 그 전체 내용은 참조로 포함된다.
크로스토크 채널 행렬은 다른 활성 통신 라인들 상에서 각각의 활성 통신 라인에 의해 유도된 크로스토크 간섭 및 노이즈의 레벨들을 지시하는 행렬을 지칭할 수 있다(위에서 논의된 두 개의 통신 라인의 경우에, 대응하는 크로스토크 행렬은 2 × 2 행렬이다).
대각선으로 우세한 행렬은 행렬의 각각의 행 내의 대각선 엔트리의 크기가 해당 행렬의 동일한 행 내의 모든 다른 엔트리의 크기들의 합 이상인 행렬이다.
예시적인 실시예들은 높은 레벨들의 크로스토크를 갖는 DSL 시스템에서의 크로스토크를 감소시키기 위한 방법들 및 시스템들에 관한 것이다.
하나의 예시적인 실시예에 따르면, 방법은 크로스토크 채널 및 채널 행렬을 획득하는 단계 및 전력 제어 행렬을 결정하는 단계를 포함하고, 전력 제어 행렬은 복수의 활성 통신 라인에 대응하는 전력들을 조절하기 위한 것이다. 방법은 전력 제어 행렬을 크로스토크 채널에 적용하는 것에 기초하여 벡터링 행렬을 결정하는 단계 및 복수의 활성 통신 라인을 통한 적어도 하나의 디바이스와 복수의 원격 송수신기 사이의 데이터의 통신을 위해 벡터링 행렬을 사용하여 벡터링된 신호들을 발생하는 단계를 추가로 포함한다.
예시적인 실시예에서, 채널 행렬은 비 대각선으로 우세한 행렬이다.
예시적인 실시예에서, 벡터링 행렬은 대각선으로 우세한 행렬이다.
예시적인 실시예에서, 방법은 전력 제어 행렬과 크로스토크 채널의 곱의 세기의 측정치가 임계값보다 작도록 전력 제어 행렬을 결정하는 단계를 포함하며, 여기서 벡터링 행렬은 프리코딩 행렬이고 크로스토크 채널은 다운스트림 크로스토크 채널이다.
예시적인 실시예에서, 전력 제어 행렬은 대각선 행렬이고, 활성 통신 라인들의 일부에 대응하는 대각선 행렬의 엔트리들은 1보다 작고, 복수의 활성 통신 라인의 나머지 부분에 대응하는 대각선 행렬의 엔트리들은 1과 동일하다.
예시적인 실시예에서, 방법은 활성 통신 라인들의 일부에 대응하는 전력들을 제한하는 단계를 포함한다.
예시적인 실시예에서, 방법은 전력 제어 행렬의 대각선 엔트리들을 반복적으로 갱신함으로써 전력 제어 행렬을 결정하는 단계를 포함한다.
예시적인 실시예에서, 전력 제어 행렬의 대각선 엔트리들의 반복적인 갱신은 임계값에 종속된 초기 보상 행렬을 결정하는 것을 포함한다. 반복적인 갱신의 각각의 반복에 대해, 대각선 엔트리들의 반복적인 갱신은 대응하는 보상 행렬에 기초하여 에러 행렬을 결정하는 것, 대응하는 보상 행렬의 각각의 행에 대해 행 전력을 결정하는 것, 각각의 결정된 행 전력에 기초하여 전력 제어 행렬의 대각선 엔트리들을 결정하는 것, 및 결정된 전력 제어 행렬에 기초하여 대응하는 보상 행렬을 갱신하는 것을 포함하며, 갱신된 보상 행렬은 반복적인 갱신에서 다음 반복에 대한 보상 행렬로써 사용된다.
예시적인 실시예에서, 방법은 전력 제어 행렬과 크로스토크 채널의 곱의 세기의 측정치가 임계값보다 작도록 전력 제어 행렬을 결정하는 단계를 포함하며, 여기서 벡터링 행렬은 포스트코딩 행렬이며 크로스토크 채널은 업스트림 크로스토크 채널이다.
예시적인 실시예에서, 전력 제어 행렬은 대각선 행렬이며, 복수의 활성 통신 라인의 일부에 대응하는 대각선 행렬의 엔트리들은 1보다 작고, 복수의 활성 통신 라인의 나머지 부분에 대응하는 대각선 행렬의 엔트리들은 1과 동일하다.
예시적인 실시예에서, 방법은 복수의 활성 통신 라인에 대응하는 전력들을 제한하는 단계를 포함한다.
예시적인 실시예에서, 디바이스는 크로스토크 채널 및 채널 행렬을 획득하고 전력 제어 행렬을 결정하도록 구성되는 프로세서를 포함하고, 전력 제어 행렬은 복수의 활성 통신 라인에 대응하는 전력들을 조절하기 위한 것이다. 프로세서는 전력 제어 행렬을 크로스토크 채널에 적용하는 것에 기초하여 벡터링 행렬을 결정하고, 복수의 활성 통신 라인을 통한 디바이스와 복수의 원격 송수신기 사이의 데이터의 통신을 위해 벡터링 행렬을 사용하여 벡터링된 신호를 발생하도록 추가로 구성된다.
예시적인 실시예에서, 채널 행렬은 비 대각선으로 우세한 행렬이다.
예시적인 실시예에서, 벡터링 행렬은 대각선으로 우세한 행렬이다.
예시적인 실시예에서, 프로세서는 전력 제어 행렬과 크로스토크 채널의 곱의 세기의 측정치가 임계값보다 작도록 전력 제어 행렬을 결정하도록 구성되며, 여기서 벡터링 행렬은 프리코딩 행렬이고 크로스토크 채널은 다운스트림 크로스토크 채널이다.
예시적인 실시예에서, 전력 제어 행렬은 대각선 행렬이며, 활성 통신 라인들의 일부에 대응하는 대각선 행렬의 엔트리들은 1보다 작고, 복수의 활성 통신 라인의 나머지 부분에 대응하는 대각선 행렬의 엔트리들은 1과 동일하다.
예시적인 실시예에서, 프로세서는 활성 통신 라인들의 일부에 대응하는 전력들을 제한하도록 구성된다.
예시적인 실시예에서, 프로세서는 전력 제어 행렬의 대각선 엔트리들을 반복적으로 갱신함으로써 전력 제어 행렬을 결정하도록 구성된다.
하나의 예시적인 실시예에서, 프로세서는 임계값에 종속된 초기 보상 행렬을 결정함으로써 전력 제어 행렬의 대각선 엔트리들을 반복적으로 갱신하도록 구성된다. 반복적인 갱신의 각각의 반복에 대해, 프로세서는 대응하는 보상 행렬에 기초하여 에러 행렬을 결정하고, 대응하는 보상 행렬의 각각의 행에 대해 행 전력을 결정하고, 각각의 결정된 행 전력에 기초하여 전력 제어 행렬의 대각선 엔트리들을 결정하고, 결정된 전력 제어 행렬에 기초하여 대응하는 보상 행렬을 갱신하도록 구성되며, 갱신된 보상 행렬은 반복적인 갱신에서 다음 반복에 대한 보상 행렬로서 사용된다.
예시적인 실시예에서, 프로세서는 전력 제어 행렬과 크로스토크 채널의 곱의 세기의 측정치가 임계값보다 작도록 전력 제어 행렬을 결정하도록 구성되며, 여기서 벡터링 행렬은 포스트코딩 행렬이고 크로스토크 채널은 업스트림 크로스토크 채널이다.
예시적인 실시예에서, 전력 제어 행렬은 대각선 행렬이며, 복수의 활성 통신 라인의 일부에 대응하는 대각선 행렬의 엔트리들은 1보다 작고, 복수의 활성 통신 라인의 나머지 부분에 대응하는 대각선 행렬의 엔트리들은 1과 동일하다.
예시적인 실시예에서, 프로세서는 활성 통신 라인들의 일부에 대응하는 전력들을 제한하도록 구성된다.
예시적인 실시예들은 첨부 도면들과 함께 취해진 다음의 상세한 설명으로부터 더욱 명확하게 이해될 것이다. 도 1 내지 도 5는 본 명세서에서 설명되는 바와 같은 비제한적인 예시적인 실시예들을 표현한다.
도 1은 예시적인 실시예에 따른, 통신 시스템을 예시한다;
도 2는 예시적인 실시예에 따른, 프리코더를 포함하는 제어기를 예시한다;
도 3은 하나의 예시적인 실시예에 따른, 전력 제어 행렬을 결정하기 위한 프로세스를 설명한다;
도 4는 하나의 예시적인 실시예에 따른, 전력 제어 행렬의 직접적인 결정을 위한 프로세스를 설명한다;
도 5는 하나의 예시적인 실시예에 따른, 반복적인 갱신 알고리즘을 사용하여 전력 제어 행렬을 결정하기 위한 프로세스를 설명한다.
이제, 일부 예시적인 실시예들이 예시되는 첨부 도면들을 참조하여 다양한 예시적인 실시예들이 더욱 완전하게 설명될 것이다.
그에 따라서, 예시적 실시예들에 대한 다양한 수정 및 대안 형태들이 가능하지만, 그의 실시예들은 도면들에서 예로서 도시되며, 본 명세서에서 상세히 설명될 것이다. 그러나, 예시적인 실시예들을 개시된 특정한 형태들로 제한하려는 의도가 있는 것이 아니라, 반대로 예시적인 실시예들은 청구항들의 범위 내에 있는 모든 수정들, 등가물들 및 대안들을 커버하기 위한 것이라는 것을 이해해야 한다. 같은 번호들은 도면들의 설명 전체에 걸쳐 같은 요소들을 지칭한다.
다양한 요소들을 설명하기 위해 제1, 제2 등의 용어들이 본 명세서에서 사용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다는 것을 이해할 것이다. 이러한 용어들은 하나의 요소와 다른 요소를 구별하는데 사용될 뿐이다. 예를 들어, 예시적인 실시예들의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소로 불릴 수 있고, 유사하게, 제2 요소는 제1 요소로 불릴 수 있다. 본 명세서에서 사용되는 바와 같은, 용어 "및/또는(and/or)"은 열거된 관련 아이템들 중 하나 이상의 아이템들의 모든 조합들 및 임의의 조합들을 포함한다.
요소가 또 다른 요소에 "접속된(connected)" 또는 "결합된(coupled)"으로 지칭될 때, 그것은 다른 요소에 직접 접속 또는 결합되는 것일 수도 있고 또는 개재 요소들(intervening elements)이 존재하는 것일 수도 있다는 것이 이해될 것이다. 대조적으로, 한 요소가 다른 요소에 "직접 접속(directly connected)" 또는 "직접 결합(directly coupled)"된다고 할 때, 개재 요소들은 존재하지 않는다. 요소들 사이의 관계를 설명하는 데 사용되는 다른 단어들은 같은 방식으로 해석되어야 한다(예를 들어, "사이에(between)" 대 "직접 사이에(directly between)", "인접한(adjacent)" 대 "직접 인접한(directly adjacent)" 등).
본 명세서에서 사용되는 용어는 특정한 실시예들을 설명하는 것을 목적으로 할 뿐이며, 예시적인 실시예들을 제한하도록 의도된 것이 아니다. 본 명세서에서 사용된 바와 같은, 단수 형태("a,", "an" 그리고 "the")는 문맥에서 명백하게 달리 지시하지 않는 한 복수 형태도 포함하도록 의도된다. 용어들 “포함하다(comprises)", "포함하는(comprising)", "포함하다(includes)", 및/또는 "포함하는(including)"은, 본 명세서에서 사용될 때, 진술된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 그것의 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 또한 이해될 것이다.
일부 대안적인 구현들에서, 언급된 기능들/액션들은 도면들에서 언급된 순서와 다르게 발생할 수 있다는 점 또한 유의해야 한다. 예를 들어, 수반된 기능성/액션들에 따라, 연속하여 도시된 2개의 도면은 사실상 실질적으로 동시에 실행될 수도 있고 또는 때때로 역 순서로 실행될 수도 있다.
달리 정의되지 않는 한, 본 명세서에 사용된 모든 용어들(기술적 및 과학적 용어들을 포함함)은 예시적인 실시예들이 속하는 본 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 용어들, 예를 들어, 일반적으로 사용되는 사전들에 정의된 용어들이 관련 기술분야의 맥락에서 이들의 의미와 일치하는 의미를 갖는 것으로서 해석되어야 하며, 본 명세서에 그렇게 분명히 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 것이라는 것이 추가로 이해될 것이다.
예시적인 실시예들 및 대응하는 상세한 설명의 부분들은 소프트웨어, 또는 컴퓨터 메모리 내의 데이터 비트들에 대한 연산의 알고리즘들 및 심볼적 표현들의 견지에서 제시된다. 이러한 설명들 및 표현들은 본 기술분야의 통상의 기술자가 본 기술분야의 다른 통상의 기술자에게 자신의 연구의 핵심을 효과적으로 전달하는 수단이다. 알고리즘은, 그 용어가 여기에 사용되는 바와 같이, 그리고 그것이 일반적으로 사용되는 바와 같이, 원하는 결과로 이어지는 단계들의 일관성 있는(self-consistent) 시퀀스인 것으로 생각된다. 단계들은 물리적 양들의 물리적 조작들을 요구하는 것들이다. 일반적으로, 필수적이지는 않지만, 이러한 양들은 저장되고, 전달되고, 조합되고, 비교되고, 다른 방식으로 조작될 수 있는 광학적, 전기적, 또는 자기적 신호들의 형태를 취한다. 때로는, 주로 공통 사용의 이유들로 인해, 이러한 신호들을 비트들, 값들, 요소들, 심볼들, 문자들, 항들, 숫자들 등으로 지칭하는 것이 편리하다는 것이 증명되었다.
이하의 설명에서, 예시적인 실시예들은 특정한 작업들을 수행하거나 특정한 추상 데이터 타입들을 구현하는 루틴들, 프로그램들, 오브젝트들, 컴포넌트들, 데이터 구조들 등을 포함하는 프로그램 모듈들 또는 기능적 프로세스들로서 구현될 수 있으며, 기존의 네트워크 요소들 또는 제어 노드들에서 기존의 하드웨어를 사용하여 구현될 수 있는 액션들 및 동작들의 심볼적 표현들을 참조하여(예를 들어, 흐름도들의 형태로) 설명될 것이다. 이러한 기존의 하드웨어는 하나 이상의 CPU(Central Processing Unit)들, DSP(digital signal processor)들, 주문형 직접 회로(application-specific-integrated-circuit)들, FPGA(field programmable gate array)들 컴퓨터들 등을 포함할 수 있다.
구체적으로 달리 언급되지 않는 한, 또는 논의로부터 명백한 바와 같이, "프로세싱(processing)" 또는 "컴퓨팅(computing)" 또는 "계산(calculating)" 또는 "결정(determining)" 또는 "표시(displaying)" 등과 같은 용어들이, 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적, 전자적 양들로서 표현되는 데이터를, 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장소, 전송 또는 디스플레이 디바이스들 내의 물리적 양들로서 유사하게 표현되는 다른 데이터로 조작 및 변환하는, 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 지칭한다.
예시적인 실시예들의 소프트웨어로 구현된 양태들이 통상적으로 일부 형태의 유형의(또는 레코딩) 저장 매체 상에 인코딩된다는 점에도 유의한다. 유형의 저장 매체는 자기(예를 들어, 플로피 디스크 또는 하드 드라이브) 또는 광학(예를 들어, 콤팩트 디스크 판독 전용 메모리, 또는 "CD ROM")일 수 있고, 판독 전용 또는 랜덤 액세스일 수 있다. 예시적인 실시예들은 임의의 주어진 구현의 이러한 양태들에 의해 제한되지 않는다.
도 1은 예시적인 실시예에 따른, 통신 시스템을 예시한다. 도 1에 도시된 바와 같이, 시스템(500)은 분배 점(distribution point) 또는 액세스 노드(100) 및 고객 댁내 장비(Customer Premises Equipment)(CPE)들(200-1 내지 200-m)을 포함하며, 여기서 m은 1보다 큰 정수일 수 있다.
액세스 노드(100)는 오퍼레이터의 제어 하에 있을 수 있다. 액세스 노드(100)는 네트워크 프로세서(network processor)(NP)(120)와 통신하도록 구성되는 광학 네트워크 유닛(optical network unit)(ONU)(115)을 포함한다. 알려진 바와 같이, ONU(115)는 중앙 국(central office)에 위치되는 광학 라인 단말(optical line terminal)(OLT)에 광 섬유 채널을 통해 높은-대역폭 데이터 접속을 제공한다. ONU(115)는, 수신된 다운스트림 데이터 프레임들 또는 패킷들을 NP(120)에 전달하는데, 그 다음에, 프레임들 또는 패킷들에 대한 목적지를 결정하고, 그에 따라, 이들을 적절한 인터페이스(예를 들어, DSL, ADSL, VDSL, VDSL2 등의 인터페이스)에 포워드한다. 유사하게, 업스트림 방향에서, NP(120)는 인터페이스들로부터 ONU(115)로 프레임들 또는 패킷들을 포워드한다.
NP(120)는 신호들을 프로세싱 디바이스들(125-1 내지 125-m)에 제공한다. 프로세싱 디바이스들(125)은 점-대-점 통신을 위해 구성된다.
액세스 노드(100)는 제어기(130)를 추가로 포함한다. 제어기(130)는 프로세싱 디바이스들(125)로부터의 신호 벡터로 총칭되는 신호 데이터를 수신하도록 구성된다. 신호 데이터는 CPE들(200)에서 대응하는 프로세싱 디바이스들(260-1 내지 260-m)에 의해 수신되도록 의도되는 신호 값들을 포함할 수 있다. 다운스트림 방향에서, 제어기(130)는 또한 신호 벡터를 프리코딩하도록 구성되고, CPE들(200)로의 전송을 위해 프로세싱 디바이스들(125)에 다시 결과 데이터를 전송한다. 프로세싱 디바이스들(125)은 그 다음에 각각의 AFE(analog front end)들(135-1 내지 135-m)을 경유하여 각각의 라인들(300)을 통해 프리코딩된 신호 데이터를 전송한다.
업스트림 방향에서, 프로세싱 디바이스들(125)은 AFE들(135)로부터 크로스토크로 인해 손상된(crosstalk-contaminated) 신호들을 수신한다. 제어기(130)는 프로세싱 디바이스들(125)로부터 (수신된 신호 벡터로 총칭됨) 크로스토크로 인해 손상된 신호들을 수신하고, 수신된 신호 벡터를 포스트코딩하고, 사후-보상된 신호 데이터를 프로세싱 디바이스들(125)에 제공한다. 프로세싱 디바이스들(125)은 그 다음에 계속해서 신호 데이터를 처리하여 의도된 업스트림 정보를 복조한다.
일반적으로, 프로세싱 디바이스들 간에 교환되는 데이터는 주파수-도메인 샘플들이지만, 대안적으로 데이터는, 예를 들어, 시간-도메인 샘플들로서 표현될 수 있다.
위에서 논의된 바와 같이, 제어기(130)는 프로세싱 디바이스들(125)과 통신한다. 대안적으로, 제어기(130)는 프로세싱 디바이스들(125)과 AFE들(135-1 내지 135-m) 사이에 있을 수 있다. 따라서, 제어기(130)의 위치는 도 1에 도시된 위치로 제한되지 않는다.
또한, 액세스 노드(100)가 메모리(140), 또는 다수의 메모리를 포함할 수 있다는 것이 이해될 것이다. NP(120), 제어기(130), 및/또는 프로세싱 디바이스들(125)은 그들 각자의 기능들 및 액세스 노드(100)의 기능들을 수행하기 위해 메모리(140)에 저장된 프로그램들 및/또는 프로그램 모듈들을 실행한다. 메모리들은 NP(120), 제어기(130), 및/또는 프로세싱 디바이스들(125)에 대해 외부에 및/또는 내부에 있을 수 있다. 단지 예시의 간략함을 목적으로, 제어기(130)와 연관된 메모리(140)만이 도시된다.
위에서 논의된 바와 같이, 프로세싱 디바이스들(125) 각각은 연관된 AFE(135)를 지나 통신 라인들(300)을 통해 CPE들(200)의 각각의 하나와 통신할 수 있다. 라인들(300)(링크들로도 지칭됨)은 전화 라인들(예를 들어, 꼬인 구리 쌍들)일 수 있고, CPE들(200-1 내지 200-m)은 전화 라인들을 통해 데이터를 전송하기 위한 통신 표준에 따라 동작하는 모뎀들 또는 다른 인터페이스 디바이스들일 수 있다. CPE들(200-1 내지 200-m)은 다양한 고객 구내들에 위치될 수 있다. CPE들(200-1 내지 200-m) 각각은 AFE(255-1 내지 255-m) 및 각각의 프로세싱 디바이스들(260-1 내지 260-m)을 포함한다. AFE들(255) 각각은 AFE들(135)과 동일하거나 실질적으로 동일할 수 있다.
도 2는 예시적인 실시예에 따른, 프리코더를 포함하는 제어기(130)를 예시한다. 도 2가 프리코더로서 설명되지만, 동일한 구조가 포스트코더에 적용된다는 것이 이해되어야 한다. 제어기(130)는 프로세싱 디바이스들(125-1 내지 125-m) 각각과의 통신 인터페이스(270)를 갖는다. 착신 통신 인터페이스(270)는 프로세싱 디바이스들(125-1 내지 125-m)로부터 데이터 및 제어 신호들을 수신한다. 착신 통신 인터페이스(270)는 프리코딩될 각각의 프로세싱 디바이스들(125-1 내지 125-m)로부터의 심볼 데이터(x)를 서브세트 선택기(275)로 포워드한다.
프로세싱 디바이스들(125-1 내지 125-m)은 m개 라인들 각각에서 전송될 정보의 패킷들을 포함하는 개별적인 큐들을 유지할 수 있다. 임의의 시점에, 일부 큐들은 전송되길 기다리는 패킷들을 가질 수 있는 반면 다른 큐들은 비어있다.
활성 라인은 전송할 데이터를 가지고 있을 수도 또는 가지고 있지 않을 수도 있다. 전송할 데이터가 없는 활성 라인은 유휴 라인이라고 불린다. 벡터링된 시스템에서, 모든 활성 유휴 라인은 그들이 전송할 데이터를 가지고 있는지 여부와 관계없이 프리코더(285)에 의해 발생된 보상 신호들을 전송한다. 착신 통신 인터페이스(270)는 전송을 위한 활성 라인들을 지정한다.
서브세트 선택기(275)는 신호(x)를 수신한다. 신호(x)에 기초하여, 서브세트 선택기(275)는 복수의 신호 값(xs)(심볼들)을 결정한다. 복수의 신호 값(xs)은 활성 라인들에 대응하는 x로부터 심볼들을 취함으로써 획득된 벡터이다. 도 2가 서브세트 선택기(275)를 도시하지만, 예시적인 실시예들이 그것에 한정되지 않으며 서브세트 선택기가 없는 시스템을 포함한다는 것이 이해되어야 한다. 예를 들어, 일부 시스템들에서, 전송될 사용자 데이터가 없다면, 시스템은 더미 데이터들로 채워진다. 이러한 시스템에서 모든 라인은 항상 활성이며 서브세트 선택기가 없다.
서브세트 선택기(275)는 심볼 데이터(xs)를 프리코더(285)에 포워드한다.
착신 통신 인터페이스(270)는 또한 크로스토크 특성들과 같은, 수신기 피드백을 서브세트 선택기(275) 및 벡터링 제어 엔티티(vectoring control entity)(VCE)(280)에 포워드한다.
크로스토크 특성들은 수신기에 의해 수집된 에러 피드백 샘플들 또는 DFT 출력 샘플들이 될 수 있다(샘플들은 그 다음에 크로스토크 계수들의 추정치들을 산출하기 위해 상관관계 등에 의해 처리된다). 대안적으로, 크로스토크 특성들은 다른 곳에서 컴퓨팅된 다음 VCE(280)로 포워드되는 크로스토크 계수들의 추정치일 수 있다. 추가로, 크로스토크 특성들은 다른 형태들의 피드백, 예를 들어, 크로스토크에 의해 영향을 받고 크로스토크에 관한 어떤 것을 학습하기 위해 사용될 수 있는 SNR 측정들일 수 있다.
프리코더(285)는 발신 통신 인터페이스(290)에 포워드되는 보상된 데이터 심볼들(ys)(프리코딩된 데이터)을 생성하기 위해, VCE(280)으로부터 수신된 계수들을 서브세트 선택기(275)로부터 수신된 심볼 데이터에 적용한다. 발신 통신 인터페이스(290)는 보상된 데이터 심볼들을 프로세싱 디바이스들(125-1 내지 125-m)로 전송한다. 추가로, 착신 통신 인터페이스(270)는 VCE(280)로 포워드되는 수신기 피드백 데이터를 주기적으로 수신한다.
도 2에서, 착신 통신 인터페이스(270), 서브세트 선택기(275), 프리코더(285) 및 발신 통신 인터페이스(290)가 데이터 경로 요소들로 고려될 수 있는 반면, 벡터링 제어 엔티티(280)는 데이터 경로 요소들이 무엇을 행할지 지시하는 제어 경로 요소들로 고려될 수 있다.
착신 통신 인터페이스(270), 서브세트 선택기(275), 프리코더(285), 발신 통신 인터페이스(290) 및 벡터링 제어 엔티티(280) 각각은 예를 들어, 하드웨어, 소프트웨어를 실행하도록 구성된 프로세서, 펌웨어, 또는 그들의 임의의 조합으로 구현될 수 있다. 착신 통신 인터페이스(270), 서브세트 선택기(275), 프리코더(285), 발신 통신 인터페이스(290) 및 벡터링 제어 엔티티(280) 중 적어도 하나가 하드웨어일 때, 이러한 기존의 하드웨어는, 착신 통신 인터페이스(270), 서브세트 선택기(275), 프리코더(285), 발신 통신 인터페이스(290) 및 벡터링 제어 엔티티(280) 중 적어도 하나의 기능을 수행하기 위한 특수 목적 머신들로서 구성되는 하나 이상의 CPU(Central Processing Unit)들, DSP(digital signal processor)들, ASIC(application-specific-integrated-circuit)들, FPGA(field programmable gate array)들 컴퓨터들을 등을 포함할 수 있다. CPU들, DSP들, ASIC들 및 FPGA들은 일반적으로 프로세서들 및/또는 마이크로프로세서들로 지칭될 수 있다. 착신 통신 인터페이스(270), 서브세트 선택기(275), 프리코더(285), 발신 통신 인터페이스(290) 및 벡터링 제어 엔티티(280) 중 적어도 하나가 소프트웨어를 실행시키는 프로세서인 경우에, 프로세서는 착신 통신 인터페이스(270), 서브세트 선택기(275), 프리코더(285), 발신 통신 인터페이스(290) 및 벡터링 제어 엔티티(280) 중 적어도 하나의 기능을 수행하기 위해, 저장 매체(예를 들어, 메모리(140))에 저장된, 소프트웨어를 실행하기 위한 특수 목적 머신으로서 구성된다. 이러한 실시예에서, 프로세서는 하나 이상의 CPU(Central Processing Unit)들, DSP(digital signal processor)들, ASIC(application-specific-integrated-circuit)들, FPGA(field programmable gate array)들 컴퓨터들을 포함할 수 있다.
배경기술 섹션에서 논의된, 위에서 언급된 프리코딩 제어 메커니즘의 성능은 높은 레벨의 크로스토크를 경험하는 채널들에 대해 및/또는 특정 주파수보다 높은(예를 들어, 17MHz보다 높은) 주파수들을 사용하는 시스템들에서 저하될 수 있는데, 이는 이러한 시스템들에서 크로스토크 채널 행렬은 더이상 대각선으로 우세한 채널 행렬이 아닐 수도 있기 때문이다. 예를 들어, VDSL2 시스템 내의 통신 라인들은 통신 라인들의 물리적 속성들이 변할 수 있는 상황(예를 들어, 구리 케이블 내의 온도 변화들로 인해) 및/또는 개별적인 통신 라인들의 빈번한 합류(joining) 이벤트 및 퇴장(leaving) 이벤트에서 높은 크로스토크를 경험할 수 있다. 또한, 간단한 대각선화 프리코더(예를 들어, 배경기술 섹션 및 아래의 수학식 4b에서 논의된 프리코딩 제어 메커니즘)의 활용은 또한 높은 레벨의 크로스토크에서 전력 스펙트럼 밀도(PSD) 제약조건들의 위배를 야기할 수 있다.
기존의 해결책들은 PSD 제약조건들을 시행하기 위해 프리코딩 계수들을 축소(scale down)하거나 클리핑하는 것을 포함한다. 그러나, 프리코딩 행렬의 행을 축소시키거나 프리코딩 행렬의 상대적으로 큰 값들을 클리핑하는 것은 모든 통신 라인의 성능에 악영향을 미칠 것이다.
이득 스케일링은 또 다른 기존의 해결책이다. 이득 스케일링에 따르면, 전력 제어 행렬 Λ는 프리코딩 행렬 Ｃ(즉, Ｃ=(Ｉ+Ｇ)-1 Λ)를 산출하기 위해 (Ｉ+Ｇ)의 역에 적용되며, Ｉ는 단위 행렬이고 Ｇ는 크로스토크 채널 행렬이다. 그렇게 함으로써 이론적으로 크로스토크 간섭들의 완전한 소거가 가능하다. 그러나, 크로스토크 채널 행렬 Ｇ가 비 대각선으로 우세한 경우에, 결과로 얻은 프리코딩 행렬 Ｃ는 프리코딩 행렬을 개선하거나 반복적인 절차를 통해 채널에서의 변화들을 추적할 때 시스템의 느린 수렴을 야기할 것이다. 게다가, 통신 라인들 중 하나의 사용자에 의해 경험되는 단-대-단(end-to-end) 채널 이득이 전력 제어 행렬에 의해 영향을 받기 때문에, 전력 제어 행렬에서의 일부 변화들(예를 들어, 큰 변화들)은 에러들을 피하기 위해 수신기와 조율되어야 한다. G.fast 시스템들에서, 송신기 개시 이득 적응(Transmitter Initiated Gain Adaptation)이라 지칭되는 이러한 메커니즘이 제공된다. 그러나 VDSL 또는 VDSL2 시스템과 같은, 송신기 개시 이득 적응 메커니즘이 없는 시스템에서는, 이득 스케일링이 고정적이거나 대안적으로 느리게 적응되어야 하며, 이는 동적 시스템에서의 PSD 제약조건들을 시행하는 것이 어렵다는 것을 지시한다.
따라서, 본 발명자들은 높은 레벨의 크로스토크를 가진 시스템들 및/또는 상대적으로 높은 주파수들(예를 들어, 17MHz보다 높은)에서 동작할 수 있는 시스템들을 처리하기 위해 수정된 프리코딩 제어 메커니즘을 발견했다.
다음으로, 본 출원의 예시적인 실시예들을 설명하는 데 활용되는, 일련의 표기법들이 소개된다.
Η는 채널 행렬이고, 이의 결정은 크로스토크 채널 행렬 Ｇ 및 직접 채널 이득 행렬 Ｄ에 의존할 수 있다. 크로스토크 채널 행렬 Ｇ의 계수들은 각각의 통신 라인(예를 들어, 도 1에 도시된 바와 같이, 라인들(300))에 의해 경험된 크로스토크의 레벨을 표현한다. Ｉ는 단위 행렬이며, 단위 행렬 Ｉ의 대각선 엔트리들은 1인 반면, 모든 다른 엔트리들은 0이다. 첨자 Ｕ 및 Ｄ는 각각 업스트림 및 다운스트림 채널들/동작들을 나타낸다.
따라서, 업스트림 및 다운스트림 채널 행렬들은 각각 아래에 도시된 수학식 1 및 수학식 2로 표현될 수 있다.
[수학식 1]
Figure 112017071842611-pct00001
[수학식 2]
Figure 112017071842611-pct00002
이해하겠지만, 업스트림 및 다운스트림 채널들은 다중-입력-다중-출력(MIMO) 채널들이다.
하나의 예시적인 실시예에서 그리고 크로스토크 및 노이즈를 소거하기 위해, 제어기(130)는 벡터링 행렬 Ｃ를 결정할 수 있다. 다운스트림 동작에 대해, 벡터링 행렬 Ｃ는 프리코딩 행렬 Ｃ Ｄ 로서 지칭될 수 있다. 업스트림 동작에 대해, 벡터링 행렬 Ｃ는 포스트코딩 행렬 Ｃ Ｕ 로서 지칭될 수 있다. 제어기(130)는 크로스토크 채널들의 추정치 및 활성/비활성 이벤트들에 기초하여 프리코딩 행렬 Ｃ Ｄ 및 포스트코딩 행렬 Ｃ Ｕ 를 결정할 수 있다. 또한, 제어기(130)는 주기적으로 및/또는 동적으로 프리코딩 행렬 Ｃ Ｄ 및 포스트코딩 행렬 Ｃ Ｕ 를 결정할 수 있다.
이상적으로, 제어기(130)는 아래에 도시된 수학식 3a에 따라 포스트코딩 행렬 Ｃ Ｕ 를 결정한다. 이상적으로, 제어기(130)는 아래에 도시된 수학식 4a에 따라 프리코딩 행렬을 결정한다. 업스트림 및 다운스트림에 대한 보상 행렬 Ω는 각각 아래의 수학식 3a 및 수학식 4a에서 정의된다.
[수학식 3a]
Figure 112017071842611-pct00003
[수학식 4a]
Figure 112017071842611-pct00004
여기서, Ｃ Ｄ 는 프리코더이며 Ｃ Ｕ 는 포스트코더이다. 수학식 3a 및 수학식 4a는 각각 포스트코딩 행렬 및 프리코딩 행렬의 일반적인 형태를 표현한다.
포스트코딩 행렬 및 프리코딩 행렬의 특정한 선택은 아래의 수학식 3b 및 수학식 4b에 각각 도시된다.
[수학식 3b]
Figure 112017071842611-pct00005
[수학식 4b]
Figure 112017071842611-pct00006
위의 수학식 3b 및 수학식 4b에 도시된 바와 같은, 포스트코딩 행렬 Ｃ Ｕ 또는 프리코딩 행렬 Ｃ Ｄ 가 정규화된 채널 행렬들 (Ｉ+Ｇ Ｕ ) 및 (Ｉ+Ｇ Ｄ ) 각각의 역행렬이라면, 결과로 얻은 포스트코딩 행렬 Ｃ Ｕ 또는 프리코딩 행렬 Ｃ Ｄ 는, 정규화된 채널 행렬들 (Ｉ+Ｇ Ｕ ) 및 (Ｉ+Ｇ Ｄ ) 각각에 적용될 때, 모든 크로스토크 및 노이즈가 제거됨을 지시하는 단위 행렬 Ｉ를 산출한다. 이것은 업스트림 채널 및 다운스트림 채널에 대해 각각 아래의 수학식 5 및 수학식 6에 의해 도시된다.
[수학식 5]
Figure 112017071842611-pct00007
[수학식 6]
Figure 112017071842611-pct00008
VDSL 시스템들에서, 프리코딩 및 포스트코딩 행렬들 Ｃ Ｄ 및 Ｃ Ｕ 는 직접적으로 또는 다음 형태의 피드백 제어를 사용하여, 제어기(130)에 의해 결정될 수 있다:
[수학식 7]
Figure 112017071842611-pct00009
여기서 ｎ은 피드백 제어 루프에서의 반복들의 수를 표현하며,
Figure 112017071842611-pct00010
은 현재 에러 행렬의 추정치이고,
Figure 112017071842611-pct00011
은 0과 1 사이의 가중치를 가진 대각선 노이즈 감소 행렬이다.
Figure 112017071842611-pct00012
는 에러 행렬(또한 잔류 크로스토크 행렬로도 지칭될 수 있음)이고, 하나의 예시적인 실시예에서 다음과 같이 표현될 수 있다:
[수학식 8]
Figure 112017071842611-pct00013
수학식 8에서의 Ｒ을 수학식 5 또는 수학식 6으로 대체하면, 아래의 수학식 9 및 수학식 10에 의해 도시된 바와 같이, 업스트림 채널 및 다운스트림 채널에 대한 잔류 크로스토크 행렬을 각각 산출한다.
[수학식 9]
Figure 112017071842611-pct00014
[수학식 10]
Figure 112017071842611-pct00015
지금부터 그리고 설명의 편의를 위해, 예시적인 실시예들은 다운스트림 채널/동작에 대하여 설명될 것이며, 다운스트림 채널 및 업스트림 채널을 위한 첨자 표시법은 생략될 것이다. 그러나, 예시적인 실시예들은 본 기술분야의 통상의 기술자에 의해 쉽게 수정될 수 있고 또한 업스트림 채널에 적용될 수 있다.
위의 수학식 10에서, Ｇ가 작을 때(즉, Ｇ의 모든 고유값이 크기에 있어서 1보다 작고 Ｇ가 대각선으로 우세할 때), 수학식 7에 의해 정의된 프리코딩 행렬들의 시퀀스는, 위에 설명된 바와 같이, 원하는 프리코딩 행렬 Ｃ(예를 들어, Ｃ=(Ｉ+Ｇ)-1)로 수렴할 수 있다. 또한, 통신 라인들(300) 중 하나 이상은 그것과 관련된 PSD 제약조건들을 가질 수 있다. 따라서, Ｇ가 작을 때, 통신 라인들 중 하나 이상의 PSD 제약조건들이 시행될 수 있다. 그러나, Ｇ가 너무 클 때(예를 들어, G가 비 대각선으로 우세할 때, 이는 높은 크로스토크를 갖는 DSL 시스템을 나타냄), 수학식 7을 사용하는, 프리코딩 행렬들의 시퀀스의 프리코딩 행렬 Ｃ=(Ｉ+Ｇ)-1로의 수렴은, 보증되지 않으며 이에 더하여 PSD 제약조건들은 적절히 시행되지 않을 수 있다.
하나의 예시적인 실시예에서, 프리코딩 행렬의 수렴 및 PSD 제약조건들의 시행을 보증하기 위해, 전력 제어 행렬은 제어기(130)에 의해 결정되고 제어기(130)에 의해 활용될 수 있다. 특히, Ｃ를 Ｃ=(Ｉ+Ｇ)-1로 설계하는 대신, 프리코딩 행렬 Ｃ는 다음과 같이 제어기(130)에 의해 획득될 수 있다:
[수학식 11]
Figure 112017071842611-pct00016
여기서 Λ는 전력 제어 행렬이다. 하나의 예시적인 실시예에서, Λ는 대각선 엔트리들이 0 이상이고 1 이하인 대각선 행렬이다. Λ의 엔트리들은 전력 제어 파라미터들로서 지칭될 수 있는 반면, 누설 행렬 Ｉ-Λ의 엔트리들은 누설 파라미터들이다.
하나의 예시적인 실시예에서, 전력 제어 파라미터들은 곱 ΛＧ의 고유값들이 크기에 있어서 1보다 작도록 곱 ΛＧ이 작다는 것을 보장하도록 제어기(130)에 의해 결정될 수 있다. 따라서, 결정된 전력 제어 행렬 Λ는 PSD 제약조건들의 시행뿐만 아니라 프리코딩 행렬의 수렴 둘 다를 달성한다.
이하, 전력 제어 행렬 Λ를 결정하기 위한 예시적인 실시예들이 설명될 것이다. 도 3은, 하나의 예시적인 실시예에 따른, 전력 제어 행렬을 결정하기 위한 프로세스를 설명한다. 상기시키는 것으로서, 도 3의 프로세스는 다운스트림 채널을 참조하여 설명된다. 그러나, 도 3에서 설명된 프로세스는 수정될 수 있으며 업스트림 채널에도 적용될 수 있다.
S300에서, 제어기(130)는 다운스트림 크로스토크 행렬 Ｇ 및 다운스트림 채널 행렬 Η를 결정한다. 다운스트림 크로스토크 채널 행렬 Ｇ는 위에서 설명된 바와 같이 획득될 수 있다. 다운스트림 채널 행렬 Η는 위에서 설명된 바와 같이 수학식 2를 사용하여 획득될 수 있다.
S305에서, 제어기(130)는 전력 제어 행렬 Λ를 결정한다. 전력 제어 행렬 Λ는 여러 방식 중 하나에서 결정될 수 있다. 하나의 예시적인 실시예에서, 전력 제어 행렬은 다운스트림 크로스토크 채널 행렬 Ｇ로부터 직접 결정될 수 있다. 전력 제어 행렬의 직접적인 결정은 아래에 도 4를 참조하여 설명될 것이다. 또 다른 예시적인 실시예에서, 전력 제어 행렬 Λ의 파라미터들은 아래에 설명되는 바와 같이, 수학식 7의 수정된 버전에 기초한 프리코딩 행렬에 대한 반복적인 갱신 알고리즘을 사용하여 결정될 수 있다. 반복적인 갱신 알고리즘에 기초한 전력 제어 행렬 Λ의 파라미터들의 결정은 아래에 도 5를 참조하여 설명될 것이다.
S305에서 전력 제어 행렬이 결정되면, 그 다음에 S310에서, 제어기(130)는 다운스트림 동작에서 프리코딩 행렬과 동일한, 벡터링 행렬을 결정한다. 하나의 예시적인 실시예에서, 제어기(130)는 수학식 11에 따라, 결정된 전력 제어 행렬 Λ를 다운스트림 크로스토크 채널 Ｇ에 적용함으로써 프리코딩 행렬을 결정한다.
그 후에, S315에서, 제어기(130)는 결과로 얻은 프리코딩 행렬을 다운스트림 채널 행렬 Η에 적용한다. 결과로 얻은 행렬 Ｒ은 그 다음에 도 1에 도시된 복수의 CPE(1501 내지 150n)와 분배 센터(110) 사이의 복수의 활성 통신 라인 상에서 데이터를 통신하기 위해 사용된다.
이제 S305에서 전력 제어 행렬의 직접적인 결정이 설명될 것이다. 도 4는 하나의 예시적인 실시예에 따른, 전력 제어 행렬 Λ의 직접적인 결정을 위한 프로세스를 설명한다.
S401에서, 제어기(130)는 임계값 β를 획득한다. 하나의 예시적인 실시예에서, β는 실증적 연구들에 기초하여 결정되는 설계 파라미터일 수 있다. 임계값 β는 시스템의 오퍼레이터에 의해 선택될 수 있다. 임계값 β가 작을수록, 시스템은 최종 해결책으로 더 빨리 수렴된다(예를 들어, 합류 동작 또는 퇴장 동작 이후). 임계값 β의 더 큰 값들은 시스템이 최종 해결책으로 수렴하면 더 좋은 성능을 갖는 프리코더를 야기할 수 있다. 따라서, 하나의 예시적인 실시예에서, 임계값 β는 수렴의 속도와 프리코더의 성능의 품질 사이의 트레이드오프에 기초하여 제어기(130)에 의해 획득될 수 있다.
S403에서, 제어기(130)는 변수 k를 1로 초기화한다. 변수 k는 전력 제어 행렬 Λ의 행의 인덱스를 표현하며, 1과 통신 라인들(300)의 최대 수 사이이다(도 1에 도시된 바와 같이 m이다).
S406에서, 제어기(130)는 도 3을 참조하여 위에 설명된, S300에서 획득된 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행을 조사한다. 하나의 예시적인 실시예에서, 제어기(130)는 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행이 자연적으로 작은지 여부를 결정한다(예를 들어, |Ｇ kj|의 j에 걸친 합산이 β보다 작음).
S406에서, 제어기(130)가 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행이 자연적으로 작다고 결정하면, 그 다음에 S411에서, 제어기(130)는 전력 제어 행렬 Λ의 k번째 대각선 전력 제어 파라미터에 λk=1를 할당한다.
S406에서, 제어기(130)가 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행이 자연적으로 작지 않다고 결정하면, 그 다음에 S416에서, 제어기(130)는 λk에게 1보다 작은 값을 할당한다. λk에 대한 1보다 작은 값은 k번째 피해 라인(victim line)에 대해 (1-λk)배 만큼(by a factor of (1-λk))의 크로스토크의 억제를 야기한다.
하나의 예시적인 실시예에서, 자연적으로 작지 않은 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행에 대해, 제어기(130)는 λk를
Figure 112017071842611-pct00017
로서 결정하고, 여기서 β는 S401에서 획득된 위에서 정의된 임계값이며
Figure 112017071842611-pct00018
는 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행에 대한 절대 행 합산(absolute row sum)의 역(inverse)이다.
요약하면, 제어기(130)는 다음의 표현에 따라 Λ의 전력 제어 파라미터들을 결정할 수 있다:
[수학식 12]
Figure 112017071842611-pct00019
그 후에, S421에서 및 다운스트림 크로스토크 채널 행렬 Ｇ의 k번째 행의 조사 후에, 제어기(130)는 크로스토크 채널 행렬 Ｇ의 모든 행들이 검사/분석되었는지를 결정한다. S421에서 제어기(130)가 크로스토크 채널 행렬 Ｇ의 모든 행들이 검사/분석되지 않았다고 결정하면, 프로세스는 S423으로 진행하고, 여기서 변수 k가 1씩 증가하고, 그 다음에 프로세스는 S406으로 다시 복귀하고 제어기(130)는 다운스트림 크로스토크 채널 행렬 Ｇ의 모든 행들이 검사/분석될 때까지 S406 내지 S421을 반복한다.
S421에서, 제어기(130)가 다운스트림 크로스토크 채널 행렬 Ｇ의 모든 행들이 검사/분석되었다고 결정하면, 프로세스는 S426에서 S305로 다시 복귀하여 전력 제어 행렬 Λ가 결정된다.
도 4의 예시적인 실시예에서, 제어기(130)는 다음의 속성들을 갖는 전력 제어 행렬 Λ을 결정한다. 첫 번째, 전력 제어 행렬 Λ는 전력 제어 행렬 Λ과 다운스트림 크로스토크 채널 행렬 Ｇ의 곱의 세기(예를 들어, 놈(norm))의 측정치가 임계값 β보다 작도록 결정된다. 세기의 이러한 측정치는
Figure 112017071842611-pct00020
가 β보다 작도록 행렬이 선택된 경우에, 스펙트럼 반경
Figure 112017071842611-pct00021
의 상한인 측정치일 수 있다.
Figure 112017071842611-pct00022
가 β보다 작도록 전력 제어 행렬 Λ를 결정하면, 수렴된 보상 행렬 Ω가 작고 따라서 프리코딩 행렬 Ｃ가 빠르게 수렴하는 것을 보장한다. 다시 말해, 프리코딩 행렬 Ｃ는 수학식 11의 우변의 표현으로 수렴한다(아래 제공된, 수학식 20 또는 수학식 21을 반복적으로 적용할 때). 신속성은 프리코딩 행렬 Ｃ가 수학식 11을 만족시키는 것에 충분히(임계값 내) 근접하기 이전에 필요한 반복들의 수와 관계가 있다. 프리코딩 행렬 Ｃ와 이상적인 프리코딩 행렬 사이의 "거리(distance)"는 기본적으로 n번의 반복 이후에 βn에 비례하는, 등비 수열(geometric progression)을 따른다. 그 결과, 더 작은 β를 선택하는 것은 수렴을 더 빠르게 만든다. 그러나, 더 작은 β는 더 작은 전력 제어 행렬 Λ을 사용하고, 이는 수학식 11을 이상적인 수학식 4b로부터 더 멀어지게 만든다.
전력 제어 행렬 Λ가 단위 행렬이 아니라면, 프리코딩 행렬 Ｃ Ｄ 가 더 이상 수학식 4에 표현된 이상적인 형태를 취하지 않을 수 있기 때문에 크로스토크의 완벽한 소거의 목적은 달성될 수 없다. 단위 행렬이 아닌 Λ에 대해, 잔여 크로스토크 행렬 Ｅ가 존재하며, 이는 다음과 같이 표현될 수 있다:
[수학식 13]
Figure 112017071842611-pct00023
프리코딩 행렬이
Figure 112017071842611-pct00024
로 수렴한다고 가정한다.
수학식 13에서 마지막 표현의 좌측의 첫 번째 항
Figure 112017071842611-pct00025
은 잔여 간섭이 행 단위로, 즉, 피해 라인마다, 제어될 수 있음을 지시하며, 여기서, 각각의 피해 라인은 나머지 통신 라인들에 의해 유도된 크로스토크를 경험하는 복수의 통신 라인(예를 들어, 도 1에서의 라인들(300)) 중 임의의 하나일 수 있다. 특히, λk=1인 임의의 피해 라인 k에 대해, 에러 행렬 Ｅ의 대응하는 행은 0으로 수렴한다. 그러나, λk<1인 임의의 피해 라인 k에 대해, 에러 행렬 Ｅ의 대응하는 행은 0으로 수렴하지 않을 수 있으며, 이는 라인이 부분적으로 보호될 것이고 크로스토크가 부분적으로 억제될 것이라는 것을 의미한다(예를 들어, (1-λk)배 만큼). S300에서 획득된 것과 같은, 주어진 다운스트림 크로스토크 채널 행렬 Ｇ에 대해, ΛＧ의 놈(norm)은 각각의 행이 작은 것을 보장함으로써 작게 만들어질 수 있다.
도 4의 방법이 다운스트림 채널/동작을 참조하여 설명되지만, 설명된 방법은 수정될 수 있고 업스트림 채널/동작에도 적용될 수 있다.
업스트림 채널에서의 전력 제어 행렬을 결정하고 후속하여 포스트코딩 행렬을 결정하는 프로세스는 도 4를 참조하여 다운스트림 채널에 대해 위에서 설명된 것과 유사하다.
예를 들어, 포스트코딩 행렬 Ｃ Ｕ 는 다음과 같이 제어기(130)에 의해 획득될 수 있다:
[수학식 14]
Figure 112017071842611-pct00026
수학식 14에서는, 다운스트림 채널에 대한 수학식 11과 비교할 때, 전력 제어 행렬 Λ는 업스트림 크로스토크 채널 행렬 Ｇ Ｕ 의 좌측 대신 우측에 등장한다.
또한, 업스트림 채널에 대한 수학식 12의 등가는 다음과 같다:
[수학식 15]
Figure 112017071842611-pct00027
수학식 15에서는, 수학식 12와 비교할 때, 인덱스들 k 및 j는 업스트림 크로스토크 채널 행렬 Ｇ Ｕ 과 전력 제어 행렬 Λ의 곱 Ｇ Ｕ Λ의 절대 열 합산(absolute column sum)이 임계값 β보다 작은 것을 보장하기 위해 전환된다.
따라서, 업스트림 채널에 대한 에러 행렬에 대한 수학식 13의 등가는 다음과 같다:
[수학식 16]
Figure 112017071842611-pct00028
여기서 행렬 Ｃ 및 Ｇ는 각각 포스트코딩 행렬 Ｃ Ｕ 및 업스트림 크로스토크 채널 행렬 Ｇ Ｕ 를 표현한다.
수학식 16에서는, 항 (Ｉ-Λ)이 수학식 13의 경우에서와 같이 좌측에 있는 대신 우측에 있기 때문에, 전력 제어 파라미터들은 상이한 방해자들(예를 들어, 피해 라인에 크로스토크 간섭을 유도하는 통신 라인들)의 영향을 직접적으로 제어한다. 예를 들어, λk=1이면, 모든 다른 라인에 대한 k번째 통신 라인으로부터의 크로스토크는 완전히 소거되는 반면, λk<1이면, k번째 통신 라인으로부터의 크로스토크는 모든 라인에게 영향을 미칠 수 있다.
따라서, 업스트림 채널에서의 갱신들을 추적하는 것 및/또는 전력 제어 파라미터들의 크기를 제어하는 것에 대한 빠른 수렴이 또한 달성된다.
위에서 설명된 전력 제어 행렬 Λ의 직접적인 결정의 대안으로서, 반복적인 갱신 알고리즘은 전력 제어 행렬 Λ의 전력 제어 파라미터들을 지속적으로 갱신하기 위해 구현될 수 있다.
도 5는, 하나의 예시적인 실시예에 따른, 반복적인 갱신 알고리즘을 사용하여 전력 제어 행렬을 결정하기 위한 프로세스를 설명한다. 상기시키는 것으로서, 도 5의 프로세스는 다운스트림 채널을 참조하여 설명된다.
S502에서, 제어기(130)는, 변수 n을 0으로 그리고 n=0인 보상 행렬 Ω[ｎ]로 초기화하며, 여기서 n은 전력 제어 행렬을 결정하는 것과 프리코더(285)에 의해 활용되는 프리코딩 행렬 Ｃ를 갱신하는 것에 있어서의 반복적인 갱신 알고리즘의 반복 단계를 지시한다. 다시 말해, 도 5는 제어기(130)가 프리코더(285)에 의해 활용된 프리코딩 행렬 Ｃ를 갱신하는 것의 일부로서 전력 제어 파라미터들을 수정하는 예시적인 실시예를 예시한다.
하나의 예시적인 실시예에서, 제어기(130)는 통신 라인들(300) 전부의 전력 제약조건들이 만족되도록 Ω[0]을 결정한다. 제어기(130)는 ｒ ｋ (Ω[0])≤β2도록 Ω[0]을 결정함으로써 전력 제약조건들이 시행되도록 보장하며, 여기서 k는 0과 Ω[0]의 행들의 최대 수 사이에서 가변적이다(예를 들어, Ω[0]의 행들의 최대 수가 도 1에서 m과 동일한, 통신 라인들(300)의 최대 수에 대응할 수 있다).
하나의 예시적인 실시예에서, ｒ ｋ 는 다음에 의해 주어진 행 합산 오퍼레이터로서 정의된다:
[수학식 17]
Figure 112017071842611-pct00029
여기서, 변수 B는 Ω(예를 들어, Ω[0])의 특정 반복들로 대체될 수 있다. 또한, j는 1에서 Ω[0]의 열들의 최대 수(예를 들어, Ｇ는 정방 행렬이라는 것을 고려하면, Ω[0]의 열들의 최대 수는 도 1에서 m과 동일한, 통신 라인들의 최대 수에 대응할 수 있다)까지 증가하는 변수이다.
S507에서 및 전력 제어 행렬 Λ의 반복적인 갱신의 각각의 반복 동안, 제어기(130)는
Figure 112017071842611-pct00030
로 표현될 수 있는, 잔여 크로스토크 행렬 Ｅ[ｎ](예를 들어, n=0인 Ｅ[ｎ])의 추정치를 결정한다. 하나의 예시적인 실시예에서, 제어기(130)는 임의의 알려진 방법을 사용하여 탐침 신호들을 전송하는 것, 에러 피드백을 수집하는 것 및 에러 피드백을 처리하는 것에 기초하여 잔여 크로스토크 행렬
Figure 112017071842611-pct00031
의 추정치를 결정한다.
S512에서, 제어기(130)는, Ω 행렬의 각각의 행 k에 대해, 조절된 행 전력을 결정한다. 하나의 예시적인 실시예에서, k번째 행에 대한 조절된 행 전력은 다음과 같이 표현될 수 있다:
[수학식 18]
Figure 112017071842611-pct00032
k=1,...,m이다(여기서 m은 통신 라인들의 최대 수이다).
S517에서, 제어기(130)는 전력 제어 행렬 Λ의 k번째 파라미터를 결정한다. 하나의 예시적인 실시예에서, 다음의 표현에 따라 제어기(130)는 전력 제어 행렬의 k번째 파라미터를 결정한다:
[수학식 19]
Figure 112017071842611-pct00033
S522에서, 제어기(130)는 S517에서 결정된 전력 제어 파라미터들을 사용하여 다음 반복에 대한 보상 행렬 Ω를 갱신한다. 하나의 예시적인 실시예에서, 다음의 표현에 따라 제어기(130)는 보상 행렬을 갱신한다:
[수학식 20]
Figure 112017071842611-pct00034
수학식 20은 다음과 같이 다시 기재될 수 있다:
[수학식 21]
Figure 112017071842611-pct00035
여기서 수학식 21은 반복 갱신의 각각의 반복 동안,
Figure 112017071842611-pct00036
가 이전 반복(예를 들어, Ω[ｎ])의 보상 행렬과 두 번째 행렬의 볼록 조합 - 이들 둘 다 PSD 제약조건들을 만족함 - 임을 예시하며, 이는
Figure 112017071842611-pct00037
이 PSD 제약조건들을 만족한다는 것을 함축한다. S522에서, 제어기는 또한 보상 행렬
Figure 112017071842611-pct00038
이 결정된 이후에 수학식 4a를 사용하여 프리코딩 행렬 Ｃ Ｄ 을 결정한다.
S527에서, 제어기(130)는 S507에서 결정된 잔여 행렬
Figure 112017071842611-pct00039
의 추정치가 수렴되었는지를 결정한다. 하나의 예시적인 실시예에서, 제어기(130)는 다수의 반복에 대해
Figure 112017071842611-pct00040
의 값이 변하지 않거나 단지 작은 변화들을 경험한다면 잔여 행렬
Figure 112017071842611-pct00041
의 추정치가 수렴되었다고 결정한다.
제어기(130)가 S527에서 잔여 행렬
Figure 112017071842611-pct00042
의 추정치가 수렴되지 않았다고 결정한다면, S529에서 제어기(130)는 n을 1씩 증가시킨다. 이후, 프로세스는 S507로 다시 복귀하고, 제어기(130)는, 제어기(130)가
Figure 112017071842611-pct00043
이 수렴했다고 결정할 때까지 S507 내지 S527를 반복한다. 이후, S532에서, 제어기(130)는 반복을 종료한다.
도 5를 참조하여 위에서 설명된, 반복적인 갱신의 대안적인 예시적인 실시예에서, 제어기(130)는 반복적인 갱신 알고리즘의 각각의 반복 동안 S335에서 갱신된 전력 제어 파라미터들을 결정하지 않을 수 있다. 대신에, 제어기(130)는 보상 전력이 지정된 범위를 벗어날 때까지 이전에 결정된 전력 제어 파라미터들을 유지한다. 예를 들어, 전력 제어 행렬 Λ가 어떤 값, Λ[1]로 고정되고, 수학식 21이 지속적으로 적용된다면, 프리코딩 행렬 Ｃ[ｎ]은 너무 높거나 또는 너무 낮은 행 전력을 가질 수 있는
Figure 112017071842611-pct00044
을 향해 수렴할 것이다. 프리코딩 행렬 Ｃ[ｎ]이 너무 높은 행 전력을 가질 수 있는
Figure 112017071842611-pct00045
를 향해 수렴함에 따라, n이 증가하면, 프리코딩 행렬 Ｃ[ｎ]은 훨씬 더 높은 행 전력을 가질 것이다. 그 시점에서, 제어기(130)는, 프리코딩 행렬 Ｃ[ｎ]을 사용하는 대신, 전력 제어 행렬을 아래의 수학식 24에 반영된 바와 같이 새로운 값으로 갱신한다. 하나의 예시적인 실시예에서, 지정된 범위는 아래의 수학식 23 및 수학식 24에 반영된 바와 같이, 임계값 β 및 파라미터 ε에 기초하여 결정될 수 있다.
따라서, 도 5의 S512는 다음의 표현에 기초하여, 제어기(130)가 반복적인 갱신 알고리즘의 각각의 반복 동안 k번째 행 전력을 결정하도록 수정될 수 있다.
[수학식 22]
Figure 112017071842611-pct00046
또한, 도 5의 S517은 다음과 같이 수정될 수 있다:
[수학식 23]
Figure 112017071842611-pct00047
[수학식 24]
Figure 112017071842611-pct00048
여기서 ε는 그와 관련된 제약된 전력을 갖는 통신 라인에 대한 목표 값들의 범위의 폭을 지정하는 파라미터이다. 다시 말해,
Figure 112017071842611-pct00049
와 정확하게 동일하도록 각각의 제어된 행의 행 합산을 결정하는 대신에, 제어기(130)는
Figure 112017071842611-pct00050
와
Figure 112017071842611-pct00051
사이에 있게 될 각각의 행의 행 합산을 결정한다.
하나의 예시적인 실시예에서, λk에서의 상대적으로 작은 변화가 통신 라인 k 상의 벡터링 이득에서의 상당한 변화들로 변환되지 않을 수 있기 때문에 정확한/최적의 전력 제어 파라미터들이 사용되지 않을 수도 있다. 예를 들어, 라인 k에 대한 전력 제어 파라미터는, 라인 k 상의 벡터링 이득을 대략 -20*log10(1-λk)로 제한한다. 따라서, λk=0.0의 사용은 k번째 통신 라인에 대한 벡터링 이득이 없는 것으로 변환되는 반면, λk=0.2의 사용은 k번째 통신 라인 상의 2dB 벡터링 이득으로만 변환되며, 이는 k번째 통신 라인 상의 성능이 λk가 0에 가까운 경우 λk에 매우 민감하지 않음을 의미한다.
상기 관측이 0에 가까운 λk의 값에 대해 사실인 반면, λk가 1에 접근할수록 λk의 작은 변화가 벡터링 이득에서의 큰 변화로 변환될 수 있다.
따라서, 하나의 예시적인 실시예에서, 단지 λk의 고정된 수의 대표 값들(예를 들어, λk∈{0, 0.25, 0.5, 0.75, 1})이 사용될 수 있다. 따라서, 수학식 23 및 수학식 24 대신에, 도 5의 S517은, k번째 전력 제어 파라미터가
Figure 112017071842611-pct00052
가 되도록 대표 값들로부터 λk의 가장 큰 값으로 결정되도록 수정될 수 있으며, 여기서 λk, θk 및 β는 위에 정의된 것과 동일하다.
위의 예시적인 실시예들이 여러 사례에서 언급된 바와 같이 다운스트림 채널의 동작에 관련하여 설명되지만, 다운스트림 프로세스는 쉽게 수정될 수 있고 업스트림 채널 동작에 적용될 수 있다. PSD 제약조건들은 노이즈 증폭을 피하는 것(예를 들어, 수신기 측 포스트코더의 입력에서의 노이즈는 전력 제어 파라미터들의 크기에 따라 포스트코더 출력에서 증폭된다), 포스트코더의 동적 범위에서 발생하는 문제들 또는 양자화 에러들을 피하는 것, 그리고 퇴장 이벤트 및 합류 이벤트에서 컴퓨터 요구조건을 단순화하기 위한 것과 같은 목적들을 위해 시행될 수 있다.
업스트림 채널에서 반복적인 갱신 알고리즘을 적용하는 프로세스는 도 5를 참조하여 다운스트림 채널에 대해 위에서 설명된 것과 유사하다.
예를 들어, 행 합산 동작(17) 대신에, 아래에 주어진 열 합산 오퍼레이터가 사용된다:
[수학식 25]
Figure 112017071842611-pct00053
수학식 25에서는, 수학식 17에서의 행에 대한 "r" 대신, 열에 대한 표기법 "c"이 사용된다. 또한, 수학식 17과 비교할 때 수학식 25에서는 인덱스들 j 및 k가 전환된다.
두 번째, 수학식 18은 수학식 17의 행 합산 오퍼레이터와 대조적으로 수학식 25의 열 합산 오퍼레이터에 기초하도록 수정된다. 따라서, 업스트림 채널에 대한 수학식 18의 수정된 버전은 아래 수학식 26에 의해 주어진다.
[수학식 26]
Figure 112017071842611-pct00054
세 번째, 다운스트림 채널의 수학식 20 및 수학식 21은 업스트림 채널에 대해 아래에 도시된 수학식 27 및 수학식 28로 각각 대체될 수 있다.
[수학식 27]
Figure 112017071842611-pct00055
[수학식 28]
Figure 112017071842611-pct00056
마지막으로, 다운스트림 채널에 대한 수학식 22는 아래에 도시된 바와 같이 업스트림 채널에 대해 수정될 수 있다.
[수학식 29]
Figure 112017071842611-pct00057
위에서 설명된 예시적인 실시예들에서, 전력 제어 행렬은 프리코더 출력 전력(즉, 통신 라인들 각각의 PSD 제약조건을 시행하는) 또는 포스트코더를 제한하도록 결정된다. 그러나, 대안적인 예시적인 실시예에서, 전력 제어 행렬은 프리코더 출력 전력을 제한할 뿐만 아니라 소거 심도(cancellation depth)로 지칭될 수 있는 것을 제한하도록 결정된다. 또한, 하나의 예시적인 실시예에서 그리고 업스트림 채널에서, 전력 제어 행렬은 포스트코더 출력 전력을 제한하도록 결정된다. 대안적인 예시적인 실시예에서 그리고 업스트림 채널에서, 전력 제어 행렬은 포스트코더 출력 전력을 제한할 뿐만 아니라 업스트림 채널에서의 소거 심도를 제한하도록 결정된다.
소거 심도(cancellation depth)(CD)는 시스템이 크로스토크 간섭을 감소시킬 수 있는 정도를 지칭한다. 예를 들어, 30dB의 소거 심도는 -10dB의 원래의 크로스토크가 벡터링을 통해 -40dB로 더 감소될 수 있음(즉, -10dB - 30dB = -40dB)을 의미한다. 소거 심도는 그에 의해 프리코딩 계수들이 추정되는 정확도뿐만 아니라 프리코딩 계수들을 적용하는 기본 하드웨어의 정밀도에 의해 제한된다. 가능한 한 높은 값의 소거 심도가 이상적인 반면, 특정 상황들에서는 시스템 안정성의 목적으로 소거 심도를 제한하는 것이 바람직할 수 있다.
예를 들어, 시스템은 일종의 외부 변동 노이즈를 겪을 수 있으며 그러한 외부 변동 노이즈는 유용한 신호 아래의 -40dB와 -30dB 사이에서 변동될 수 있다. VDSL 시스템들은 변동 노이즈(fluctuating noise)를 충분히 잘 처리하지 못할 수 있고, 이는 결국 불안정한 시스템을 초래할 수 있다. 따라서, 소거 심도가 의도적으로 20dB로 제한된다면, 크로스토크 간섭은 위에서 설명된 -40dB와 대조적으로 단지 -30dB로 감소된다. 이러한 사례에서, -30dB와 -40dB 사이에서 변동하는 외부 노이즈는 VDSL 시스템의 성능에 악영향을 미치지 않을 수 있다.
벡터링된 시스템의 소거 심도는 벡터링없이 관측된 간섭 레벨 및 벡터링 활성 상태에서 관측된 간섭 사이의 차이로 표현될 수 있다 - dB로 표현됨 - .
하나의 예시적인 실시예에서, 에러 행렬 Ｅ를 가진 시스템에 대해, k번째 통신 라인에 의해 경험되는 간섭 레벨은 다음에 의해 주어진다:
[수학식 30]
Figure 112017071842611-pct00058
여기서 ｗ ｋ 는 k번째 통신 라인에 의해 경험되는 간섭 레벨을 표현한다. 수학식 30에서, 모든 통신 라인은 동일한 전송 전력들을 갖는 것으로 가정한다.
벡터링되지 않은 시스템(즉, 적용된 프리코딩 행렬이 단위 행렬 Ｃ=Ｉ인 시스템)의 경우, 에러 행렬 Ｅ는 다운스트림 크로스토크 채널 행렬 Ｇ와 동일하다. 다시 말해, 벡터링되지 않은 시스템의 간섭 레벨은 다음에 의해 주어진다:
[수학식 31]
Figure 112017071842611-pct00059
그러나, 벡터링된 시스템의 경우, 여기서, 전력 제어 행렬 Λ가 적용되는 프리코딩 행렬 Ｃ(예를 들어, Ｃ=(Ｉ+ΛＧ)-1)가 사용되고, 벡터링된 시스템의 에러 행렬 Ｅ은 다음에 의해 주어질 수 있다:
[수학식 32]
Figure 112017071842611-pct00060
따라서, 벡터링된 시스템의 간섭은 다음에 의해 주어진다:
[수학식 33]
Figure 112017071842611-pct00061
따라서, 위에 주어진 소거 심도의 정의에 기초하여, 소거 심도는 다음과 같다:
[수학식 34]
Figure 112017071842611-pct00062
상기 소거 심도는 다운스트림 채널에 관해서 설명되었다. 그러나, 업스트림 채널에서, 피해 라인 당 심도 소거에 대조적으로 모든 피해 라인들에 걸쳐 동일한 소거 심도가 적용될 수 있다. 다시 말해, 업스트림 채널에서, 모든 피해 라인들에 대해 λk는 λ으로 대체될 수 있고, 따라서 아래의 수학식 35에 도시된 바와 같이 수학식 34는 업스트림 채널에 대해 수정될 수 있다.
[수학식 35]
Figure 112017071842611-pct00063
수학식 35에 따르면, Λ=λI이면, 모든 통신 라인은 업스트림 채널에서 동일한 소거 심도를 경험한다.
위에서 설명된 예시적인 실시예들에서, 동일한 전력 제어 파라미터는 제어기(130)에 의해 프리코딩 행렬 Ｃ Ｄ 의 행 내의 모든 요소들 또는 포스트코딩 행렬 Ｃ Ｕ 의 열 내의 모든 요소들에 적용된다.
대안적인 예시적인 실시예에서, 프리코딩 행렬 또는 포스트코딩 행렬 내의 각각의 계수는 제어기(130)에 의해 상이한 전력 제어 파라미터를 이용하여 갱신될 수 있다.
따라서, 전력 제어 파라미터들의 단일 대각선 전력 제어 행렬 Λ 대신, m개의 상이한 전력 제어 행렬들 Λ (1), ..., Λ (m)이 제어기(130)에 의해 결정된다. m개의 상이한 전력 제어 행렬의 대각선 요소들은 m2개의 상이한 전력 제어 파라미터를 정의한다.
대응하는 프리코딩 행렬 Ｃ Ｄ 는, 열마다, 다음에 의해 정의된다:
[수학식 36]
Figure 112017071842611-pct00064
여기서 u(k)는 임의의 행렬 B에 대해, 곱 Bu(k)가 B의 k번째 열을 표현하도록, k번째 컴포넌트가 1이고, 모든 다른 요소들은 0인 열 벡터이다.
유사하게, 업스트림 방향에서, 포스트코딩 행렬 Ｃ Ｕ는, 행마다, 다음에 의해 정의된다:
[수학식 37]
Figure 112017071842611-pct00065
여기서 u(k)T는 임의의 행렬 B에 대해, 곱 u(k)TB가 B의 k번째 열을 나타내도록, k번째 컴포넌트가 1이고, 모든 다른 요소들은 0인 행 벡터이다.
따라서, 다운스트림 방향에서, 에러 행렬 Ｅ의 k번째 열은 아래의 수학식 38에 의해 주어진다.
[수학식 38]
Figure 112017071842611-pct00066
업스트림 방향에서, 에러 행렬 Ｅ의 k번째 행은 아래의 수학식 39에 의해 주어진다.
[수학식 39]
Figure 112017071842611-pct00067
다운스트림 방향에서, 전력 제어 파라미터 Λ (k) jj는 제어기(130)에 의해 보상 행렬 Ω의 보상 계수 Ω jk에 적용된다. 업스트림 방향에서, 전력 제어 파라미터 Λ (k) jj는 제어기(130)에 의해 보상 행렬 Ω의 보상 계수 Ω kj에 적용된다. 따라서, 보상 행렬 Ω의 각각의 계수는 제어기(130)에 의해 별개로 제어될 수 있다.
상이한 제어 파라미터들을 프리코딩 행렬 또는 포스트코딩 행렬의 계수들에 적용하는 하나의 예시적인 애플리케이션은, 다른 사용자들보다 더 오래 활성 상태인 사용자들을 위한 더 좋은 성능을 위해 덜 적극적인 전력 제어 방식을 사용하는 것일 뿐만 아니라, 최근에 세션을 개시한 사용자들의 더 빠른 수렴을 위해 더 적극적인 전력 제어 방식을 사용하는 것이다. 상이한 제어 파라미터들을 프리코딩 행렬 또는 포스트코딩 행렬의 계수들에 적용하는 또 다른 예시적인 애플리케이션은, 예를 들어 프리코딩 행렬 또는 포스트코딩 행렬의 대각선 요소들이 유니티(unity)로 하드와이어드되는 벡터링 시스템들에서, 보상 행렬 Ω의 대각선 요소들은 0으로 강요될 수 있다. 이것은 각각의 k에 대해 Λ (k) kk=0을 설정함으로써 달성될 수 있다. 비록 이것은 0이 아닌 대각선 에러 항들 Ｅkk을 야기하지만, 에러 항들은 수신기에서의 등화기 계수들의 자동적인 적응들에 의해 실제로 보상될 수 있다.
예시적인 실시예들이 이와 같이 설명되었지만, 이는 많은 방식으로 달라질 수 있다는 점이 명백할 것이다. 이러한 변형들은 예시적인 실시예들의 사상 및 범위로부터의 이탈로서 간주되어서는 안되며, 본 기술분야의 통상의 기술자에게 명백한 바와 같은 모든 이러한 수정들은 청구항들의 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 방법으로서,
    크로스토크 채널 행렬을 획득하는 단계(S300);
    전력 제어 행렬을 결정하는 단계(S305) - 상기 전력 제어 행렬은 복수의 활성 통신 라인에 대응하는 전력들을 조절하기 위한 것임 - ;
    상기 전력 제어 행렬을 상기 크로스토크 채널 행렬에 직접 적용하는 단계;
    상기 전력 제어 행렬을 상기 크로스토크 채널 행렬에 직접 적용하는 단계에 기초하여 벡터링 행렬(vectoring matrix)을 결정하는 단계(S310); 및
    복수의 활성 통신 라인을 통한 데이터의 통신을 위해 상기 벡터링 행렬을 사용하여 벡터링된 신호들을 발생하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 크로스토크 채널 행렬은 비 대각선으로 우세한(non-diagonally dominant) 행렬인 방법.
  3. 제2항에 있어서,
    상기 벡터링 행렬은 대각선으로 우세한(diagonally dominant) 행렬인 방법.
  4. 제1항에 있어서,
    상기 전력 제어 행렬과 상기 크로스토크 채널 행렬의 곱(product)의 세기(strength)가 임계값보다 작도록 상기 전력 제어 행렬을 결정하는 단계
    를 추가로 포함하고, 상기 벡터링 행렬은 프리코딩 행렬이고 상기 크로스토크 채널 행렬은 다운스트림 크로스토크 채널 행렬인 방법.
  5. 제4항에 있어서,
    상기 전력 제어 행렬은 대각선 행렬이고,
    상기 활성 통신 라인들의 일부에 대응하는 상기 대각선 행렬의 엔트리들은 1보다 작고,
    상기 복수의 활성 통신 라인의 나머지 부분에 대응하는 상기 대각선 행렬의 엔트리들은 1과 동일한 방법.
  6. 제5항에 있어서,
    상기 활성 통신 라인들의 일부에 대응하는 전력들을 제한하는 단계
    를 추가로 포함하는 방법.
  7. 제1항에 있어서,
    상기 전력 제어 행렬의 대각선 엔트리들을 반복적으로 갱신함으로써 상기 전력 제어 행렬을 결정하는 단계
    를 추가로 포함하는 방법.
  8. 제7항에 있어서, 상기 전력 제어 행렬의 상기 대각선 엔트리들에 대한 반복적인 갱신은,
    임계값에 종속된 초기 보상 행렬을 결정하는 것과,
    상기 반복적인 갱신에서의 각각의 반복에 대해,
    대응하는 보상 행렬에 기초하여 에러 행렬을 결정하는 것,
    상기 대응하는 보상 행렬의 각각의 행에 대해, 행 전력을 결정하는 것,
    각각의 결정된 행 전력에 기초하여 상기 전력 제어 행렬의 상기 대각선 엔트리들을 결정하는 것, 및
    상기 결정된 전력 제어 행렬에 기초하여 상기 대응하는 보상 행렬을 갱신하는 것
    을 포함하고, 상기 갱신된 보상 행렬은 상기 반복적인 갱신에서 다음 반복에 대한 보상 행렬로서 사용되는 방법.
  9. 제1항에 있어서,
    상기 전력 제어 행렬과 상기 크로스토크 채널 행렬의 곱의 세기가 임계값보다 작도록 상기 전력 제어 행렬을 결정하는 단계
    를 추가로 포함하고, 상기 벡터링 행렬은 포스트코딩 행렬이고 상기 크로스토크 채널 행렬은 업스트림 크로스토크 채널 행렬인 방법.
  10. 디바이스(500)로서,
    프로세서(130)
    를 포함하고,
    상기 프로세서는,
    크로스토크 채널 행렬을 획득하고;
    전력 제어 행렬을 결정하고 - 상기 전력 제어 행렬은 복수의 활성 통신 라인에 대응하는 전력들을 조절하기 위한 것임 - ;
    상기 전력 제어 행렬을 상기 크로스토크 채널 행렬에 직접 적용하고;
    상기 전력 제어 행렬을 상기 크로스토크 채널 행렬에 직접 적용하는 것에 기초하여 벡터링 행렬을 결정하고;
    상기 복수의 활성 통신 라인을 통한 통신을 위해 상기 벡터링 행렬을 사용하여 벡터링된 신호들을 발생하도록
    구성되는 디바이스.
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