KR101933927B1 - 매입형 칩 스케일 패키지 발광 디바이스 및 제조 방법 - Google Patents

매입형 칩 스케일 패키지 발광 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR101933927B1
KR101933927B1 KR1020170005046A KR20170005046A KR101933927B1 KR 101933927 B1 KR101933927 B1 KR 101933927B1 KR 1020170005046 A KR1020170005046 A KR 1020170005046A KR 20170005046 A KR20170005046 A KR 20170005046A KR 101933927 B1 KR101933927 B1 KR 101933927B1
Authority
KR
South Korea
Prior art keywords
resin member
semiconductor die
led semiconductor
led
package structure
Prior art date
Application number
KR1020170005046A
Other languages
English (en)
Other versions
KR20170084701A (ko
Inventor
쳔 치에
왕 충-시
청 준-웨이
Original Assignee
마븐 옵트로닉스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마븐 옵트로닉스 씨오., 엘티디. filed Critical 마븐 옵트로닉스 씨오., 엘티디.
Publication of KR20170084701A publication Critical patent/KR20170084701A/ko
Application granted granted Critical
Publication of KR101933927B1 publication Critical patent/KR101933927B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 LED 반도체 다이 및 패키지 구조를 포함하는 칩 스케일 패키지(CSP) LED 디바이스에 관한 것이다. 본 발명의 LED 반도체 다이는 패키지 구조에 의해 밀봉되고 패키지 구조의 하면은 밑에 매입된 공간을 포함한다. 또한 CSP LED 디바이스의 제조 방법에 관한 것이다.

Description

매입형 칩 스케일 패키지 발광 디바이스 및 제조 방법{RECESSED CHIP SCALE PACKAGING LIGHT EMITTING DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 발광 디바이스와 그 제조 방법에 관한 것으로서 특히 동작 중에 전자기 방사(electromagnetic radiation)를 발생시키는 발광 다이오드(LED) 반도체 다이(light emitting diode semiconductor die)를 포함하는 칩 스케일 패키지 발광 디바이스에 관한 것이다.
LED는 차량 조명, 백라이트 유닛, 일반 조명, 휴대용 디바이스, 자동차 조명 등과 같이 다양한 응용에서 활용된다. LED 반도체 다이는 패키지 LED 디바이스를 형성하기 위해 리드 프레임과 같은 패키지 구조 안에 배치된다. 형광체 변환 백색 LED 디바이스를 형성하기 위해 형광체와 같은 축광 물질(photoluminescent material)에 의해 추가로 배치되고 커버될 수 있다.
LED 디바이스는 보통 리플로우 솔더링(reflow soldering), 공융 결합(eutectic bonding) 등과 같은 결합 프로세스에 의해 기판에 부착되고 LED 디바이스가 동작 중에 전자기 방사를 발생시키기 위해 응용 기판의 결합 패드를 통해 전기 에너지가 전달될 수 있다.
최근 칩스케일 패키지(CSP) LED 디바이스의 개발은 훌륭한 이점들 때문에 더 많은 관심을 모았다. 일반적인 예로서, 백색광 CSP LED 디바이스는 일반적으로 청색광 LED 반도체 다이와 소형 칩스케일 크기의 LED 반도체 다이를 커버하는 패키지 구조로 구성된다. 표면 실장형(PLCC) LED 디바이스와 비교해 보면, CSP 발광 디바이스는 다음과 같은 이점들을 나타낸다: (1) 본딩 와이어 및 리드 프레임을 사용하지 않아 재료비가 상당히 절감된다. (2) LED 반도체 다이와 일반적으로 인쇄 회로 기판(PCB)인 마운팅 기판 사이의 열 저항이 리드 프레임 사용 없이 더 감소된다. 그러므로 동일한 구동 전류에서 LED 동작 온도는 더 낮아진다. 다시 말해, CSP LED 디바이스를 위한 더 많은 광 전력을 얻기 위해 더 적은 전기 에너지가 소비될 수 있다. (3) 더 낮은 동작 온도는 CSP LED 디바이스에 더 높은 LED 반도체 양자 효율을 제공한다. (4) 광원의 훨씬 더 작은 폼 팩터(form factor)는 모듈 레벨 LED 픽스처(module-level LED fixture)에 더 많은 설계 유연성을 제공한다. (5) 작은 발광 면적을 가지는 CSP LED 디바이스는 포인트 소스(point source)와 더 유사하므로 2차 광학계(secondary optics) 설계를 더 용이하게 한다. 소형 CSP LED 디바이스는 자동차 전조등과 같은 일부 투사되는 광 응용들에 특정되는 더 높은 광 강도를 가진 작은 에텐듀 광(small-Etendue light)을 발생시키기 위해 설계될 수 있다.
주로 LED 반도체 다이 및 LED 반도체 다이를 커버하는 패키지 구조를 포함하는 CSP LED 디바이스는 금 와이어 및 표면 마운트 리드 프레임을 포함하지 않으므로 CSP LED 디바이스 내부의 플립칩 반도체 다이의 전극이 응용 기판의 결합 패드에 전기로 연결될 수 있도록 CSP LED 디바이스가 PCB와 같은 응용 기판 위에 직접 부착된다. 플립칩 LED 반도체 다이의 전극은 CSP LED 디바이스의 동작 중에 발생되는 열을 또한 응용기판에 전달 및 소멸시키는 또 다른 중요한 기능을 수행한다. LED 반도체 다이는 무기물로 만들어지고 패키지 구조는 대부분 LED 반도체 다이를 커버하는 유기 수지재(organic resin material)로 구성되기 때문에 유기 패키지 구조는 고온 리플로우 솔더링 또는 공융 결합 프로세스 중에 무기 LED 반도체 다이보다 상당히 큰 열 팽창을 포함할 수 있다. 특히 패키지 구조는 LED 다이보다 수직 방향으로 더 팽창할 수 있다. 다시 말해, 패키지 구조는 기초 결합 기판(underlying bonding susbstrate)으로부터 LED 반도체 다이 내부의 전극을 "떼어 올리기(lift)" 위해 기초 결합 기판에서 더 반대쪽으로 팽창하여 고온 솔더링/결합 프로세스 중에 LED 반도체 다이의 전극과 응용 기판의 결합 패드 사이에 보이드(void) 간격이 발생하게 된다. 결과적으로 CSP LED 디바이스는 기판에 적절하게 결합되지 못하고 전기 결합에 결함이 발생하게 된다. 기타 결함 유형에는 더 높은 LED 전력 소비를 발생시키는 더 높은 전기 접촉 저항 또는 열 방산이 제대로 되지 못하게 하는 더 높은 열 저항이 포함될 수 있고 모두 반도체 다이의 전극을 기판의 결합 패드에 제대로 용접하지 않아서 발생한다. 따라서 응용 기판에 부착되는 CSP LED 디바이스의 전반적인 효과 및 신뢰도가 감소된다.
상기 언급한 문제점을 해결하기 위해 가능한 해결 방법은 금-주석 범프와(gold-tin bump) 같은 두꺼운 솔더 범프(solder bump)를 CSP LED 디바이스의 전극 밑에 배치하여 CSP LED 디바이스의 패키지 구조의 하면이 패키지 구조의 하면과 응용 기판 하부 사이에 미세한 갭을 형성하기 위한 더 높은 위치로 상승시킨다. 이러한 미세한 갭은 추후 솔더링/결합 프로세스 중에 패키지 구조의 열 팽창을 위해 유지된다. 따라서 CSP LED 디바이스의 패키지 구조가 솔더링 중에 수직 방향으로 불가피하게 계속해서 열에 의해 팽창될 수 있지만, 응용 기판에 접촉하지 않아 응용 기판에서 떼어 올려지는 LED 반도체 다이의 전극에 힘을 가하기 않는다. 그러나 두꺼운 솔더링 범프를 추가하는 것은 CSP LED 디바이스의 제조를 위한 원료비를 상당히 증가시킬 수 있고 정렬 불량으로 인해 응용 중에 결합 프로세스의 제조 생산량을 상당히 줄일 수 있다.
이에 따라 상기 언급된 결함들을 해결하기 위한 해결책을 제공하는 것이 CSP LED 디바이스를 활용하여 실질적인 응용을 도모하기 위해 요구된다.
본 발명의 일부 실시예에 따른 일 목적은 CSP LED 디바이스와 그 제조 방법을 제공하고, 서브마운트 기판(submount substrate) 또는 기타 응용 기판들에 CSP LED 디바이스의 더 신뢰성 있는 결합을 용이하게 하는 것이다.
상기 목적을 실현하기 위해 본 발명의 일부 실시예에 따른 CSP LED 디바이스는 LED 반도체 다이와 패키지 구조(packaging structure)를 포함한다. LED 반도체 다이는 상면, 실질적으로 평행하지만 반대쪽에 있는 하면, 가장자리 면 및 전극 세트(set of electrodes)를 포함하는 플립칩 LED 반도체 다이다. 가장자리 면이 형성되어 상면의 외곽테(outer rim)와 하면의 외곽테 사이로 연장되고 전극 세트는 LED 반도체 다이의 하면에 배치된다. 패키지 구조는 LED 반도체 다이의 상면과 가장자리 면을 커버하도록 배치되고 패키지 구조는 상부 수지부재(upper resin member)와 하부 수지부재(lower resin member)를 포함한다. 하부 수지부재는 LED 반도체 다이의 상면과 가장자리 면을 커버하고 상부 수지부재는 하부 수지부재에 배치되고 적층된다. 패키지 구조의 하면은 밑에 매입된 공간을 형성하기 위해 위쪽으로 휘어진다.
상기 목적을 실현하기 위해 본 발명의 실시예에 따른 또 다른 CSP LED 디바이스는 LED 반도체 다이와 패키지 구조를 포함한다. LED 반도체 다이는 상면, 하면, 가장자리 면 및 전극 세트를 포함하는 플립칩 LED 반도체 다이다. 가장자리 면이 형성되어 상면의 외곽테와 하면의 외곽테 사이로 연장되고 전극 세트는 LED 반도체 다이의 하면에 배치된다. 패키지 구조는 LED 반도체 다이의 상면과 가장자리 면을 커버하는 단층(single-layered) 수지부재를 포함하고 단층 수지부재의 하면은 밑에 매입된 공간을 형성하기 위해 위쪽으로 휘어진다.
상기 목적을 실현하기 위해 본 발명의 일부 실시예에 따른 CSP LED 디바이스의 제조 방법은 플립칩 LED 반도체 다이의 상면과 가장자리 면을 수지재로 커버하는 것; 수지재의 수축으로 인해 위쪽으로 휘어진 하면을 포함하는 패키지 구조를 형성하기 위해 열 경화에 의해 수지재를 응고하는 것을 포함한다.
본 발명의 일부 실시예의 CSP LED 디바이스와 그 제조 방법은 적어도 다음과 같은 이점을 제공할 수 있다. CSP LED 디바이스의 패키지 구조(수지부재)가 매입된 공간을 밑에 형성하기 위해 위쪽으로 휘어진 하면을 포함하기 때문에 CSP LED 디바이스가 리플로우 솔더링 프로세스 또는 공융 결합 프로세스를 활용하여 서브마운트 기판(또는 기타 응용 기판)에 부착될 때 그에 따라서 패키지 구조는 가열되고 열에 의해 팽창되어 강제적으로 하면을 아래쪽으로 변형시킨다. 그러나 CSP LED 디바이스의 매입된 하면은 고온 결합 프로세스 중에 하면의 하향 팽창을 수용하는 공간을 제공한다. 이러한 기술적 특징은 CSP LED 디바이스의 전극이 솔더링 접촉 결함을 일으키는 LED 반도체 다이의 전극과 응용 기판의 결합 패드 사이의 보이드 갭을 형성하도록 떼어 올리는 것을 방지할 수 있다. 그러므로 본 발명의 일부 실시예에 따른 매입형 특징을 포함하는 CSP LED 디바이스의 전극 세트는 리플로우 솔더링, 공융 결합 또는 기타 결합 프로세스를 통해 응용 기판에 전기로 확실히 연결될 수 있어서 CSP LED 디바이스와 기판 사이의 부실하거나 결함이 있는 전기 연결이 방지될 수 있다.
더 나아가 적절한 결합 품질은 CSP LED 디바이스와 응용 기판 사이의 열 저항을 줄일 수 있어서 동작 중 CSP LED 디바이스의 결합 온도가 더 낮다. 그러므로 CSP LED 디바이스의 신뢰도는 훨씬 향상될 수 있다. 또한 더 낮은 결합 온도는 동작 중에 LED 반도체 다이에 더 높은 양자 효율(quantum efficiency)을 제공한다. 추가적으로 적절한 결합 품질은 CSP LED 디바이스와 응용 기판 사이의 옴 접촉(Ohmic contact) 또한 감소시킬 수 있어서 더 낮은 순전압을 발생시킨다. 따라서 전반적인 전력 손실이 감소되고 더 높은 발광 효율이 확보된다.
본 발명의 기타 측면 및 실시예 또한 고려된다. 상기 요약 및 이하 상세한 설명은 본 발명을 어느 특정 실시예에 한정하지 않고 단지 본 발명의 일부 실시예를 기재하기 위함이다.
도 1A, 도 1B, 도 1C, 및 도 1D는 본 발명의 일 실시예에 따른 CSP LED 디바이스를 도시하는 단면도의 개략도이다.
도 1E는 상대 CSP LED 디바이스의 열 팽창을 도시하는 단면도의 개략도다.
도 1F는 본 발명의 일 실시예에 따른 CSP LED 디바이스의 열 팽창을 도시하는 단면도의 개략도이다.
도 2는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스를 도시하는 단면도의 개략도다.
도 3은 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스를 도시하는 단면도의 개략도이다.
도 4는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스를 도시하는 단면도의 개략도이다.
도 5는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스를 도시하는 단면도의 개략도이다.
도 6은 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스를 도시하는 단면도의 개략도이다.
도 7A, 도 7B, 도 7C, 도 7D 및 도 7 E는 본 발명의 일 실시예에 따른 CSP LED 디바이스를 제조하기 위한 제조 프로세스의 개략도이다.
도 8A, 도 8B, 도 8C, 도 8D, 도 8E, 및 도 8F는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스를 제조하기 위한 제조 프로세스의 개략도이다.
도 9A, 도 9B, 도 9C 및 도 9D는 본 발명의 또 다른 실시예에 따른 또 다른 CSP LED 디바이스를 제조하기 위한 제조 프로세스의 개략도이다.
다음 정의는 본 발명의 일부 실시예에 대해 기재된 기술적 측면의 일부에 적용한다. 마찬가지로 이러한 정의는 본 설명에 따라 확대될 수 있다.
본 설명에 사용된 바와 같이 단수 용어 "한(a)", "일(an)" 그리고 "상기(the)"는 본문에서 명확하게 가리키지 않는 한 복수의 참조 대상을 포함한다. 그러므로 예를 들어 한 층(a layer)에 대한 언급은 본문이 명백하게 교시하지 않는 경우 여러 층들을 포함할 수 있다.
본 설명에 사용된 바와 같이 용어 "세트"는 하나 이상의 부품들의 집합을 가리킨다. 그러므로 예를 들어 층 세트는 하나의 층 또는 다수의 층들을 포함할 수 있다. 한 세트의 부품들 또한 해당 세트의 부재들을 언급하는 것일 수 있다. 한 세트의 부품들은 동일하거나 다를 수 있다. 일부 사례에서, 한 세트의 부품들은 하나 이상의 공통된 특징을 공유할 수 있다.
본 설명에 사용된 바와 같이 용어 "인접한"은 근처 또는 인접한 것을 가리킨다. 인접한 부품들은 서로 이형되거나 서로 실질적으로 또는 직접적으로 접촉할 수 있다. 일부 사례에서, 인접한 부품들은 서로 연결되거나 서로 일체형으로 형성될 수 있다. 일부 실시예의 설명에서 부품이 또 다른 부품 "위" 또는 "상부 위"에 제공되는 것은 전자 부품과 후자 부품 사이에 위치하는 하나 이상의 낀 부품들이 있는 경우 뿐만 아니라 전자 부품이 직접적으로 후자 부품 위에 있는 (예를 들어 직접 물리적으로 접촉된) 경우를 포함한다. 일부 실시예의 설명에서 부품이 또 다른 부품 아래 제공되는 것은 전자 부품과 후자 부품 사이에 하나 이상의 낀 부품들이 위치하는 경우 뿐만 아니라 전자 부품이 직접적으로 후자 부품 아래에 있는 (예를 들어 직접 물리적으로 접촉된) 경우를 포함한다.
본 설명에 사용된 바와 같이 용어 "연결하다", "연결된" 그리고 "연결"은 운영상 결합 또는 연결된 것을 가리킨다. 연결된 부품들은 서로 직접적으로 연결되거나 또 다른 부품 세트들을 통한 것처럼 서로 간접적으로 연결될 수 있다.
본 설명에 사용된 바와 같이 용어 "대략", "실질적으로" 그리고 "실질적인"은 상당 정도(considerable degree or extent)를 가리킨다. 사건 또는 상황과 관련하여 사용될 때 상기 용어들은 사건 또는 상황이 본 설명에 기재된 제조 동작의 전형적인 공차레벨을 설명하는 것과 같이 근사치가 발생하는 사례들 뿐만 아니라 사건 또는 상황이 정확하게 발생하는 사례들을 가리킬 수 있다. 예를 들어 수치와 관련되어 사용될 때 상기 용어들은 수치의 ±5%보다 작거나 동일하고, ±4%보다 작거나 동일하고, ±3%보다 작거나 동일하고, ±2%보다 작거나 동일하고, ±1%보다 작거나 동일하고, ±0.5%보다 작거나 동일하고, ±0.1%보다 작거나 동일하고 또는 ±0.05%보다 작거나 동일한 것과 같이 ±10%보다 작거나 동일한 범위의 변화를 포함할 수 있다.
축광과 관련하여 본 설명에 사용된 바와 같이 용어 "효율" 또는 "양자 효율"은 입력 광자의 수에 대한 출력 광자 수의 비율을 가리킨다.
본 설명에 사용된 바와 같은 용어 "크기"는 특정 치수를 가리킨다. 구형의 물체(예를 들어 입자)인 경우에는 해당 물체의 크기는 해당 물체의 다이어미터를 가리킬 수 있다. 물체가 비구형인 경우에는 물체의 크기는 물체의 다양한 직교 치수의 평균을 가리킬 수 있다. 그러므로 예를 들어 구형인 물체의 크기는 물체의 주축 및 부축의 평균을 가리킬 수 있다. 특정 크기를 가진 것으로서 물체 세트를 가리키는 경우 물체들은 해당 크기 정도 크기들의 분포를 포함할 수 있는 것으로 간주된다. 따라서 본 설명에 사용된 것과 같은 물체 세트의 크기는 평균 크기, 중간 크기 또는 최대 크기와 같이 크기의 분포 중 전형적인 크기를 가리킬 수 있다.
도 1A에 도시된 바와 같이, 본 발명에 따라 공개된 CSP LED 디바이스(1A)의 첫 번째 실시예는 LED 반도체(10) 및 패키지 구조(20)를 포함한다. 기술 내용은 다음과 같이 기재된다.
LED 반도체 다이(10)는 상면(11), 하면(12), 가장자리 면(13) 그리고 전극 세트(14)를 포함하는 플립칩 LED 반도체 다이다. 상면(11)과 하면(12)은 실질적으로 평행하게 형성되고 반대쪽에서 서로 마주본다. 가장자리 면(13)은 상면(11)과 하면(12) 사이에 형성되고 상면(11)의 외곽테를 하면(12)의 외곽테와 연결한다. 전극 세트(14) 또는 다수의 전극은 하면(12)에 배치된다. 전기 에너지는 전극 세트(14)를 통해 LED 반도체 다이(10)에 적용되어 전계발광소자(electro-luminescence)가 발생된다. 구체적인 구조에 대해 전계발광소자를 일으키는 활동 구역은 보통 플립칩 LED 반도체 다이(10)의 하부(하면(12) 근처) 근처에 위치한다. 따라서 활동 구역에 의해 발생되는 광은 바깥쪽으로 조사되기 위해 상면(11) 및 가장자리 면(13)을 통과할 것이다. 따라서 플립칩 LED 반도체 다이(10)는 상면(11)과 가장자리 면(13)(네 개의 외주 가장자리 면)에서 광을 방출하는데 즉 오면(five-surface) 방출 LED 반도체 다이를 형성하는 것이다.
일반적으로 패키지 구조(20)는 두 가지 기능을 수행한다: 1. LED 반도체 다이(10)를 외부 주변 환경으로부터 보호 및 2. LED 반도체 다이(10)에 의해 방출되는 광 파장의 저역 변환(down-converting)이다. 기하학적으로 패키지 구조(20)는 상면(21, 하면(22) 및 가장자리 면(23)을 포함한다. 상면(21)과 하면(22)은 반대쪽에서 서로 마주보도록 배치되고 가장자리 면(23)은 상면(21)과 하면(22) 사이에 배치되어 상면(21)의 외곽테와 하면(22)의 외곽테를 연결한다.
더 나아가 패키지 구조(20)는 LED 반도체 다이(10)의 상면(11)과 가장자리 면(13)을 커버하는 LED 반도체 다이(10) 위에 배치되어 패키지 구조(20)가 LED 반도체 다이(10)를 주변 환경에 직접 노출되지 않도록 보호하여 오염되거나 손상되는 것을 방지한다. 패키지 구조(20)의 상면(21)은 LED 반도체 다이(10)의 상면(11)에서 이형되고 패키지 구조(20)의 가장자리 면(23) 또한 LED 반도체 다이(10)의 가장자리 면(13)에서 이형된다. 바람직하게는 축광 물질이 LED 반도체 다이(10)의 상면과 패키지 구조(20)의 상면 사이에 있는 공간에 포함되어 상면(11)을 통해 LED 반도체 다이(10)에서 방출되는 청색광의 파장이 부분적으로 축광 물질에 의해 변환될 수 있다. 또한 바람직하게는 축광 물질이 LED 반도체 다이(10)의 가장자리 면(13)과 패키지 구조(20)의 가장자리 면(23) 사이의 공간에 포함되어 가장자리 면(13)을 통해 LED 반도체 다이(10)에서 방출되는 청색광의 파장이 부분적으로 축광 물질에 의해 변환될 수 있다. 패키지 구조(20)가 LED 반도체 다이(10)를 커버하지 않거나 적어도 부분적으로 노출시켜서 전극 세트(14)가 응용 기판에 추후 결합되기 위해 노출되는 것으로 이해한다.
추가적으로 패키지 구조(20)는 상부 수지부재(30) 및 하부 수지부재(40)를 포함한다. 상부 수지부재(30)는 하부 수지부재(40) 위에 배치되어 적층된다. 하부 수지부재(40)는 LED 반도체 다이(10)의 상면(11) 및 가장자리 면(13)을 커버하여 상부 수지부재(30)가 직접적으로나 물리적으로 LED 반도체 다이(10)에 접촉하지 않는다. 상부 수지부재(30)의 상면은 패키지 구조(20)의 상면이고 하부 수지부재(40)의 하면은 패키지 구조(20)의 하면이다. 상부 수지부재(30)의 가장자리 면과 하부 수지부재(40)의 가장자리 면은 패키지 구조(20)의 가장자리 면(23)을 일괄적으로 형성한다. LED 반도체 다이(10)에서 조사된 광은 하부 수지부재(40) 및 상부 수지부재(30) 모두 통과할 것이다. 각각의 수지부재들(30 및 40)은 선택적으로 하나 이상의 축광 물질 및/또는 광산란 입자(light scattering particles)(예를 들어, 이산화티타늄(TiO2))를 포함할 수 있다. 예를 들어, 하부 수지부재(40)는 축광 물질을 포함하도록 설계될 수 있고 상부 수지부재(30)는 광산란 입자를 포함하도록 설계될 수 있다. 상부 수지부재(30)와 하부 수지부재(40)는 동일한 수지재를 포함하거나 다른 수지재를 포함할 수 있다.
그러므로 LED 반도체 다이(10)에서 조사되는 청색광이 하부 수지부재(40)를 통과할 때 LED 반도체 다이(10)에 의해 발생되는 청색광의 파장이 부분적으로 축광 물질에 의해 변환될 수 있다. 따라서 축광 물질과 LED 반도체 다이(10)에 의해 방출되는 서로 다른 파장의 광은 요구되는 색을 가진 광, 예를 들어 다른 색 온도의 백색광을 발생시키기 위해 기 설정된 비율로 혼합될 수 있다. 그러나 광 파장은 산란 입자를 포함하는 상부 수지부재(30)를 통과하는 동안에는 변환되지 않는다.
상부 수지부재(30)와 하부 수지부재(40) 모두 수지재의 열 경화를 통해 형성된다. 일반적으로 열 경화 프로세스에서 수지재의 부피 수축을 일으키는 두 개의 힘이 있다. 제1수축력은 화학적 반응에 의해 발생되고 제2수축력은 온도를 식히는 중에 물리적 수축 현상에 의해 발생된다. 열 경화 중에 수지재의 가교는 수지재의 부피의 일 회 수축(one-time shrinkage)을 가져올 수 있다. 온도 변화로 인한 수지재의 열 팽창 및 수축은 고유 물성이다. 온도가 더 높은 경화 온도, 예를 들어 150℃에서 실온으로 내려갈 때, 수지재는 물질 열 팽창 및 수축으로 인해 부피 수축을 포함할 수 있다.
또 다른 무기물이 유기 수지재 안에 분포될 때 전체 합성 수지재의 유효 열팽창계수(CTE)가 바뀐다. 따라서 전반적인 부피 수축량이 변할 수 있다. 예를 들어, 더 낮은 CTE를 가지는 무기물(예를 들어 축광 물질)이 수지재 안에 분포될 때 합성 수지재의 전반적인 유효 CTE는 감소한다. 본 실시예에 따른 상부 수지부재(30) 또는 하부 부재(40)는 선택적으로 축광 물질 또는 광산란 입자를 포함할 수 있는 반면 축광 물질 또는 광산란 입자는 보통 무기물이다. 그러므로 축광 물질 또는 광산란 입자를 포함하는 상부 수지부재(30) 또는 하부 수지부재(40)는 더 낮은 유효 CTE를 나타낸다.
CSP LED 디바이스(1A) 밑에 매입된 공간은 화학적 반응 및 물리적 열 수축에 의해 발생되는 부피 수축과 같은 상기 두 힘의 결합을 활용하여 LED 디바이스(1A)의 제조 프로세스 동안 형성될 수 있다. 자세한 사항은 다음과 같이 기재된다.
본 실시예에 기재된 CSP LED 디바이스(1A)는 주로 두 단계로 제조된다. 도 1B에 도시된 바와 같이 제1제조 단계 중에 하부 수지부재(40)가 열에 의해 경화되고 LED 반도체 다이(10) 위에 형성된다. 도 1C에 도시된 바와 같이 제2제조 단계에서는 상부 수지부재(30)가 하부 수지부재(40) 위에 배치되어 열에 의해 경화된다.
LED 디바이스(1A)의 제1단계 제조 프로세스에서는 도 1B에 도시된 바와 같이 하부 수지부재(40)가 열에 의해 경화되고 LED 반도체 다이(10) 위에 형성된다. 반면 하부 수지부재(40)에서 발생하는 화학적 반응은 부피의 일 회 수축을 발생시킬 것이다. 예를 들어 실리콘 수지재는 일반적으로 중합 반응(polymerization reaction) 후에 대략 6%의 부피 수축(대략 2%의 길이 수축)을 나타낸다. 반면 LED 반도체 다이(10)는 대략 6.5ppm/℃의 CTE를 포함하는 무기물로서 하부 수지부재(40)를 형성하기 위한 실리콘 수지재의 CTE(대략 200 ppm/℃)보다 훨씬 작다. 그러므로 수지재의 중합 반응과 경화 온도(대략 150℃)에서 추후에 실온(대략 25℃)으로 내려가면서 발생되는 하부 수지부재(40)의 부피 수축은 LED 반도체 다이(10)의 부피 수축보다 훨씬 크다. 하부 수지부재(40)와 LED 반도체 다이의(10) 하부 수지부재 사이의 부피 수축의 큰 차이로 인해 더 많은 부피 수축량을 포함하는 하부 수지부재(40)는 더 적은 부피 수축량을 가진 LED 반도체 다이(10)에 의해 연장되거나 압착될 것이다. 인터페이스에서 발생되는 내장 스트레스(built-in stress)는 하면을 위쪽으로 변형시키기 위해 하부 수지부재(40) 자체의 형태 변형을 일으킬 것이다. 그러므로 매입된 공간은 하부 수지부재(40) 밑에 형성된다. 이것이 CSP LED 디바이스(1A)의 매입 구조를 형성하기 위한 제1주요 휨 메커니즘(warping mechanism)이다.
도 1C에 도시된 바와 같이, 본 실시예에 따른 CSP LED 디바이스(1A)의 제2단계 제조 프로세스에서는 상부 수지부재(30)가 하부 수지부재(40) 위에 형성되고 열에 의해 중합된다. 유사하게 상부 수지부재(30)에서 발생하는 화학적 반응은 일 회 부피 수축을 일으키지만 이미 응고된 하부 수지부재(40)는 또 다른 화학적 반응에 의한 또 다른 부피 수축을 나타내지 않는다. 따라서 상부 수지부재(30)는 하부 수지부재(40)의 부피 수축보다 상당히 큰 부피 수축을 포함할 것이다. 즉, 상부 수지부재(30)는 상부 수지부재(30)와 하부 수지부재(40) 사이의 인터페이스를 따라 하부 수지부재(40)에 압착 스트레스를 가하여 하부 수지부재(40)를 위쪽으로 변형시킬 것이다. 이러한 효과를 일명 바이모르프 효과(Bimorph effect)라고 한다. 도 1D에 도시된 바와 같이 이러한 바이모르프 효과는 하부 수지부재(40)의 하면이 위쪽으로 휘어짐을 받게 하며 점선은 변형 전의 기하학적인 형태를 나타내고 실선은 변형 후의 형태를 나타낸다. 즉, 패키지 구조(20)의 하면(22)은 매입 형태를 형성하기 위해 LED 반도체 다이(10)의 하면에서 위쪽으로 변형된다(예를 들어 하면(22)이 점진적으로 구부러지거나 하면(12)에서 위쪽으로 이동된다). 이것이 LED 디바이스(1A)의 매입된 하부를 형성하기 위한 제2휨 메커니즘이다.
추가적으로 본 발명의 일부 실시예에 따른 하부 수지부재(40)는 무기 축광 물질을 더 포함한다. 따라서 하부 수지부재(40)는 축광 물질의 CTE가 수지재의 CTE보다 훨씬 작기 때문에 더 작은 전체 유효 CTE를 포함한다. 상부 수지부재(30)는 축광 물질을 포함하지 않으므로 상부 수지부재(30)의 전체 CTE가 하부 수지부재(40)의 CTE보다 더 높은 것이 바람직하다. 그러므로 본 발명의 일부 실시예에 따른 LED 디바이스(1A)를 형성하는 제조 프로세스 동안 더 높은 CTE를 포함하는 상부 수지부재(30)는 온도가 더 높은 경화 온도에서 실온으로 내려갈 때 하부 수지부재(40)의 부피 수축보다 더 큰 부피 수축을 일으킨다. 따라서 인터페이스 스트레스가 또 다른 바이모르프 효과를 도입하기 위해 하부 수지부재(40)와 상부 수지부재(30) 사이에서 유발되어 차례로 더 큰 매입 형태를 일으킨다. 이것이 LED 디바이스(1A) 밑에 매입된 공간을 형성하기 위한 제3주요 휨 메커니즘이다.
상기 세 가지의 휨 메커니즘은 또한 상부 수지부재(30)의 상면(패키지 구조(20)의 상면(21))을 도 1D에 도시된 바와 같이 오목한 곡률로 변형시키는 것을 알게 된다. 또한 패키지 구조(20)의 가장자리 면(23)은 LED 반도체 다이(10)의 하면(12)에 대해 수직배향으로부터 변형되거나 이동되어 가장자리 면(23)의 하나 이상의 부분이 88도 이하, 87도 이하, 86도 이하 또는 85도 이하와 같이 하면(12)에 대해 90도 이하의 각도를 형성한다.
결과적으로 패키지 구조(20)의 하면(22)은 위쪽으로 변형되어 하면(22) 밑에 매입된 공간이 형성된다. LED 디바이스(1A)가 리플로우 솔더링 또는 공융 결합 또는 유사한 결합 프로세스를 통해 응용 기판에 부착될 때, 패키지 구조(20)는 하면(22)을 아래쪽으로 변형시키기 위한 열 팽창을 겪을 것이다. 그러나 하면(22)의 미리 매입된 공간은 온도가 상승한 상태에서 패키지 구조의 추가 열 팽창을 수용할 수 있다. 그러므로 이러한 매입 구조의 기술적 특징은 LED 반도체 다이(10)의 전극 세트(14)가 전극 세트(14)와 응용 기판의 결합 패드(도 1D에 도시되지 않음) 사이에 보이드 갭을 일으키기 위한 상승된 온도 결합 프로세스 중에 떼어 올려져서 그 사이의 솔더링 결합이 부실하거나 불완전하게 되는 상대 CSP LED 디바이스와 관련한 통상적으로 직면할 수 있는 문제를 효과적으로 해결할 수 있다.
추가적으로 리플로우 솔더링 또는 공융 결합과 같은 가열 프로세스 중에 매입된 LED 디바이스(1A)는 LED 반도체 다이(10)의 전극 세트(14)와 응용 기판의 패드 사이의 적절하고 일관된 솔더링 갭을 유지할 수 있어서 솔더(도 1D에 도시되지 않음)가 솔더링 갭에 적절한 두께 및 밀도를 채울 수 있다. 다시 말해서, 솔더링 갭 안에 있는 솔더는 부실한 열 전도성뿐만 아니라 부적절한 용접 품질의 원인이 되는 보이드, 비연속적인 솔더 물질 또는 기타 결함을 일으키는 외부 힘에 의해 압착되지 않을 것이다. 그러므로 CSP LED 디바이스(1A)와 응용 기판 사이의 적절한 용접 품질은 높은 열전도성(예를 들어 낮은 열 저항성)을 가져와서 동작 중에 LED 반도체 다이(10)에 의해 발생되는 열이 빠르게 응용 기판으로 전달될 수 있다. 이러한 방식으로 CSP LED 디바이스(1A)는 동작 중에 더 낮은 결합 온도를 가질 것이며 차례대로 양자 효율이 향상되고 신뢰도가 올라가며 CSP LED 디바이스(1A)의 동작 수명이 연장될 것이다.
더 나아가 적절한 솔더링 품질은 LED 반도체(10)의 전극 세트(14)와 응용 기판의 결합 패드 사이의 옴 접촉을 줄일 수 있으므로 CSP LED 디바이스(1A)를 구동하는 순전압을 감소시키고 전력 손실을 감소시킨다. LED 디바이스(1A)의 발광 효율 또한 향상될 수 있다.
요약하자면, 하면(22) 밑에 매입된 공간을 가지는 CSP LED 디바이스(1A)는 LED 디바이스(1A)와 기판 사이에 적절한 용접 품질을 제공할 수 있어서 LED 디바이스(1A)가 더 나은 신뢰도 성능, 더 높은 발광 효율 등을 나타낸다.
도 1E는 일반적으로 공융 결합 프로세스에서 발견되는 고온 환경(대략 250℃) 중에 매입형 설계가 없는 상대 CSP LED 디바이스의 열 팽창 결과를 도시하는 시뮬레이션 결과다. 이러한 시뮬레이션 시나리오에서는 패키지 구조(20)의 길이가 1500㎛이고 두께가 600㎛이며 하부 수지부재(40)의 두께는 80㎛다. 패키지 구조(20) 내부에 배치된 LED 반도체 다이(10)의 길이는 850㎛이고 두께가 150㎛이다. CSP LED 디바이스가 공융 결합 프로세스 중과 같이 고온 환경에 있을 때 CSP LED 디바이스의 각각의 부품은 상승된 온도에 의해 발생하는 열 팽창 때문에 변형될 것이다. 패키지 구조(20)의 변형 정도는 LED 반도체 다이(10)의 변형 정도보다 훨씬 크다. 도 1E에 도시된 시뮬레이션 사례에서 사선은 실온인 25℃에서의 CSP LED 디바이스의 외측 덮개(outer envelope)를 도시하고 실선은 고온인 250℃에서의 CSP LED 디바이스의 외측 덮개를 도시한다. CSP LED 디바이스의 각각의 수지 부품이 부품들 사이의 경계 조건의 수축에 따라 열 팽창에 의해 발생되는 상당한 형태 변형을 가진다는 것이 명백하게 나타난다. 결과적으로 패키지 구조(20)의 하면(22)은 열 팽창 이전에 LED 반도체 다이(10)의 하면(12)과 원래 일치했던 수평 부분으로부터 아래쪽으로 20.2㎛만큼 변형된다. 이러한 변형 정도는 LED 디바이스(10)의 전극 세트(14)를 수직적으로 20.2㎛ 상승시켜 솔더 물질이 전극 세트(14)와 기판 사이에 채워지는 과도하게 큰 보이드 갭을 만든다. 따라서 매입형 설계가 없는 상대 CSP LED 디바이스를 활용해서 적절한 용접 품질이 보장될 수 없다.
도 1F는 예를 들어 250℃의 더 높은 고온 결합 프로세스 환경에서 본 발명의 일부 실시예에 따라 매입형 LED 디바이스(1A)의 열 팽창 효과를 도시하는 또 다른 수치 시뮬레이션 결과를 도시하며 CSP 디바이스(1A)의 기하학적 수치는 도 1E에 도시된 상대 디바이스의 수치와 동일하다. 유사하게 점선은 25℃의 실온에서의 LED 디바이스(1A)의 최초 외측 덮개를 가리키고 실선은 250℃인 더 높은 온도에서의 CSP LED 디바이스(1A)의 최초 외측 덮개를 가리킨다. 실온이 25℃일 때, 패키지 구조(20)의 외곽테에서 가장 크게 매입된 갭이 발생한 경우 LED 디바이스(1A)의 패키지 구조(20)의 하면(22)의 위쪽으로 변형된 정도(매입된 공간)는 20.9㎛이다. 고온(250℃) 결합 프로세스 중 LED 디바이스(1A)는 열에 의해 팽창되고 점선(25℃)으로 나타나는 외측 덮개가 실선(250℃)으로 나타나는 외측 덮개로 변형된다. 패키지 구조(20)의 외곽테에서 발생하는 하면(22)의 최고점은 19.5㎛의 하향 변형을 포함한다. 패키지 구조(20)의 하향 변형 정도(19.5㎛)가 LED 디바이스(1A)의 아래에 내장된 매입된 공간(20.9㎛)보다 작기 때문에 하면(22)은 전극 세트(14)에서 떨어지지 않고 전극 세트(14)와 응용 기판의 결합 패드 사이에 과도하게 확장되는 보이드 갭이 발생하지 않을 것이다. 그러므로 LED 디바이스(1A)를 활용하여 훌륭한 용접 접촉 품질이 실현될 수 있다.
더 나아가 LED 반도체 다이(10)의 전극 세트(14)와 기판의 패드 사이에 배치된 솔더 물질의 습윤 구역(wetting area)(솔더 접합 구역(solder joint area))은 용접 품질을 반영할 것이다. 일반적으로 솔더의 습윤 구역이 더 클수록 용접 품질이 더 좋다. 이것은 전극세트(14)와 응용 기판의 결합 패드 사이에 더 낮은 열 저항을 가능하게 하는 CSP LED 디바이스(1A)를 위한 더 큰 솔더링 구역의 결과로서, 전도에 의해 열이 효과적으로 응용 기판에 전해져 CSP LED 디바이스(1A) 내부에 열이 쌓이는 것을 방지한다. 표 1에 도시된 바와 같이 CSP 디바이스 온도에서 솔더 습윤 구역의 효과를 설명하는 일 예로서, 습윤 구역은 X-선 검사를 통해 측정된다. 부실한 솔더 결합 품질 시나리오를 나타내기 위해 솔더 습윤 구역이 전극 구역의 대략 70%보다 더 작은 경우(테스트 조건 1) LED 디바이스의 상면에서 측정된 온도는 110℃도보다 높다. CSP LED 디바이스에 대해 더 적절한 열 손실 시나리오를 나타내기 위해 솔더 습윤 구역이 전극 구역의 대략 90%보다 클 때(테스트 조건 3) LED 디바이스의 상면에서 측정된 온도는 105℃ 미만이다. 동일한 테스트 조건 하에 매입 설계를 포함하는 LED 디바이스(1A)의 상면에서 측정된 온도는 103℃이며 테스트 조건 3의 온도보다 낮다(습윤 구역은 대략 95%보다 큼). 이러한 테스트 결과는 본 발명의 일부 실시예의 매입 설계가 용접 품질을 상당히 향상시킬 수 있어서 그에 따라 열 저항 및 동작 온도가 감소될 수 있다는 것을 나타낸다.
CSP LED 디바이스의 측정된 상면 온도와 다른 습윤 구역 비교
항목 습윤 구역 CSP LED 디바이스의 상면의 온도
테스트 조건 1
상대 CSp LED 디바이스를 사용
< 70%
> 110℃
테스트 조건 2
상대 CSP LED 디바이스를 사용
70-95%
105℃-110℃
테스트 조건 3
상대 CSP LED 디바이스를 사용
> 95%
< 105
테스트 조건 3
매입형 CSP LED 디바이스 사용
> 98%
103℃
향상된 용접 품질을 실현하기 위해 LED 디바이스(1A)의 하면(22)은 상향 변형(매입된 공간 밑)의 일정 정도를 유지하도록 설계된다. 도 1A를 참조하면 하면(22)의 밑에 요구되는 매입된 공간은 다음과 같이 특정된다: LED 디바이스(1A)의 매입된 하면(22)은 외곽테 가장자리(221)를 포함한다. 외곽테 가장자리(221)는 수직 거리 Y에 있는 반도체 다이(10)의 하면(12)(또는 하면(22)의 최저점)에서 이형될 뿐만 아니라 수평 거리 X에 있는 반도체 다이(10)의 가장자리 면(13)에서 이형된다. 수평 거리 X에 의해 나눠지는 수직 거리 Y의 비율은(Y/X) 본 발명의 일부 실시예에 따라 CSP LED 디바이스(1A)에 대해 대략 0.025 이상, 대략 0.03 이상, 또는 대략 0.035 이상과 같이 대략 0.022와 동일하거나 더 큰 것이 바람직하다.
더 나아가 패키지 구조(20)의 기하학적 수치는 CSP LED 디바이스(1A)의 제조 프로세스 중에 하면(22)의 매입되는 정도에 영향을 줄 수 있다. 패키지 구조(20)의 수평적 수치(폭 또는 길이)가 증가할 때, 그로 인해 하면(22)의 매입되는 정도(예를 들어 수직 거리 Y)는 패키지 구조(20)가 열에 의해 경화된 후에 증가된다. 패키지 구조(20)의 수직 수치(두께)가 증가될 때, 그에 따라 하면(22)의 매입 정도(예를 들어 수직 거리 Y) 또한 패키지 구조(20)가 열에 의해 경화된 후에 증가될 것이다.
그러나 하면(22)의 증가된 매입 정도는 패키지 구조(20)의 두께가 어느 정도 증가됐을 때 점진적으로 포화될 것이다. 이것은 패키지 구조(20)의 상면(21)이 패키지 구조(20)의 두께 증가로 인해 하면(22)에서 더 멀어지게 되어 패키지 구조(20)의 상부의 수축이 하면(22)의 변형에 더 적은 영향을 주게 되기 때문이다. 패키지 구조(20)의 상면(21)이 전반적으로 더 나은 이점을 실현하기 위해 LED 반도체 다이(10)의 상면(11)에서 떨어져 있는 거리는 대략 50㎛ 내지 대략 1000㎛ 범위가 바람직하다.
추가적으로 CSP LED 디바이스(1A)의 본 실시예에서 상부 수지부재(30)와 하부 수지부재(40) 둘 다 광을 통과시키며 각각 선택적으로 하나 이상의 축광 물질 및/또는 광산란 입자(이산화 티타늄과 같은)를 포함할 수 있다. 예를 들어 하부 수지부재(40)는 축광 물질을 포함하도록 설계되지만 상부 수지부재(30)는 축광 물질 또는 광산란 입자를 포함하지 않도록 설계된다. 따라서 LED 반도체 다이(10)에서 방출되는 광이 하부 수지부재(40)를 통과할 때 축광 물질이 광의 파장을 변환시킬 수 있다. 그러나 상부 수지부재(30)는 광 파장을 변환시키지 않을 것이다. 더 나아가 상부 수지부재(30) 또는 하부 수지부재(40)는 단층 구조(도 1A에 도시된 바와 같이 단일 경화 프로세스에 의해 조성물질을 응고시켜 형성된다.) 또는 다층(multi-layered) 구조(도 1A에 도시되지 않았지만, 다수의 경화 프로세스에 의해 조성 물질을 응고시켜 형성된다)로 형성될 수 있다.
기하학적으로, 하부 수지부재(40)의 대표 실시예는 다음과 같이 기재된다. 하부 수지부재(40)는 상부(410), 가장자리 부(42), 그리고 연장부(43)를 포함한다. 상기 세 부분 모두 단일 제조 프로세스에서 동시에 형성될 수 있다. 구체적으로 상부(41)는 LED 반도체 다이(10)의 상면(11) 위에 배치되고, 가장자리 부(42)는 LED 반도체 다이(10)의 가장자리 면(13)을 커버하고, 연장부(43)는 가장자리 부(42)에서 바깥쪽으로 연장된다(예를 들어 가장자리 면(13)에서 멀어지는 방향으로 연장). 가장자리 부(42)와 연장부(43) 모두 LED 반도체 다이(10)를 감싸는 직사각형 모양이다.
상기 단락들은 LED 디바이스(1A)와 관련된 실시예의 상세한 설명이다. 본 발명에 따른 LED 디바이스의 기타 실시예에 대한 상세한 설명은 다음과 같이 설명된다. LED 디바이스의 아래 실시예에서 알 수 있는 특징 및 이점에 대한 일부 상세한 설명은 LED 디바이스(1A)에 대한 것과 유사하므로 간결성 목적에 따라 생략되는 것으로 이해한다.
도 2는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스(1B)의 단면도의 개략도를 도시한다. LED 디바이스(1B)와 LED 디바이스(1A)의 차이점은 적어도 LED 디바이스(1B)의 하부 수지부재가 광 투과성 수지부재(light-transmitting resin member)(44) 및 반사 수지부재(reflective resin member)(45)를 포함한다는 것이다. 광 투과성 수지부재(44)는 축광 물질 또는 광산란 입자를 선택적으로 포함하는 투명 수지부재(transparent resin member)일 수 있다. 반사 수지부재(45)는 LED 반도체 다이(10)의 가장자리 면(13)을 커버하지만 상면(11)은 커버하지 않는다. 광 투과성 수지부재(44)는 LED 반도체 다이(10)의 상면과 반사 수지부재(43)의 상면(451) 모두 커버한다. 여기에서 CSP LED 디바이스(1B)의 반사 수지부재(45)의 하면(22)은 CSP LED 디바이스(1A)의 패키지 구조(20)의 하면(22)과 유사하며 LED 반도체 다이(10)의 하면(12)에 대해 위쪽으로 변형된다.
반사 수지부재(45)가 가장자리 면(13)을 커버하기 때문에 반도체 다이(10)의 가장자리 면(13)으로 방출되는 광이 다시 반사되어 결국 상면(11)으로부터 주로 또는 단독으로 누출될 수 있다. 따라서 LED 디바이스(1B)의 공간 광 방사조도는 상대적으로 더 작은 시야각으로 한정된다. 그러므로 CSP LED 디바이스(1B)는 투사된 광원을 특정하는 응용에 적합하다.
도 3은 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스(1C)의 단면도의 개략도를 도시한다. LED 디바이스(1C)와 LED 디바이스(1B)의 차이점은 광 투과성 수지부재(44)가 상면(11)에 배치되는 반면 반사 수지부재(45)는 LED 반도체 다이(10)의 가장자리 면(13)과 광 투과성 수지부재(44)의 가장자리 면 모두 커버한다는 점이다. 따라서 반사 수지부재(45)는 광이 광 투과성 수지부재(44)의 가장자리 면(441)을 통해 누출되는 것을 더 방지할 수 있다. 그러므로 CSP LED 디바이스(1C)의 공간 광 방사조도는 훨씬 더 좁은 시야각에 더 한정될 수 있다. 다양한 시야각에 대한 색 균일성은 CSP LED 디바이스(1C)의 실시예를 통해 CSP LED 디바이스(1B)에 비해 더 향상될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스(1D)의 단면도의 개략도를 도시한다. 발광 디바이스(1D)는 LED 반도체 다이(10) 및 단층 수지부재(50)를 포함하며 단층 수지부재(50)는 상기 LED 디바이스(1A)의 패키지 구조(20)와 비슷한 역할을 한다. 그러나 CSP LED 디바이스(1D)의 단층 수지부재(50)는 수지재의 일 단층을 포함하는 반면 CSP LED 디바이스(1A)의 패키지 구조(20)는 수지재의 둘 이상의 층들, 즉, 상부 수지부재(30) 및 하부 수지부재(40)를 포함한다.
단층 수지부재(50)는 상면(51), 하면(52), 그리고 가장자리 면(53)을 포함한다. 상면(51)과 하면(52)은 실질적으로 평행하게 서로 맞은 편에서 마주보도록 형성된다. 가장자리 면(53)이 형성되어 상면(51)과 하면(52) 사이로 연장되고 상면(51)의 외곽테를 하면(52)의 외곽테와 연결한다.
단층 수지부재(50)는 LED 반도체 다이(10) 위에 배치되어 LED 반도체 다이(10)의 상면(11)과 가장자리 면(13)을 커버한다. 따라서 단층 수지부재(50)의 또 다른 역할은 LED 반도체 다이(10)를 주변 환경에 직접적으로 노출되지 않도록 보호하여 오염 또는 손상을 방지하는 것이다. 단층 수지부재(50)의 상면(51)은 LED 반도체 다이(10)의 상면(11)에서 이형된다. 유사하게 단층 수지부재(50)의 가장자리 면(53)은 LED 반도체 다이(10)의 가장자리 면(13)에서 이형된다.
바람직하게는, 축광 물질이 단층 수지부재(50) 내부에 포함되어 LED 반도체 다이(10)의 상면(11) 및 가장자리 면(13)에서 방출되는 청색광의 파장이 부분적으로 축광 물질에 의해 변환될 수 있다. 이러한 방식으로 축광 물질에 의해 저역 변환되고 LED 반도체 다이에 의해 발생되는 다양한 파장의 광은 다양한 색 온도의 백색광과 같이 요구되는 색의 광을 발생시키기 위해 기 설정된 비율로 혼합될 수 있다. 단층 수지부재(50)는 LED 반도체 다이(10)의 하면(12)을 커버하지 않거나 적어도 일부만 노출시켜 전극 세트(14)가 응용 기판에 추후 결합되기 위해 노출되는 것으로 이해한다.
본 실시예에 따른 LED 디바이스(1D)의 경우, 단층 수지부재(50)가 대부분 유기 수지재로 구성된다. 단층 수지부재(50)에서 상승된 온도 경화 프로세스 중에 화학 중합 반응 때문에 부피의 일회 수축이 발생할 것이다. 다시, LED 반도체 다이(10)는 무기물로 구성되어 CTE가 단층 수지부재(50)를 형성하는 유기물의 CTE보다 훨씬 더 작다. 따라서 열 경화 이후 냉각 중에 열 수축의 물리적인 현상에 의해 발생되는 단층 수지부재(50)의 부피 수축은 LED 반도체 다이(10)의 부피 수축에 비해 상당히 크다.
그러므로 단층 수지부재(50)의 부피 수축은 1) 냉각 온도에 의해 발생하는 물질 수축의 물리적인 현상 및 2) 중합 반응에 의해 발생되는 물질 수축의 화학 현상 때문에 두 힘을 결합하는 LED 반도체 다이(10)의 부피 수축에 비해 훨씬 더 크다. 그러므로 하면(52)은 CSP LED 디바이스(1A)의 밑에 매입된 공간을 형성하기 위해 상기 제 1주요 휨 메커니즘과 유사하게 매입된 공간을 형성하기 위해 아래쪽으로 변형될 것이다. 다시 말해, 하면(52)은 LED 반도체 다이(10)의 하면(12)에서(또는 하면(52)의 최저점에서) 위쪽으로 변형된다. 동시에 수지재의 수축은 도 4에 도시된 바와 같이 단층 수지부재(50)의 상면(51)에서 오목형을 형성할 것이다.
양적으로, 하면(52)의 매입된 형태가 다음과 같이 특정된다: 매입된 하면(52)은 외곽테 가장자리(521)를 포함한다. 이러한 외곽테 가장자리(521)는 수평 거리 X에 있는 반도체 다이(10)의 가장자리 면(13)에서 이형되고 수직 거리 Y에 있는 반도체 다이(10)의 하면(12)(또는 하면(52)의 최저부)에서 이형된다. 바람직하게는 수평 거리 X에 대한 수직 거리 Y의 비율(즉 Y/X)은 대략 0.025 이상, 대략 0.03 이상, 또는 대략 0.035 이상과 같이 대략 0.022와 동일하거나 크다.
또 다른 시뮬레이션 결과는 비슷한 수지 경화 온도 조건 하에 제1실시예에 따른 CSP LED 디바이스(1A)와 동일한 파라미터(기하학 수치, CTE 등)를 포함하는 CSP LED 디바이스(1D)의 열 팽창 움직임을 설명하기 위해 활용된다. CSP LED 디바이스(1D)를 제조한 후의 시뮬레이션 결과는 단층 수지부재(50)의 하면(52)이 25℃의 실온에서 17.8㎛ 위쪽으로 매입된 거리로 내장된 것을 나타낸다. CSP LED 디바이스(1D)가 250℃에서 더 높은 결합/솔더링 온도를 경험할 때 단층 수지부재(50)의 하면(52)은 열에 의해 팽창되고 17.0㎛ 아래쪽으로 변형될 것이다. 하향 팽창 정도가 매입된 거리에보다 작으므로 하면(52)의 열 팽창은 기판의 결합 패드에서 전극 세트(14)를 떼어 올리지 못할 것이다. 따라서 LED 디바이스(1D)와 기판 사이의 적절한 결합 품질이 보장된다.
제1실시예의 CSP LED 디바이스(1A)와 유사하게 하면(52)의 증가된 매입 정도는 단층 수지부재(50)의 두께가 증가될 때 포화될 것이다. 그러므로 전반적으로 효과적인 이익을 실현하기 위해 단층 수지부재(30)의 상면(51)에서 LED 반도체 다이(10)의 상면(11)까지 요구되는 거리는 대략 50㎛ 내지 대략 1000㎛이다.
도 5는 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스(1E)의 단면도의 개략도다. LED 디바이스(1E)와 CSP LED 디바이스(1D)의 차이점은 CSP LED 디바이스(1E)의 패키지 구조 수지부재(40)가 광 투과성 수지부재(60)를 포함하고 반사 수지부재(70)를 더 포함한다는 것이다. 광 투과성 수지부재(60)는 선택적으로 LED 반도체 다이(10)의 상면(11)을 커버하고 반사 수지부재(70)는 LED 반도체 다이(10)의 가장자리 면(13)과 광 투과성 수지부재(60)의 가장자리 면(61) 모두 커버하여 인접한다.
반사 수지부재(70)가 LED 반도체 다이(10)의 가장자리 면(13)과 광 투과성 수지부재(60)의 가장자리 면(61) 모두 커버하기 때문에 가장자리 면(13)과 가장자리 면(61) 쪽으로 이동하는 광이 다시 반사되어 결과적으로 상면(62)에서 주로 또는 단독으로 누출될 것이다. 따라서 LED 디바이스(1E)의 광 방사 조도는 더 좁은 공간 범위로 한정될 수 있어서 더 작은 시야각을 가져올 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 CSP LED 디바이스(1F)의 단면도의 개략도다. CSP LED 디바이스(1F)와 CSP LED 디바이스(1E)의 차이점은 CSP LED 디바이스(1F)의 반사 수지부재(70)가 선택적으로 LED 반도체 다이(10)의 가장자리 면(13)을 커버하는 반면 CSP LED 디바이스(1F)의 광 투과성 수지부재(60)는 LED 반도체 다이(10)의 상면(11)과 반사 수지부재(70)의 상면(71) 모두 커버한다는 것이다.
요약하자면, 본 발명의 일부 실시예의 CSP LED 디바이스들(1A 내지 1F)은 통상의 기술적인 특징을 실시하여 다양한 목표 광 특성을 실현할 수 있다: 하부에 매입된 공간을 형성하기 위해 위쪽으로 휘어진 하면(22 또는 52). CSP LED 디바이스들(1A 내지 1F)에 대한 매입된 하면의 이러한 설계 특징은 부실한 결합 품질 및 CSP LED 디바이스 및 관련 응용 기판 사이의 불완전한 전기 연결과 같은 단점을 개선할 수 있다. 그러므로 그로 인해 더 나은 신뢰도 및 더 높은 발광 효율이 실현될 수 있다.
본 발명의 제조 방법은 본 발명에 따른 CSP LED 디바이스의 일부 실시예를 제작하기 위해 다음 단락에 기재될 것이다. CSP LED 디바이스들(1A 내지 1F)을 제조하기 위한 제조 방법은 각각 도 1 내지 도 6에 도시된 바와 같이 원칙적으로 유사할 수 있다. 그러므로 제조 방법의 변수의 일부 상세한 설명은 간결성 목적에 따라 생략되는 것으로 이해한다.
CSP LED 디바이스의 제조 방법은 주요 두 단계를 포함한다: 첫째, 하나 이상의 열 경화 수지재를 LED 반도체 다이의 상면 및 가장자리 면에 커버하는 것; 및 둘째, 위쪽으로 휘어진 하면을 포함하는 패키지 구조를 형성하기 위해 특정 가열 프로세스를 통해 수지재를 경화하는 것이다. 기술 내용은 다음과 같이 더 기재된다.
도 7A 내지 도 7E는 본 발명에 따른 제조 방법의 제1실시예를 도시한다. 도 7A에 도시된 바와 같이 이형필름과 같은 이형층(80)이 준비되어 실리콘 기판 또는 유리 기판(도시되지 않음)과 같은 캐리어 기판(carrier substrate) 위에 더 배치될 수 있따. 다음으로 LED 반도체 다이(10)의 어레이가 이형층(80) 위에 배열된다. 각각의 LED 반도체 다이(10)의 전극 세트는 이형층(80)에 내장되어 LED 반도체 다이(10)의 하면(12)이 이형층(80)에 부착되고 이형층(80)에 의해 커버된다. 이러한 방식으로 전극 세트(14)는 추후 제조 프로세스 중에 오염되지 않게 보호된다.
그리고 도 7B에 도시된 바와 같이 하부 수지부재층(40')은 도 1A에 도시된 LED 디바이스(1A)의 하부 수지부재(40)의 제조 물질과 상응하는 것으로 예를 들어 스프레이 코팅(spray coating) 또는 스핀 코팅(spin coating)에 의해 각각의 LED 반도체 다이(10)의 상면(11) 및 가장자리 면(13)을 커버하기 위해 열 경화 수지재를 사용하여 형성된다. 본 제조 단계에서는, 하부 수지부재층(40')이 아직 경화(응고)되지 않는다.
그리고 하부 수지부재층(40')은 경화 온도, 예를 들어 대략 150℃까지 가열되어 일정 시간 동안 상기 온도를 유지하여 하부 수지부재층(40')이 응고되고 부피가 수축하기 시작한다. 경화 프로세스가 완료되고 온도가 실온까지 내려간 후에 도 1A에 도시된 LED 디바이스(1A)의 하부 수지부재(40)와 상응하는 경화된 하부 수지부재층(40')이 형성된다. 하부 수지부재(40')와 LED 반도체 다이(10) 사이의 내장 인터페이스 스트레스가 올라가서 이형층(80)이 제거된 후에 상기 제1주요 휨 메커니즘을 통해 매입된 공간을 형성할 것이다. 바람직하게는 하부 수지부재층(40')은 축광 물질을 포함하고 미국 특허 출원 US2010/0119839에 공개된 형광체층(phosphor layer) 형성 방법이 하부 수지부재층(40')을 형성하는 이러한 프로세스 단계에 적합하며 그에 대한 기술 내용은 본 명세서에 전부 참조로 통합된다.
도 7C에 도시된 바와 같이 상부 수지부재층(30')은 도 1A에 도시된 LED 디바이스(1A)의 상부 수지부재(30)와 상응하며 열 경화 수지재를 사용하여 경화된 수지부재층(40')에 인접하여 배치되고 적층된다. 본 제조 단계에서는 상부수지부재층(30')이 아직 경화되지 않는다. 본 제조 단계는 스프레이 코팅, 인쇄, 또는 주입(dispensing)과 같은 제조 프로세스를 활용하여 실현될 수 있다.
그 다음에 상부 수지부재층(30')은 목표 온도까지 가열되어 열에 의해 경화되고 그에 따라 부피가 수축된다. 경화 프로세스가 완료되고 온도가 실온까지 내려간 후에 도 1A에 도시된 CSP LED 디바이스(1A)의 상부 수지부재(30)와 상응하는 경화된 상부 수지부재층(30')이 형성된다. 본 제조 단계에서는 경화된 상부 수지층(30')과 경화된 하부 수지부재층(40') 사이의 내장 인터페이스 스트레스가 증가되어 상기 제2 및 제3주요 휨 메커니즘을 통해 이형층이 제거된 후에 CSP LED 디바이스(1A)의 하면을 더 위쪽으로 변형시키는 매입된 공간을 형성할 것이다.
경화된 하부수지부재층(40')과 상부수지부재층(30')은 위쪽으로 휘어진 하면(22)을 포함하는 연결된 패키지 구조(20')의 어레이를 형성하며 도 1A에 도시된 LED 디바이스(1A)의 패키지 구조(20)와 상응할 수 있다.
도 7D에 도시된 바와 같이, 이형층(80)은 상부 수지부재층(30')과 하부 수지부재층(40')이 순서대로 경화된 후에 제거된다. 하부 수지부재층(40')과 이형층(80) 사이에서 스트레스가 완화된 후에 패키지 구조(20')의 연결된 어레이는 일반적으로 오목형을 나타낸다. 마지막으로 도 7E에 도시된 바와 같이 패키지 구조(20')의 연결된 어레이는 싱귤레이션 프로세스(singulation process)에 의해 분리되고 도 1A에 도시된 CSP LED 디바이스(1A)와 상응하는 다수의 CSP LED 디바이스(1A')가 확보된다.
요약하자면, LED 디바이스(1A')를 제조하기 위해 위쪽으로 휘어진 하면(22)을 포함하는 다수의 패키지 구조(20')를 형성하기 위한 열 경화 수지재의 둘 이상의 층들을 응고시키기 위해 두 번의 순차 경화 단계가 실시된다.
도 8A 내지 도 8F는 본 발명에 따른 CSP LED 디바이스 (1C)의 또 다른 실시예를 제작하기 위한 제조 방법을 도시한다.
도 8A에 도시된 바와 같이 LED 반도체 다이(10)의 어레이는 이형층(80) 위에 배열된다. 다음으로 도 8B에 도시된 바와 같이 다수의 경화된 광 투과성 수지부재 물질(44')은 LED 반도체 다이(10)의 어레이의 상면(11)에 인접하기 위해 배치된다. 본 제조 단계에서는 광 투과성 수지부재 물질(44')이 각각의 LED 반도체 다이(10)의 상면에 열 경화 페이스트(paste)(예를 들어 실리콘 수지, 도시되지 않음)를 통해 접착될 수 있고 그 다음에 광 투과성 수지부재 물질(44')은 가열 프로세스를 통해 LED 반도체 다이(10)에 더 견고하게 인접될 수 있다.
다음으로 도 8C에 도시된 바와 같이, 액상 반사 수지부재 물질(45')은 각각의 LED 반도체 다이(10)의 가장자리 면(13)과 광 투과성 수지부재 물질(44')의 가장자리 면(441')(도 3에 도시된 LED 디바이스(1C)의 광 투과성 수지부재(44)의 가장자리 면과 상응)을 커버하기 위한 어레이의 홈들 중에 배치된다. 액상 반사 수지부재 물질(45')은 열 경화에 의해 응고되고 물질 부피의 수축을 일으킨다. 도 3에 도시된 CSP LED 디바이스(1C)의 반사 수지부재(45)와 상응하는 경화된 반사 수지부재 물질(45')의 하면(22)은 LED 반도체 다이(10)의 하면(12)에서 위쪽으로 변형될 것이다.
다음으로 도 8D에 도시된 바와 같이 상부 수지부재층(30')은 경화된 광 투과성 수지부재층(44')과 경화된 반사 수지부재 물질(45') 모두 덮는 상징수층(supernatant liquid layer)으로서 배치된다. 그리고 나서 응고를 위해 열로 경화되고 그에 따라 부피의 수축을 일으킨다. 이와 같은 제조 단계에서는 반사 수지부재 물질(45')의 하면(22)이 매입된 공간을 형성하기 위해 상기 제2 및 제3주요 휨 메커니즘을 통해 위쪽으로 더 변형된다.
경화된 상부 수지부재층(30'), 광 투과성 수지부재층(44') 및 반사 수지부재 물질(45')은 패키지 구조(20')의 연결된 어레이를 형성할 수 있다. 마지막으로, 도 8E에 도시된 바와 같이 이형층(80)이 제거된 후에 위쪽으로 휘어진 하면(22)을 포함하는 패키지 구조(20')의 연결된 어레이가 싱귤레이션 프로세스를 통해 분리되어 도 3에 도시된 LED 디바이스(1C)와 상응하는 다수의 CSP LED 디바이스(1C')가 도 8F에 도시된 것처럼 확보된다.
본 발명에 따른 도 8A 내지 도 8F를 통해 도시된 제조 방법의 이러한 실시예에서 도 8D에 도시된 제조 단계가 생략되는 경우(즉, 상부 상징수 수지재(30')가 생략된다), 제조된 CSP LED 디바이스는 도 5에 도시된 LED 디바이스(1E)와 상응하는 것으로 이해된다.
더 나아가 도 2에 도시된 CSP LED 디바이스(1B)와 상응하는 CSP LED 디바이스를 제조하는 프로세스 순서는 다음과 같이 기재된다. 본 발명에 따른 도 8A 내지 도 8F를 통해 도시된 제조 방법의 실시예에서, 도 8A에 도시된 제조 단계를 완료하고 도 8B에 도시된 제조 단계를 생략한 후에 선택적으로 LED 반도체 다이(10)의 가장자리 면(13)은 커버하지만 상면(11)은 커버하지 않는 반사 수지부재 물질(45')을 형성하기 위해 도 8C에 도시된 상응하는 제조 단계가 활용된다. 반사 수지부재 물질(45')이 열에 의해 경화된 후에 광 투과성 수지부재층(44')은 LED 반도체 다이(10)의 상면과 반사 수지부재 물질(45')의 상면 모두 인접하여 배치된다. 그에 따라 도 8D 내지 도 8F에 도시된 추후 제조 단계를 실시한다. 따라서 도 2에 도시된 CSP LED 디바이스(1B)와 상응하는 제조된 CSP LED 디바이스가 확보된다. 도 8D에 도시된 상응하는 제조 단계가 생략된 경우(즉, 상징수 상부 수지부재층(30') 없이), 제조된 CSP LED 디바이스는 도 6에 도시된 CSP LED 디바이스(1F)와 상응하는 것으로 이해한다.
도 9A 내지 도 9D는 본 발영에 따른 제조 방법의 또 다른 실시예로서 또 다른 제조 순서를 도시한다.
도 9A에 도시된 바와 같이 LED 반도체 다이(10)의 어레이는 이형층(80) 위에 배치된다. 다음으로 도 9B에 도시된 바와 같이 열 경화 수지층(50')이 배치되어 각각의 LED 반도체 다이(10)의 상면(11) 및 가장자리 면(13)을 커버한다. 그 다음에 수지층(50')이 열에 의해 경화되어 부피의 수축을 일으킨다. 경화된 수지층(50')은 도 4에 도시된 LED 디바이스(1D)의 단층 수지부재(50)와 상응한다. 이번 제조 단계에서는 수지층(50')의 하면(52)이 매입된 공간을 형성하기 위해 상기 제1주요 휨 메커니즘을 통해 반도체 다이(10)의 상면(12)에서 위쪽으로 더 변형된다.
도 9C에 도시된 바와 같이 이형층(80)은 수지층(50')이 경화된 이후에 제거된다. 다음으로 도 9D에 도시된 바와 같이 수지층(50')은 싱귤레이션 프로세스를 통해 분리되어 도 4에 도시된 CSP LED 디바이스(1D)와 상응하는 다수의 CSP LED 디바이스(1D')가 확보된다.
앞서 기재된 내용에 따라 매입된 공간을 하부에 형성하기 위해 위쪽으로 휘어진 하면을 포함하는 다양한 CSP LED 디바이스를 제조하기 위해 제조 방법의 여러 실시예가 공개된다. 공개된 방법은 배치형(batch-type) 대량 생산 프로세스에 매우 적합하다.
본 발명이 그에 대한 특정 실시예를 따라 기재되었지만 통상의 기술자들이 다양하게 변경할 수 있으며 첨부된 청구항에 의해 정의된 본 발명의 진정한 이상 및 범위에서 벗어나지 않는다면 그에 대응하는 것으로 대체될 수 있다. 또한 본 발명의 목적, 이상 및 공개 범위에 특정 상황, 재료, 물질의 구성, 방법 또는 프로세스를 맞추기 위해 다양하게 수정될 수 있다. 특히 여기에 공개된 방법이 특정 순서로 실시되는 특정 동작을 참조하여 기재되었지만 본 발명의 교시 내용에서 벗어나지 않는다면 이러한 동작들이 결합, 세부 분할, 또는 재배열될 수 있는 것으로 이해한다. 따라서 구체적으로 본 명세서에 기재되지 않는 한 동작의 순서 및 분류는 본 발명에 한정하지 않는다.

Claims (19)

  1. 상면, 상기 상면의 반대에 있는 하면, 가장자리 면 및 전극 세트를 포함하고, 상기 가장자리 면은 상기 상면과 상기 하면 사이로 연장되고, 상기 전극 세트는 상기 하면에 배치되는 플립칩 발광 다이오드(LED) 반도체 다이(flip-chip light emitting diode); 및
    상기 LED 반도체 다이의 상기 상면과 상기 LED 반도체 다이의 상기 가장자리 면을 커버하고, 상기 LED 반도체 다이의 상기 상면으로부터 이형되고 오목한 곡률을 갖는 상면, 이형되는 상면의 반대에 위치하고, 상기 LED 반도체 다이의 상기 하면에서 위쪽으로 휘어지도록 변형되는 하면, 그리고 상기 상면 및 상기 하면 사이로 연장되는 가장자리 면을 포함하는 패키지 구조(packaging structure)를 포함하고;
    상기 패키지 구조는 상기 LED 반도체 다이의 상기 상면과 상기 LED 반도체 다이의 상기 가장자리 면을 커버하는 하부 수지부재(lower resin member)와 상기 하부 수지부재에 배치되는 상부 수지부재(upper resin member)를 포함하고;
    상기 패키지 구조의 상기 가장자리 면은 상기 LED 반도체 다이의 상기 하면에 대해 수직 배향으로부터 벗어나, 상기 LED 반도체 다이의 상기 하면에 대해 경사져 있는 것을 특징으로 하는 발광 디바이스.
  2. 제1항에 있어서,
    상기 패키지 구조의 상기 하면에 있는 테 단부(rim edge)는 상기 LED 반도체 다이의 상기 가장자리 면에서의 수평 거리 및 상기 LED 반도체 다이의 상기 하면에서 수직 거리를 포함하고 상기 수직 거리를 상기 수평 거리로 나눈 비율이 0.022 이상인 것을 특징으로 하는 발광 디바이스.
  3. 제1항에 있어서,
    상기 패키지 구조의 상기 상면과 상기 LED 반도체 다이의 상기 상면 사이의 거리는 50㎛ 내지 1000㎛ 범위인 것을 특징으로 하는 발광 디바이스.
  4. 제1항에 있어서,
    상기 하부 수지부재는 상기 LED 반도체 다이의 상기 상면을 커버하는 상부, 상기 LED 반도체 다이의 상기 가장자리 면을 커버하는 가장자리 부, 그리고 상기 가장자리 부에서 수평으로 연장되는 연장부를 포함하는 것을 특징으로 하는 발광 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 하부 수지부재는 단층 구조 또는 다층 구조 중 하나이고 상기 상부 수지부재는 단층 구조 또는 다층 구조 중 하나인 것을 특징으로 하는 발광 디바이스.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 패키지 구조는 축광 물질(photoluminescent material), 광산란 입자(light scattering particles), 또는 둘 다 더 포함하는 것을 특징으로 하는 발광 디바이스.
  7. 제1항에 있어서,
    상기 하부 수지부재는 상기 LED 반도체 다이의 상기 가장자리 면을 커버하는 반사 수지부재(reflective resin member) 및 상기 LED 반도체 다이의 상기 상면 및 상기 반사 수지부재의 상면 둘 다에 배치되어 커버하는 광 투과성 수지부재(light-transmitting resin member)를 포함하는 것을 특징으로 하는 발광 디바이스.
  8. 제1항에 있어서,
    상기 하부 수지부재는 상기 LED 반도체 다이의 상기 상면을 커버하는 광 투과성 수지부재 및 상기 LED 반도체 다이의 상기 가장자리 면과 상기 광 투과성 수지부재의 가장자리 면 둘 다 커버하는 반사 수지부재를 포함하는 것을 특징으로 하는 발광 디바이스.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 발광 디바이스의 제조 방법으로서,
    이형층의 상부에 LED 반도체 다이들의 어레이를 배치하는 단계;
    열 경화 수지재를 스프레이 코팅, 인쇄, 주입 또는 스핀 코팅(spin coating)하여 상기 LED 반도체 다이의 상면 및 가장자리 면을 커버하는 하부 수지부재층을 형성하고, 열에 의해 상기 하부 수지부재층의 열 경화 수지재를 응고하는 단계;
    열 경화 수지재를 스프레이 코팅, 인쇄, 주입 또는 스핀 코팅(spin coating)하여 상기 하부 수지부재층의 상부에 상부 수지부재층을 순차적으로 형성하고, 열에 의해 상기 상부 수지부재층의 열 경화 수지재를 응고하여 상기 LED 반도체 다이들의 어레이를 연결하는 패키지 구조를 형성하되,
    상기 상부 수지부재층과 상기 하부 수지부재층의 순차적인 응고로 인해 열 경화 수지재의 순차적인 부피 수축으로 인해 상기 상부 수지부재층과 상기 하부 수지부재층 사이에 내장 인터페이스 스트레스가 발생하는 단계;
    상기 이형층을 제거하며, 상기 하부 수지부재층과 상기 이형층 사이에서 내장 인터페이스 스트레스가 완화되어 오목한 구조의 어레이를 형성하는 단계; 및
    복수의 단일화된 패키지 구조를 형성하기 위하여, 상기 패키지 구조에 의해 연결되어 있는 상기 어레이들을 분리하여 단일화하는 단계;를 포함하되,
    단일화된 각각의 패키지 구조는
    상면, 하면, 가장자리 면을 포함하며
    상기 패키지 구조의 하면은 상기 LED 반도체 다이의 하부면에서 위쪽으로 휘어지도록 변형되고,
    상기 패키지 구조의 상면은 오목한 곡률을 갖으며,
    상기 패키지 구조의 가장자리 면은 상기 LED 반도체 다이의 하면에 대해 수직 배향으로부터 벗어나 상기 LED 반도체 다이의 하면에 대해 경사져있는 것을 특징으로 하는 발광 디바이스 제조 방법.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서,
    상기 하부 수지부재층은
    상기 LED 반도체 다이의 상기 상면에 배치된 경화된 광 투과성 수지재와 상기 LED 반도체 다이의 상기 가장자리 면과 상기 경화된 광 투과성 수지재의 가장자리 면을 모두 커버하는 반사 수지부재 물질을 포함하고,
    상기 상부 수지부재층은 상기 경화된 광 투과성 수지재와 반사 수지부재 물질을 모두 커버하도록 형성되며,
    상기 반사 수지부재 물질은 상기 상부 수지부재층의 열 경화 수지재가 응고되기 전에 먼저 응고되는 것을 특징으로 하는 발광 디바이스의 제조 방법.
  17. 삭제
  18. 제13항에 있어서,
    상기 하부 수지부재층은
    상기 LED 반도체 다이의 상기 가장자리 면을 커버하는 반사 수지재와, 상기 LED 반도체 다이의 상기 상면 및 상기 반사 수지재의 상면을 모두 커버하는 광 투과성 수지재를 더 포함하고,
    상기 반사 수지재는 상기 광 투과성 수지재가 응고되기 전에 먼저 응고되는 것을 특징으로 하는 발광 디바이스의 제조 방법.
  19. 삭제
KR1020170005046A 2016-01-12 2017-01-12 매입형 칩 스케일 패키지 발광 디바이스 및 제조 방법 KR101933927B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105100783 2016-01-12
TW105100783A TWI586000B (zh) 2016-01-12 2016-01-12 具凹形設計的晶片級封裝發光裝置及其製造方法

Publications (2)

Publication Number Publication Date
KR20170084701A KR20170084701A (ko) 2017-07-20
KR101933927B1 true KR101933927B1 (ko) 2019-03-25

Family

ID=59443363

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170005046A KR101933927B1 (ko) 2016-01-12 2017-01-12 매입형 칩 스케일 패키지 발광 디바이스 및 제조 방법

Country Status (3)

Country Link
JP (2) JP6769881B2 (ko)
KR (1) KR101933927B1 (ko)
TW (1) TWI586000B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534628B (zh) * 2018-05-24 2021-03-09 光宝光电(常州)有限公司 发光装置及其制造方法
JP7208478B2 (ja) * 2018-09-28 2023-01-19 日亜化学工業株式会社 発光装置及びその製造方法
JP7189451B2 (ja) 2020-06-30 2022-12-14 日亜化学工業株式会社 発光モジュール、液晶表示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154769A (ja) * 2013-02-12 2014-08-25 Nichia Chem Ind Ltd 発光装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI419375B (zh) * 2005-02-18 2013-12-11 Nichia Corp 具備控制配光特性用之透鏡之發光裝置
JP5508244B2 (ja) * 2010-11-15 2014-05-28 シチズンホールディングス株式会社 半導体発光装置の製造方法
US20130187540A1 (en) * 2012-01-24 2013-07-25 Michael A. Tischler Discrete phosphor chips for light-emitting devices and related methods
US9773950B2 (en) * 2012-04-06 2017-09-26 Ctlab Co. Ltd. Semiconductor device structure
KR102123039B1 (ko) * 2013-07-19 2020-06-15 니치아 카가쿠 고교 가부시키가이샤 발광 장치 및 그 제조 방법
JP2015207754A (ja) * 2013-12-13 2015-11-19 日亜化学工業株式会社 発光装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154769A (ja) * 2013-02-12 2014-08-25 Nichia Chem Ind Ltd 発光装置

Also Published As

Publication number Publication date
TW201725758A (zh) 2017-07-16
JP6769881B2 (ja) 2020-10-14
KR20170084701A (ko) 2017-07-20
JP2017175113A (ja) 2017-09-28
JP2019096871A (ja) 2019-06-20
TWI586000B (zh) 2017-06-01

Similar Documents

Publication Publication Date Title
JP6599295B2 (ja) 斜角反射体を備えた発光素子およびその製造方法
EP3193379B1 (en) Packaging for light emitting device and manufacturing method of the same
JP4044078B2 (ja) 高出力発光ダイオードパッケージ及び製造方法
US9728686B2 (en) Method of fabricating white LED devices
JP5271509B2 (ja) 気泡なくレンズを配置するための内部メニスカスを備えた発光ダイオードパッケージ要素
TWI501426B (zh) 發光元件以及其製造方法
US20090114937A1 (en) Resin-sealed light emitting device and its manufacturing method
TWI518877B (zh) 發光二極體封裝結構與封裝發光二極體的方法及發光裝置
TWI786126B (zh) 發光裝置、其製造方法及顯示模組
TW201442294A (zh) 具有波長轉換材料之密封之發光二極體模組
TWI778103B (zh) 發光裝置封裝
US9647167B2 (en) Solid-state radiation transducer devices having flip-chip mounted solid-state radiation transducers and associated systems and methods
KR20120119350A (ko) 발광소자 모듈 및 이의 제조방법
KR20180132018A (ko) 빔 성형 구조를 가진 발광 디바이스 및 그 제조 방법
KR102091534B1 (ko) 칩 스케일 패키지 발광 디바이스 및 그 제조 방법
KR101933927B1 (ko) 매입형 칩 스케일 패키지 발광 디바이스 및 제조 방법
WO2011108664A1 (ja) 光半導体装置
TW201817038A (zh) 具有反射側塗層之發光裝置封裝
TWI445222B (zh) 具有凸塊／基座之散熱座及凸塊內含倒置凹穴之半導體晶片組體
TWI472067B (zh) 光學封裝及其製造方法
KR100764461B1 (ko) 버퍼층을 갖는 반도체 패키지
US11189769B2 (en) Light emitting device package with reflective side coating
CN114361319B (zh) 显示面板及其制造方法
CN109817796B (zh) 一种具有双层荧光层的led封装结构及其封装方法
TWI389359B (zh) 固態發光元件及光源模組

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant