KR101933718B1 - 전기 습윤 표시장치 - Google Patents

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Abstract

전기 습윤 표시장치는 복수의 화소들을 포함하는 표시패널, 복수의 게이트 라인들을 통해 상기 화소들에 순차적으로 게이트 신호들을 인가하여, 행 단위로 상기 화소들을 구동시키는 게이트 구동부, 복수의 서브 게이트 라인들을 통해 상기 화소들에 순차적으로 리셋 게이트 신호들을 인가하여, 행 단위로 상기 화소들을 초기화시키는 리셋 구동부, 및 복수의 데이터 라인들을 통해 상기 화소들에 데이터 전압들을 제공하는 데이터 구동부를 포함하고, 상기 각 화소는 매 프레임마다 대응하는 상기 리셋 게이트 신호에 응답하여 초기화되고, 소정의 시간 경과 후에 대응하는 상기 게이트 신호에 응답하여 상기 데이터 전압을 수신하며, 상기 리셋 게이트 신호의 하이 레벨 구간은 상기 게이트 신호의 하이 레벨 구간보다 길게 설정된다.

Description

전기 습윤 표시장치{ELECTRO WETTING DISPLAY DEVICE}
본 발명은 전기 습윤 표시장치에 관한 것으로, 더욱 상세하게는 소비 전력을 감소시키고 해상도를 높일 수 있는 전기 습윤 표시장치에 관한 것이다.
최근 액정표시(LCD: Liquid Crystal Display) 장치에 비해 전력소모가 적고, 응답속도가 빠르며, 시인성이 높은 전기 습윤 표시(EWD: Electro Wetting Display)장치가 각광을 받고 있다.
일반적인 전기 습윤 표시장치의 각 화소는 입사되는 광을 차단하는 블랙 오일을 포함한다. 화소에 퍼져있는 블랙 오일은 인가되는 데이터 전압에 의해 상기 화소의 일측으로 움직이도록 제어된다. 블랙 오일이 모이지 않은 화소 영역을 투과하는 광에 의해 화소에 계조가 표시된다. 그러나, 화소에 일정한 데이터 전압이 가해지더라도 블랙 오일이 다시 화소로 서서히 퍼지는 백 플로우(Back-Flow) 현상이 존재한다. 백 플로우 현상에 의해 계조가 정상적으로 표시되지 않을 수 있다.
백 플로우 현상을 방지하기 위해, 전기 습윤 표시장치는 일반적인 액정 표시장치보다 높은 주파수의 게이트 신호를 이용한다. 전기 습윤 표시장치의 화소는 현재 프레임에서 다음 프레임의 데이터 전압을 입력받기 전에 높은 주파수의 게이트 신호에 응답하여 강제로 초기화된다. 게이트 신호의 주파수가 높아질수록, 소비 전력이 증가하고, 데이터 전압의 인가 시간이 줄어들게 되므로 최대 해상도가 제약될 수 있다.
본 발명의 목적은 소비 전력을 감소시키고 해상도를 높일 수 있는 전기 습윤 표시장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 전기 습윤 표시장치는 복수의 게이트 라인들, 복수의 서브 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시패널, 상기 복수의 게이트 라인들에 순차적으로 게이트 신호들을 인가하여, 행 단위로 상기 화소들을 구동시키는 게이트 구동부, 상기 복수의 서브 게이트 라인들에 순차적으로 리셋 게이트 신호들을 인가하여, 행 단위로 상기 화소들을 초기화시키는 리셋 구동부, 및 상기 복수의 데이터 라인들을 통해 상기 화소들에 데이터 전압들을 제공하는 데이터 구동부를 포함하고, 상기 각 화소는 매 프레임마다 대응하는 상기 리셋 게이트 신호에 응답하여 초기화되고, 소정의 시간 경과 후에 대응하는 상기 게이트 신호에 응답하여 상기 데이터 전압을 수신하며, 상기 리셋 게이트 신호의 하이 레벨 구간은 상기 게이트 신호의 하이 레벨 구간보다 길게 설정된다.
상기 각 화소는 상기 리셋 게이트 신호에 응답하여 블랙 계조를 표시하고, 상기 데이터 전압을 수신받는 상기 각 화소는 상기 데이터 전압에 대응하는 계조를 표시한다.
상기 리셋 게이트 신호들의 하이 레벨 구간은 서로 오버랩되고, 상기 오버랩 구간은 상기 리셋 게이트 신호의 하이 레벨 구간과 상기 게이트 신호의 하이 레벨 구간의 차이 값이고, 현재 단의 상기 리셋 게이트 신호는 이전 단의 상기 리셋 게이트 신호를 상기 게이트 신호의 하이 레벨 구간만큼 오른쪽으로 시프트 시킨 신호이다.
상기 각 화소는 상기 스토리지 전압을 제공받는 스토리지 라인, 인가된 전압에 의해 충전되는 표시 커패시터, 대응하는 상기 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 대응하는 상기 데이터 라인을 통해 제공된 상기 데이터 전압을 상기 표시 커패시터에 제공하는 제1 박막 트랜지스터, 및 대응하는 상기 서브 게이트 라인을 통해 제공된 상기 리셋 게이트 신호에 응답하여 상기 스토리지 라인을 통해 제공된 상기 스토리지 전압을 상기 표시 커패시터에 제공하는 제2 박막 트랜지스터를 포함한다.
상기 표시 커패시터는 상기 게이트 신호에 의해 턴 온된 상기 제1 박막 트랜지스터를 통해 상기 데이터 전압을 제공받고, 상기 데이터 전압에 대응하는 계조를 표시하는 제2 화소 전압으로 충전된다.
상기 표시 커패시터는 상기 리셋 게이트 신호에 의해 턴 온된 상기 제2 박막 트랜지스터를 통해 제공된 상기 스토리지 전압에 의해 블랙 계조를 표시하기 위한 제1 화소 전압으로 충전된다.
상기 표시 패널은 상기 게이트 라인들, 상기 데이터 라인들, 상기 서브 게이트 라인들, 상기 화소들, 및 상기 화소들을 구획하는 화소벽이 형성된 제1 기판, 상기 제1 기판과 마주보고 공통전압을 인가받는 공통전극이 형성된 제2 기판, 및 상기 제1 및 제2 기판 사이에 구비되고, 광을 흡수하는 제1 유체층 및 광을 투과시키는 제2 유체층을 포함하는 유체층을 포함한다.
상기 각 화소는 스토리지 전압을 제공받는 스토리지 라인, 대응하는 게이트 라인, 대응하는 데이터 라인에 연결된 제1 박막 트랜지스터, 대응하는 서브 게이트 라인, 상기 스토리지 라인으로부터 분기된 스토리지 전극에 연결된 제2 박막 트랜지스터, 상기 제1 및 제2 박막 트랜지스터에 연결된 제1 화소 전극, 및 상기 제1 화소 전극과 이격되어 형성되고, 상기 제2 박막 트랜지스터와 상기 스토리지 전극에 연결되는 제2 화소 전극을 포함하고, 상기 제1 및 제2 화소 전극들은 상기 공통전극과 마주하여 전계를 형성하고, 상기 게이트 신호에 응답하여 상기 데이터 전압을 수신하는 화소의 제1 유체층은 상기 화소의 일 측으로 모이고, 상기 제1 유체층이 모이는 영역은 상기 제2 화소 전극이 형성된 영역을 포함하며, 상기 제2 박막 트랜지스터는 상기 제1 유체층이 모이는 영역과 오버랩되도록 형성된다.
본 발명에 따른 전기 습윤 표시장치는 화소를 초기화시키기 위한 리셋 회로를 포함함으로써, 소비 전력을 감소시키고 해상도를 높일 수다.
또한, 본 발명에 따른 전기 습윤 표시장치는 리셋 회로를 포함하더라도 투과율이 감소되지 않는다.
도 1은 본 발명의 실시 예에 따른 전기 습윤 표시장치의 블록도이다.
도 2는 도 1에 도시된 전기 습윤 표시장치에서 임의의 한 화소의 등가 회로도이다.
도 3은 도 2에 도시된 등가 회로를 갖는 화소의 레이 아웃을 나타낸 도면이다.
도 4는 도 3에 도시된 절단선 I-I`에 따라서 절단한 단면도이다.
도 5는 화소에 인가되는 리셋 게이트 신호 및 게이트 신호의 타이밍도 이다.
도 6은 리셋 게이트 신호 인가에 따른 임의의 한 화소의 유체층의 상태를 보여주는 도면이다.
도 7은 게이트 신호 인가에 따른 임의의 한 화소의 유체층의 상태를 보여주는 도면이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 전기 습윤 표시장치의 블록도이다.
도 1을 참조하면, 전기 습윤 표시장치(100)는 표시 패널(110), 게이트 구동부(120), 리셋 구동부(130), 데이터 구동부(140), 및 타이밍 컨트롤러(150)를 포함한다.
상기 표시 패널(110)은 복수의 게이트 라인들(GL1~GLn), 상기 복수의 게이트 라인들(GL1~GLn)과 교차하는 복수의 데이터 라인들(DL1~DLm), 대응하는 상기 복수의 게이트 라인들(GL1~GLn)과 각각 평행하게 배치되며 상기 복수의 데이터 라인들(DL1~DLm)과 교차하는 복수의 서브 게이트 라인들(S_GL1~S_GLn), 및 상기 복수의 게이트 라인들(GL1~GLn)과 상기 복수의 데이터 라인들(DL1~DLm)이 교차하는 영역에 형성된 복수의 화소들(PX)을 포함한다. 복수의 화소들(PX)은 n개의 행 및 m개의 열의 형태로 배열될 수 있다. 도 1에 도시하지 않았으나, 상기 각 화소들(PX)은 화소벽에 의해 구획되고, 상기 화소벽에 의해서 정의된 화소 영역에 수용된 유체층을 포함한다.
상기 복수의 게이트 라인들(GL1~GLn)은 상기 게이트 구동부(120)에 연결되어, 게이트 신호들을 수신한다. 상기 복수의 서브 게이트 라인들(S_GL1~S_GLn)은 상기 리셋 구동부(130)에 연결되어 리셋 게이트 신호들을 수신한다. 상기 복수의 데이터 라인들(DL1~DLm)은 상기 데이터 구동부(140)에 연결되어 데이터 신호들을 수신한다.
상기 타이밍 컨트롤러(150)는 외부로부터 영상 신호들(RGB) 및 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(150)는 상기 데이터 구동부(140)와의 인터페이스 사양에 맞도록 상기 영상 신호들(RGB)의 데이터 포맷을 변환하고, 상기 변환된 영상 신호들(R'G'B')을 상기 데이터 구동부(140)로 제공한다.
또한, 상기 타이밍 컨트롤러(150)는 제어신호(CS)에 응답하여 데이터 제어신호(DCS), 게이트 제어신호(GCS), 및 리셋 제어신호(RCS)를 생성한다. 상기 타이밍 컨트롤러(150)는 상기 데이터 제어신호(DCS)를 상기 데이터 구동부(140)로 제공하고, 상기 게이트 제어신호(GCS)를 상기 게이트 구동부(120)로 제공하고, 상기 리셋 제어신호(RCS)를 상기 리셋 구동부(130)로 제공한다.
상기 게이트 제어신호(GCS)는 게이트 신호를 생성하기 위해 이용되는 게이트 클럭 신호를 포함하고, 상기 리셋 제어신호(RCS)는 상기 게이트 클럭 신호보다 하이 레벨 구간이 길게 설정된 리셋 게이트 클럭 신호를 포함한다. 즉, 상기 리셋 게이트 클럭 신호의 주기는 상기 게이트 클력 신호의 주기보다 길게 설정된다.
상기 게이트 클럭 신호의 하이 레벨과 상기 리셋 게이트 클럭 신호의 하이 레벨은 동일한 크기로 설정될 수 있다. 따라서, 상기 타이밍 컨트롤러(150)는 상기 리셋 게이트 클럭 신호를 생성하기 위해, 상기 게이트 클럭 신호를 이용할 수 있다. 즉, 상기 게이트 클럭 신호의 하이 레벨 구간을 길게 설정하여 리셋 게이트 클럭 신호가 생성될 수 있다.
상기 게이트 구동부(120)는 상기 타이밍 컨트롤러(150)로부터 제공받은 상기 게이트 제어신호(GCS)에 응답하여 게이트 신호들을 순차적으로 출력한다. 상기 게이트 신호들은 복수의 게이트 라인들(GL1~GLn)에 순차적으로 인가되고, 그 결과 상기 화소들(PX)은 행 단위로 턴-온 될 수 있다.
상기 리셋 구동부(130)는 상기 타이밍 컨트롤러(150)로부터 제공받은 상기 리셋 제어신호(RCS)에 응답하여 리셋 게이트 신호들을 순차적으로 출력한다. 상기 리셋 구동부(130)로부터 출력되는 리셋 게이트 신호들은 서로 일정 구간이 오버랩되어 순차적으로 출력될 수 있다. 상기 리셋 게이트 신호들은 복수의 서브 게이트 라인들(S_GL1~S_GLn)에 순차적으로 인가되어, 행 단위로 상기 화소들(PX)을 리셋 시킬 수 있다.
상기 리셋 게이트 신호들의 하이 레벨 구간의 전압 레벨은 상기 게이트 신호들의 하이 레벨 구간의 전압 레벨과 같다. 또한, 상기 리셋 게이트 신호들 각각의 하이 레벨 구간은 상기 게이트 신호들 각각의 하이 레벨 구간보다 길다.
상기 리셋 게이트 신호들과 상기 게이트 신호들은 소정의 시간 간격을 두고 대응하는 행들에 배열된 상기 화소들(PX)에 순차적으로 인가되도록 인가 타이밍이 상기 타이밍 컨트롤러(150)에 의해 제어된다. 구체적으로, 상기 각 화소(PX)는 매 프레임마다, 상기 리셋 게이트 신호를 먼저 인가받고, 소정의 시간 경과 후에 상기 게이트 신호를 인가받는다. 구체적인 인가 타이밍은 이하, 도 5에서 상세히 설명될 것이다.
상기 데이터 구동부(140)는 상기 타이밍 컨트롤러(150)로부터 제공된 상기 데이터 제어신호(DCS)에 응답하여 상기 영상 신호들(R'G'B')을 데이터 전압(또는, 데이터 신호)로 변환하여 출력한다. 상기 데이터 전압들은 복수의 데이터 라인들(DL1~DLm)을 통해 상기 화소들(PX)에 인가된다.
도 1에 도시되지 않았으나, 상기 전기 습윤 표시장치(100)는 상기 표시패널(110)의 하측에 배치되어 상기 표시패널(110)로 광을 공급하는 백라이트 유닛을 더 포함할 수 있다. 상기 백라이트 유닛은 복수의 광원을 구비하고, 상기 광원들은 발광 다이오드(LED), 냉음극 형광 램프(Cold Cathode Fluorecent Lamp) 등을 포함할 수 있다.
도 2는 도 1에 도시된 전기 습윤 표시장치에서 임의의 한 화소의 등가 회로도이다. 도 1에 도시된 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위해 도 2에는 하나의 화소를 예로서 도시하였다.
도 2를 참조하면, 상기 각 화소(PX)는 상기 복수의 게이트 라인들(GL1~GLn) 중 대응하는 제1 게이트 라인(GLi), 상기 복수의 서브 게이트 라인들(S_GL1~S_GLn) 중 대응하는 제1 서브 게이트 라인(S_GLi), 상기 복수의 데이터 라인들(DL1-DLm) 중 대응하는 제1 데이터 라인(DLj), 및 스토리지 전압을 제공받는 스토리지 라인(SL)에 연결된다.
i는 0보다 크고 n보다 작거나 같은 정수이다. j는 0보다 크고 m보다 작거나 같은 정수이다. 상기 스토리지 라인(SL)으로 제공되는 상기 스토리지 전압은 리셋 전압으로 정의될 수 있다.
상기 각 화소(PX)는 제1 박막 트랜지스터(TR1), 표시 커패시터(Cd), 스토리지 커패시터(Cst), 및 리셋 회로(30)를 포함한다. 상기 리셋 회로(30)는 제2 박막 트랜지스터(TR2)를 포함한다. 상기 제2 박막 트랜지스터(TR2)의 크기는 상기 제1 박막 트랜지스터(TR1)보다 작게 형성된다. 상기 제1 박막 트랜지스터(TR1)는 제1 스위칭 소자로 정의될 수 있다. 상기 제2 박막 트랜지스터(TR2)는 제2 스위칭 소자로 정의될 수 있다.
상기 제1 박막 트랜지스터(TR1)는 상기 제1 게이트 라인(GLi)에 전기적으로 연결되는 제1 게이트 전극, 상기 제1 데이터 라인(DLj)에 전기적으로 연결되는 제1 소스 전극, 그리고 상기 표시 커패시터(Cd) 및 상기 스토리지 커패시터(Cst)에 전기적으로 연결되는 제1 드레인 전극을 포함한다.
상기 리셋 회로(30)의 제2 박막 트랜지스터(TR2)는 상기 제1 서브 게이트 라인(S_GLi)에 전기적으로 연결되는 제2 게이트 전극, 상기 스토리지 라인(SL)에 전기적으로 연결되는 제2 소스 전극, 그리고 상기 스토리지 커패시터(Cst) 및 상기 표시 커패시터(Cd)에 전기적으로 연결되는 제2 드레인 전극을 포함한다.
상기 표시 커패시터(Cd)는 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극에 연결된 제1 화소 전극(PE1)과 공통 전압(Vcom)이 인가되는 공통 전극(CE)으로 구성될 수 있다. 제1 화소 전극(PE1)은 제1 전극으로, 그리고 공통 전극(CE)은 제2 전극으로 정의될 수 있다.
상기 스토리지 커패시터(Cst)는 상기 스토리지 라인(SL)으로부터 분기된 스토리지 전극 및 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극으로 구성될 수 있다. 또한, 상기 스토리지 커패시터(Cst)는 상기 스토리지 전극 및 상기 제2 박막 트랜지스터(TR2)의 제2 드레인 전극으로 구성될 수 있다.
상기 화소(PX)의 표시 커패시터(Cd) 및 상기 스토리지 커패시터(Cst)의 구성은 이하, 도 4를 참조하여 설명될 것이다.
상기 리셋 게이트 신호는 상기 제1 서브 게이트 라인(S_GLi)을 통해 상기 리셋 회로(30)의 제2 박막 트랜지스터(TR2)의 제2 게이트 전극에 인가된다. 상기 제2 박막 트랜지스터(TR2)의 제2 게이트 전극에 인가된 리셋 게이트 신호에 의해 제2 박막 트랜지스터(TR2)의 턴 온 및 턴 오프 상태가 제어된다. 즉, 리셋 회로(30)는 상기 리셋 게이트 신호에 의해 스위칭 된다.
구체적으로, 상기 제2 박막 트랜지스터(TR2)는 활성화된 리셋 게이트 신호(예를 들어, 하이 레벨 전압)에 의해 턴 온 된다. 따라서, 상기 스토리지 라인(SL)을 통해 제공되는 상기 리셋 전압은 상기 턴 온된 제2 박막 트랜지스터(TR2)를 통해 상기 스토리지 커패시터(Cst) 및 상기 제1 화소 전극(PE1)에 인가된다.
상기 표시 커패시터(Cd)의 제1 화소 전극(PE1)에는 상기 리셋 전압이 인가되고, 상기 공통 전극(CE)에는 상기 공통 전압(Vcom)이 인가된다. 또한, 상기 스토리지 커패시터를 구성하는 상기 스토리지 전극 및 상기 제2 박막 트랜지스터(TR2)의 제2 드레인 전극에는 리셋 전압이 인가된다. 상기 리셋 전압은 상기 공통 전압(Vcom)과 동일한 레벨의 전압이다. 이러한 경우, 상기 표시 커패시터(Cd) 및 상기 스토리지 커패시터(Cst)는 블랙 계조를 표시하기 위한 제1 화소 전압으로 충전된다.
구체적으로, 인가되는 전압들의 레벨 차이가 없으므로, 상기 표시 커패시터(Cd) 및 상기 스토리지 커패시터(Cst)는 충전되지 않고, 상기 화소(PX)는 블랙 계조를 표시한다. 즉, 상기 화소(PX)는 블랙 계조로 초기화(또는 리셋)된다.
활성화된 리셋 게이트 신호가 인가되고, 소정의 시간 경과 후에 상기 제1 게이트 라인(GLi)을 통해 상기 게이트 신호가 상기 제1 박막 트랜지스터(TR1)의 제1 게이트 전극에 인가된다. 상기 제1 박막 트랜지스터(TR1)의 제1 게이트 전극에 인가된 상기 게이트 신호에 의해 제1 박막 트랜지스터(TR1)의 턴 온 및 턴 오프 상태가 제어된다.
구체적으로, 상기 제1 박막 트랜지스터(TR1)는 활성화된 게이트 신호(예를 들어, 하이 레벨 전압)에 의해 턴 온 된다. 상기 제1 데이터 라인(DLj)을 통해 제공되는 상기 데이터 전압은 상기 턴 온된 제1 박막 트랜지스터(TR1)를 통해 상기 제1 화소 전극(PE1) 및 상기 스토리지 커패시터(Cst)에 인가된다. 따라서, 상기 표시 커패시터(Cd)의 제1 화소 전극(PE1)에는 상기 데이터 전압이 인가된다. 상기 공통 전극(CE)에는 공통 전압(Vcom)이 인가된다.
결과적으로, 상기 데이터 전압 및 상기 공통 전압(Vcom)의 전압 차이에 대응하는 제2 화소 전압이 상기 표시 커패시터(Cd)에 충전된다. 상기 데이터 전압은 다양한 계조를 표시하기 위한 전압이므로, 상기 표시 커패시터(Cd)에 충전되는 제2 화소 전압은 상기 데이터 전압에 대응하는 계조를 표시하기 위한 화소 전압으로 정의될 수 있다.
상기 턴 온된 제1 박막 트랜지스터(TR1)를 통해 상기 스토리지 커패시터(Cst)에는 상기 데이터 전압이 인가된다. 상기 스토리지 커패시터(Cst)의 스토리지 전극은 상기 스토리지 라인(SL)을 통해 리셋 전압을 인가받는다. 상기 리셋 전압은 상기 공통 전압(Vcom)과 동일한 레벨의 전압이다. 따라서, 상기 스토리지 커패시터(Cst)에는 상기 데이터 전압에 대응하는 계조를 표시하기 위한 제2 화소 전압으로 충전된다.
결과적으로, 상기 표시 커패시터(Cd) 및 상기 스토리지 커패시터(Cst)는 상기 데이터 전압에 대응하는 계조를 표시하기 위한 제2 화소 전압으로 충전된다. 따라서, 상기 화소(PX)는 데이터 전압에 대응하는 계조를 표시한다.
상기 데이터 전압 및 상기 리셋 전압의 인가에 따라 화소(PX)의 유체층의 이동이 제어되어 계조가 표시된다. 상기 게이트 신호, 상기 리셋 게이트 신호, 상기 데이터 전압 및 상기 리셋 전압의 인가에 따른 화소(PX)의 유체층의 이동은 이하, 도 3 내지 도 7을 참조하여 상세히 설명될 것이다.
전술한 구성을 참조하면, 본 발명의 상기 리셋 회로(30)는 상기 리셋 게이트 신호에 응답하여 상기 화소들(PX)에 리셋 전압을 인가함으로써, 상기 화소들을 초기화시킨다. 또한, 상기 화소들(PX)은 상기 게이트 신호에 응답하여 상기 데이터 전압을 인가받고, 인가받은 데이터 전압에 대응하는 계조를 표시한다. 따라서, 상기 리셋 게이트 신호 및 상기 게이트 신호는 서로의 주파수에 영향을 미치지 않으며, 각각 독립적으로 화소들에 인가된다.
그 결과, 상기 리셋 게이트 신호 및 상기 게이트 신호는 각각 상기 리셋 전압 및 상기 데이터 전압을 인가하기 위한 최적의 시간으로 설정될 수 있다. 또한, 상기 게이트 신호의 주파수를 일반적인 액정표시장치에서 이용하는 게이트 신호의 주파수보다 높게 설정할 필요가 없다. 상기 최적의 시간은 상기 화소들(PX)이 원하는 계조를 표시하기 위해, 인가받은 전압에 의해 충전되기 위한 최소한의 시간으로 정의될 수 있다.
결과적으로, 본 발명에 따른 전기 습윤 표시장치(100)는 소비 전력을 감소시키고, 데이터 전압의 인가 시간을 충분히 확보할 수 있으므로 해상도를 높일 수 있다.
도 3은 도 2에 도시된 등가 회로를 갖는 화소의 레이 아웃을 나타낸 도면이고, 도 4는 도 3에 도시된 절단선 I-I`에 따라서 절단한 단면도이다. 상기 복수의 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위해 도 3 및 도 4에는 하나의 화소를 예로서 도시하였다.
도 3 및 도 4를 참조하면, 상기 표시 패널(110)은 서로 마주하여 구비된 제1 기판(111) 및 제2 기판(116), 그리고 상기 제1 및 제2 기판(116) 사이에 구비된 유체층(117)을 포함한다.
상기 제1 및 제2 기판(111, 116)은 유리 또는 플라스틱 기판으로 구성될 수 있다. 상기 제1 및 제2 기판(111, 116)이 플라스틱 기판으로 구성될 경우, 상기 제1 및 제2 기판(111, 116)은 폴리에틸렌 텔레프탈레이트(Polyethylene Terephthalate, PET), 섬유강화 플라스틱(fiber reinforced plastic), 또는 폴리에틸렌 나프탈레이트(Polyethylene Naphthalate, PEN) 등으로 이루어질 수 있다. 또한, 상기 제1 및 제2 기판(111, 116)이 플라스틱 기판으로 구성될 경우 플렉서블 디스플레이의 구현이 가능하다.
상기 유체층(117)은 제1 유체층(FL1) 및 제2 유체층(FL2)을 포함한다. 상기 제1 유체층(FL1)는 비 극성 유체층로서 소수성을 갖는다. 예를 들어, 상기 제1 유체층(FL1)(또는, 블랙 유체층)은 검은색 염료를 포함하거나 광을 흡수하는 물질로 구성될 수 있으며, 입사되는 광을 흡수하는 역할을 할 수 있다. 또한, 상기 제1 유체는 상기 화소(PX)의 전체에 퍼지거나 상기 화소(PX)의 일측으로 이동하여 광을 차단하는 셔터 역할을 할 수 있다. 이러한 동작은 이하 상세히 설명될 것이다.
상기 제2 유체층(FL2)은 친수성 및 극성을 갖는다. 예를 들어, 상기 제2 유체층(FL2)은 물 또는 전해질 용액으로 구성될 수 있으며 입사되는 광을 통과시킬 수 있다. 상기 제1 및 제2 유체층(FL1, FL2)는 서로 다른 비중을 갖고 섞이지 않으며, 일정한 경계면을 기준으로 분리되어 존재한다.
상기 화소(PX)는 제1 게이트 라인(GLi), 제1 서브 게이트 라인(S_GLi), 제1 데이터 라인(DLj), 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제1 화소 전극(PE1), 및 제2 화소 전극(PE2)을 포함한다.
상기 제1 게이트 라인(GLi)은 제1 방향(D1)으로 연장되고, 상기 제1 서브 게이트 라인(S_GLi)은 상기 제1 게이트 라인(GLi)과 평행하게 연장된다. 상기 제1 데이터 라인(DLj)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되며, 상기 제1 게이트 라인(GLi) 및 상기 제1 서브 게이트 라인(S_GLi)과 절연되게 교차한다.
상기 화소(PX)는 스토리지 전압이 인가되는 스토리지 라인(SL)을 더 포함할 수 있다. 일 예로, 상기 스토리지 라인(SL)은 상기 제1 게이트 라인(GLi)과 동일층에 형성될 수 있다. 상기 스토리지 라인(SL)은 상기 제1 게이트 라인(GLi)과 평행하게, 그리고 상기 제1 게이트 라인(GLi) 및 상기 제1 서브 게이트 라인(S_GLi)의 사이에 배치될 수 있다.
상기 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(GE1)은 상기 제1 게이트 라인(GLi)으로부터 분기 된다. 상기 제1 박막 트랜지스터(TR1)의 제1 소오스 전극(SE1)은 상기 제1 데이터 라인(DLj)으로부터 분기 된다. 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(DE1)은 제1 컨택 홀(H1)을 통해 제1 화소 전극(PE1)과 전기적으로 연결된다. 상기 스토리지 전극(STE)은 상기 스토리지 라인(SL)으로부터 분기 된다.
상기 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(GE2)은 상기 제1 서브 게이트 라인(S_GLi)으로부터 분기 된다. 상기 제2 박막 트랜지스터(TR2)의 제2 소오스 전극(SE2)은 제2 컨택 홀(H2)까지 연장되어 상기 제2 컨택 홀(H2)를 통해 상기 제2 화소전극(PE2)과 전기적으로 연결된다. 상기 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(DE2)은 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(DE1)으로부터 연장된다.
상기 제2 화소전극(PE2)은 제2 컨택홀(H2)를 통해 상기 제2 소오스 전극(SE2) 및 상기 스토리지 전극(STE)과 전기적으로 연결된다.
상기 복수의 화소들(PX)을 구획하는 상기 화소벽(115)은 상기 게이트 라인들(GL1~GLn) 및 상기 데이터 라인들(DL1~DLm)을 따라 형성될 수 있다.
상기 화소(PX)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 형성되지 않은 제1 영역(118)을 더 포함할 수 있다.
다시 도 4를 참조하면, 상기 제1 기판(111) 상에는 상기 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(GE1), 상기 스토리지 전극(STE), 상기 제 2 박막 트랜지스터(TR2)의 제2 게이트 전극(GE2)이 형성된다. 또한, 상기 제1 기판(111) 상에는 상기 제1 게이트 전극(GE1), 상기 스토리지 전극(STE), 및 상기 제2 게이트 전극(GE2)을 덮도록 게이트 절연막(112)이 형성된다.
상기 제1 게이트 전극(GE1)을 덮고 있는 상기 게이트 절연막(112) 상에는 제1 반도체 층(SEL1)이 형성되고, 상기 제2 게이트 전극(GE2)을 덮고 있는 상기 게이트 절연막(112) 상에는 제2 반도체 층(SEL2)이 형성된다. 도 4에 도시되지 않았으나, 상기 제1 반도체 층(SEL1) 및 상기 제2 반도체 층(SEL2)은 각각 액티브 층 및 오믹 콘택층을 포함할 수 있다.
상기 제1 반도체 층(SEL1) 및 상기 게이트 절연막(112) 상에는 상기 제1 박막 트랜지스터(TR1)의 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 서로 이격되어 형성된다.
상기 제2 반도체 층(SEL2) 및 상기 게이트 절연막(112) 상에는 상기 제2 박막 트랜지스터(TR2)의 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)이 서로 이격되어 형성된다. 상기 제2 드레인 전극(DE2)은 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(DE1)으로부터 연장되어 형성된다. 상기 스토리지 전극(STE)은 상기 제2 드레인 전극(DE2)과 함께 상기 스토리지 커패시터(Cst)를 형성한다. 상기 제2 소스 전극(SE2)은 제2 컨택홀(H2) 까지 연장되어 제2 화소 전극(PE2)에 전기적으로 연결된다.
상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 드레인 전극(DE2), 및 상기 제2 소스 전극(SE2)은 보호막(113)에 의해 커버된다. 도 4에 도시되지 않았지만, 상기 데이터 라인들(DL1~DLm)은 상기 게이트 절연막(112) 상에 형성되며, 상기 보호막(113)에 의해 커버된다. 상기 보호막(113) 상에는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 서로 이격되어 형성된다.
상기 제1 화소 전극(PE1)은 상기 보호막(113)을 관통하여 형성된 제1 컨택홀(H1)을 통해 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(DE1)에 전기적으로 연결된다. 상기 제1 드레인 전극(DE1)이 연장되어 상기 제2 드레인 전극(DE2)이 형성되므로, 상기 제1 화소 전극(PE1)은 상기 제1 컨택홀(H1)을 통해 상기 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(DE2)에도 전기적으로 연결된다.
상기 제2 화소 전극(PE2)은 상기 보호막(113) 및 상기 게이트 절연막(112)을 관통하여 형성된 제2 컨택홀(H2)을 통해 상기 스토리지 전극(STE)에 전기적으로 연결되고, 상기 연장된 제2 소스 전극(SE2)에 전기적으로 연결된다.
상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)은 인듐 틴 옥사이드(IT0: Induim Tin Oxide), 인듐 징크 옥사이트(Induim Zinc Oxide, IZO), 전도성 고분자, 및 탄소 나노 튜브(CNT: Carbon Nanotube) 등의 투명 도전성 물질로 구성될 수 있다.
상기 보호막(113) 상에는 상기 제1 화소 전극(PE1) 및 상기 제2 화소전극(PE2)을 덮도록 절연막(114)(또는, 소수성 절연막)이 형성된다. 상기 절연막(114)의 표면은 소수성(hydrophobic)을 갖도록 표면 처리되거나, 추가로 소수층(미 도시됨)을 형성하여 소수성을 띠도록 구성될 수 있다.
상기 절연막(114)은 상기 화소(PX)에 전압이 인가되지 않으면 소수성을 갖고, 전압이 인가되면 친수성을 가질 수 있다. 전압이 인가된 상태는 상기 제1 및 제2 화소 전극(PE1,PE2)과 상기 공통 전극(CE)에 인가되는 전압들 사이에 레벨 차이가 있는 경우로 정의될 수 있다.
상기 절연막(114) 상에는 복수의 화소들(PX)을 구획하는 화소벽(115)이 형성된다. 상기 화소벽(115)은 상기 게이트 라인들(GL1~GLn) 및 상기 데이터 라인들(DL1~DLm)을 따라 구비될 수 있다. 상기 절연막(114) 상에 형성되는 상기 화소벽(115)은 포토 레지스트(PR: photoresist) 등으로 형성될 수 있다. 또한, 상기 화소벽(115)은 절연막(SiNx, SiOx) 등을 패터닝하여 형성될 수도 있다.
상기 제2 기판(116) 상에는 컬러 필터(CF)가 형성된다. 상기 컬러 필터(CF)는 적색, 녹색, 및 청색 중 어느 하나의 색을 나타내는 색 화소를 포함할 수 있다.
상기 컬러 필터(CF) 상에는 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 인듐 틴 옥사이드(IT0: Induim Tin Oxide)등의 투명 도전성 물질로 구성될 수 있다. 상기 공통 전극(CE)은 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)과 마주하여 형성되고, 공통 전압(Vcom)을 인가받는다. 상기 제1 화소 전극(PE1)은 상기 공통 전극(CE)과 함께 상기 표시 커패시터(Cd)를 형성한다.
상기 제1 유체층(FL1)는 상기 화소벽(115)으로 구획된 상기 각 화소(PX)의 상기 소수성 절연막(114) 상에 배치되고, 상기 제2 유체층(FL2)는 상기 제1 유체층(FL1) 상에 배치된다.
일 실시 예로서, 상기 제1 유체층(FL1)는 적색, 녹색, 및 청색 중 어느 하나의 색을 나타낼 수 있는 염료를 포함하거나, 적색, 녹색, 및 청색을 나타낼 수 있는 물질로 구성될 수 있다. 이러한 경우, 상기 전기 습윤 표시장치(100)는 상기 컬러 필터(CF)를 포함하지 않을 수 있다.
도 4에서, 상기 전기 습윤 표시장치(100)는 투과형 표시장치로 사용되는 경우의 임의의 한 화소에 대한 구성을 예로써 도시한 것이다. 그러나, 상기 전기 습윤 표시장치(100)는 반사형 표시장치로 사용될 수 있다.
도면에 도시되지 않았으나, 상기 전기 습윤 표시장치(100)는 반사형 표시장치로 사용될 경우, 입사되는 광을 반사하기 위해 반사층을 더 포함할 수 있다. 반사 층은 상기 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 상에 형성되거나, 상기 제1 기판(111) 하부에 형성될 수 있다. 그러나, 상기 전기 습윤 표시장치(100)는 반사층을 포함하지 않고, 상기 제1 및 제2 화소 전극(PE1,PE2)이 입사되는 광을 반사하기 위해 알루미늄(Al)과 같은 반사 금속으로 구성될 수 있다.
상기 전기 습윤 표시장치(100)는 상기 제1 화소 전극(PE1)과 제2 화소 전극(PE2)에 인가되는 전압 그리고 상기 공통 전극(CE)에 인가되는 전압 차에 따라서 상기 제1 및 제2 유체층(FL1, FL2)의 이동을 제어하여 계조를 표시할 수 있다.
상기 제1 및 제2 박막 트랜지스터(TR1,TR2)에 의해 상기 제1 및 제2 화소 전극(PE1,PE2)에 전압이 인가되므로, 상기 제1 및 제2 유체층(FL1, FL2)의 이동은 상기 제1 및 제2 박막 트랜지스터(TR1,TR2)에 의해 제어될 수 있다.
상기 제2 화소 전극(PE2)에 상기 리셋 전압이 인가되고, 상기 공통 전극(CE)에 상기 공통 전압(Vcom)이 인가된 경우, 상기 제1 유체층(FL1)은 상기 제2 화소 전극(PE2)이 형성된 영역을 포함하는 화소 영역으로 이동할 수 있다. 상기 제2 박막 트랜지스터(TR2)가 형성된 영역은 상기 제1 유체층(FL1)이 모이는 영역과 오버랩될 수 있다.
구체적으로, 상기 제2 박막 트랜지스터(TR2)는 상기 제2 화소 전극(PE2)과 오버랩되도록 형성될 수 있으며, 상기 제1 유체층(FL1)은 상기 제2 화소 전극(PE2)이 형성된 영역을 포함하는 화소의 일측로 이동한다. 따라서, 상기 제2 박막 트랜지스터(TR2)가 형성된 영역은 상기 제1 유체층(FL1)이 모이는 영역과 오버랩될 수 있다. 상기 제1 및 제2 박막 트랜지스터(TR1,TR2)가 형성된 영역이 상기 제1 유체층(FL1)이 모이는 영역과 오버랩될 수도 있다. 이러한 구성은 이하 상세히 설명될 것이다. 인가되는 전압에 따른 화소의 동작은 이하 상세히 설명될 것이다.
도 5는 임의의 한 프레임에서 화소들에 인가되는 리셋 게이트 신호 및 게이트 신호의 타이밍도, 도 6은 리셋 게이트 신호 인가에 따른 임의의 한 화소의 유체층의 상태를 보여주는 도면, 그리고, 도 7은 게이트 신호 인가에 따른 임의의 한 화소의 유체층의 상태를 보여주는 도면이다.
상기 복수의 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위해 도 6 및 도 7에는 하나의 화소를 예로서 도시하였다.
도 5 및 도 6을 참조하면, 매 프레임마다, 상기 리셋 게이트 신호들(R_G1~R_Gn)과 게이트 신호들(G1~Gn)은 소정의 시간(T1)을 두고 각 화소들(PX)에 행 단위로 그리고 순차적으로 제공된다.
예를 들어, 상기 제1 서브 게이트 라인(S_GLi)을 통해 대응하는 행에 배열된 상기 화소들(PX)에 상기 제1 리셋 게이트 신호(R_G1)가 제공되고, 소정의 시간(T1) 경과 후에 상기 제1 게이트 신호(G1)가 상기 제1 게이트 라인(GLi)을 통해 대응하는 행에 배열된 상기 화소들(PX)에 제공된다.
앞서 설명한 바와 같이, 상기 리셋 게이트 신호들(R_G1~R_Gn)의 하이 레벨 구간(R_H)은 상기 게이트 신호들(G1~Gn)의 하이 레벨 구간(G_H)보다 길게 설정될 수 있다. 또한, 상기 리셋 게이트 신호들(R_G1~R_Gn) 및 상기 게이트 신호들(G1~Gn)은 각각 상기 리셋 전압 및 상기 데이터 전압을 인가하기 위한 최적의 시간으로 설정될 수 있다. 구체적인 실시 예로서, 상기 게이트 신호들(G1~Gn)의 하이 레벨 구간(G_H)은 각각 7.5μs로 설정될 수 있으며, 상기 리셋 게이트 신호들(S_G1~S_Gn)의 하이 레벨 구간(R_H)은 각각 50μs 이상 내지 상기 전기 습윤 표시장치(100)의 응답 시간보다 작게 설정될 수 있다.
상기 리셋 게이트 신호들(S_G1~S_Gn)의 하이 레벨 구간(R_H)이 상기 전기 습윤 표시장치(100)의 응답 시간 이상으로 설정될 경우, 화면에 표시된 블랙 계조가 관찰자에게 인식될 수 있다. 따라서, 리셋 게이트 신호들(S_G1~S_Gn)의 하이 레벨 구간(R_H)은 전기 습윤 표시장치의 응답 시간보다 작게 설정된다.
앞서 설명한 바와 같이, 상기 제2 박막 트랜지스터(TR2)의 크기는 상기 제1 박막 트랜지스터(TR1)보다 작게 형성된다. 트랜지스터의 크기는 소스 전극과 드레인 전극 사이에 형성되는 채널 크기에 비례한다. 상기 리셋 게이트 신호들(S_G1~S_Gn)의 하이 레벨 구간(R_H)이 상기 게이트 신호들(G1~Gn)의 하이 레벨 구간(G_H)보다 길게 설정되므로, 상기 제2 박막 트랜지스터(TR2)가 상기 제1 박막 트랜지스터(TR1)보다 작게 형성되더라도, 충분한 전압 레벨이 화소에 인가될 수 있다.
현재 단 리셋 게이트 신호가 이전 단 리셋 게이트 신호의 폴링 엣지에서 동기되어 출력되고, 현재 단 게이트 신호가 이전 단 게이트 신호의 폴링 엣지에서 동기되어 출력될 수 있다. 그러나, 이러한 경우, 상기 리셋 게이트 신호들(R_G1~R_Gn)과 상기 게이트 신호들(G1~Gn)이 순차적으로 인가될수록 상기 리셋 게이트 신호와 상기 게이트 신호의 사이의 간격이 줄어들게 된다. 따라서, 대응하는 행에 배열된 상기 화소들(PX)에 인가되는 리셋 게이트 신호와 게이트 신호가 오버랩되거나, 게이트 신호가 먼저 상기 화소들(PX)에 인가될 수 있다. 이러한 현상을 방지하기 위해, 상기 게이트 신호들(G1~Gn)은 서로 오버랩되지 않도록 순차적으로 출력되도록 설정되고, 리셋 게이트 신호들(R_G1~R_Gn)은 게이트 신호들(G1~Gn)과 소정의 시간(T1)을 두고 먼저 출력된다.
구체적인 실시 예로서, 상기 소정의 시간(T1)은 0.8ms 내지 1.0ms 일수 있다. 기타 상기 리셋 게이트 신호들(R_G2~R_Gn)과 상기 게이트 신호들(G2~Gn)도 동일하게 화소들(PX)에 제공될 것이다.
상기 리셋 게이트 신호들(R_G1~R_Gn)은 상기 게이트 신호들(G1~Gn)과 소정의 시간(T1)을 두고 먼저 출력되므로, 상기 리셋 게이트 신호들(R_G1~R_Gn)은 서로 소정의 구간(T2)(이하, 제1 구간이라 칭함)이 오버랩되도록 출력된다. 구체적으로, 상기 제1 서브 게이트 라인(S_GLi)을 통해 상기 제1 리셋 게이트 신호(R_G1)가 대응하는 행에 배열된 화소들(PX)에 인가된다. 다음으로, 제1 리셋 게이트 신호(R_G1)와 제1 구간(T2)이 오버랩되는 제2 리셋 게이트 신호(R_G2)가 제2 서브 게이트 라인을 통해 대응하는 행에 배열된 상기 화소들(PX)에 제공된다.
구체적인 실시 예로서, 상기 제2 리셋 게이트 신호(R_G2)는 상기 제1 리셋 게이트 신호(R_G1)를 게이트 신호의 하이 레벨 구간(G_H) 만큼 오른쪽으로 시프트 시킨 신호일 수 있다. 따라서, 상기 제1 구간(T2)은 상기 제1 리셋 게이트 신호(R_G1)의 하이 레벨 구간(R_H)과 상기 제1 게이트 신호(G1)의 하이 레벨 구간(G_H) 구간의 차이 값으로 정의될 수 있다. 기타, 상기 리셋 게이트 신호들도 동일하게 상기 화소들(PX)에 제공될 것이다.
상기 복수의 화소들은 동일한 구성 및 기능을 가지므로, 이하, 도 3 및 도 4에 도시된 제1 리셋 게이트 신호(R_G1) 및 제1 게이트 신호(G1)를 인가받는 임의의 한 화소의 동작이 설명되고, 기타 화소들의 동작은 설명을 생략한다.
상기 제1 리셋 게이트 신호(R_G1)는 상기 제1 서브 게이트 라인(S_GLi)을 통해 상기 리셋 회로(30)의 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 제공된다. 상기 제1 리셋 게이트 신호(R_G1)의 하이 레벨 구간(R_H) 동안 상기 제2 박막 트랜지스터(TR2)는 턴 온 된다. 상기 스토리지 라인(SL)에는 리셋 전압이 제공된다. 따라서, 상기 스토리지 라인(SL)으로부터 분기된 스토리지 전극(STE)에 연결된 상기 제2 화소 전극(PE2) 및 상기 제2 박막 트랜지스터(TR2)의 제2 소스 전극(SE2)은 상기 스토리지 전극(STE)을 통해 리셋 전압을 제공받는다.
상기 제2 박막 트랜지스터(TR2)는 턴 온 상태이므로, 상기 제2 소스 전극(SE2)으로부터 상기 제2 드레인 전극(DE2)으로 전류가 흐르게 된다. 즉, 상기 제2 드레인 전극(DE2)은 상기 리셋 전압을 제공받는다. 상기 제2 드레인 전극(DE2)은 상기 제1 컨택홀(H1)을 통해 상기 제1 화소 전극(PE1)에 연결되므로, 상기 제1 화소 전극(PE1)은 상기 제2 드레인 전극(DE2)을 통해 상기 리셋 전압을 제공받는다.
결과적으로, 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2)에는 상기 리셋 전압이 제공된다. 상기 공통 전극(CE)은 상기 공통 전압(Vcom)을 제공받는다. 상기 리셋 전압과 상기 공통 전압(Vcom)은 동일한 레벨의 전압이다. 따라서, 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2), 그리고 상기 공통 전극(CE)은 동일한 전압을 인가받은 상태이다.
그 결과, 상기 제1 화소 전극(PE1)과 상기 공통 전극(CE) 사이 그리고 상기 제2 화소 전극(PE2)과 상기 공통 전극(CE) 사이에는 전계가 형성되지 않는다. 즉, 상기 화소(PX)는 실질적으로 전압을 인가받지 않은 상태와 동일한 상태가 된다. 이러한 경우, 도 6에 도시된 바와 같이, 상기 절연막(114) 상에는 상기 제1 유체층(FL1)이 퍼지게 된다. 상기 제1 유체층(FL1)은 상기 화소(PX) 전체에 퍼지게 되고, 상기 화소(PX)는 블랙 계조를 표시한다.
결과적으로, 상기 제2 박막 트랜지스터(TR2)의 제어에 의해 셔터 역할을 하는 제1 유체층(FL1)은 상기 화소(PX) 전체에 퍼지게 된다.
이전 프레임에서 게이트 신호에 응답하여, 상기 화소(PX)에 제공된 데이터 전압에 의해 상기 제1 유체층(FL1)은 상기 제2 화소 전극(PE2)이 형성된 화소 영역으로 이동한다. 예를 들어, 상기 제1 유체층(FL1)은 상기 제2 전극(PE2)이 형성된 영역을 포함하는 상기 화소(PX)의 하부 영역으로 이동한다.
그러나, 백 플로우 현상이 발생할 수 있으므로, 상기 백 플로우 현상을 방지하기 위해, 현재 프레임에서 데이터 전압이 상기 화소(PX)에 입력되기 전에 상기 화소(PX)에 리셋 전압이 먼저 인가되고, 상기 화소(PX)가 초기화된다. 즉, 상기 화소(PX)에 상기 리셋 전압을 인가하는 이유는 프레임마다 데이터 전압이 입력되기 전에 상기 화소(PX)를 초기화하려는 목적을 갖는다.
도 5 및 도 7을 참조하면, 상기 제1 리셋 게이트 신호(R_G1)가 상기 화소(PX)에 인가되고, 상기 소정의 시간(10) 경과 후에 상기 제1 게이트 신호(G1)가 상기 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(GE1)에 제공된다. 상기 제1 게이트 신호(G1)의 하이 레벨 구간(G_H) 동안 상기 제1 박막 트랜지스터(TR1)는 턴 온 된다. 따라서, 상기 제1 데이터 라인(DLj)를 통해 데이터 전압이 상기 화소(PX)에 제공된다.
상기 제1 박막 트랜지스터(TR1)는 턴 온 상태이므로, 상기 제1 데이터 라인(DLj)으로부터 분기된 상기 제1 소스 전극(SE1)으로부터 상기 제1 드레인 전극(DE1)으로 전류가 흐르게 된다. 즉, 상기 제1 드레인 전극(DE1)은 상기 데이터 전압을 제공받는다.
상기 제1 드레인 전극(DE1)은 상기 제1 컨택홀(H1)을 통해 상기 제1 화소 전극(PE1)에 연결되므로, 상기 제1 화소 전극(PE1)은 상기 제1 드레인 전극(DE1)을 통해 데이터 전압을 제공받는다.
상기 제1 화소 전극(PE1)에는 데이터 전압이 인가되고, 상기 공통 전극(CE)에는 상기 공통 전압(Vcom)이 인가된다. 따라서, 상기 제1 화소 전극(PE1)과 상기 공통 전극(CE) 사이에는 전계가 형성되고, 상기 화소(PX)는 인가된 데이터 전압에 따라서 충전된다. 즉, 상기 화소(PX)의 표시 커패시터(Cd)는 상기 데이터 전압에 따라서 충전된다.
이러한 경우, 상기 제1 화소 전극(PE1)과 오버랩되는 상기 절연막(114)의 영역은 친수성을 갖는다. 따라서, 상기 제2 유체층(FL2)은 표면장력이 변화하여 상기 제1 화소 전극(PE1)과 오버랩되는 상기 절연막(114)의 영역에 닿게 되고, 상기 제1 유체층(FL1)을 상기 화소(PX)의 일 측으로 밀어낸다.
구체적으로, 상기 제2 화소 전극(PE2)은 상기 제2 컨택 홀(H2)을 통해 상기 스토리지 전극(STE)에 연결되므로, 상기 스토리지 전극(STE)을 통해 리셋 전압을 제공받는다. 상기 제2 화소 전극(PE2)에 인가되는 상기 리셋 전압과 상기 공통 전극(CE)에 인가되는 상기 공통 전압은 동일한 레벨의 전압이다. 상기 제2 화소 전극(PE2)과 상기 공통 전극(CE) 사이에는 전압 차가 없으므로, 전계가 형성되지 않는다. 따라서, 상기 제2 화소 전극(PE2)과 오버랩되는 상기 절연막(114)의 영역은 소수성을 갖는다.
또한, 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)이 형성되지 않은 상기 화소(PX)의 제1 영역(118)에는 전압이 인가되지 않으므로, 전계가 형성되지 않는다. 따라서, 상기 제1 영역(118)에 대응하는 상기 절연막(114)의 영역은 소수성을 갖는다. 결과적으로, 상기 제1 유체층(FL1)은 전계가 형성되지 않는 화소(PX)의 영역으로 모이게 된다. 이상적으로는, 상기 제1 유체층(FL1)은 상기 제1 영역(118) 및 상기 제2 화소 전극(PE2)이 형성된 영역에 대응하는 화소의 영역으로 모일 수 있다. 이러한 경우, 상기 제1 박막 트랜지스터(TR1)는 상기 제1 유체층(FL1)이 모이는 영역과 오버랩될 수 있다.
그러나, 실질적으로는, 상기 제1 유체층(FL1)의 양에 따라서, 그리고 서로 완곡한 형태로 모일려는 오일의 성질에 의해, 상기 제1 유체층(FL1)이 모이는 영역은 상기 제1 화소 전극(PE1)이 형성된 화소(PX)의 영역 중 일부 영역을 포함할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 상기 제1 유체층(FL1)이 모이는 영역은 상기 제1 영역(118)과 상기 제2 화소 전극(PE2)에 인접하는 제1 화소 전극(PE1)의 일부 영역에 대응하는 화소의 영역을 포함할 수 있다.
이러한 경우, 상기 제1 및 제2 박막트랜지스터(TR1,TR2)는 상기 제1 유체층(FL1)이 모이는 영역과 오버랩될 수 있다. 즉, 도 7에 도시된 바와 같이, 상기 제1 및 제2 박막 트랜지스터(TR1,TR2)는 상기 제1 유체층(FL1)이 모이는 영역과 오버랩되도록 형성될 수 있다.
결과적으로, 상기 제1 박막 트랜지스터(TR1)의 제어에 의해 상기 제1 유체층(FL1)은 화소의 일 측으로 밀려나게 되고, 입사되는 광이 상기 제2 유체층(FL2)를 통과함으로써 상기 화소(PX)는 소정의 영상을 표시한다. 즉, 상기 각 화소(PX)에 인가된 데이터 전압에 따라 상기 각 화소(PX)는 계조를 표현할 수 있다.
상기 제1 유체층(FL1)은 입사되는 광을 흡수하는 역할을 할 수 있다. 즉, 상기 제1 유체층(FL1)이 모이는 상기 화소(PX)의 영역은 입사되는 광을 투과시키지 않는다.
도 7에 도시된 바와 같이, 상기 리셋 회로(30)의 제2 박막 트랜지스터(TR2)는 상기 제1 유체층(FL1)이 모이는 영역과 오버랩되도록 형성된다. 따라서, 상기 제2 박막 트랜지스터(TR2)를 상기 화소(PX)에 형성할 경우, 상기 제2 박막 트랜지스터(TR2)는 입사되는 광의 투과율에 영향을 미치지 않는다. 즉, 상기 제2 박막 트랜지스터(TR2)에 의해 상기 전기 습윤 표시장치(100)의 투과율이 감소되지 않는다.
역시 상기 제1 박막 트랜지스터(TR1)도 상기 제1 유체층(FL1)이 모이는 영역과 오버랩되도록 형성될 수 있다. 따라서, 상기 제1 박막 트랜지스터(TR1)에 의해 상기 전기 습윤 표시장치(100)의 투과율이 감소되지 않는다.
결과적으로, 본 발명의 전기 습윤 표시장치(100)는 상기 리셋 게이트 신호 및 상기 게이트 신호를 각각 상기 리셋 전압 및 상기 데이터 전압을 인가하기 위한 최적의 시간으로 설정할 수 있다. 또한, 상기 게이트 신호의 주파수를 일반적인 액정표시장치에서 이용하는 게이트 신호의 주파수보다 높게 설정할 필요가 없다. 따라서, 본 발명에 따른 전기 습윤 표시장치(100)는 소비 전력을 감소시키고, 데이터 전압의 인가 시간을 충분히 확보할 수 있으므로 해상도를 높일 수 있다.
또한, 상기 제1 박막 트랜지스터(TR2)는 상기 제1 유체층(FL1)이 모이는 영역에 형성될 수 있다. 따라서, 상기 리셋 회로(30)를 포함하는 상기 전기 습윤 표시장치(100)의 투과율이 감소되지 않는다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 전기 습윤 표시장치 110: 표시 패널
120: 게이트 구동부 130: 리셋 구동부
140: 데이터 구동부 150: 타이밍 컨트롤러
111: 제1 기판 112: 게이트 절연막
113: 보호막 114: 절연막
115: 화소 벽 116: 제2 기판
117: 유체층 30: 리셋 회로

Claims (23)

  1. 복수의 게이트 라인, 복수의 서브 게이트 라인, 복수의 데이터 라인, 및 복수의 화소를 포함하는 표시 패널 - 상기 각 화소는
    스토리지 전압을 제공받도록 구성된 스토리지 라인;
    인가된 전압으로 충전 가능한 표시 커패시터;
    상기 복수의 게이트 라인 중 대응하는 게이트 라인을 통해 제공된 대응하는 게이트 신호에 응답하여 상기 복수의 데이터 라인 중 대응하는 데이터 라인을 통해 제공된 대응하는 데이터 전압을 상기 표시 커패시터에 인가하도록 구성된 제1 박막 트랜지스터; 및
    상기 복수의 서브 게이트 라인 중 대응하는 서브 게이트 라인을 통해 제공된 대응하는 리셋 게이트 신호에 응답하여 상기 스토리지 라인을 통해 제공된 상기 스토리지 전압을 상기 표시 커패시터에 인가하도록 구성된 제2 박막 트랜지스터를 포함함 - ;
    행 단위로 상기 화소들을 구동시키기 위해 상기 대응하는 게이트 신호들을 포함하는 게이트 신호들을 상기 복수의 게이트 라인에 순차적으로 인가하도록 구성된 게이트 구동부;
    행 단위로 상기 화소들을 초기화시키기 위해 상기 대응하는 리셋 게이트 신호들을 포함하는 리셋 게이트 신호들을 상기 복수의 서브 게이트 라인에 순차적으로 인가하도록 구성된 리셋 구동부; 및
    상기 대응하는 데이터 라인들을 통해 상기 대응하는 데이터 전압들을 포함하는 데이터 전압들을 상기 화소들에 인가하도록 구성된 데이터 구동부를 포함하고,
    상기 복수의 화소의 각 화소는 매 프레임마다 상기 대응하는 리셋 게이트 신호에 응답하여 초기화되고, 소정의 시간 경과 후에 상기 대응하는 게이트 신호에 응답하여 상기 대응하는 데이터 전압을 수신하도록 구성되며, 상기 대응하는 리셋 게이트 신호의 하이 레벨 구간은 상기 대응하는 게이트 신호의 하이 레벨 구간보다 길게 설정된, 전기 습윤 표시장치.
  2. 제 1 항에 있어서,
    상기 복수의 화소의 각 화소는 상기 대응하는 리셋 게이트 신호에 응답하여 블랙 계조를 표시하도록 구성될 수 있는, 전기 습윤 표시장치.
  3. 제 1 항에 있어서,
    상기 대응하는 데이터 전압에 대응하는 계조를 표시하도록 상기 복수의 화소의 각 화소는 상기 대응하는 데이터 전압을 인가받을 수 있는, 전기 습윤 표시장치.
  4. 제 1 항에 있어서,
    상기 리셋 게이트 신호들의 상기 하이 레벨 구간들은 서로 중첩되는, 전기 습윤 표시장치.
  5. 제 4 항에 있어서,
    중첩 구간은 상기 대응하는 리셋 게이트 신호의 상기 하이 레벨 구간과 상기 대응하는 게이트 신호의 상기 하이 레벨 구간 사이의 차이로 정의되고, 현재 단의 상기 대응하는 리셋 게이트 신호는 이전 단의 상기 대응하는 리셋 게이트 신호를 상기 대응하는 게이트 신호의 상기 하이 레벨 구간만큼 오른쪽으로 시프트 시킴에 의해 획득되는, 전기 습윤 표시장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터는,
    상기 대응하는 게이트 라인에 전기적으로 연결되는 제1 게이트 전극;
    상기 대응하는 데이터 라인에 전기적으로 연결되는 제1 소스 전극; 및
    상기 표시 커패시터에 전기적으로 연결되는 제1 드레인 전극을 포함하는, 전기 습윤 표시장치.
  8. 제 7 항에 있어서,
    상기 표시 커패시터는 상기 대응하는 게이트 신호에 의해 턴 온 되며 상기 대응하는 데이터 전압에 대응하는 계조를 표시하는 제2 화소 전압으로 충전되는 상기 제1 박막 트랜지스터를 통해 상기 대응하는 데이터 전압을 제공받도록 구성된, 전기 습윤 표시장치.
  9. 제 1 항에 있어서,
    상기 제2 박막 트랜지스터는,
    상기 대응하는 서브 게이트 라인에 전기적으로 연결되는 제2 게이트 전극;
    상기 스토리지 라인에 전기적으로 연결되는 제2 소스 전극; 및
    상기 표시 커패시터에 전기적으로 연결되는 제2 드레인 전극을 포함하는 전기 습윤 표시장치.
  10. 제 9 항에 있어서,
    상기 표시 커패시터는 상기 대응하는 리셋 게이트 신호에 의해 턴 온 되는 상기 제2 박막 트랜지스터를 통해 인가된 상기 스토리지 전압에 의해 블랙 계조를 표시하기 위해 제1 화소 전압으로 충전 가능한, 전기 습윤 표시장치.
  11. 제 1 항에 있어서,
    상기 표시 패널은
    상기 복수의 게이트 라인, 상기 복수의 데이터 라인, 상기 복수의 서브 게이트 라인, 상기 복수의 화소, 및 상기 복수의 화소를 구획하는 적어도 하나의 화소구획 벽을 포함하는 제1 기판;
    상기 제1 기판에 대향하며, 공통전압을 제공받도록 구성된 공통전극을 포함하는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 개재되고, 광을 흡수하도록 구성된 제1 유체층 및 상기 광을 투과시키도록 구성된 제2 유체층을 포함하는 유체층을 포함하는, 전기 습윤 표시장치.
  12. 제 11 항에 있어서,
    상기 복수의 화소의 각 화소는,
    상기 대응하는 게이트 라인 및 상기 대응하는 데이터 라인에 연결된 상기 제1 박막 트랜지스터;
    상기 대응하는 서브 게이트 라인, 및 상기 스토리지 라인으로부터 분기된 스토리지 전극에 연결된 상기 제2 박막 트랜지스터;
    상기 제1 및 제2 박막 트랜지스터에 연결된 제1 화소 전극; 및
    상기 제1 화소 전극과 이격되어 위치되고, 상기 제2 박막 트랜지스터와 상기 스토리지 전극에 연결되는 제2 화소 전극을 포함하고,
    상기 제1 및 제2 화소 전극들은 전계를 형성하기 위해 상기 공통전극에 대향하고, 상기 제1 유체층을 상기 화소의 일 부분 내에 모으기 위해, 상기 제1 유체층은 상기 대응하는 게이트 신호에 응답하여 상기 대응하는 데이터 전압을 제공받도록 구성되며, 상기 제1 유체층이 모이는 영역은 상기 제2 화소 전극이 형성된 영역을 포함하며, 상기 제2 박막 트랜지스터는 상기 제1 유체층이 모이는 영역과 중첩되는, 전기 습윤 표시장치.
  13. 제 12 항에 있어서,
    상기 복수의 화소의 각 화소는 상기 제1 및 제2 화소 전극 상에 형성된 절연막을 더 포함하고, 상기 적어도 하나의 화소 구획 벽은 상기 절연막 상에 형성되고, 상기 제1 유체층은 상기 절연막 상에 형성되는, 전기 습윤 표시장치.
  14. 제 12 항에 있어서,
    상기 스토리지 전압은 상기 공통 전압의 레벨과 동일한 레벨을 갖도록 구성될 수 있는, 전기 습윤 표시장치.
  15. 제 12 항에 있어서,
    상기 제1 박막 트랜지스터는 상기 대응하는 게이트 신호에 응답하여 상기 대응하는 데이터 전압을 상기 제1 화소 전극에 인가하도록 구성되고,
    상기 대응하는 데이터 전압을 제공받는 상기 제1 화소 전극과 상기 공통 전압을 제공받는 상기 공통 전극의 사이에 형성된 상기 전계에 의해 표면 장력이 변화된 상기 제2 유체층에 의해 상기 제1 유체층이 상기 화소의 상기 일 부분으로 밀어질 수 있는, 전기 습윤 표시장치.
  16. 제 15 항에 있어서,
    상기 스토리지 전극을 통해 상기 스토리지 전압을 제공받는 상기 제2 화소 전극과 상기 공통 전극 사이에는 전계가 생성되지 않으며, 상기 제1 유체층은 상기 제2 화소 전극이 형성된 영역으로 모일 수 있는, 전기 습윤 표시장치.
  17. 제 16 항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제2 화소 전극과 중첩되는, 전기 습윤 표시장치.
  18. 제 12 항에 있어서,
    상기 제2 박막 트랜지스터는 상기 대응하는 리셋 게이트 신호에 응답하여 상기 스토리지 전극으로부터 제공된 상기 스토리지 전압을 리셋 전압으로서 상기 제1 화소 전극 및 제2 화소 전극에 인가하도록 구성되고, 상기 제1 및 제2 화소 전극과 상기 공통 전극 사이에는 전계가 생성되지 않으며, 상기 제1 유체층은 상기 화소의 전체 영역에 퍼지는, 전기 습윤 표시장치.
  19. 제 12 항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 대응하는 게이트 라인으로부터 분기 된 제1 게이트 전극;
    상기 대응하는 데이터 라인으로부터 분기 된 제1 소스 전극; 및
    상기 제1 화소 전극과 전기적으로 연결된 제1 드레인 전극을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 대응하는 서브 게이트 라인으로부터 분기 된 제2 게이트 전극;
    상기 제2 화소 전극 및 상기 스토리지 전극에 전기적으로 연결된 제2 소스 전극; 및
    상기 제1 박막 트랜지스터의 상기 제1 드레인 전극으로부터 연장된 제2 드레인 전극을 포함하는, 전기 습윤 표시장치.
  20. 제 12 항에 있어서,
    상기 제2 박막 트랜지스터의 크기는 상기 제1 박막 트랜지스터의 크기보다 큰, 전기 습윤 표시장치.
  21. 복수의 화소를 포함하는 제1 기판 - 상기 각 화소는,
    리셋 게이트 신호를 수신하도록 구성된 서브 게이트 라인; 및
    스토리지 전압을 수신하도록 구성된 스토리지 라인을 포함함 - ;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판과 상기 제2 기판 사이에 개재되고, 광을 차단하는 셔터 역할을 할 수 있는 제1 유체 및 상기 제1 유체와 섞이지 않으며 전기 전도성 또는 극성을 갖는 제2 유체를 포함하는 유체층; 및
    상기 제1 기판의 상기 복수의 화소의 각 화소 내에 형성되며, 상기 유체층의 이동을 제어하는 제1 스위칭 소자 및 제2 스위칭 소자를 포함하는 전자 소자층 - 상기 제2 스위칭 소자는 상기 서브 게이트 라인을 통해 제공된 상기 리셋 게이트 신호에 응답하여 상기 스토리지 라인을 통해 상기 스토리지 전압을 제공받도록 구성되고, 상기 제1 유체는 상기 스토리지 전압을 제공받는 상기 제2 스위칭 소자의 상기 제어에 의해 상기 복수의 화소의 각 화소의 전체 영역에 퍼질 수 있음 - 을 포함하고,
    상기 제1 스위칭 소자의 제어에 의해 상기 제1 유체는 상기 복수의 화소의 각 화소의 일 부분 내에 모일 수 있고, 상기 제1 및 제2 스위칭 소자가 형성된 영역은 상기 제1 유체와 중첩되는, 전기 습윤 표시장치.
  22. 제 21 항에 있어서,
    상기 화소들의 각 화소는,
    게이트 신호를 수신하도록 구성된 게이트 라인; 및
    데이터 전압을 수신하도록 구성된 데이터 라인을 포함하고,
    상기 제1 스위칭 소자는 상기 게이트 라인을 통해 제공된 상기 게이트 신호에 응답하여 상기 데이터 라인을 통해 상기 데이터 전압을 제공받도록 구성되고, 상기 제1 유체는 상기 데이터 전압을 제공받는 상기 제1 스위칭 소자의 제어에 의해 상기 복수의 화소의 각 화소의 상기 일 부분 내에 모일 수 있는, 전기 습윤 표시장치.
  23. 삭제
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