KR101924258B1 - Semiconductor package and method for manufacturing the same - Google Patents

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Abstract

본 발명은 적어도 하나 이상의 수용홀을 포함하며, 금속재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩의 각 측면과 후면, 상기 수용홀의 내측면, 상기 베이스 기판의 후면에 형성되는 중간층 및 상기 중간층 상에, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 상기 반도체 칩의 후면 및 상기 베이스 기판의 후면을 커버하도록, 솔더 재질로 형성되고, 후면이 균일하게 평탄화된 방열부재를 포함하는 반도체 패키지를 제공한다.The present invention relates to a semiconductor device comprising at least one receiving hole and including a base substrate formed of a metal material, at least one semiconductor chip mounted on the receiving hole, respective side surfaces and rear surfaces of the semiconductor chip, Wherein the semiconductor chip is formed of a solder material so as to cover the rear surface of the semiconductor chip and the rear surface of the base substrate, the intermediate layer being formed on the rear surface of the semiconductor chip and the intermediate layer, And a heat dissipating member having a back surface uniformly planarized.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}Technical Field [0001] The present invention relates to a semiconductor package,

본 발명은 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the semiconductor package.

반도체 칩의 동작시, 전류경로를 따라 전하가 이동하고, 전류경로의 저항에 따른 발열이 발생한다. 이러한 발열은 반도체 칩의 성능을 저하시키고, 수명을 감소시키는 원인이다. 특히, 고전압, 고전류로 동작하는 전력반도체의 경우, 전력반도체의 동작시의 발열은 전력반도체 자체의 성능을 저하시킬 뿐만 아니라, 열폭주 등의 문제를 일으켜 소자가 파괴되는 원인이 된다.During operation of the semiconductor chip, charge moves along the current path and heat is generated due to the resistance of the current path. Such heat generation deteriorates the performance of the semiconductor chip and causes the life span to be reduced. In particular, in the case of power semiconductors operating at high voltage and high current, the heat generated during operation of the power semiconductor not only deteriorates the performance of the power semiconductor itself, but also causes problems such as heat runaway and causes the device to be destroyed.

따라서, 반도체 칩의 발열을 감소와, 방열에 관한 기술은 지속적으로 연구, 개발되는 분야이다. 반도체 칩의 방열 방법으로, 반도체 칩의 뒷면에 히트싱크를 부착하는 방법이 연구되고 있으며, 히트싱크의 형태를 다양화하고, 히트싱크와 반도체 칩을 부착하는 물질의 열 전도도를 향상시키는 방법이 개발되고 있다.Therefore, the technology for reducing the heat generation of the semiconductor chip and the heat dissipation is continuously studied and developed. A method of attaching a heat sink to the rear surface of a semiconductor chip has been studied as a heat dissipating method of the semiconductor chip and a method of improving the thermal conductivity of the material attaching the heat sink and the semiconductor chip has been developed .

KRKR 10-2013-014035410-2013-0140354 AA

본 발명은 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판에 반도체 칩을 실장하고, 베이스 기판과 반도체 칩 사이의 이격공간에 도전성을 갖고 열전도율이 높은 금속 재질의 방열부재를 형성함으로써, 방열효율을 높일 수 있는 반도체 패키지를 제공한다.The present invention relates to a semiconductor device having a semiconductor chip mounted on a base substrate formed of a metal material having high conductivity and a high thermal conductivity and a heat dissipating member made of a metal having conductivity and high thermal conductivity in a space between the base substrate and the semiconductor chip, The present invention provides a semiconductor package capable of enhancing the productivity.

그리고, 본 발명은 솔더재질의 방열부재를 이용함으로써, 리플로우 공정시 반도체 패키지 후면이 균일하게 평탄화되므로, 별도의 화학기계적 연마공정(CMP)이 불필요한 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package in which a separate chemical mechanical polishing (CMP) process is unnecessary since the rear surface of the semiconductor package is uniformly planarized in a reflow process by using a heat dissipating member made of a solder material.

본 발명의 일실시예에 따른 반도체 패키지는 적어도 하나 이상의 수용홀을 포함하며, 금속재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 상기 반도체 칩의 후면 및 상기 베이스 기판의 후면을 커버하도록 형성되며, 후면이 균일하게 평탄화된 방열부재 및 상기 반도체 칩과 상기 방열부재의 사이, 상기 베이스 기판과 상기 방열부재의 사이에 형성되어, 상기 방열부재의 확산을 방지하는 중간층을 포함하며, 상기 방열부재는 450℃ 이하의 용융점을 갖는 재질로 형성된다.A semiconductor package according to an embodiment of the present invention includes at least one receiving hole and includes a base substrate formed of a metal material, at least one semiconductor chip mounted in the receiving hole, And a heat dissipation member formed to cover the rear surface of the semiconductor chip and the rear surface of the base substrate and having a uniformly flattened back surface and a heat dissipation member between the semiconductor chip and the heat dissipation member, And an intermediate layer formed between the heat dissipation member and the heat dissipation member to prevent diffusion of the heat dissipation member, and the heat dissipation member is formed of a material having a melting point of 450 캜 or less.

또한, 상기 중간층은 Ti, Ti-N, Ti-W, Ni, Cr 중 어느 하나로 이루어지는 솔더 디퓨전 배리어를 포함한다. Also, the intermediate layer includes a solder diffusion barrier made of any one of Ti, Ti-N, Ti-W, Ni and Cr.

또한, 상기 베이스 기판과 상기 반도체 칩의 상면에 형성되는 절연층, 상기 절연층 상면에 형성되며, 상기 반도체 칩의 전극패드에 전기적으로 연결되도록 형성되는 적어도 하나 이상의 전극패턴을 더 포함하며, 상기 방열부재는 솔더 재질로 형성된다.The semiconductor chip further includes an insulating layer formed on the upper surface of the base substrate and the semiconductor chip, at least one electrode pattern formed on the upper surface of the insulating layer and electrically connected to the electrode pads of the semiconductor chip, The member is formed of a solder material.

본 발명의 일실시예에 따른 반도체 패키지 제조방법은 금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 기판성형단계, 상기 수용홀에 반도체 칩을 실장하는 반도체 칩 실장단계, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 반도체 칩의 하면, 및 베이스 기판의 하면을 커버하도록 방열부재를 형성하는 방열부재 형성단계 및 상기 방열부재의 후면이 평탄화되도록, 상기 방열부재에, 상기 방열부재의 용융점 이상의 온도를 가하는 리플로우 단계를 포함한다. A method of manufacturing a semiconductor package according to an embodiment of the present invention includes: a substrate forming step of forming at least one receiving hole in a base substrate formed of a metal material; a semiconductor chip mounting step of mounting a semiconductor chip in the receiving hole; A step of forming a heat radiation member filled in the space between the side surface and the semiconductor chip and covering the lower surface of the semiconductor chip and the lower surface of the base substrate and the heat radiation member, And a reflow step of applying a temperature equal to or higher than a melting point of the heat dissipating member.

또한, 상기 리플로우 단계는 상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가하면서 히트싱크에 가압하여 결합함으로써, 상기 방열부재의 후면을 평탄화한다. In the reflow step, the rear surface of the heat dissipating member is flattened by pressing the heat dissipating member against the heat sink while applying heat equal to or higher than the melting point of the heat dissipating member.

또한, 상기 리플로우 단계는 상기 방열부재 형성단계 후에, 상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가함으로써, 용융된 방열부재의 표면장력을 이용하여 상기 방열부재의 후면을 평탄화한다. In the reflow step, the rear surface of the heat dissipating member is flattened by applying a heat of at least the melting point of the heat dissipating member to the heat dissipating member after the step of forming the heat dissipating member, using the surface tension of the molten heat dissipating member.

또한, 상기 방열부재 형성단계 이전에, 상기 베이스기판의 하면, 상기 수용홀의 내측면, 상기 반도체 칩의 각 측면과 하면에 중간층을 형성하는 중간층 형성단계를 더 포함한다. The method may further include forming an intermediate layer on the lower surface of the base substrate, the inner surface of the receiving hole, and the side surfaces and the lower surface of the semiconductor chip, before forming the heat radiation member.

또한, 상기 리플로우 단계는 반도체 패키지와 히트싱크를 최종 결합하는 단계에서 수행되는 리플로우 공정과 함께 수행된다. Further, the reflow step is performed together with the reflow process performed in the final combining of the semiconductor package and the heat sink.

또한, 상기 방열부재 형성단계와 상기 리플로우 단계 사이에, 상기 반도체 칩의 상면과 상기 베이스 기판의 상면에 절연층을 형성하고, 상기 절연층 상에 상기 반도체 칩의 전극패턴에 전기적으로 연결되는 전극패턴을 형성하는 단계를 더 포함한다.An insulating layer may be formed on the upper surface of the semiconductor chip and the upper surface of the base substrate between the heat radiating member forming step and the reflow step and an electrode electrically connected to the electrode pattern of the semiconductor chip And forming a pattern.

본 발명은 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판에 반도체 칩을 실장하고, 베이스 기판과 반도체 칩 사이의 이격공간에 방열부재를 형성한 반도체 패키지를 제공함으로써, 반도체 칩의 하면 뿐만 아니라 측면으로도 열을 방출할 수 있어, 반도체 패키지의 방열효율을 향상시킨다.The present invention provides a semiconductor package in which a semiconductor chip is mounted on a base substrate formed of a metal material having conductivity and a high thermal conductivity and a heat dissipation member is formed in a spaced space between the base substrate and the semiconductor chip, It is possible to radiate heat to improve the heat radiation efficiency of the semiconductor package.

또한, 본 발명은 솔더재질의 방열부재를 이용함으로써, 리플로우 공정시 반도체 패키지 후면이 균일하게 평탄화되므로, 별도의 화학기계적 연마공정(CMP)이 불필요한 반도체 패키지를 제공한다. In addition, the present invention provides a semiconductor package in which a separate chemical mechanical polishing (CMP) process is not required since the back surface of the semiconductor package is uniformly planarized in the reflow process by using the heat dissipating member made of the solder material.

또한, 반도체 칩과 베이스 기판을 전극패턴으로 연결함으로써, 와이어 본딩공정을 생략하여 공정이 단순화되고, 전극패턴의 폭, 길이, 두께 등을 목적에 맞게 제조할 수 있다.Further, by connecting the semiconductor chip and the base substrate with an electrode pattern, the process can be simplified by omitting the wire bonding process, and the width, length, thickness, and the like of the electrode pattern can be manufactured to meet the purpose.

도 1은 종래의 반도체 패키지의 단면도이다.
도 2a는 본 발명의 일실시예에 따른 반도체 패키지의 평면도이다.
도 2b는 상기 도 2a의 A-A'에 따른 단면도이다.
도 2c는 본 발명의 일실시예에 따른 반도체 패키지와 히트싱크가 결합한 상태의 단면도이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 공정순서대로 도시한 단면도이다.
도 3f 및 도 3e는 본 발명의 일실시예에 따른 반도체 패키지의 다른 제조방법을 공정순서대로 도시한 단면도이다.1 is a cross-sectional view of a conventional semiconductor package.
2A is a plan view of a semiconductor package according to an embodiment of the present invention.
2B is a cross-sectional view taken along line A-A 'of FIG. 2A.
2C is a cross-sectional view illustrating a state where a semiconductor package and a heat sink are combined according to an embodiment of the present invention.
FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention in the order of processes.
FIGS. 3F and 3E are cross-sectional views illustrating another manufacturing method of the semiconductor package according to an embodiment of the present invention in the order of process.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. Also, the terms "one side," " first, "" first," " second, "and the like are used to distinguish one element from another, no. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description of the present invention, detailed description of related arts which may unnecessarily obscure the gist of the present invention will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a는 본 발명의 일실시예에 따른 반도체 패키지의 평면도이며, 도 2b는 상기 도 2a의 A-A'에 따른 단면도이다.2A is a plan view of a semiconductor package according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along line A-A 'of FIG. 2A.

도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는, 베이스 기판(120), 반도체 칩(110), 방열부재(140), 절연층(150) 및 전극패턴(160)을 포함한다.2B, a semiconductor package according to an embodiment of the present invention includes a base substrate 120, a semiconductor chip 110, a heat dissipating member 140, an insulating layer 150, and an electrode pattern 160 .

베이스 기판(120)은 적어도 하나 이상의 수용홀(121)을 포함하며, 금속 재질로 형성되고, 반도체 칩(110)은 상기 수용홀(121)에 적어도 하나 이상 실장되며, 솔더 재질의 방열부재(140)는 상기 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 형성된다.The base board 120 includes at least one receiving hole 121 and is formed of a metal material and at least one semiconductor chip 110 is mounted in the receiving hole 121 and the heat radiating member 140 Is formed in the spacing space between the inner surface of the receiving hole 121 and the semiconductor chip 110.

베이스 기판(120)은 도전성을 갖고, 높은 열전도율을 갖는 금속재질로 형성된다. 구리(Cu), 알루미늄(Al), 은(Ag), 그래핀(Graphene) 또는 합금(Arroy) 등의 재질이 사용될 수 있다. 특히, 구리(Cu)는 열전도도가 400(W/mK), 알루미늄(Al)은 열전도도가 204(W/mK)으로 높은 열전도율을 가지므로, 베이스 기판(120)의 재질은 구리(Cu) 또는 알루미늄(Al)으로 형성되는 것이 바람직하다.The base substrate 120 has conductivity and is formed of a metal material having a high thermal conductivity. A material such as copper (Cu), aluminum (Al), silver (Ag), graphene or alloy may be used. Particularly, since the copper (Cu) has a high thermal conductivity of 400 (W / mK) and the aluminum (Al) has a high thermal conductivity of 204 (W / mK), the base substrate 120 is made of copper Or aluminum (Al).

베이스 기판(120)의 열전도율이 높으므로, 베이스 기판(120)은 반도체 칩(110)의 열을 효과적으로 외부로 배출하는 경로로 이용될 수 있다.Since the thermal conductivity of the base substrate 120 is high, the base substrate 120 can be used as a path for efficiently discharging the heat of the semiconductor chip 110 to the outside.

도 2a와 도 3a에 도시된 바와 같이, 베이스 기판(120)은 반도체 칩(110)을 수용하는 수용홀(121)을 적어도 하나 이상 포함한다. 수용홀(121)의 크기 또는 형상은 수용될 반도체 칩(110)의 형상에 따라 달라질 수 있다. 수용홀(121)에 반도체 칩(110)을 실장함에 따라, 반도체 패키지의 경박단소화가 달성된다.As shown in FIGS. 2A and 3A, the base substrate 120 includes at least one receiving hole 121 for receiving the semiconductor chip 110. The size or shape of the receiving hole 121 may vary depending on the shape of the semiconductor chip 110 to be received. As the semiconductor chip 110 is mounted on the receiving hole 121, the lightweight and thinning of the semiconductor package is achieved.

도 2a에 도시된 바와 같이, 전극패드(111)가 형성된 반도체 칩(110)의 일면을 상면(frontside face) 또는 활성화면(active face)이라고 하며, 반도체 칩(110)의 상면을 반도체 패키지의 위로 향하도록 실장하는 방식을 페이스 업(face-up)방식이라 한다. 2A, one surface of the semiconductor chip 110 on which the electrode pad 111 is formed is referred to as a frontside face or an active face, and the upper surface of the semiconductor chip 110 is connected to the top of the semiconductor package 110 Face-up method is referred to as a face-up method.

반도체 칩(110)이 페이스 업 방식으로 실장되어, 반도체 칩(110)의 상면에 전극패턴(160)을 형성할 수 있고, 반도체 칩(110)의 측면 및 하면을 반도체 칩(110)의 열 방출 경로로 사용할 수 있다. The semiconductor chip 110 is mounted face up so that the electrode pattern 160 can be formed on the upper surface of the semiconductor chip 110 and the side surface and the lower surface of the semiconductor chip 110 can be heat- You can use it as a path.

또는, 반도체 칩(110)의 상면이 반도체 패키지의 아래로 향하도록 실장할 수도 있으며, 반도체 칩(110)의 실장방향은 본 실시예로 제한되지 않는다.Alternatively, the semiconductor chip 110 may be mounted such that the upper surface of the semiconductor chip 110 faces downward, and the mounting direction of the semiconductor chip 110 is not limited to this embodiment.

반도체 칩(110)의 종류는 제한되지 않으며, 하나의 반도체 패키지 내에 동종의 또는 이종의 반도체 칩(110)이 복수개 실장될 수 있다.The type of the semiconductor chip 110 is not limited, and a plurality of the same or different semiconductor chips 110 may be mounted in one semiconductor package.

도 2b에 개시된 바와 같이, 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 방열부재(140)가 형성된다. 방열부재(140)는 450℃ 이하의 용융점을 갖고, 전도성이 있으며, 열전도율이 높은 금속으로 형성된다. 2B, a heat dissipating member 140 is formed in the space between the inner surface of the receiving hole 121 and the semiconductor chip 110. In addition, as shown in FIG. The heat dissipation member 140 is formed of a metal having a melting point of 450 DEG C or less, a conductivity, and a high thermal conductivity.

방열부재(140)의 용융점을 450℃로 제한함은 방열부재(140)에 열을 가하더라도 반도체 칩(110) 및 일반적인 PCB 기판 등이 파괴되지 않는 온도인 동시에, 방열부재(140)가 용융되는 온도의 한계의 예시이다. The melting point of the heat dissipating member 140 is limited to 450 캜 so that the semiconductor chip 110 and the general PCB substrate are not damaged even when heat is applied to the heat dissipating member 140, It is an example of the limit of temperature.

그러나 본 예시로 한정되지 않고, 반도체 칩(110) 및 다른 반도체 패키지의 구성이나, 외부 회로를 파괴하지 않는 일정 온도보다 낮은 용융점을 갖는다면, 방열부재(140)의 용융점이 450℃를 초과하는 재질을 사용할 수도 있음을 분명히 한다. 또한, 방열부재는 450℃ 보다 낮은 용융점을 갖는 재질로 형성될 수 있다.However, the present invention is not limited to this example. If the melting point of the heat dissipating member 140 is higher than 450 占 폚 as long as it has a melting point lower than a predetermined temperature that does not destroy the structure of the semiconductor chip 110 and other semiconductor packages, Can be used. Further, the heat radiation member may be formed of a material having a melting point lower than 450 캜.

방열부재(140)는 예를 들면, 주석(Sn), 솔더(SnAg, Sn-Ag-Cu 등), 솔더페이스트 등으로 형성된다. 방열부재(140)의 재질은 본 실시예로 한정되지 않고, 다양한 조성의 솔더가 이용될 수 있다.The heat radiating member 140 is formed of, for example, tin (Sn), solder (SnAg, Sn-Ag-Cu, etc.), solder paste or the like. The material of the heat radiation member 140 is not limited to the present embodiment, and various types of solders may be used.

반도체 칩(110)과 수용홀(121) 사이의 이격공간에 방열부재(140)가 충진됨에 따라, 반도체 칩(110)에서 생성된 열이 반도체 칩(110)의 측면으로부터 방열부재(140)를 통해 베이스 기판(120)으로 방열된다. 특히, 방열부재(140)가 높은 열전도율을 갖는 재질로 형성되므로, 반도체 패키지의 방열효율이 향상된다.The heat generated in the semiconductor chip 110 is transferred from the side surface of the semiconductor chip 110 to the heat dissipating member 140 as the heat dissipating member 140 is filled in the space between the semiconductor chip 110 and the accommodation hole 121. [ To the base substrate (120). Particularly, since the heat radiation member 140 is formed of a material having a high thermal conductivity, the heat radiation efficiency of the semiconductor package is improved.

그리고, 방열부재(140)는 반도체 칩(110)의 하면과 각 측면을 밀봉(encapsulation)하며, 베이스 기판(120)의 하면을 커버하도록 연장되어 형성된다.The heat dissipation member 140 encapsulates the lower surface and each side surface of the semiconductor chip 110 and extends to cover the lower surface of the base substrate 120.

즉, 도 2b에 도시된 바와 같이, 방열부재(140)는 상기 반도체 칩(110)의 각 측면과 수용홀(121)의 내측면 사이에 충진되고, 반도체 칩(110)의 하면을 덮도록 형성되어, 반도체 칩(110)의 각 측면 및 하면을 밀봉하도록 형성된다.2B, the heat dissipating member 140 is filled between the respective side surfaces of the semiconductor chip 110 and the inner surface of the receiving hole 121, and is formed to cover the lower surface of the semiconductor chip 110 So as to seal each side surface and the bottom surface of the semiconductor chip 110.

반도체 칩(110)의 열은 반도체 칩(110)의 하면으로부터 반도체 칩(110)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지 외부로 방출되며, 반도체 칩(110)의 측면에 접촉된 방열부재(140)를 통해 베이스 기판(120)으로 전달되고, 베이스 기판(120)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지의 외부로 방출된다.The heat of the semiconductor chip 110 is discharged from the lower surface of the semiconductor chip 110 to the outside of the semiconductor package through the heat radiating member 140 which is in contact with the lower surface of the semiconductor chip 110, The heat is transmitted to the base substrate 120 through the heat dissipation member 140 and discharged to the outside of the semiconductor package through the heat dissipation member 140 which is in contact with the lower surface of the base substrate 120.

따라서 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩(110)의 하면 뿐만 아니라 각 측면으로도 방열이 이루어지므로, 넓은 방열 면적을 갖는다.Therefore, the semiconductor package according to the embodiment of the present invention has a wide heat dissipation area because the heat dissipation is performed not only on the bottom surface of the semiconductor chip 110 but also on each side surface.

본 발명의 일실시예에 따른 반도체 패키지는 베이스 기판(120)의 하면, 수용홀(121)의 내측면, 반도체 칩(110)의 각 측면과 하면에 형성되는 중간층(130)을 더 포함할 수 있다.The semiconductor package according to an embodiment of the present invention may further include an intermediate layer 130 formed on the lower surface of the base substrate 120, the inner surface of the receiving hole 121, have.

도 2b에 도시된 바와 같이, 중간층(130)은 방열부재(140)와 베이스 기판(120)의 사이, 방열부재(140)와 반도체 칩(110)의 사이에 형성된다. 중간층(130)은 Ti-Au 합금, Ti-Cu 합금 또는 Ti-Ni 합금 등으로 이루어지는 솔더 디퓨전 배리어(Solder Diffusion Barrier)를 포함한다.The intermediate layer 130 is formed between the heat dissipating member 140 and the base substrate 120 and between the heat dissipating member 140 and the semiconductor chip 110 as shown in FIG. The intermediate layer 130 includes a solder diffusion barrier made of a Ti-Au alloy, a Ti-Cu alloy, a Ti-Ni alloy, or the like.

솔더 디퓨전 배리어는 베이스 기판(120)의 금속 성분, 예컨대 구리(Cu), 알루미늄(Al) 등과 솔더의 반응을 차단한다. 그리고, 솔더 디퓨전 배리어는 솔더가 반도체 칩(110)을 구성하는 실리콘(Si) 등과 반응하여, 솔더가 반도체 칩(110) 내부로 확산하여 반도체 칩(110)의 신호특성이 하락하는 등의 문제를 방지한다.The solder diffusion barrier blocks the reaction of the solder with the metal components of the base substrate 120, such as copper (Cu), aluminum (Al), and the like. The solder diffusion barrier reacts with the silicon (Si) or the like constituting the semiconductor chip 110 so that the solder diffuses into the semiconductor chip 110 and the signal characteristics of the semiconductor chip 110 are lowered. prevent.

중간층(130)은 솔더 디퓨전 배리어 이외에, 반도체 칩(110)에 솔더 디퓨전 배리어를 형성하기 위한 금속재질의 시드층(Seed layer), 열전도율 향상을 위한 구리층, 젖음성 향상을 위한 박막층을 더 포함할 수 있다. 중간층(130)은 전해도금 또는 무전해도금 등의 방법으로 형성될 수 있다.In addition to the solder diffusion barrier, the intermediate layer 130 may further include a seed layer of a metal material for forming a solder diffusion barrier in the semiconductor chip 110, a copper layer for improving thermal conductivity, and a thin film layer for improving wettability have. The intermediate layer 130 may be formed by a method such as electrolytic plating or electroless plating.

중간층(130)은 솔더의 확산을 방지하는 확산방지층 역할을 하고, 솔더와 반도체 칩(110) 및 베이스 기판(120)의 결합을 강화하며, 솔더가 반도체 칩(110)과 수용홀(121) 사이의 이격공간에 잘 충진되도록 한다.The intermediate layer 130 functions as a diffusion preventing layer for preventing the diffusion of solder and enhances the bonding between the solder and the semiconductor chip 110 and the base substrate 120 and prevents the solder from adhering between the semiconductor chip 110 and the receiving hole 121 So that it is well filled in the spacing space.

절연층(150)은 베이스 기판(120)과 반도체 칩(110)의 상면에 형성되며, 전극패턴(160)은 절연층(150) 상면에 형성되고, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상 형성된다.The insulating layer 150 is formed on the upper surface of the base substrate 120 and the semiconductor chip 110. The electrode pattern 160 is formed on the upper surface of the insulating layer 150 and electrically connected to the electrode pads 111 of the semiconductor chip 110. [ As shown in FIG.

도 2b에 도시된 바와 같이, 절연층(150)은 베이스 기판(120) 및 반도체 칩(110)을 보호하며, 베이스 기판(120)상에 추가적으로 형성될 수 있는 수동소자들(미도시)과 베이스 기판(120) 및 반도체 칩(110)을 전기적으로 분리한다. 전극패턴(160)은 절연층(150) 상면에 형성되며, 반도체 칩(110)의 전극패드(111)에 연결되어, 외부 회로와 전기신호를 송수신하는 경로를 제공한다.2B, the insulating layer 150 protects the base substrate 120 and the semiconductor chip 110 and includes passive elements (not shown), which may be additionally formed on the base substrate 120, The substrate 120 and the semiconductor chip 110 are electrically disconnected. The electrode pattern 160 is formed on the upper surface of the insulating layer 150 and is connected to the electrode pad 111 of the semiconductor chip 110 to provide a path for transmitting and receiving electric signals to / from an external circuit.

도 2b에 도시된 바와 같이, 방열부재(140)의 후면은 후술하는 리플로우(Reflow) 단계(S17)를 거쳐 균일하게 평탄화된다. 방열부재(140)의 후면은 반도체 패키지의 후면으로서, 히트싱크(180)와 결합하는 면이다. 따라서, 평탄화된 방열부재(140)의 후면이 히트싱크(180)와 밀착되어 방열효율이 증가한다.As shown in FIG. 2B, the rear surface of the heat dissipating member 140 is uniformly flattened through a reflow step S17 described later. The rear surface of the heat radiation member 140 is a rear surface of the semiconductor package, and is a surface that engages with the heat sink 180. [ Accordingly, the rear surface of the flattened heat dissipating member 140 comes into close contact with the heat sink 180, thereby increasing the heat radiation efficiency.

도 2c에 도시된 바와 같이, 방열부재(140)의 후면은 구리층(170)에 결합함으로써, 구리층(170)을 거쳐 히트싱크(180)로 열을 방출하게 된다. 여기에서, 반도체 패키지는 히트싱크(180) 이외에, PCB 기판 등에 결합될 수 있으며, 이에 한정되지 않는다. 2C, the rear surface of the heat dissipating member 140 is coupled to the copper layer 170 to emit heat to the heat sink 180 via the copper layer 170. As shown in FIG. Here, the semiconductor package may be bonded to a PCB substrate or the like in addition to the heat sink 180, but is not limited thereto.

또한, 베이스 기판(120)이 도전성을 갖는 금속으로 형성되고, 방열부재(140)가 도전성을 갖는 솔더로 형성됨에 따라, 베이스 기판(120), 방열부재(140), 구리층(170), 히트싱크(180) 또는 PCB기판이 전기적으로 연결될 수 있고, 또한, 베이스 기판(120)과 방열부재(140)를 그라운드(GND)로 사용할 수도 있다.Since the base substrate 120 is formed of a conductive metal and the heat dissipation member 140 is formed of a conductive solder, the base substrate 120, the heat dissipation member 140, the copper layer 170, The sink 180 or the PCB substrate may be electrically connected and the base substrate 120 and the heat radiating member 140 may be used as the ground GND.

상술한 본 발명의 일실시예에 따른 반도체 패키지는 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판(120)에 반도체 칩(110)을 실장하고, 베이스 기판(120)과 반도체 칩(110) 사이의 이격공간에 솔더 재질의 방열부재(140)를 형성함으로써, 반도체 칩(110)의 하면 뿐만 아니라 측면으로도 열을 방출할 수 있어, 방열효율이 향상되는 효과가 있다.The semiconductor package according to an embodiment of the present invention may be manufactured by mounting a semiconductor chip 110 on a base substrate 120 formed of a metal having high conductivity and a high thermal conductivity and bonding the semiconductor chip 110 between the base substrate 120 and the semiconductor chip 110 The heat dissipation member 140 made of a solder material is formed in the spaced-apart space of the semiconductor chip 110 so that heat can be radiated not only on the bottom surface but also on the side surface of the semiconductor chip 110, thereby improving the heat radiation efficiency.

이하, 이러한 효과를 설명하기 위하여, 도 1에 개시된 종래의 반도체 패키지와 본 발명의 일실시예에 따른 반도체 패키지를 비교한다. Hereinafter, to explain these effects, a conventional semiconductor package disclosed in FIG. 1 and a semiconductor package according to an embodiment of the present invention are compared.

종래의 반도체 패키지는 실리콘 베이스 기판(2)에 형성된 수용홀(121)의 내측면과 반도체 칩(110) 사이에 이격공간이 형성되며, 도전성 에폭시 또는 공융접합(Eutectic bonding) 등의 방법으로 접합층(3)을 이격공간에 형성하여 반도체 칩(110)과 베이스 기판(120)을 고정한다.A conventional semiconductor package has a spacing space formed between an inner surface of a receiving hole 121 formed in a silicon base substrate 2 and a semiconductor chip 110 and is formed by a conductive epoxy or eutectic bonding method, (3) is formed in the spacing space to fix the semiconductor chip (110) and the base substrate (120).

이러한 방식의 접합층(3)은 낮은 열전도율을 가지며, 반도체 칩(110)으로부터 접합층(3)을 통해 방열층(4)으로 열이 전달되어야 하므로 접합층(3)의 낮은 열전도율로 인해 방열효율이 낮다.Since the bonding layer 3 of this type has a low thermal conductivity and heat must be transmitted from the semiconductor chip 110 to the heat-radiating layer 4 through the bonding layer 3, the heat- Is low.

또한, 반도체 칩(110)의 측면으로부터 접합층(3)을 통해 실리콘 베이스 기판(2)으로 열이 전달되는 경우, 베이스 기판은 열전도율이 낮은 재질인 실리콘으로 형성되므로 방열효율이 낮다.In addition, when heat is transferred from the side surface of the semiconductor chip 110 to the silicon base substrate 2 through the bonding layer 3, the base substrate is formed of silicon having a low thermal conductivity, so that the heat radiation efficiency is low.

따라서, 반도체 칩(110)의 하면으로 방열이 이루어질 뿐, 반도체 칩(110)의 측면으로는 열이 거의 방출되지 않는다.Therefore, heat is radiated to the lower surface of the semiconductor chip 110, and heat is hardly emitted to the side surface of the semiconductor chip 110.

이에 비하여, 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩(110)의 열이 반도체 칩(110)의 하면으로부터 반도체 칩(110)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지 외부로 방출되며(제1 경로), 반도체 칩(110)의 측면에 접촉된 방열부재(140)를 통해 베이스 기판(120)으로 전달되고, 베이스 기판(120)의 하면에 접촉된 방열부재(140)를 통해 반도체 패키지의 외부로 방출된다(제2 경로). In contrast, in the semiconductor package according to the embodiment of the present invention, the heat of the semiconductor chip 110 is transferred from the lower surface of the semiconductor chip 110 to the outside of the semiconductor package 110 through the heat dissipating member 140, The heat dissipating member 140 that is transferred to the base substrate 120 through the heat dissipating member 140 that is in contact with the side surface of the semiconductor chip 110 and contacts the lower surface of the base substrate 120, To the outside of the semiconductor package (second path).

따라서 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩(110)의 하면 뿐만 아니라 각 측면으로도 방열이 이루어지므로, 넓은 방열 면적을 갖는다.Therefore, the semiconductor package according to the embodiment of the present invention has a wide heat dissipation area because the heat dissipation is performed not only on the bottom surface of the semiconductor chip 110 but also on each side surface.

예를 들면, 일반적인 반도체 칩(110)이 가로, 세로, 높이가 0.5 [mm], 0.5 [mm], 0.1 [mm]의 직육면체 구조를 갖는다고 가정한다. 이러한 구조의 반도체 칩(110)에 본 발명의 제1 실시예에 따른 반도체 패키지를 적용하는 경우, 반도체 칩(110)의 하면 면적은 0.5 × 0.5 = 0.25 [mm2] 이고, 반도체 칩(110)의 측면 면적은 0.5 × 0.1 × 4 = 0.2 [mm2]이므로, 총 0.25 + 0.2 = 0.45 [mm2]의 방열 면적을 갖는다. 따라서, 반도체 칩(110)의 하면만을 방열면적(0.25 [mm2])으로 갖는 기존의 반도체 패키지에 비하여, 본 발명의 일실시예에 따른 반도체 패키지는 80 [%] 만큼 증가된 방열면적을 가지므로, 현저한 방열면적 증가효과가 있다.For example, it is assumed that a general semiconductor chip 110 has a rectangular parallelepiped structure having a width, a height, and a height of 0.5 [mm], 0.5 [mm], and 0.1 [mm]. When the semiconductor package according to the first embodiment of the present invention is applied to the semiconductor chip 110 having such a structure, the bottom area of the semiconductor chip 110 is 0.5 x 0.5 = 0.25 mm 2 , The total area of the side surface of the honeycomb structure is 0.5 x 0.1 x 4 = 0.2 [mm 2 ], so that the total area is 0.25 + 0.2 = 0.45 [mm 2 ]. Therefore, compared with the conventional semiconductor package having only the lower surface of the semiconductor chip 110 with a heat dissipation area (0.25 mm 2 ), the semiconductor package according to an embodiment of the present invention has an increased heat dissipation area by 80% , There is an effect of remarkably increasing the heat dissipation area.

이하, 본 발명의 일실시예에 따른 반도체 패키지를 제조하는 방법을 도면을 참조하여 설명한다. 도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 공정순서대로 도시한 단면도이다. 도 3a 및 도 3c는 반도체 칩(110) 및 베이스 기판(120)의 상면이 아래로 향한 상태를 도시한 것이다.Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described with reference to the drawings. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. 3A and 3C show a state in which the upper surface of the semiconductor chip 110 and the base substrate 120 face downward.

도 3a 내지 도 3f에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지를 제조하는 방법은 금속재질로 형성된 베이스 기판(120)에 적어도 하나 이상의 수용홀(121)을 형성하는 기판성형단계(S11), 수용홀(121)에 반도체 칩(110)을 실장하는 반도체 칩(110) 실장단계(S12)를 포함한다.3A to 3F, a method of manufacturing a semiconductor package according to an embodiment of the present invention includes forming a substrate on a base substrate 120 formed of a metal material, (Step S11), and mounting a semiconductor chip 110 to mount the semiconductor chip 110 in the receiving hole 121.

그리고, 베이스기판의 하면, 수용홀(121)의 내측면, 반도체 칩(110)의 각 측면과 하면에 중간층(130)을 형성하는 중간층(130) 형성단계(S13), 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간 및 베이스 기판(120)의 하면과 반도체 칩(110)의 하면을 커버하도록 방열부재(140)를 형성하는 방열부재(140) 형성단계(S14)를 더 포함한다.A step S13 of forming an intermediate layer 130 for forming the intermediate layer 130 on the side surfaces and bottom surfaces of the semiconductor chip 110, The step of forming the heat dissipating member 140 to cover the lower surface of the base substrate 120 and the lower surface of the semiconductor chip 110 may be formed at step S14 .

그리고, 베이스 기판(120)과 반도체 칩(110)의 상면에 절연층(150)을 형성하는 절연층(150) 형성단계(S15), 절연층(150) 상면에 형성되며, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상의 전극패턴(160)을 형성하는 전극패턴(160) 형성단계(S16)를 더 포함한다.The insulating layer 150 is formed on the base substrate 120 and the upper surface of the semiconductor chip 110 to form an insulating layer 150. The insulating layer 150 is formed on the upper surface of the insulating layer 150, (S16) forming at least one electrode pattern (160) to be electrically connected to the electrode pad (111) of the electrode pad (111).

그리고, 솔더 재질의 방열부재(140)를 리플로우(Reflow) 하는 리플로우 단계(S17)를 더 포함한다. 리플로우 단계(S17)는 전극패턴(160) 형성단계(S16)의 다음에 반도체 칩(110)과 히트싱크(180)를 결합하는 과정에서 수행될 수 있으며, 또는, 방열부재(140) 형성단계(S14) 다음에 수행될 수 있다.The semiconductor device further includes a reflow step (S17) for reflowing the heat dissipation member (140) made of solder. The reflow step S17 may be performed in the process of joining the semiconductor chip 110 and the heat sink 180 after the electrode pattern formation step S16 or may be performed during the step of forming the heat radiation member 140 (S14).

먼저, 도 3a에 도시된 바와 같이, 기판성형단계(S11)에서, 금속 재질로 형성된 베이스 기판(120)을 준비하고, 베이스 기판(120)에 반도체 칩(110)의 형상에 대응하는 수용홀(121)을 적어도 하나 이상 형성한다.3A, a base substrate 120 formed of a metal material is prepared in a substrate forming step S11, and the base substrate 120 is provided with a receiving hole (not shown) corresponding to the shape of the semiconductor chip 110 121).

구리(Cu), 알루미늄(Al) 등의 금속으로 이루어진 베이스 기판(120)의 경우, 수용홀(121)은 기계(Mechanical) 또는 레이저 드릴링(laser drilling) 또는 반응성 이온 식각(Reactive Ion Etching, RIE) 등의 공정에 의해 형성될 수 있다.In the case of the base substrate 120 made of a metal such as copper (Cu) or aluminum (Al), the receiving hole 121 may be formed by mechanical, laser drilling, reactive ion etching (RIE) Or the like.

다음으로, 수용홀(121)이 형성된 베이스 기판(120)의 상면에 캐리어 시트(190)를 결합한다. 캐리어 시트(190)는 반도체 칩(110) 실장단계(S12)에서 베이스 기판(120)과 반도체 칩(110)이 서로 이격되어 있으므로, 반도체 칩(110)과 베이스 기판(120)의 위치를 고정시키기 위해 사용된다. Next, the carrier sheet 190 is coupled to the upper surface of the base substrate 120 on which the receiving hole 121 is formed. Since the base substrate 120 and the semiconductor chip 110 are spaced apart from each other in the mounting step S12 of the semiconductor chip 110, the carrier sheet 190 may be formed by fixing the positions of the semiconductor chip 110 and the base substrate 120 .

구체적으로, 캐리어 시트(190)는 반도체 칩(110)의 상면과 베이스 기판(120)의 상면이 동일선상에 위치하도록 반도체 칩(110)과 베이스 기판(120)을 고정한다. 캐리어 시트(190)는 접착성을 가질 수 있다. The carrier sheet 190 fixes the semiconductor chip 110 and the base substrate 120 such that the upper surface of the semiconductor chip 110 and the upper surface of the base substrate 120 are positioned on the same line. The carrier sheet 190 may have adhesive properties.

그리고, 도 3a에 도시된 바와 같이, 반도체 칩(110) 실장단계(S12)에서, 반도체 칩(110)의 전극패드(111)가 형성된 상면(frontside face)이 아래쪽으로 향하도록 반도체 칩(110)을 수용홀(121)에 삽입한다. 이때, 반도체 패키지의 설계에 따라, 반도체 칩(110)의 상면이 위로 향하도록 실장될 수도 있다.3A, in the semiconductor chip 110 mounting step S12, the front surface face of the semiconductor chip 110 on which the electrode pads 111 are formed faces downward, Into the receiving hole 121. At this time, depending on the design of the semiconductor package, the semiconductor chip 110 may be mounted with its top surface facing upward.

다음으로, 도 3b에 도시된 바와 같이, 중간층(130) 형성단계(S13)에서, 베이스기판의 하면, 수용홀(121)의 내측면, 반도체 칩(110)의 각 측면과 하면에 중간층(130)을 형성한다.3B, the intermediate layer 130 is formed on the lower surface of the base substrate, the inner surface of the receiving hole 121, the side surfaces of the semiconductor chip 110 and the lower surface of the semiconductor chip 110 in the intermediate layer 130 forming step S13. ).

도 3b에 도시된 바와 같이, 중간층(130)은 반도체 칩(110)의 각 측면과 하면, 수용홀(121)의 내측면, 베이스 기판(120)의 하면에 형성된다. 먼저, 반도체 칩(110)에 중간층(130)의 결합력을 강화시키기 위하여 시드층을 형성하고, 열전도율 향상을 위한 구리층을 형성하고, 솔더 디퓨전 배리어 층을 형성하고, 젖음성 향상을 위한 박막층을 형성하여, 중간층(130)을 형성할 수 있다.3B, the intermediate layer 130 is formed on each side surface of the semiconductor chip 110 and the bottom surface, the inner surface of the receiving hole 121, and the bottom surface of the base substrate 120. First, a seed layer is formed on the semiconductor chip 110 to enhance the bonding force of the intermediate layer 130, a copper layer is formed to improve thermal conductivity, a solder diffusion barrier layer is formed, and a thin film layer for improving wettability is formed And the intermediate layer 130 can be formed.

중간층(130)은 전해도금 또는 무전해도금 등의 방법으로 형성될 수 있으며, 본 실시예로 한정되지 않고, 상술한 층(layer) 이외에 추가적인 층(layer)을 더 포함할 수 있으며, 그 순서도 변경될 수 있다.The intermediate layer 130 may be formed by a method such as electrolytic plating or electroless plating, and the present invention is not limited to this embodiment. The intermediate layer 130 may further include an additional layer in addition to the above- .

다음으로, 도 3c에 도시된 바와 같이, 방열부재(140) 형성단계(S14)에서, 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 방열부재(140)가 형성되고, 베이스 기판(120)의 하면과 반도체 칩(110)의 하면을 커버하도록 방열부재(140)를 형성한다. 3C, a heat dissipating member 140 is formed in a spacing space between the inner surface of the receiving hole 121 and the semiconductor chip 110 in the step of forming the heat dissipating member 140 (S14) And the heat dissipation member 140 is formed to cover the lower surface of the base substrate 120 and the lower surface of the semiconductor chip 110.

방열부재(140)는 주석(Sn) 또는 솔더(SnAg, Sn-Ag-Cu 등), 솔더페이스트 등으로 형성될 수 있다. 솔더 재질의 방열부재(140)는 전기도금 또는 스크린 프린팅(screen printing) 등의 방법으로 형성될 수 있다.The heat radiating member 140 may be formed of tin (Sn) or solder (SnAg, Sn-Ag-Cu, etc.), solder paste or the like. The heat radiating member 140 made of solder may be formed by a method such as electroplating or screen printing.

그러나 방열부재(140)의 재질은 본 실시예로 제한되지 않으며, 베이스 기판(120)과 방열부재(140)는 서로 다른 재질로 형성될 수도 있다.However, the material of the heat dissipating member 140 is not limited to the present embodiment, and the base substrate 120 and the heat dissipating member 140 may be formed of different materials.

방열부재(140) 형성단계(S14)가 수행됨에 따라, 방열부재(140)는 반도체 칩(110)의 각 측면과 수용홀(121)의 내측면 사이에 충진되고, 베이스 기판(120)의 하면과 반도체 칩(110)의 하면을 덮도록 형성되어, 반도체 칩(110)의 각 측면 및 하면을 밀봉하도록 형성된다.The heat dissipating member 140 is filled between the respective side surfaces of the semiconductor chip 110 and the inner surface of the receiving hole 121 and the bottom surface of the base substrate 120 is filled with the heat dissipating member 140. [ And the lower surface of the semiconductor chip 110 so as to seal each side surface and the lower surface of the semiconductor chip 110.

베이스 기판(120)의 하면과 반도체 칩(110)의 하면에 형성되는 방열부재(140)는 반도체 패키지와 히트싱크(180)와의 결합에 필요한 정도의 최소한의 두께로 형성됨이 바람직하다.It is preferable that the heat radiating member 140 formed on the lower surface of the base substrate 120 and the lower surface of the semiconductor chip 110 is formed to a minimum thickness necessary for the connection between the semiconductor package and the heat sink 180.

방열부재(140) 형성 후에, 방열부재(140)에 의해 베이스 기판(120)과 반도체 칩(110)이 고정되었으므로, 캐리어 시트(190)를 제거한다. 그리고, 베이스 기판(120) 및 반도체 칩(110)을 상면이 위로 향하게 뒤집는다. 이는 절연층(150)과 전극패턴(160)의 형성을 쉽게 하기 위함이다.After the heat radiation member 140 is formed, the base substrate 120 and the semiconductor chip 110 are fixed by the heat radiation member 140, so that the carrier sheet 190 is removed. Then, the base substrate 120 and the semiconductor chip 110 are turned upside down. This is to facilitate formation of the insulating layer 150 and the electrode pattern 160.

다음으로, 도 3d에 도시된 바와 같이, 절연층(150) 형성단계(S15)에서, 베이스 기판(120)과 반도체 칩(110)의 상면에 절연층(150)을 형성한다. 절연층(150)은 베이스 기판(120) 상에 추가적으로 구비될 수 있는 수동소자 등으로부터 반도체 칩(110) 및 베이스 기판(120)을 절연한다. 3D, an insulating layer 150 is formed on the upper surface of the base substrate 120 and the semiconductor chip 110 in the step of forming the insulating layer 150 (S15). The insulating layer 150 isolates the semiconductor chip 110 and the base substrate 120 from a passive element or the like, which may additionally be provided on the base substrate 120.

절연층(150)이 형성된 후, 절연층(150)에 비아홀을 형성한다. 비아홀은 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공한다. 비아홀 형성과정에서 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.After the insulating layer 150 is formed, a via hole is formed in the insulating layer 150. The via hole provides a path to the electrode pad 111 of the semiconductor chip 110. Known semiconductor manufacturing processes such as photolithography, dry or wet etching can be used in the process of forming a via hole.

다음으로, 도 3d에 도시된 바와 같이, 전극패턴(160) 형성단계(S16)에서, 절연층(150) 상면에 형성되고, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상의 전극패턴(160)을 형성한다.Next, as shown in FIG. 3D, the electrode pattern 160 is formed on the upper surface of the insulating layer 150 in the step S16 of forming the electrode pattern 160, and is electrically connected to the electrode pad 111 of the semiconductor chip 110 One or more electrode patterns 160 are formed.

전극패턴(160)은 절연층(150)에 형성된 비아홀을 통해 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되도록 형성된다. 전극패턴(160)은 금속층을 증착한 다음, 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용하여 형성할 수 있다.The electrode pattern 160 is formed to be electrically connected to the electrode pads 111 of the semiconductor chip 110 through via holes formed in the insulating layer 150. The electrode pattern 160 can be formed using a known semiconductor fabrication process such as photolithography, dry or wet etching after depositing a metal layer.

다음으로, 도 3e에 도시된 바와 같이, 리플로우 단계(S17)에서, 솔더 재질의 방열부재(140)를 리플로우(Reflow) 한다.Next, as shown in FIG. 3E, in the reflow step S17, the heat radiating member 140 of the solder material is reflowed.

리플로우 단계(S17)는 도 3e에 도시된 바와 같이, 반도체 패키지와 히트싱크(180)를 결합하기 위한 리플로우 공정에서 함께 수행된다. 즉, 최종적으로 반도체 패키지를 히트싱크(180)에 결합하기 위하여 수행되는 리플로우 공정을 통해, 솔더로 형성된 방열부재(140)의 후면을 평탄화하는 추가적인 효과를 얻는 것이다.The reflow step S17 is performed together in the reflow process for joining the semiconductor package and the heat sink 180, as shown in Fig. 3E. That is, through the reflow process, which is finally performed to bond the semiconductor package to the heat sink 180, an additional effect of planarizing the back surface of the heat radiation member 140 formed of solder is obtained.

본 실시예에서 반도체 패키지가 히트싱크(180)에 결합되는 것을 기본으로 설명하였으나, 히트싱크(180) 이외에 PCB 기판 등과 결합하는 경우에도 동일하게 적용됨을 밝혀둔다.Although the semiconductor package is coupled to the heat sink 180 in the present embodiment, it is also applied to a case where the semiconductor package is coupled to a PCB substrate or the like in addition to the heat sink 180. [

구체적으로, 리플로우 단계(S17)에서, 방열부재(140)의 후면을 히트싱크(180)의 상면에 접촉시키고 일정 온도로 가열하면서 반도체 패키지를 히트싱크(180) 방향으로 가압하면, 도 3e에 도시된 바와 같이, 방열부재(140)의 후면이 균일하게 평탄화되며 히트싱크(180)에 결합된다.Specifically, when the semiconductor package is pressed toward the heat sink 180 while the rear surface of the heat radiation member 140 is brought into contact with the upper surface of the heat sink 180 and heated to a predetermined temperature in the reflow step S17, The rear surface of the heat dissipating member 140 is uniformly flattened and is coupled to the heat sink 180. [

방열부재(140)를 금속 재료(구리(Cu) 등)를 전기도금의 방법으로 형성한 경우, 전계의 집중에 따라 도금표면의 요철이 형성되는 전기도금의 특성상, 반도체 칩(110)과 수용홀(121) 사이에 공극(Void)이 형성될 수 있으며, 공극은 열전도율을 하락시키는 원인이 된다.When the heat dissipating member 140 is formed of a metal material (copper (Cu) or the like) by electroplating, the surface of the semiconductor chip 110 and the receiving hole A void may be formed between the first electrode 121 and the second electrode 121, and the gap may cause the thermal conductivity to decrease.

그러나, 방열부재(140)를 솔더로 형성하고 리플로우 단계(S17)를 수행하는 경우, 반도체 칩(110)과 수용홀(121) 사이에 형성될 수 있는 공극(Void)에 용융된 솔더가 충진됨으로써, 공극(Void)이 제거되고, 반도체 칩(110)의 열을 베이스 기판(120) 방향으로 더 효과적으로 방출할 수 있다.However, when the heat dissipation member 140 is formed of solder and the reflow step S17 is performed, the void Void that may be formed between the semiconductor chip 110 and the accommodation hole 121 is filled with molten solder The voids can be removed and the heat of the semiconductor chip 110 can be more effectively discharged toward the base substrate 120. [

또한, 방열부재(140)를 솔더 재질로 형성하고, 리플로우 단계(S17)를 수행함에 따라, 화학기계적 연마공정(CMP)을 수행하여 방열부재(140)의 후면을 평탄화하는 단계를 생략하여, 공정을 단순화할 수 있다.In addition, the step of performing chemical mechanical polishing (CMP) to flatten the rear surface of the heat dissipating member 140 is omitted by performing the reflow step S17 by forming the heat dissipating member 140 with a solder material, The process can be simplified.

본 발명의 일실시예에 따른 반도체 패키지의 다른 제조방법은 리플로우 단계(S17)를 실시하는 순서가 상이하다. 상술한 기판성형단계(S11) 내지 방열부재 형성단계(S14)는 동일하게 수행된다.Another manufacturing method of the semiconductor package according to the embodiment of the present invention is different in the order of performing the reflow step S17. The above-described substrate forming step (S11) to the heat radiation member forming step (S14) are performed in the same manner.

도 3f에 도시된 바와 같이, 리플로우 단계(S17)는 상술한 방열부재(140) 형성단계(S14)의 다음에 수행될 수 있다. 이는 절연층(150) 및 전극패턴(160) 형성의 편의를 위하여, 방열부재(140)의 후면을 리플로우 공정을 통해 평탄화하는 것이다. As shown in FIG. 3F, the reflow step S17 may be performed after the heat radiating member 140 forming step S14 described above. This is to planarize the rear surface of the heat dissipating member 140 through the reflow process for convenience of forming the insulating layer 150 and the electrode pattern 160.

즉, 방열부재(140) 형성단계(S14)가 종료된 후, 방열부재(140)가 위로 향한 상태에서 열을 가하면 솔더 재질의 방열부재(140)가 용융된다. 용융된 방열부재(140)는 반도체 칩(110)과 수용홀(121) 사이에 존재할 수 있는 공극(Void)을 충진하여 반도체 패키지의 방열효율을 향상시키게 된다.That is, after the heat radiating member 140 forming step S14 is completed, when the heat radiating member 140 is heated upward, the heat radiating member 140 of the solder material is melted. The molten exoergic member 140 fills voids that may exist between the semiconductor chip 110 and the receiving hole 121 to improve the heat radiation efficiency of the semiconductor package.

또한, 베이스 기판(120)의 하면 및 반도체 기판의 하면에 형성된 방열부재(140)의 요철은, 솔더가 용융되어 액체로 변함에 따라 표면장력에 의해 평탄화된다. 즉, 방열부재에 솔더의 용융점 이상의 열을 가함으로써, 용융된 솔더의 표면장력을 이용하여 방열부재의 후면이 평탄화된다. The irregularities of the heat radiating member 140 formed on the lower surface of the base substrate 120 and the lower surface of the semiconductor substrate are flattened by the surface tension as the solder is melted and turned into a liquid. That is, by applying more heat than the melting point of the solder to the heat dissipating member, the back surface of the heat dissipating member is flattened using the surface tension of the molten solder.

따라서 리플로우 단계(S17)를 거쳐 방열부재(140) 후면이 평탄화되므로, 방열부재(140)의 후면을 평탄화하기 위한 화학기계적 연마공정(CMP)을 생략하여 공정을 단순화할 수 있다.Therefore, since the rear surface of the heat dissipating member 140 is flattened through the reflow step S17, the chemical mechanical polishing (CMP) process for planarizing the rear surface of the heat dissipating member 140 can be omitted, thereby simplifying the process.

다음으로, 도 3g에 도시된 바와 같이, 상술한 절연층 및 전극패턴 형성단계(S15)가 수행된다. Next, as shown in Fig. 3G, the insulating layer and the electrode pattern forming step (S15) described above are performed.

이상으로, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법과, 다른 제조방법을 설명하였다. 이하, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법과, 다른 제조방법을 종래의 반도체 패키지와 비교한다. As described above, the manufacturing method of the semiconductor package and the other manufacturing method according to the embodiment of the present invention have been described. Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention and another manufacturing method are compared with a conventional semiconductor package.

종래의 반도체 패키지는 방열효율을 높이기 위하여 반도체 패키지의 하부에 금속으로 형성된 방열층(4)을 포함한다. 전기도금 등의 방법으로 형성된 방열층(4)은 도 1의 (a)에 도시된 바와 같이, 하면이 평탄하지 않고 불규칙한 높낮이를 갖는다. 따라서, 화학기계적 연마공정(CMP)을 통해, 도 1의 (b)에 도시된 바와 같이, 방열층(4)의 하면을 균일하게 평탄화하는 공정이 필수적으로 요구되었다.The conventional semiconductor package includes a heat dissipation layer 4 formed of a metal at the bottom of the semiconductor package in order to increase the heat radiation efficiency. As shown in Fig. 1 (a), the lower surface of the heat dissipation layer 4 formed by a method such as electroplating has a flat bottom surface and irregular height. Therefore, a process of uniformly planarizing the lower surface of the heat dissipation layer 4, as shown in Fig. 1 (b), has been essentially required through the chemical mechanical polishing (CMP) process.

화학기계적 연마공정(CMP)은 연마된 표면에 연마제가 포함된 슬러리(slurry)가 잔류되어 반도체 패키지와 히트싱크(180)의 밀착을 방해하거나, 연마된 표면을 세정하기 위해 세정 화합물로 세정하는 공정이 추가적으로 요구되는 등의 문제가 있다.The chemical mechanical polishing process (CMP) is a process in which a slurry containing an abrasive is left on the polished surface to interfere with the contact between the semiconductor package and the heat sink 180, or the polishing compound is cleaned with a cleaning compound There is a problem such as being additionally required.

그러나, 본 발명의 일실시예에 따른 반도체 패키지 제조방법 및 다른 제조방법은 리플로우 단계(S17)를 수행함으로써, 화학기계적 연마공정(CMP)을 생략할 수 있다. 또한, 리플로우 단계(S17)를 반도체 패키지와 히트싱크(180)의 최종 결합단계에서 수행되는 리플로우 공정과 함께 수행하는 경우, 공정을 더 간소화할 수 있다.However, the method of manufacturing a semiconductor package and another manufacturing method according to an embodiment of the present invention can perform the reflow step S17, thereby omitting the chemical mechanical polishing process (CMP). Further, when the reflow step S17 is performed together with the reflow process performed in the final combination of the semiconductor package and the heat sink 180, the process can be further simplified.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but many variations and modifications may be made without departing from the scope of the invention. It will be apparent that modifications and improvements can be made by those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

2: 실리콘 베이스 기판 3: 접합층
4: 방열층 110: 반도체 칩
111: 전극패드 120: 베이스 기판
121: 수용홀 130: 중간층
140: 방열부재 150: 절연층
160: 전극패턴 170: 구리층
180: 히트싱크 190: 캐리어 시트2: silicon base substrate 3: bonding layer
4: heat dissipation layer 110: semiconductor chip
111: electrode pad 120: base substrate
121: receiving hole 130: middle layer
140: heat radiating member 150: insulating layer
160: electrode pattern 170: copper layer
180: Heat sink 190: Carrier sheet

Claims (9)

적어도 하나 이상의 수용홀을 포함하며, 금속재질로 형성되는 베이스 기판;
상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩;
상기 베이스 기판의 하면, 상기 수용홀의 내측면, 상기 반도체 칩의 측면과 하면에 형성되어, 방열부재의 확산을 방지하고 방열부재의 젖음성을 향상시키는 중간층;
상기 중간층 상에 형성되되, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 상기 반도체 칩의 후면 및 상기 베이스 기판의 후면을 커버하도록 형성되는 방열부재;
상기 베이스 기판 및 반도체 칩의 상면에 형성되는 절연층; 및
상기 절연층 상에 형성되어 상기 반도체 칩의 전극패드와 외부 회로를 전기적으로 연결하는 적어도 하나 이상의 전극패턴을 포함하며,
상기 방열부재는
솔더 재질로 형성되어, 리플로우 공정을 시행하는 경우 용융되어 상기 수용홀과 반도체 칩 사이에 발생할 가능성이 있는 공극이 제거되는 동시에 후면이 평탄화되는 것인 반도체 패키지.
A base substrate comprising at least one receiving hole and formed of a metal material;
At least one semiconductor chip mounted in the receiving hole;
An intermediate layer formed on a bottom surface of the base substrate, an inner surface of the receiving hole, a side surface and a bottom surface of the semiconductor chip to prevent diffusion of the heat dissipation member and improve wettability of the heat dissipation member;
A heat dissipating member formed on the intermediate layer and filled in a spacing space between an inner surface of the receiving hole and the semiconductor chip and covering the rear surface of the semiconductor chip and the rear surface of the base substrate;
An insulating layer formed on an upper surface of the base substrate and the semiconductor chip; And
And at least one electrode pattern formed on the insulating layer and electrically connecting an electrode pad of the semiconductor chip and an external circuit,
The heat-
Wherein the semiconductor package is formed of a solder material, and when the reflow process is performed, the voids that may melt between the receiving hole and the semiconductor chip are removed and the rear surface is planarized.
청구항 1에 있어서,
상기 중간층은
Ti, Ti-N, Ti-W, Ni, Cr 중 어느 하나로 이루어지는 솔더 디퓨전 배리어를 포함하는 반도체 패키지.
The method according to claim 1,
The intermediate layer
Ti, Ti-N, Ti-W, Ni, and Cr.
삭제delete 금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 기판성형단계;
상기 수용홀에 반도체 칩을 실장하는 반도체 칩 실장단계;
상기 베이스 기판의 하면, 상기 수용홀의 내측면, 상기 반도체 칩의 측면과 하면에, 방열부재의 확산을 방지하고 방열부재의 젖음성을 향상시키는 중간층을 형성하는 중간층 형성단계;
상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 충진되고, 반도체 칩의 하면, 및 베이스 기판의 하면을 커버하도록 방열부재를 상기 중간층 상에 형성하는 방열부재 형성단계; 및
상기 반도체 칩의 상면과 상기 베이스 기판의 상면에 절연층을 형성하고, 상기 절연층 상에 상기 반도체 칩의 전극패드에 전기적으로 연결되는 전극패턴을 형성하는 단계를 포함하며,
상기 방열부재는
솔더 재질로 형성되어, 리플로우 공정을 시행하는 경우 용융되어 상기 수용홀과 반도체 칩 사이에 발생할 가능성이 있는 공극이 제거되는 동시에 후면이 평탄화되는 것인 반도체 패키지 제조방법.
A substrate forming step of forming at least one receiving hole in a base substrate formed of a metal material;
A semiconductor chip mounting step of mounting a semiconductor chip in the receiving hole;
An intermediate layer forming step of forming an intermediate layer on the lower surface of the base substrate, the inner surface of the receiving hole, the side surface and the lower surface of the semiconductor chip to prevent diffusion of the heat dissipating member and improve wettability of the heat dissipating member;
A heat dissipating member filling step of forming a heat dissipating member on the intermediate layer so as to cover the lower surface of the semiconductor chip and the lower surface of the base substrate, the space being filled in the space between the inner surface of the receiving hole and the semiconductor chip; And
Forming an insulating layer on the upper surface of the semiconductor chip and the upper surface of the base substrate and forming an electrode pattern electrically connected to the electrode pads of the semiconductor chip on the insulating layer,
The heat-
Wherein the cavity is formed of a solder material and is melted when a reflow process is performed, thereby removing voids that may occur between the receiving hole and the semiconductor chip, and planarizing the rear surface.
청구항 4에 있어서,
상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가하면서 히트싱크에 가압하여 결합함으로써, 상기 방열부재의 후면을 평탄화하는 리플로우 단계를 더 포함하는 반도체 패키지 제조방법.
The method of claim 4,
Further comprising a reflow step of flattening the back surface of the heat dissipating member by pressing the heat dissipating member against the heat sink while applying heat equal to or higher than the melting point of the heat dissipating member.
청구항 4에 있어서,
상기 방열부재 형성단계 후에 상기 절연층과 전극패턴의 형성을 편리하게 하기 위하여, 상기 방열부재에, 상기 방열부재의 용융점 이상의 열을 가함으로써, 용융된 방열부재의 표면장력을 이용하여 상기 방열부재의 후면을 평탄화하는 리플로우 단계를 더 포함하는 반도체 패키지 제조방법.
The method of claim 4,
In order to facilitate the formation of the insulating layer and the electrode pattern after the step of forming the heat radiating member, heat is applied to the heat radiating member at a temperature higher than the melting point of the heat radiating member, And a reflow step of planarizing the back surface of the semiconductor package.
삭제delete 청구항 5에 있어서,
상기 리플로우 단계는
반도체 패키지와 히트싱크를 최종 결합하는 단계에서 수행되는 리플로우 공정과 함께 수행되는 반도체 패키지 제조방법.
The method of claim 5,
The reflow step
Wherein the reflow process is performed in a step of final combining the semiconductor package and the heat sink.
삭제delete
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263080A (en) * 2009-05-07 2010-11-18 Denso Corp Semiconductor device
JP2011159701A (en) * 2010-01-29 2011-08-18 Denso Corp Semiconductor device and method for manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101080702B1 (en) * 2008-10-01 2011-11-07 주식회사 더플렉스 Light emitted diode package including closed aperture and its manufacture method
KR20130140354A (en) 2012-06-14 2013-12-24 하나 마이크론(주) Semiconductor package and the method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263080A (en) * 2009-05-07 2010-11-18 Denso Corp Semiconductor device
JP2011159701A (en) * 2010-01-29 2011-08-18 Denso Corp Semiconductor device and method for manufacturing the same

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