KR101915980B1 - 화소 및 방법 - Google Patents

Abstract

실시예에 따라, 화소는 제 2 스테이지에 결합된 제 1 스테이지를 포함한다. 상기 제 2 스테이지는 샘플링 커패시터 및 감산 커패시터를 포함한다.

Description

화소 및 방법{PIXEL AND METHOD}

본 발명은 일반적으로 전자장치에 관한 것으로, 특히 이미지 센서들에 관한 것이다.

종래에, 전자장치 산업은 카메라 시스템들에서 화소들을 형성하기 위해 고체상태 이미지 센서들을 사용하였다. 화소들은 행들 및 열들의 어레이로 구성되었으며 감광 소자들을 내장하였다. 이미지 센서들은 1997년 4월 29일에 Paul P.Lee 등에 발행된 미국특허 5,625,210, 2003년 5월 20일에 Eric C. Fox 등에 발행된 미국특허 6,566,697 B1, 2010년 7월 6일에 Bart Dierickx에 발행된 미국특허 7,750,958 B1에 개시되어 있다. 이들 시스템들에 있어 결점은 기생 저장 노드 누설(parasitic storage node leakage; PSNL) 및 기생 광 감도(parasitic light sensitivity; PLS)에 의해 야기되는 성능 열화이다.

따라서, 이미지 센서 및 개선된 성능 파라미터들을 갖는 상기 이미지 센서를 동작시키는 방법을 구비하는 것이 잇점이 있을 것이다. 또한, 방법 및 회로가 구현하기가 비용 및 시간 효율적인 것이 바람직하다.

본 발명의 목적은 이미지 센서 및 개선된 성능 파라미터들을 갖는 상기 이미지 센서를 동작시키는 방법을 제공하는 것이다.

도시의 간략성 및 명확성을 위해서, 도면들에서 소자(element)들은 반드시 축척에 맞는 것은 아니며, 상이한 도면들에서 동일 참조부호들은 동일 소자들을 나타낸다. 또한, 공지의 단계들 및 소자들의 설명 및 상세는 설명의 간략성을 위해 생략하였다. 본원에서 사용되는 바와 같이, 전류 수송 전극(current carrying electrode)은 MOS 트랜지스터의 소스 또는 드레인 또는 바이폴라 트랜지스터의 에미터 또는 콜렉터 또는 다이오드의 캐소드 또는 애노드와 같은 장치를 통해 전류를 수송하는 장치의 요소를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 장치를 통하는 전류 흐름을 제어하는 장치의 요소를 의미한다. 장치들이 본원에서 일종의 N-채널 또는 P-채널 장치들, 또는 일종의 N-형 또는 P-형으로 도핑된 영역들로서 설명될지라도, 당업자는 본 발명의 실시예들에 따라 상보(complementary) 장치들도 가능함을 알 것이다. 본원에서 사용되는 바와 같이 '동안', '반면', '일 때'라는 단어들은 동작이 개시 즉시 동작이 행해지는 것을 의미하는 것 자체를 나타내는 용어들이 아니며 초기 동작에 의해 개시되는 반응과 초기 동작 간에 전파 지연과 같은 소정의 작지만 적절한 지연이 있을 수 있다는 것을 당업자들은 알 것이다. 근사적으로, 약, 또는 실질적으로라는 단어들의 사용은 소자의 값이 명시된 값 또는 위치에 매우 가까울 것으로 예상되는 파라미터를 갖는다는 것을 의미한다. 그러나, 이 기술에 알려진 바와 같이, 값들 또는 위치들이 서술된 바대로 그대로 되지 못하게 하는 약간의 변동들이 있다. 약 10 퍼센트(10%)까지(및 반도체 도핑 농도에 있어선 20 퍼센트(20%)까지)의 변동들은 기술된 바 그대로의 이상적 목표에서 적절한 변동들로서 간주됨이 이 기술분야에서 확립되어 있다.

논리 제로 전압 레벨(V_L)은 논리 로우 전압이라고도 하며 논리 제로 전압의 전압 레벨은 전원 전압 및 논리군(logic family)의 유형의 함수임에 유의한다. 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 논리군에서, 논리 제로 전압은 전원 전압 레벨의 30 퍼센트일 수 있다. 5 볼트 트랜지스터-트랜지스터 로직(TTL) 시스템에서, 논리 제로 전압 레벨은 약 0.8 볼트일 수 있고, 반면 5 볼트 CMOS 시스템에 있어서, 논리 제로 전압 레벨은 약 1.5 볼트일 수 있다. 논리 1 전압 레벨(V_H)은 또한 논리 하이 전압 레벨이라고도 하며, 논리 제로 전압 레벨처럼, 논리 하이 전압 레벨 또한 전원 및 논리군의 유형의 함수일 수 있다. 예를 들면, CMOS 시스템에서, 논리 1 전압은 전원 전압 레벨의 약 70 퍼센트일 수 있다. 5 볼트 TTL 시스템에서, 논리 1 전압은 약 2.4 볼트일 수 있고, 5 볼트 CMOS 시스템에 있어서, 논리 1 전압은 약 3.5 볼트일 수 있다.

본 발명은 이미지 센서 및 개선된 성능 파라미터들을 갖는 상기 이미지 센서를 동작시키는 방법을 제공한다.

도 1은 본 발명의 일 실시예에 따른 화소의 회로 개요도.
도 2는 본 발명의 다른 실시예에 따른 화소의 회로 개요도.
도 3은 본 발명의 다른 실시예에 따른 타이밍도.
도 4는 본 발명의 다른 실시예에 따른 화소의 회로 개요도.
도 5는 본 발명의 다른 실시예에 따른 타이밍도.
도 6은 본 발명의 다른 실시예에 따른 화소의 회로 개요도.
도 7은 본 발명의 다른 실시예에 따른 타이밍도.
도 8은 본 발명의 다른 실시예에 따른 화소의 회로 개요도.

본 발명은 동일 구성요소에 동일 참조부호를 사용한 첨부된 도면에 관련하여 취한 다음의 상세한 설명을 읽고 더 잘 이해될 것이다.

일반적으로 본 발명은 이미지 센서 화소, 및 상기 이미지 센서를 동작시키는 방법을 제공한다.

도 1은 본 발명의 실시예에 따라 화소(10)의 회로 개요도이다. 화소(10)는 스테이지(14)에 연결된 스테이지(12)로 구성된다. 스테이지(12)는 입력 스테이지, 전방단 스테이지 혹은 전방단이라 칭할 수 있고, 스테이지(14)는 출력 스테이지, 후방단 스테이지, 또는 후방단이라 칭할 수도 있다. 일 실시예에 따라, 전방단(12)은 광다이오드(16), 전송 스위치(18), 리셋 스위치(20), 증폭기(22), 및 메모리 소자(24)를 포함한다. 바람직하게, 광다이오드(16)는 공핍 전압(V_PIN)에서 완전히 공핍될 수 있는 핀드(pinned) 광다이오드이다. 스위치들(18, 20) 각각은 제어 단자 및 한 쌍의 전류 수송 단자들을 갖는다. 전송 스위치(18)는 광다이오드(16)의 캐소드에 연결된 전류 수송 단자와, 플로팅 확산 노드(26)를 형성하는 리셋 스위치(20)의 전류 수송 단자와, 증폭기(22)의 입력 단자와, 메모리 소자(24)의 단자에 공통으로 연결된 전류 수송 단자를 갖는다. 리셋 스위치(20)의 다른 전류 수송 단자는 예를 들면, V_PIX와 같은 동작 전위 소스를 수신하도록 결합된다. 증폭기(22)는 예를 들면, 동작 전위 V_PIX의 소스를 수신하도록 결합된 입력 단자를 갖는다. 전송 스위치(18)의 제어 단자는 제어신호(V_TRN)을 수신하도록 결합되고, 리셋 스위치(20)의 제어 단자는 제어신호(V_RES)를 수신하도록 결합된다. 광다이오드(16)의 캐소드 및 메모리 소자(24)의 다른 단자는 동작 전위(V_SS)의 소스를 수신하도록 결합된다. 예로서, 동작 전위(V_SS)의 소스는 접지 전위이다.

후방단(14)은 샘플링 스위치(30), 샘플링 소자(32), 감산 소자(34), 교정(calibration) 스위치(36), 증폭기(38), 및 선택 스위치(40)를 포함한다. 샘플링 스위치(30)는 증폭기(22)의 출력 단자에 연결된 전류 수송 단자, 샘플링 소자(32)의 단자와 감산 소자(34)의 단자에 공통으로 연결된 전류 수송 단자, 및 샘플링 신호(V_SAM)을 수신하도록 결합된 제어 전극을 갖는다. 증폭기(38)는 감산 소자(34)의 다른 단자에 공통으로 연결된 입력 단자, 동작 전위(V_PIX)의 소스를 수신하도록 결합된 입력 단자, 및 출력 단자를 갖는다. 교정 스위치(36)는 증폭기(38)의 입력 단자와 감산 소자(34)의 단자에 공통으로 연결된 전류 수송 단자, 예를 들면, V_PIX와 같은 동작 전위의 소스를 수신하도록 결합된 전류 수송 단자, 교정 신호(V_CAL)를 수신하도록 결합된 제어 전극을 갖는다. 선택 스위치(40)는 증폭기(38)의 출력 단자에 결합된 전류 수송 단자, 컬럼 콘덕터(42)에 결합된 전류 수송 단자, 및 제어 신호(V_SEL)를 수신하도록 결합된 제어 전극을 갖는다.

도 2는 본 발명의 다른 실시예에 따른 화소(100)의 회로 개요도이다. 화소(100)는 후방단 스테이지(114)에 연결된 전방단 스테이지(112)로 구성된다. 실시예에 따라, 전방단 스테이지(112)는 광다이오드(16), 전송 트랜지스터(118), 리셋 트랜지스터(120), 소스 폴러워(source follower)로서 구성된 트랜지스터(122), 및 커패시터(124)를 포함한다. 바람직하게, 광다이오드(16)는 공핍 전압(V_PIN)에서 완전히 공핍될 수 있는 핀드 광다이오드이다. 트랜지스터들(118, 120, 122) 각각은 제어 전극 및 한 쌍의 전류 수송 전극들을 갖는다. 위에 논의된 바와 같이, 전계효과 트랜지스터의 제어 전극은 게이트 전극일 수 있고, 전계효과 트랜지스터의 전류 수송 전극들은 드레인 전극 및 소스 전극일 수 있다. 예로서, 전송 트랜지스터(118)는 광다이오드(16)의 캐소드에 연결된 드레인 전극과, 플로팅 확산 노드(126)를 형성하기 위해 리셋 트랜지스터(120)의 소스 전극, 소스 폴러워 트랜지스터(122)의 게이트 전극, 커패시터(124)의 단자에 공통으로 연결된 소스 전극을 갖는다. 리셋 트랜지스터(120)의 드레인 전극은 예를 들면, V_PIX와 같은 동작 전위의 소스를 수신하도록 결합된다. 전송 트랜지스터(118)의 게이트 전극은 제어 신호(V_TRN)를 수신하도록 결합되고, 리셋 트랜지스터(120)의 게이트 전극은 제어 신호(V_RES)를 수신하도록 결합된다. 광다이오드(16)의 캐소드 및 커패시터(124)의 다른 단자는 동작 전위(V_SS)의 소스를 수신하도록 결합된다. 예로서, 동작 전위(V_SS)의 소스는 접지 전위이다.

후방단(114)은 샘플링 트랜지스터(130), 샘플링 커패시터(132), 감산 커패시터(134), 교정 트랜지스터(136), 소스 폴러워로서 구성된 트랜지스터(138), 및 선택 트랜지스터(140)를 포함한다. 트랜지스터들(130, 136, 138, 140)이 예를 들면 금속 산화물 반도체 전계효과 트랜지스터들과 같은 전계효과 트랜지스터들인 실시예들에 따라, 이들 각각은 게이트 전극, 드레인 전극, 및 소스 전극을 갖는다. 샘플링 트랜지스터(130)는 소스 폴러워 트랜지스터(122)의 소스 전극에 연결된 드레인 전극, 노드(131)를 형성하기 위해 샘플링 커패시터(132)의 단자와 감산 커패시터(134)의 단자에 공통으로 연결된 소스 전극, 및 샘플링 신호(V_SAM)를 수신하도록 결합된 게이트 전극을 갖는다. 소스 폴러워 트랜지스터(138)는 노드(135)를 형성하기 위해 감산 커패시터(134)의 단자와 교정 트랜지스터(136)의 소스 전극에 공통으로 연결된 게이트 전극, 동작 전위(V_PIX)의 소스를 수신하도록 결합된 드레인 전극, 및 소스 전극을 갖는다. 교정 트랜지스터(136)는 공통으로 연결된 트랜지스터(138)의 게이트 전극과 감산 커패시터(134)의 단자에, 즉 노드(135)에 공통으로 연결된 소스 전극을 갖는다. 또한, 교정 트랜지스터(136)는 교정 신호(V_CAL)을 수신하도록 결합된 게이트 전극, 및 예를 들면, 전위(V_PIX)와 같은 동작 전위의 소스를 수신하도록 결합된 드레인 전극을 갖는다. 선택 트랜지스터(140)는 소스 폴러워 트랜지스터(138)의 소스 전극에 연결된 드레인 전극, 컬럼 콘덕터(42)에 결합된 소스 전극, 및 제어 신호(V_SEL)를 수신하도록 결합된 제어 전극을 갖는다.

동작에서, 축적(integration) 후에, 플로팅 확산 노드(126)은 리셋되고, 샘플링 커패시터(132)는 소스 폴러워 트랜지스터(122)의 드레인 전극을 펄스 신호(V_{SF _ PUL})로 펄스를 인가함으로써 프리차지(precharge)된다. 샘플링 커패시터(132)를 프리차지한 후에, 노드(131)에 샘플링 커패시터(132) 상에 버퍼링된 값이 샘플링된다. 노드(135)에 연결된 감산 커패시터(134)의 단자는 교정 트랜지스터(136)를 통해 전위(V_PIX)의 소스에 연결된다. 노드(135)에서 전압은 교정 트랜지스터(136)를 턴 오프 함으로써 샘플링된다.

광다이오드(16) 상에서의 전하는 전송 트랜지스터(118)를 턴 온 하고(스냅샷) 샘플링 트랜지스터(130)를 온 상태로 유지함으로써 플로팅 확산 노드(126)로 전송된다.

샘플링 커패시터(132)는 소스 폴러워 트랜지스터(138)가 도통하고 샘플링 커패시터(132)에 걸린 신호 값이 샘플링되도록 다시 프리차지된다. 이에 응하여, 상관 이중 샘플링 결과(correlated double sampling result)가 노드(135)에 연결된 감산 커패시터(134)의 단자에 나타난다. 이에 따라, 출력 전압(Vout)은 신호(V_PIX)와 신호(V_SIGNAL) 간에 차이와 같은데, 즉 전방단 스테이지(112)의 플로팅 확산 커패시턴스(124) 및 FPN의 kTC 잡음은 없다. 노드(135)의 판독(readout) 동안, 전체 화소 어레이의 모든 광다이오드들은 이전 프레임을 읽어내는 동안 다음 프레임을 캡처하는 것, 즉 파이프라인 동작을 시작하기 위해 리셋 트랜지스터들(120) 및 전송 트랜지스터들(118)을 사용하여 리셋될 수 있다.

도 3은 본 발명의 실시예들에 따라, 예를 들면, 화소(100)의 동작을 예시한 플롯들(150A, 150B, 150C, 150D, 150E, 150F, 150G, 150H)을 포함하는 타이밍도(150)로서, 화소(100)는 파이프라인 판독에 의해 상관 이중 샘플링(CDS)을 수행할 수 있다. 플롯들(150A, 150B, 150C, 150D, 150E, 150F, 150G, 150H)은 시간 t에 따른 리셋 전압(V_RES), 전송 전압(V_TRN), 샘플링 전압(V_SAM), 펄스 소스 폴러워 전압(pulsed source follower voltage)(V_{SF _ PUL}), 교정 전압(V_CAL), 선택 전압(V_SEL), 샘플/홀드 신호(V_SHS), 및 샘플/홀드 리셋 신호(V_SHR)을 도시한다. 플롯들(150A, 150B, 150C, 150D)은 프레임 오버헤드 시간을 도시하며, 플롯(150E)은 프레임 오버헤드 시간과 판독 오버헤드 시간의 조합을 예시하며, 플롯들(150F, 150G, 150H)은 행(row) 오버헤드 시간을 도시한다. 예로서, 펄스 소스 폴러워 전압(V_{SF _ PUL})은 대략 전압(V_SS)의 로우 전압 레벨 내지 대략 (V_PIX)의 하이 전압 레벨의 범위이다. 도 3에 기술된 바는 예를 들면, 화소 어레이의 행 0과 행 1과 같은 화소의 행들을 판독하는데 적용된다. 실시예들에 따라, 화소(100)는 리셋 값의 샘플링과 신호 값의 샘플링인 2개의 국면(phase)들에서 동작한다. 계속하여 도 3을 참조하면, 시간 t₀ 전에, 광다이오드(16)는 플로팅 확산 커패시턴스(124)를 통해 리셋된다. 광다이오드(16)를 리셋한 후에, 축적 또는 프레임 캡처가 시작된다.

시간 t₁에서, 샘플링 전압(V_SAM)이 논리 하이 전압 레벨로 천이하여 샘플링 트랜지스터(130)를 턴 온 시키고, 교정 전압(V_CAL)이 논리 하이 전압 레벨로 천이하여, 교정 트랜지스터(136)를 턴 온 시키고, 펄스 소스 폴러워 전압(V_{SF _ PUL})이 로우 전압 레벨로 천이하여, 소스 폴러워 트랜지스터(122)를 턴 오프 시키고, 리셋 전압 및 전송 전압(V_RES, V_TRN)은 전압 레벨(V_AB)에 그대로 있는다. 시간 t₂에서, 펄스 소스 폴러워 전압(V_{SF _ PUL})은 하이 전압 레벨로 천이하고, 시간 t₃에서, 리셋 전압(V_RES)은 논리 하이 전압 레벨로 천이하여, 리셋 트랜지스터(120)를 턴 온 시키고, 플로팅 확산 커패시턴스 전압, 즉 노드(126)에서의 전압을 대략 동작 전위(V_PIX)의 소스 전압 값으로 리셋시킨다. 노드(126)를 대략 동작 전위(V_PIX) 전압 레벨로 리셋시키는 것은 <수학식 1>에 의해 주어진 제곱 평균 제곱근(root mean square; rms) 값을 갖는 노드(126)에서의 전압에 kTC 잡음을 야기시키는 것에 유의해야 한다.

[수학식 1]

V_fdnrms = (k*T/C_fd)^1/2

여기서,

k는 볼츠만 상수,

T는 켈빈 온도,

C_fd는 패럿 단위로 플로팅 확산 커패시턴스이다.

샘플링 전압(V_SAM)은 논리 하이 전압 레벨에 있고 소스 폴러워 트랜지스터(122)의 드레인 전극에 전압은 하이 전압 레벨에 있기 때문에, kTC 잡음을 포함한 리셋 값이 커패시터들(132, 134) 상에서 샘플링된다. 샘플링 주기의 시작에서, 즉 시간 t₁에서, 커패시터들(132, 134)은 이들의 이전의 샘플링된 전압들을 소거하고 소스 폴러워 트랜지스터(122)가 새로운 전압을 샘플링할 수 있게 하기 위해 프리차지되었다. 커패시터들(132, 134)을 프리차지하는 것은 샘플링 주기의 시작에서 소스 폴러워 트랜지스터(122)의 드레인 전극을 로우 전압 레벨로 펄스로 인가함으로써 달성된다. 이에 따라, 펄스 소스 폴러워 전압(V_{SF _ PUL})을 로우 전압 레벨까지 감소시킴으로써 커패시터들(132, 134)을 프리차지할 수 있게 된다. 대안적으로, 커패시터들(132, 134)은 별도의 프리차지 트랜지스터(도 4에 도시된 트랜지스터(202))를 포함시키고 프리차지 단계(도 5에 도시된 플롯(250D))를 포함시킴으로써 프리차지될 수 있다. 리셋 샘플링 주기에 응하여, 교정 트랜지스터(136)가 오프 되고, 이것은 노드(135)에서의 커패시터(134)의 단자가 DC 전압, 즉 이 실시예에 따라 동작 전위(V_PIX) 소스의 전압으로 교정되는 동안 커패시터(132) 상에서 리셋 값을 샘플링한다.

시간 t₄에서, 리셋 전압(V_RES)이 논리 로우 전압 레벨로 천이하고, 시간 t₅에서, 펄스 소스 폴러워 전압(V_{SF _ PUL})이 로우 전압 레벨로 천이하고, 다시 시간 t₆에서 하이 전압 레벨로 천이한다. 시간 t₇ 및 시간 t₈에서, 교정 전압(V_CAL) 및 샘플링 전압(V_SAM)은 각각 논리 로우 전압 레벨들로 천이한다.

시간 t₉에서, 전송 전압(V_TRN)이 논리 하이 전압 레벨로 천이하여 광다이오드(16)로부터 플로팅 확산 노드(126)로 전하가 전송될 수 있게 한다. 전하의 전송 후에 광다이오드가 완전히 공핍되는 실시예들에 따라, 전하 전송은 실질적으로 무잡음이다. 이에 따라, 플로팅 확산 노드(126)에서의 새로운 전압은 리셋 샘플링에 응하여 샘플링되었던 전압과 실질적으로 동일한 리셋 kTC 잡음을 갖는다. 전하 전송 후에 플로팅 확산 전압이 다음과 같이 <수학식 2>에 의해 주어진다.

[수학식 2]

V_fdtransfer = V_PIX - ΔV_{kTC _ fd} -V_tSF122 - ΔV_signal

여기서,

V_PIX는 동작 전위 V_PIX의 소스이며,

ΔV_{kTC _ fd}는 플로팅 확산 커패시턴스의 리셋에 기인한 kTC 잡음이며,

V_tSF122는 소스 폴러워 트랜지스터(122)의 임계전압(threshold voltage)이며, ΔV_{sign al}은 전하 전송에 기인한 플로팅 확산 상에 전압 강하이며 Q_{charge _ pd}/C_fd로서 주어질 수 있다.

시간 t₁₀에서, 전송 전압(V_TRN)은 논리 로우 전압 레벨로 천이하며 시간 t₁₁에서, 펄스 소스 폴러워 전압(V_{SF _ PUL})은 로우 전압 레벨로 천이하며 샘플링 전압(V_SAM)은 논리 하이 전압 레벨로 천이한다. 전압들(V_{SF _ PUL}, V_SAM)의 전압 레벨들에 응하여, 플로팅 확산 노드(126)에서의 플로팅 확산 전압은 커패시터(132)에 걸쳐 샘플링된다. 커패시터(132)에 걸친 전압은 전송된 전하량에 따라 이의 이전의 리셋 값에서 새로운 값으로 감소한다. 트랜지스터들(136, 138)에 결합된 커패시터(134)의 단자는 이 샘플링 국면 동안 플로팅하기 때문에, 커패시터(134) 상에서의 전하량은 리셋 샘플링 국면 동안 이 커패시터에 걸친 전압에 비해 실질적으로 일정한 상태에 있는다. 노드(135)에 전압은 이의 교정된 전압, 예를 들면, V_PIX에서, 커패시터(132)에 걸친 전하의 보전 때문에 노드(131)에서의 전압이 감소하는 양과 거의 동일한 양만큼 감소한다. 리셋 잡음이 리셋 샘플링 국면 동안 샘플링되었을 때 고정된 DC 전압, 예를 들면, V_PIX로 교정되기 때문에 노드(135)로부터 리셋 잡음은 없다는 것에 유의해야 한다. 이에 따라, 소스 폴러워 트랜지스터(122)의 kTC 잡음 및 임계 전압 변동들은 화소(100)의 출력 신호에서 없게 될 것이다. 따라서, 화소(100)는 단일 판독에서 상관 이중 샘플링을 수행할 수 있고, 이것은 저 잡음 고속 이미징을 할 수 있게 한다.

시간 t₁₂에서, 펄스 소스 폴러워 전압(V_{SF _ PUL})은 하이 전압 레벨로 천이하고, 시간 t₁₃에서, 샘플링 전압(V_SAM)은 논리 로우 전압 레벨로 천이한다.

시간 t₁₄에서, 광다이오드(16)는 논리 하이 전압 레벨들로 천이하는 리셋 전압(V_RES) 및 전송 전압(V_TRN)에 의해 리셋된다. 전압들(V_RES, V_TRN)이 논리 하이 전압 레벨들에 있는 것에 응하여, 광다이오드(16)는 리셋되고, 플로팅 확산 커패시터(124)는 동작 전위(V_PIX)와 거의 동일한 전압 레벨까지 충전된다. 시간 t₁₅에서, 전압들(V_RES, V_TRN)은 논리 로우 전압 레벨들로 천이한다.

시간 t₁₆에서, 논리 로우 전압 레벨에서 논리 하이 전압 레벨로 천이하는 선택 전압(V_SEL)에 응하여, 이전에 캡처된 프레임의 파이프라인 판독이 시작된다. 샘플/홀드 신호(V_SHS)는 시간 t₁₇에서 논리 로우 전압 레벨에서 논리 하이 전압 레벨로 천이하고 시간 t₁₈에서 다시 논리 로우 전압 레벨로 천이한다.

타이밍도(150)는 시간 t₁₉에서 논리 로우 전압 레벨에서 논리 하이 전압 레벨로 전압들(V_SAM, V_CAL)을 상승시킴으로써 선택적으로 이중 샘플링이 수행될 수 있음을 예시한다. 전압(V_CAL)을 논리 하이 전압 레벨로 상승시키는 것은 제 2 샘플링에 대비하여 커패시터(134)에 걸친 전압을 리셋시킨다. 샘플/홀드 리셋 신호(V_SHR)는 시간 t₂₀에서 논리 로우 전압 레벨에서 논리 하이 전압 레벨로 천이하고 시간 t₂₁에서 다시 논리 로우 전압 레벨로 천이한다. 시간 t₂₂에서, 신호들(V_SAM, V_SEL)은 논리 로우 전압 레벨로 천이하고, 시간 t₂₃에서, 선택 전압 신호(V_SEL)는 논리 로우 전압 레벨로 천이한다.

연속적인 부하의 부재는 예를 들면, 화소(100)와 같은 화소들의 전력 소비를 낮추는 것에 유의해야 한다. 또한, 샘플링은 버퍼링된 커패시터인 샘플링 커패시터(132) 상에서 일어나고, 그럼으로써 기생 저장 노드 누설(PSNL) 및 기생 광 감도 (PSL)를 개선한다. 커패시터들(132, 134)의 프리차징은 소스 폴러워 트랜지스터(122)의 드레인 전극에 펄스로 인가함으로써 달성될 수 있다. 광다이오드 암 전류는 전방단이 4T 전방단인 실시예들에서 감소된다.

도 4는 본 발명의 다른 실시예에 따른 화소(200)의 회로 개요도이다. 화소(200)는 후방단 스테이지(214)에 연결된 전방단 스테이지(212)로 구성된다. 실시예에 따라, 전방단 스테이지(112)는 광다이오드(16), 전송 트랜지스터(118), 리셋 트랜지스터(120), 소스 폴러워로서 구성된 트랜지스터(122), 및 커패시터(124)를 포함한다. 바람직하게, 광다이오드(16)는 공핍 전압(V_PIN)에서 완전히 공핍될 수 있는 핀드 광다이오드이다. 트랜지스터들(118, 120, 122) 각각은 제어 전극 및 한 쌍의 전류 수송 전극들을 갖는다. 위에 논의된 바와 같이, 전계효과 트랜지스터의 제어 전극은 게이트 전극일 수 있고, 전계효과 트랜지스터의 전류 수송 전극들은 드레인 전극 및 소스 전극일 수 있다. 예로서, 전송 트랜지스터(118)는 광다이오드(16)의 캐소드에 연결된 드레인 전극, 및 노드(126)를 형성하기 위해 리셋 트랜지스터(120)의 소스 전극, 소스 폴러워 트랜지스터(122)의 게이트 전극 및 커패시터(124)의 단자에 공통으로 연결된 소스 전극을 갖는다. 리셋 트랜지스터(120)의 드레인 전극 및 소스 폴러워 트랜지스터(122)의 드레인 전극은 예를 들면, V_PIX와 같은 동작 전위 소스를 수신하도록 결합된다. 전송 트랜지스터(118)의 게이트 전극은 제어 신호(V_TRN)를 수신하도록 결합되고, 리셋 트랜지스터(120)의 게이트 전극은 제어 신호(V_RES)를 수신하도록 결합된다. 광다이오드(16)의 캐소드 및 커패시터(24)의 다른 단자는 동작 전위(V_SS)의 소스를 수신하도록 결합된다. 예로서, 동작 전위(V_SS)의 소스는 접지 전위이다.

후방단(114)은 샘플링 트랜지스터(130), 프리차지 트랜지스터(202), 샘플링 커패시터(132), 감산 커패시터(134), 교정 트랜지스터(136), 소스 폴러워로서 구성된 트랜지스터(138), 및 선택 트랜지스터(140)를 포함한다. 트랜지스터들(130, 136, 138, 140, 202)이 예를 들면, 금속 산화물 반도체 전계효과 트랜지스터들과 같은 전계효과 트랜지스터들인 실시예들에 따라, 이들 각각은 게이트 전극, 드레인 전극, 및 소스 전극을 갖는다. 샘플링 트랜지스터(130)는 소스 폴러워 트랜지스터(122)의 소스 전극에 연결된 드레인 전극, 샘플링 커패시터(132)의 단자와 감산 커패시터(134)의 단자에 공통으로 연결된 소스 전극, 및 샘플링 신호(V_SMP)를 수신하도록 결합된 게이트 전극을 갖는다. 프리차지 트랜지스터(202)는 프리차지 전압(V_PRE)을 수신하도록 결합된 게이트 전극, 샘플링 트랜지스터(130)의 소스 전극, 및 공통으로 연결된 커패시터들(132, 134)의 단자들에 공통으로 연결된 드레인 전극, 및 예를 들면, 전압(V_SS)와 같은 동작 전위 소스를 수신하도록 결합된 소스 전극을 갖는다. 소스 폴러워 트랜지스터(138)는 감산 커패시터(134)의 단자에 공통으로 연결된 게이트 전극, 동작 전위(V_PIX)의 소스를 수신하도록 결합된 드레인 전극, 및 소스 전극을 갖는다. 교정 트랜지스터(136)는 트랜지스터(138)의 공통의 게이트 전극과 감산 커패시터(134)의 단자에 공통으로 연결된 소스 전극을 갖는다. 또한, 교정 트랜지스터(136)는 교정 신호(V_CAL)를 수신하도록 결합된 게이트 전극을 갖는다. 선택 트랜지스터(140)는 소스 폴러워 트랜지스터(138)의 소스 전극에 연결된 드레인 전극, 컬럼 콘덕터(42)에 결합된 소스 전극, 및 제어신호(V_SEL)를 수신하도록 결합된 제어 전극을 갖는다.

도 5는 본 발명의 실시예들에 따라 예를 들면 화소(200)의 동작을 예시한 플롯들(250A, 250B, 250C, 250D, 250E, 250F, 250G, 250H)을 포함하는 타이밍도(250)로서, 화소(200)는 파이프라인 판독으로 상관 이중 샘플링(CDS)을 수행할 수 있다. 플롯들(250A, 250B, 250C, 250D, 250E, 250F, 250G, 250H)은 시간 t에 따른 리셋 전압(V_RES), 전송 전압(V_TRN), 샘플링 전압(V_SAM), 프리차지 전압(V_PRE), 교정 전압(V_CAL), 선택 전압(V_SEL), 샘플/홀드 신호(V_SHS), 및 샘플/홀드 리셋 신호(V_SHR)를 도시한다. 도 5에 기술된 바는 예를 들면, 화소 어레이의 행 0 및 행 1과 같은 화소의 행들을 판독하는데 적용된다는 것을 유의하여야 한다. 화소(100)처럼, 화소(200)는 리셋 값의 샘플링 및 신호 값의 샘플링인 2개의 국면들에서 동작할 수 있다. 계속 도 5를 참조하면, 시간 t₀ 전에, 광다이오드(16)는 플로팅 확산 커패시턴스(124)를 통해 리셋된다. 광다이오드(16)를 리셋한 후에, 축적(integration) 또는 프레임 캡처가 시작된다.

화소(200)의 동작은 화소(200)에서 커패시터들(132, 134)을 프리차지하기 위해 프리차지 회로(202)로부터 프리차지 신호(V_PRE)가 사용되는 반면 화소(100)에서 커패시터들(132, 134)을 프리차지하기 위해 소스 폴러워 펄스 신호(V_{SF _ PUL})가 사용되는 것을 제외하고 화소(100)의 동작과 유사하다.

도 6은 본 발명의 다른 실시예에 따라 화소(300)의 회로 개요도이다. 화소(300)는 후방단 스테이지(302)에 연결된 전방단 스테이지(212)로 구성된다. 전방단 스테이지(212)는 도 4에 관련하여 기술되었다.

후방단 스테이지(302)는 샘플링 트랜지스터(130), 교정 트랜지스터(304), 샘플링 커패시터(132), 감산 커패시터(134), 교정 트랜지스터(136), 소스 폴러워로서 구성된 트랜지스터(138) 및 선택 트랜지스터(140)를 포함한다. 트랜지스터들(130, 136, 138, 140, 304)이 전계효과 트랜지스터들인 실시예들에 따라, 이들 각각은 게이트 전극, 드레인 전극, 및 소스 전극을 갖는다. 샘플링 트랜지스터(130)는 소스 폴러워 트랜지스터(122)의 소스 전극에 연결된 드레인 전극, 샘플링 커패시터(132)의 단자들과 노드(131)에서의 감산 커패시터(134)에 공통으로 연결된 소스 전극, 및 샘플링 신호(V_SAM)를 수신하도록 결합된 게이트 전극을 갖는다. 교정 트랜지스터(304)는 교정 전압(V_CAL)을 수신하도록 결합된 게이트 전극, 소스 폴러워 트랜지스터(138)의 게이트 전극과 노드(135)에서의 커패시터(134)의 단자에 공통으로 연결된 드레인 전극, 및 컬럼 콘덕터(42)에 결합된 소스 전극을 갖는다. 소스 폴러워 트랜지스터(138)는 감산 커패시터(134)의 단자에 공통으로 연결된 게이트 전극, 동작 전위(V_PIX)의 소스를 수신하도록 결합된 드레인 전극, 및 소스 전극을 갖는다. 선택 트랜지스터(140)는 소스 폴러워 트랜지스터(138)의 소스 전극에 연결된 드레인 전극, 컬럼 콘덕터(42)에 연결된 소스 전극, 및 제어 신호(V_SEL)를 수신하도록 결합된 제어 전극을 갖는다.

컬럼 프리차지 회로(306) 및 컬럼 교정 회로(308)는 컬럼 콘덕터(42)에 연결된다. 예로서, 컬럼 프리차지 회로(306)는 스위치(312)를 통해 컬럼 콘덕터(42)에 결합된 전류 소스(310)로 구성될 수 있고, 컬럼 교정 회로(308)는 스위치(316)를 통해 컬럼 콘덕터(42)에 결합된 전압 소스(314)로 구성될 수 있다.

도 7은 본 발명의 실시예들에 따라, 예를 들면, 화소(300)의 동작을 예시하는 플롯들(350A, 350B, 350C, 350D, 350E, 350F, 350G, 350H, 350I, 350J)을 포함하는 타이밍도(350)로서, 화소(300)는 파이프라인 판독으로 상관 이중 샘플링(CDS)을 수행할 수 있다. 플롯들(350A, 350B, 350C, 350D, 350E, 350F, 350G, 350H, 350I, 350J)은 시간(t)에 따른 리셋 전압(V_RES), 전송 전압(V_TRN), 샘플링 전압(V_SAM), 펄스 소스 폴러워 전압(V_{SF _ PUL}), 교정 전압(V_CAL), 선택 전압(V_SEL), 샘플/홀드 신호(V_SHS), 샘플/홀드 리셋 신호(V_SHR), 컬럼 프리차지 전압(V_PRECOL), 및 컬럼 교정 신호(V_CALCOL)를 도시한 것이다. 도 7에 기술된 바는 예를 들면, 화소 어레이의 행 0 및 행 1과 같은 화소의 행들을 판독하는데 적용됨에 유의한다. 실시예들에 따라, 화소(300)는 리셋 값의 샘플링 및 신호 값의 샘플링인 2개의 국면들에서 동작할 수 있다. 계속 도 7을 참조하면, 시간 t₀ 전에, 광다이오드(16)는 플로팅 확산 커패시턴스(124)를 통해 리셋된다. 광다이오드(16)를 리셋한 후에, 축적 또는 프레임 캡처가 시작된다.

도 8은 본 발명의 다른 실시예에 따른 화소(400)의 회로 개요도이다. 화소(400)는 후방단 스테이지(402)에 연결된 전방단 스테이지(212)로 구성된다. 전방단 스테이지(212)는 도 4를 참조하여 기술되었다.

후방단 스테이지(402)는 샘플링 트랜지스터(130), 샘플링 커패시터(132), 감산 커패시터(134), 소스 폴러워 트랜지스터(138), 및 선택 트랜지스터(140)를 포함하며, 이들은 도 2 및 도 4에 관련하여 기술되었다. 또한, 후방단 스테이지(402)는 모드 선택 신호(V_MODESEL)를 수신하도록 결합된 제어 전극을 갖는 모드 선택 트랜지스터(406), 소스 폴러워 트랜지스터(122) 및 샘플링 트랜지스터(130)의 공통으로 연결된 소스 전극 및 드레인 전극에 결합된 드레인 전극, 및 컬럼 콘덕터(42)에 연결된 소스 전극을 포함한다. 트랜지스터들(130, 136, 138, 140, 304)이 전계효과 트랜지스터들인 실시예들에 따라, 이들 각각은 게이트 전극, 드레인 전극, 및 소스 전극을 갖는다.

컬럼 프리차지 회로(408)는 컬럼 콘덕터(42)에 연결된다. 예로서, 컬럼 프리차지 회로(408)는 스위치(412)를 통해 컬럼 콘덕터(42)에 결합된 전류 소스(410)로 구성된다. 컬럼 전류 소스(414)는 컬럼 콘덕터(42)에 연결되어 컬럼 교정 회로로서 제공한다.

지금까지 새로운 화소 토폴로지 및 방법이 제공되었음을 알 것이다. 실시예들에 따라, 화소는 전방단 및 후방단을 포함하며, 전방단은 3T 화소, 4T 화소, 5T 화소, 6T 화소, 등일 수 있다. 본 발명의 실시예들에 따른 화소들은 개선된 셔터 효율, 즉 기생 광 감도(PLS), 샘플 및 홀드 커패시터의 더 낮은 누설, 즉 개선된 기생 저장 노드 누설(PSNL), 더 낮은 전력 소비, 및 더 낮은 암 전류를 나타내면서도, 스냅샷 동작 및 파이프라인 동작으로 화소 내 상관 이중 샘플링을 수행할 수 있다. 실시예에 따라, 리셋 값이 샘플링되고, 신호 값이 샘플링되고, 판독 신호가 샘플링된 리셋 및 신호 값들에 응하여 생성된다.

화소는 단일 판독 모드 또는 이중 판독 모드에서 동작할 수 있다.

화소들(10, 100, 200, 300, 400)은 전형적으로 행들 및 열들로 형성된 화소들의 어레이 내 화소임에 유의하여야 한다.

특정한 실시예들이 본원에 기술되었을지라도, 발명이 개시된 실시예들로 제한되도록 의도된 것은 아니다. 당업자들은 발명의 사상 내에서 수정들 및 변형들이 행해질 수 있음을 알 것이다. 발명은 첨부된 청구항들의 범위 내에 포함되는 모든 이러한 수정들 및 변형들을 포함하도록 의도된다.

Claims (7)

1. 화소에 있어서,
   제 1 스테이지로서:
   캐소드 및 애노드를 갖는 광다이오드;
   제어 단자와 제 1 및 제 2 전류 수송 단자들을 갖는 제 1 스위치로서, 상기 제 1 전류 수송 단자는 상기 광다이오드의 제 1 전극에 결합된, 상기 제 1 스위치;
   제어 단자와 제 1 및 제 2 전류 수송 단자들을 갖는 제 1 트랜지스터로서, 상기 제어 단자는 제 1 전위의 소스를 수신하기 위해 결합되고, 상기 제 1 전류 수송 단자는 제 2 전위의 소스를 수신하기 위해 결합되고, 상기 제 2 전류 수송 단자는 상기 제 1 스위치의 상기 제 2 전류 수송 단자에 결합되는, 상기 제 1 트랜지스터;
   제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는 제 1 증폭기로서, 상기 제 1 입력 단자는 상기 제 1 스위치의 상기 제 2 전류 수송 단자에 결합되고, 상기 제 2 입력 단자는 상기 제 1 전위의 소스와는 상이한 제 3 전위의 소스에 결합되고 샘플링 소자를 프리차지하도록 구성된, 상기 제 1 증폭기; 및
   상기 제 1 증폭기의 상기 제 1 입력 단자에 결합된 메모리 소자를 포함하는, 상기 제 1 스테이지와,
   제 2 스테이지로서:
   제어 단자와 제 1 및 제 2 전류 수송 단자들을 갖는 제 2 스위치로서, 상기 제 1 전류 수송 단자는 상기 제 1 증폭기의 상기 출력 단자에 결합된, 상기 제 2 스위치;
   제 1 및 제 2 단자들을 갖는 상기 샘플링 소자로서, 상기 제 1 단자는 상기 제 2 스위치의 상기 제 2 전류 수송 단자에 결합되고, 상기 샘플링 소자는 상기 제 1 증폭기의 상기 제 2 입력 단자에 결합된 상기 제 3 전위의 소스에 펄스를 인가함으로써 프리차지되도록 구성된, 상기 샘플링 소자; 및
   제 1 및 제 2 단자들을 갖는 감산 소자로서, 상기 제 1 단자는 상기 샘플링 소자의 제 1 단자 및 상기 제 2 스위치의 상기 제 2 전류 수송 단자에 결합된, 상기 감산 소자를 포함하는, 상기 제 2 스테이지를 포함하는, 화소.
2. 제 1 항에 있어서,
   상기 제 2 스테이지는 입력 단자 및 출력 단자를 갖는 제 2 증폭기를 더 포함하고, 상기 입력 단자는 상기 감산 소자에 결합된, 화소.
3. 제 2 항에 있어서,
   상기 제 2 스테이지는,
   제어 단자와 제 1 및 제 2 전류 수송 단자들을 갖는 제 3 스위치로서, 상기 제어 단자는 제 1 제어 신호를 수신하기 위해 결합되고, 상기 제 1 전류 수송 단자는 제 1 동작 전위 소스를 수신하기 위해 결합되고, 상기 제 2 전류 수송 단자는 상기 제 2 증폭기의 상기 입력 단자에 결합된, 상기 제 3 스위치; 및
   제어 단자와 제 1 및 제 2 전류 수송 단자들을 갖는 제 4 스위치로서, 상기 제어 단자는 제 2 제어 전압을 수신하기 위해 결합되고, 상기 제 1 전류 수송 단자는 상기 제 2 증폭기의 상기 출력 단자에 결합되고, 상기 제 2 전류 수송 단자는 컬럼 콘덕터(column conductor)에 결합된, 상기 제 4 스위치를 더 포함하는, 화소.
4. 화소 내 상관 이중 샘플링(in-pixel correlated double sampling)을 수행하는 방법에 있어서,
   제 1 및 제 2 스테이지들을 갖는 화소를 제공하는 단계로서, 상기 제 1 스테이지는:
   전송 스위치를 통해 플로팅 확산 노드에 결합된 광 다이오드;
   상기 플로팅 확산 노드에 결합된 입력 및 프리차지 신호를 수신하기 위해 결합된 제 1 전극을 갖는 제 1 증폭기; 및
   상기 플로팅 확산 노드에 결합된 메모리 소자를 포함하고, 상기 제 2 스테이지는:
   상기 제 1 증폭기에 결합된 샘플링 소자;
   제 1 단자 및 제 2 단자를 갖는 감산 소자로서, 상기 제 1 단자는 상기 샘플링 소자에 결합된, 상기 감산 소자; 및
   상기 감산 소자의 상기 제 2 단자에 결합된 입력을 갖는 제 2 증폭기를 포함하는, 상기 화소를 제공하는 단계;
   상기 플로팅 확산 노드를 리셋하는 단계;
   상기 샘플링 소자를 제 1 시간에 프리차지하는 단계;
   상기 샘플링 소자 상에서 리셋 값을 샘플링하는 단계;
   상기 감산 소자의 상기 제 2 단자를 제 1 전압에 결합하는 단계;
   상기 샘플링 소자를 제 2 시간에 프리차지하는 단계;
   상기 샘플링 소자에 걸쳐 신호 값을 샘플링하는 단계; 및
   상기 제 1 전압 및 상기 신호 값 사이의 차이를 이용하여 화소 판독 신호를 생성하기 위해 상기 샘플링된 리셋 값 및 상기 샘플링된 신호 값을 사용하는 단계를 포함하는, 방법.
5. 제 4 항에 있어서,
   상기 리셋 값을 샘플링하는 단계는 상기 샘플링 소자 상에서 상기 리셋 값을 샘플링하고 상기 감산 소자를 교정하는 단계를 포함하고;
   상기 감산 소자의 상기 제 2 단자를 제 1 전압에 결합하는 단계는 상기 감산 소자를 상기 제 1 전압으로 교정하는 단계를 포함하는, 방법.
6. 이미지 센서에 있어서,
   제 1 전극 및 제 2 전극을 갖는 광다이오드;
   제어 단자와 제 1 및 제 2 전도 단자들을 갖는 전송 스위치로서, 상기 제 1 전도 단자는 상기 광다이오드의 제 1 전극에 결합되는, 상기 전송 스위치;
   플로팅 확산 노드를 형성하기 위해 상기 전송 스위치의 상기 제 2 전도 단자에 결합된 전하 저장 수단;
   제 1 전위의 소스를 수신하기 위해 결합된 제 1 단자, 상기 광다이오드의 제 1 전극에 결합된 제 2 단자, 및 상기 제 1 전위의 소스와는 상이한 제 2 전위의 소스를 수신하기 위해 결합된 제 3 단자를 갖는 리셋 스위치;
   제 1 단자, 제 2 단자, 및 제 3 단자를 갖는 제 1 증폭 수단으로서, 상기 제 1 증폭 수단의 제 1 단자는 상기 플로팅 확산 노드에 결합되고, 상기 제 1 증폭 수단의 제 3 단자는 상기 제 1 전위의 소스 및 제 2 전위의 소스와는 상이한 제 3 전위의 소스에 결합되고 샘플링 소자를 프리차지하도록 구성된, 상기 제 1 증폭 수단;
   제어 단자와 제 1 및 제 2 전도 단자들을 갖는 샘플링 스위치로서, 상기 샘플링 스위치의 제 1 전도 단자는 상기 제 1 증폭 수단의 제 2 단자에 결합되는, 상기 샘플링 스위치;
   제 1 단자, 제 2 단자, 및 제 3 단자를 갖는 제 2 증폭 수단으로서, 상기 제 2 증폭 수단의 제 1 단자는 상기 샘플링 스위치의 제 2 전도 단자에 결합되는, 상기 제 2 증폭 수단; 및
   제 1 단자 및 제 2 단자를 갖는 상기 샘플링 소자로서, 상기 제 1 단자는 상기 샘플링 스위치 및 상기 제 2 증폭 수단에 공통으로 결합되고, 상기 샘플링 소자는 상기 제 1 증폭 수단의 제 3 단자에 결합된 상기 제 3 전위의 소스에 펄스를 인가하는 것에 응답하여 프리차지되도록 구성된, 상기 샘플링 소자를 포함하는, 이미지 센서.
7. 화소에 있어서,
   제 1 단자를 갖는 메모리 소자;
   제어 단자, 제 1 전류 수송 단자 및 제 2 전류 수송 단자를 갖는 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 상기 제 1 전류 수송 단자는 상기 메모리 소자의 상기 제 1 단자에 결합되고 상기 제 2 전류 수송 단자는 제 1 전위의 소스를 수신하기 위해 결합되는, 상기 제 1 트랜지스터;
   제 1 단자, 제 2 단자, 및 제 3 단자를 갖는 제 1 증폭기로서, 상기 제 1 증폭기의 제 1 단자는 상기 메모리 소자의 제 1 단자에 결합되고, 상기 제 1 증폭기의 상기 제 2 단자는 상기 제 1 전위의 소스와는 상이한 제 2 전위의 소스에 결합되고 샘플링 커패시터를 프리차지하도록 구성된, 상기 제 1 증폭기;
   제 1 및 제 2 단자들을 갖는 광검출기로서, 상기 광검출기의 제 1 단자는 상기 제 1 증폭기의 제 1 단자 및 상기 메모리 소자의 제 1 단자에 스위칭가능하게 결합되는, 상기 광검출기;
   제 1 및 제 2 단자들을 갖는 감산 소자로서, 상기 감산 소자의 제 1 단자는 상기 제 1 증폭기의 상기 제 3 단자에 스위칭가능하게 결합되는, 상기 감산 소자;
   제 1 단자, 제 2 단자, 및 제 3 단자를 갖는 제 2 증폭기로서, 상기 제 2 증폭기의 제 1 단자는 상기 감산 소자의 제 2 단자에 결합되는, 상기 제 2 증폭기; 및
   상기 제 2 증폭기의 제 2 단자에 스위칭가능하게 결합된 컬럼 콘덕터를 포함하는, 화소.

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