KR101912103B1 - 타이밍 제어회로 - Google Patents

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KR101912103B1
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윈켈호프 니콜라스 클라리누스 요하네스 반
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에이알엠 리미티드
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Abstract

타이밍 제어회로는, 상기 제1 회로 노드와 상기 제2 회로 노드 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛을 구비한다. 상기 전류 제어 유닛들은 각각 활성모드와 비활성 모드를 갖는다. 이 전류 제어 유닛들은 타이밍 트리거 이벤트에 응답해서 얼마나 많은 전류 제어 유닛들이 활성 모드에 있는지에 크기가 의존하는 전류를 패스한다. 이 전류 제어 유닛은 복수의 그룹을 구비한다. 같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 그룹 중 어느 것이 활성 모드에 있는지에 의존한다. 연관회로 내의 신호 타이밍은 전류의 크기에 의존해서 변경된다.

Description

타이밍 제어회로{TIMING CONTROL CIRCUIT}
본 발명은 데이터 처리 분야에 관한 것이다. 특히, 본 발명은 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로에 관한 것이다.
데이터 처리 시스템에 있어서는, 이 데이터 처리 시스템의 회로 내에 있어서의 신호 타이밍을 제어하는 것이 유용할 수 있다. 예를 들면, 이상적인 신호 타이밍이 이 시스템에 사용된 회로 소자들의 구성, 이 시스템의 제조 프로세스 변동 및 다른 특성들에 의존해서 시스템에서 시스템으로 변화할 수 있기 때문에 어느 타이밍이 사용되어야 하는지를 미리 예측하는 것이 쉽지 않다. 또한, 애플리케이션 요구에 따라 변화될 수 있는 기준 타이밍을 제공하는 것이 바람직할 수도 있다. 예를 들면, 기준 타이밍 간의 지연이 좀더 짧은 공격적인 스케쥴링(aggressive scheduling)이 성능을 증가시킬 수 있고, 안전한 크리티컬(critical) 애플리케이션에 대해서는, 에러의 가능성을 줄이기 위해서 타이밍을 늦출 수 있다. 따라서, 연관 회로의 기준 타이밍을 제어하기 위한 조정가능한(tunable) 타이밍 제어회로가 바람직할 수도 있다.
메모리에 있어서, 예를 들면, 기준 타이밍은 더미 루프 회로를 이용해서 제어될 수 있다. 더미 루프 회로는 메모리 어레이의 실제의 메모리 셀과 같은 더미 셀을 갖는다. 더미 셀의 더미 워드 라인이 어써트(assert)될 때 더미 센스 앰프가 더미 비트 라인 위의 더미 셀로부터 더미 값을 판독한다. 더미 값이 데이터 셀로부터 리턴(return)되는 타이밍은 메모리 어레이 내의 비슷한 동작의 타이밍과 서로 연관이 있어 센스 앰프의 트리거와 워드 라인의 리세트 등, 메모리 어레이 내의 트리거 이벤트에 사용될 수 있다.
더미 루프 회로에 의해 제공된 기준 타이밍을 변화시키기 위해서, 더미 셀에는 더미 루프를 통해서 흐르는 전류를 증감시키도록 개별적으로 스위치 온 및 오프될 수 있는 스위치 가능한 다수의 제어 셀이 설치되어도 된다. 더 많은 수의 제어 셀들이 더미 루프의 경로로 전환될 때, 더 많은 전류가 더미 루프를 통해서 흘러, 더미 루프가 그것의 데이터 값을 좀더 빨리 리턴시켜서, 좀더 일찍 기준 타이밍의 발생을 트리거한다.
그렇지만, 그러한 가변의 타이밍 제어를 제공하면 다량의 회로 에어리어(area)가 필요하게 된다. 일반적으로, 더미 루프 경로에 있어서 스위치 온 되는 제어 셀의 수를 특정하는 제어값을, 각 개개의 제어 셀을 스위치하는 셀들로 변환하기 위한 디코더가 제공된다. 예를 들면, 16개의 제어 셀이 있으면, 이것은 4비트 2진 값을 개개의 셀들을 스위치하기 위한 16개의 1비트 신호로 변환하는 4:16 디코더를 필요로 한다. 이 4:16 디코더는 많은 트랜지스터(대표적으로 대략 136개의 트랜지스터)를 필요로 한다. 이 에어리어 오버헤드(area overhead)는 비경제적이고 메모리의 전체 회로 영역에 크게 기여한다. 따라서, 타이밍 제어와 연관된 에어리어 오버헤드를 줄이는 것이 바람직하다.
일 국면에서 보면, 본 발명은 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로를 제공하고, 이 타이밍 제어회로는,
제1 회로 노드;
제2 회로 노드;
제어값을 수신하는 제어 입력; 및
상기 제1 회로 노드와 상기 제2 회로 노드 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들을 구비하고, 상기 전류 제어 유닛들은 타이밍 트리거 이벤트에 응답해서 전류를 패스하고, 상기 연관회로의 신호 타이밍은 상기 전류의 크기에 의존하며;
상기 전류 제어 유닛들은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는 얼마나 많은 상기 전류 제어 유닛들이 상기 타이밍 트리거 이벤트시에 상기 활성 모드에 있는지에 의존하며;
상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어 유닛을 구비하며;
상기 제어값은 상기 전류 제어 유닛들의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 함께 상기 활성 모드와 상기 비활성 모드 사이를 전환하며, 상기 전류의 크기는 상기 전류 제어 유닛들의 그룹들 중의 어느 것이 상기 타이밍 트리거 이벤트시에 상기 활성 모드에 있는지에 의존한다.
타이밍 제어회로는 제1 회로 노드와 제2 회로 노드 사이에 병렬로 접속되는 적어도 3개의 전류 제어 유닛을 구비한다. 전류 제어 유닛은 활성 모드와 비활성 모드를 갖는다. 타이밍 트리거 이벤트의 발생시, 전류 제어 유닛들은 타이밍 트리거 이벤트 시에 얼마나 많은 전류 제어부가 활성 모드에 있는지에 그 크기가 의존하는 전류를 패스한다. 비활성 모드에 있는 전류 제어 유닛들은 전류의 크기에 많이 기여하지 않는다. 전류의 크기에 의존해서 연관회로의 신호 타이밍을 제어한다.
어느 전류 제어 유닛이 전류의 크기에 활발히 기여하고 있는지와 전류 제어 유닛들 중 어느 것이 비활성인지를 제어하기 위한 개선된 기술을 제공한다. 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹으로 분할된다. 그 그룹 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛들을 갖고, 그 그룹 중의 적어도 한 개의 그룹은 1개 이상의 전류 제어 유닛을 갖는다. 같은 그룹 내의 전류 제어 유닛들은 함께 활성 모드와 비활성 모드 사이에서 전환된다. 복수의 그룹에 대응하는 복수의 비트를 갖는 제어값을 수신한다. 제어값의 각 비트는 전류 제어 유닛의 대응하는 그룹이 활성인지 비활성인지를 제어한다. 이 제어값에 의하면, 상이한 결합의 그룹들은, 상이한 수의 활성 전류 제어 유닛들의 범위를 제공하도록 활성 모드로 전환될 수 있다. 따라서, 전류의 크기는 상이한 크기의 범위 내에 있도록 조절될 수 있고, 연관회로의 신호 타이밍은 대응하는 범위 내에서 조정가능하다.
제어값의 비트들이 직접 제어 유닛의 대응하는 그룹들이 활성 모드에 있는지 비활성 모드에 있는지를 제어함에 따라, 제어값을 각 제어 유닛을 전환하기 위한 개개의 신호로 변환하는 디코더가 필요하지 않다. 따라서, 타이밍 제어회로와 연관된 에어리어 오버헤드(area overhead)를 감소시킬 수 있다. 예를 들면, 일 실시예에 있어서, 15개의 제어 유닛을 갖는 조정가능한 타이밍 제어 회로에는 겨우 19개의 트랜지스터만이 설치될 수 있다.
각 그룹 내의 전류 제어 유닛들의 수는 디자인 필요에 따라 변경될 수 있다. 그렇지만, 특별히 유용한 실시예는 전류 제어 유닛들의 N 그룹을 구비하고, 상기 N그룹 중의 jth 그룹은 2j 전류 제어 유닛을 구비하며, 단 0 ≤j≤N-1이다. 따라서, 각 그룹은 2진 방식으로 스케일(scale)하는 전류 제어 유닛의 수를 1,2,4,8 등으로서 구비한다. 2진 계산법에서는, 어떤 정수가 2의 거듭제곱의 합계로서 형성될 수 있다. 예를 들면, 값 9는 20 + 23(1 + 8)과 같다. 같은 방식으로, 어떤 소망하는 수의 전류 제어 유닛이 적절한 결합의 그룹을 선택함으로써 활성 모드로 전환될 수 있다. 9개의 활성 전류 제어 유닛은 1개의 전류 제어 유닛을 갖는 그룹과 8개의 전류 제어 유닛을 갖는 그룹을 활성 모드로 전환하고, 다른 그룹을 비활성 상태로 함으로써 제공될 수도 있다.
이와 같이 그룹 사이즈의 2진 스케일링을 이용하면, 규칙적인 시퀀스의 활성 제어 유닛의 수(1,2,3,4,5...)를 제공할 수 있다. 또한, 그룹 사이즈의 2진 스케일링도 제어값의 각 값이 유일한 활성 전류 제어 유닛의 수에 대응하는 것을 보증해서, 효율적인 제어값의 인코딩을 제공한다.
상기 제어값은 N비트 [N-1:0]을 구비하고, jth 그룹은 제어값의 jth 비트(bit[j])에 의존해서 상기 활성 모드 또는 상기 비활성 모드에 있도록 제어되어도 된다. 표기법 [N-1:0]은 N비트의 최하위 비트(the least significant bit)가 Oth비트이고, 최상위 비트가 (N-1)th 비트인 것을 나타낸다. 예를 들면, N=4이며, 제어값[3:0]의 비트[3]는 23=8 제어 유닛을 갖는 그룹을 제어하고, 비트[2]는 22=4 제어 유닛을 갖는 그룹 등을 제어한다. 이것은, 제어값이 활성 모드(또는 비활성 모드)에 있게 되는 전류 제어 유닛의 총 수를 나타내는 2진값이 되기 때문에 유용하다. 따라서, 이 제어값의 인코딩은 이해하기 쉽고 효율적이다.
일 실시예에 있어서, 1의 비트값은 대응하는 그룹이 활성 모드에 있는 것을 나타내고, 0의 비트값은 대응하는 그룹이 비활성 모드에 있는 것을 나타낸다. 예를 들면, 제어값 0b0111은 4, 2, 1 전류 제어 유닛을 구비하는 그룹을 활성 모드로 전환하는 것에 의해 7개의 활성 제어 유닛을 나타낸다. 따라서, 제어값은 간단히 활성 모드의 전류 제어 유닛의 총 수를 나타낸다.
대안으로, 제어값의 "0" 및 "1"의 의미는, 반대로 되어서 "0"이 활성 모드를 나타내고, "1"이 비활성 모드를 나타내어도 된다. 이 경우, 제어값은 비활성 전류 제어 유닛의 총 수를 나타낸다.
선택적으로, 1, 2, 4, ..., 2N-1 제어 유닛을 갖는 N 그룹뿐 아니라, 2진 방식으로 스케일하지 않는 1개 이상의 다른 그룹도 있을 수 있다.
일 실시예에 있어서, 타이밍 제어회로는 제1 회로 노드와 제2 회로 노드 사이에 적어도 3개의 전류 제어 유닛과 병렬로 접속된 적어도 한 개의 추가 전류 제어 유닛을 구비한다. 이 추가 전류 제어 유닛은 제어값에 관계없이 추가 전류를 패스하도록 구성되어도 된다. 활성 모드와 비활성 모드 사이에서 전환되는 적어도 3개의 전류 제어 유닛과 달리, 이 추가 전류 제어 유닛은 제어값의 현재의 값에 관계없이 트리거 이벤트에 응답해서 추가 전류를 패스한다.
이것은, 추가 전류 제어 유닛이 고정된 오프셋을 제어값의 각 가능한 값에 대해서 패스된 전류의 크기에 제공할 수 있기 때문에 유용할 수 있다. 또한, 전류 제어 유닛의 모두가 비활성 모드에 있어도 추가 전류 제어 유닛에 의해 전류가 제1 회로 노드와 제2 회로 노드 사이에 패스되기 때문에, 이 추가 전류 제어 유닛에 의해 부가적인 증가분이 타이밍 제어회로에 의해 제공된 가능한 신호 타이밍의 범위에 부가될 수 있다. 따라서, 추가 전류 제어 유닛을 부가하면 신호 타이밍의 변동의 보다 큰 유연성이 제공된다.
전류 제어 유닛들에 의해 패스된 전류는 상기 제1 회로 노드와 상기 제2 회로 노드 사이에 패스하는 챠징(charging) 전류 또는 디스챠지 전류일 수 있다. 예를 들면, 제2 회로 노드는 서플라이 레벨에 접속되고, 디스챠지 전류는 전류 제어 유닛들 중의 적어도 하나가 활성 모드에 있는 동안 타이밍 트리거 이벤트가 발생할 때 서플라이 레벨 쪽으로 제1 회로 노드를 디스챠지할 수 있다. 대안으로, 회로 노드들 중 하나는 다른 회로 노드로부터 흐르는 챠징 전류에 의해 챠지될 수 있다.
연관회로에 있어서의 신호 타이밍은 제1 회로 노드와 제2 회로 노드 중의 하나가 전류에 의해 챠지 또는 디스챠지되는 레이트에 의존해도 된다. 예를 들면, 신호 타이밍은 제1 및 제2 회로 노드 중 하나가 스레숄드 전압 레벨 이상 챠지 또는 디스챠지될 때 트리거되어도 된다. 따라서, 좀더 많은 전류 제어 유닛을 활성 모드로 전환함으로써, 제1 및 제2 회로 노드 사이에 흐르는 증가된 전류의 크기로 인해 회로 노드의 챠지 또는 디스챠지의 레이트가 증가된다. 이것에 의해 회로 노드가 좀더 일찍 스레숄드 전압을 패스시켜서 기준 타이밍이 좀더 일찍 트리거된다. 반대로, 좀더 많은 전류 제어 유닛을 비활성 모드로 전환함으로써 챠지/디스챠지의 레이트가 감소해서, 스레숄드 레벨 이상 회로 노드를 챠지/디스챠지하는 데에 필요한 주기가 길어지게 되어, 기준 타이밍이 나중에 개시될 것이다.
또 다른 실시예에 있어서, 제1 회로 노드는 용량소자에 접속되고, 연관회로에 있어서의 신호 타이밍은 전류에 의한 용량소자의 챠지 또는 디스챠지의 레이트에 의존한다. 예를 들면, 연관회로는 용량소자를 가로지르는 전압차가 스레숄드량 이상 챠지 또는 디스챠지될 때 신호 타이밍을 트리거할 수 있다. 용량소자는 커패시터 또는 커패시턴스를 갖는 회로의 어떤 다른 소자일 수도 있다.
일 실시예에 있어서, 연관회로는 메모리를 구비하고, 타이밍 제어회로는 상기 메모리의 기준 타이밍을 제어하기 위한 더미 루프 회로를 구비한다. 더미 루프 회로는 메모리 내부의 타이밍의 기준으로서 작용하도록 메모리 내의 실제의 판독/기록 경로와 비슷할 수도 있다. 예를 들면, 기준 타이밍은 센스 앰프를 트리거해서 판독 데이터 값을 검출하는 것을 시작하는 타이밍일 수도 있고, 워드 라인이 리세트되는 시각을 제어할 수도 있다. 상기 설명한 것처럼 제어값의 대응하는 비트에 의존해서 활성 모드와 비활성 모드 사이에서 전류 제어 유닛의 하나의 그룹이 집단으로 전환되는 더미 루프 회로를 제공함으로써, 가변 기준 타이밍을 가진 더미 루프 회로를 제공하는 것과 연관된 에어리어 오버헤드를 감소시킬 수 있다.
더미 루프 회로는 더미 비트 라인과 더미 워드 라인을 구비하는데, 이 더미 비트 라인에는 제1 회로 노드가 연결되고, 서플라이 레벨에는 제2 회로 노드가 접속되며, 타이밍 트리거 이벤트는 더미 워드 라인을 어써트하는 것을 포함한다. 더미 워드 라인이 어써트되면, 현재 활성 모드에 있는 어떤 전류 제어 유닛을 통해서 더미 비트 라인과 서플라이 레벨 사이에 전류가 패스된다. 전류의 크기는 활성 모드에 있는 전류 제어 유닛의 수에 의존한다. 전류가 스레숄드량 이상 더미 비트 라인을 챠지 또는 디스챠지할 때, 메모리 내의 타이밍을 트리거할 수 있다. 예를 들면, 메모리에 사용된 센스 앰프와 같은 더미 센스 앰프를 이용해서 더미 비트 라인 상의 레벨 변화를 검출해서 메모리 내의 기준 타이밍을 트리거할 수 있다. 더미 비트 라인으로서, 더미 워드 라인과 더미 센스 앰프는 메모리의 대응하는 특징들과 비슷하고, 기준 타이밍은 메모리 내의 바람직한 신호 타이밍과 서로 연관되어 있다. 그럼에도 불구하고, 활성 제어 유닛의 수를 변경함으로써, 기준 타이밍을 조절해서, 메모리의 워드 라인 및 비트 라인과 다른 소자들의 사이즈를 다르게 하거나 또는 요구사항들을 스케쥴(scheduling)하는, 메모리 내의 프로세스 변동에 대해서 설명할 것이다.
제어 전류 유닛들은 다양한 형태를 가질 수도 있다. 일 실시예에 있어서, 각 전류 제어 유닛은 상기 전류 제어 유닛이 상기 활성 모드에 있는 경우 상기 타이밍 트리거 이벤트를 나타내는 타이밍 트리거 신호에 응답해서 상기 제1 회로 노드와 상기 제2 회로 노드 사이에 상기 전류를 패스하는 것을 허용하는 트리거 트랜지스터를 구비한다. 예를 들면, 타이밍 트리거 이벤트가 발생할 때 트리거 트랜지스터가 전도성을 갖게 되어서, 전류 제어 유닛이 활성 모드에 있으면 전류가 트리거 트랜지스터를 통과할 수 있다. 더미 루프 회로의 예에 있어서, 타이밍 트리거 신호는 더미 워드 라인의 어써션(assertion)일 수도 있다.
전류 제어 유닛들의 선택된 그룹 내에서, 상기 선택된 그룹 내의 각 전류 제어 유닛은 상기 트리거 트랜지스터와 직렬로 접속된 제어 트랜지스터를 구비하고, 각 제어 트랜지스터는 대응하는 전류 제어 유닛이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를, 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성된다. 그러한 전류 제어 유닛들의 선택된 그룹에 대해서는, (트리거 트랜지스터가 전도성 상태가 되는) 트리거 이벤트가 발생했을 경우와 전류 제어부가 (제어 트랜지스터가 전도성 상태가 되는) 활성 모드에 있는 경우에 각 전류 제어 유닛과 직렬로 접속된 트리거 트랜지스터 및 제어 트랜지스터가 전류를 패스하도록 허용한다. 이러한 전류 제어 유닛의 구성은, 전류 제어 유닛의 2개의 트랜지스터가 대표 메모리 셀의 유사 트랜지스터들과 비슷하기 때문에 더미 루프 회로의 실시예에 있어서 특히 유용한다.
대안으로, 전류 제어 유닛들의 선택된 그룹 내에서는, 공유 제어 트랜지스터가 상기 선택된 그룹 내의 각 전류 제어 유닛의 트리거 트랜지스터와 직렬로 접속되어도 되고, 상기 공유 제어 트랜지스터는 상기 선택된 그룹 내의 전류 제어 유닛들이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성되어도 된다. 선택된 그룹 내의 전류 제어 유닛 사이에서 제어 트랜지스터를 공유함으로써, 타이밍 제어회로에 설치된 트랜지스터의 수를 줄일 수 있다.
상기에서 언급한 전류 제어 유닛들의 "선택된 그룹"은 전류 제어 유닛들의 1개 이상의 그룹일 수도 있다. 그 후에 설명하는 실시예에 있어서는, 모든 그룹이 그룹 내의 각 전류 제어 유닛의 다수의 개개의 트랜지스터들을 갖거나 또는 모든 그룹이 전류 제어 유닛들 사이에 공유되는 공유 제어 트랜지스터를 갖는 것으로 간주한다. 그렇지만, 다수의 개개의 제어 트랜지스터들을 갖는 일부 그룹과 공유 제어 트랜지스터를 갖는 다른 그룹을 제공하는 것도 가능하다는 것을 이해할 것이다.
일 실시예에 있어서, 타이밍 제어회로는, 복수의 제2 회로 노드를 구비하고, 상기 제2 회로 노드들의 각각은 상기 제1 회로 노드와 제2 회로 노드 사이에 접속된 전류 제어 유닛들의 적어도 하나의 그룹을 갖는다. 예를 들면, 어떤 경우에는 타이밍 회로는, 전류 제어 유닛들의 모든 그룹을 같은 제2 회로 노드에 접속하는 것보다는, 상이한 그룹에 대해서 개개의 제2 회로 노드가 설치되는 경우의 집적회로의 에어리어 제한(area constraints) 내에서 더 적합하다.
일 실시예에 있어서, 상기 연관회로는 링 오실레이터 회로일 수도 있고, 상기 타이밍 제어회로는 상기 전류의 크기에 의존해서 상기 링 오실레이터 회로의 발진 주기를 조절하는 회로일 수도 있다. 링 오실레이터 회로는 전형적으로 2개의 신호값 사이에서 값이 발진하는 링 형상의 신호 경로를 갖는다. 활성 모드와 비활성 모드 사이에서 상이한 수의 전류 제어 유닛들이 전환됨에 따라 링 오실레이터 회로로부터 더 많은 또는 더 적은 전류를 도출함으로써, 본 기술에 따른 타이밍 제어회로가 링 오실레이터 회로의 발진 주기를 조절할 수 있다.
일 실시예에 있어서, 상기 제1 회로 노드는 상기 링 오실레이터 회로의 신호 경로에 접속되어도 되고, 상기 제2 회로 노드는 서플라이 레벨에 접속되어도 되며, 상기 타이밍 트리거 이벤트는 상기 링 오실레이터 회로의 상기 신호 경로 상의 신호값의 소정의 천이를 포함해도 된다. 각 전류 제어 유닛은 상기 링 오실레이터 회로의 상기 신호 경로와 상기 서플라이 레벨 사이에 접속된 용량소자를 구비해도 되고, 상기 소정의 천이 발생시, 상기 활성 모드에 있는 전류 제어 유닛들의 용량소자들이 상기 전류에 의해 챠지되어도 되고, 상기 전류의 크기는 얼마나 많은 상기 전류 제어 유닛들이 상기 활성 모드에 있는지에 의존한다.
이 실시예에 있어서는, 링 오실레이터 회로의 신호 경로가 상이한 신호값들 사이에서 천이(transition)한다. 신호 경로의 소정의 천이에 따라, 신호 경로로부터 전류를 도출하고, 이 전류에 의해 활성 전류 제어 유닛들 내의 용량소자들이 챠지된다. 활성 모드에 있는 전류 제어 유닛들의 수가 커질수록, 용량소자를 챠지하는 전류의 크기가 커져서, 신호 경로 상에 흐르는 전류의 크기가 작아진다. 따라서, 링 오실레이터의 신호 경로 내의 소자들이 좀더 천천히 챠지 또는 디스챠지되어서 링 오실레이터의 발진 주기가 길어질 것이다. 반대로, 제어값을, 활성 모드에 있도록 소수의 전류 제어 유닛들을 제어하는 타이밍 제어회로에 패스함으로써, 링 오실레이터로부터 더 작은 전류가 도출되어서 링 오실레이터가 더 빨리 천이해 발진 주기가 더 짧아진다. 따라서, 본 기술을 이용해서 링 오실레이터 회로의 발진 주기를 조절할 수 있다.
일 실시예에 있어서는, 전류 제어 유닛들의 선택된 그룹 내에서, 상기 선택된 그룹 내의 각 전류 제어 유닛은 상기 용량소자와 직렬로 접속된 제어 트랜지스터를 구비하고, 각 제어 트랜지스터는 대응하는 전류 제어 유닛이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성되어도 된다. 따라서, 각 전류 제어 유닛에는 대응하는 용량소자가 링 오실레이터 회로로부터의 전류에 의해 챠지되는지 아닌지를 제어하는 자기 소유의 제어 트랜지스터가 설치되어 있다.
대안으로, 전류 제어 유닛들의 선택된 그룹 내에서, 공유 제어 트랜지스터는 상기 선택된 그룹 내의 각 전류 제어 유닛의 용량소자들과 직렬로 접속되고, 상기 공유 제어 트랜지스터는 상기 선택된 그룹 내의 전류 제어 유닛들이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성되어도 된다. 이 실시예에 있어서는, 이들 전류 제어 유닛들의 용량소자들이 링 오실레이터 회로로부터의 전류에 의해 챠지되는지를 제어하는 상이한 전류 제어 유닛들 사이에 제어 트랜지스터가 공유되어 있다.
또 다른 국면에 의하면, 본 발명은 상기 설명한 것과 같은 타이밍 제어회로와 상기 연관회로를 구비하는 처리장치를 제공하고, 상기 연관회로의 상기 기준 타이밍은 상기 타이밍 제어회로의 상기 전류의 크기에 의존해서 제어되도록 구성된다.
또 다른 국면에 의하면, 본 발명은 메모리 어레이와 상기 메모리 어레이의 기준 타이밍을 발생하는 더미 루프 회로를 구비하는 메모리를 제공하고, 상기 더미 루프 회로는,
더미 워드 라인;
더미 비트 라인;
제어값을 수신하는 제어 입력; 및
상기 더미 비트 라인과 서플라이 레벨 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들을 구비하고, 상기 전류 제어 유닛들은 상기 더미 워드 라인의 어써션(assertion)에 응답해서 상기 더미 비트 라인과 상기 서플라이 레벨 사이에 전류를 패스하며;
상기 전류 제어 유닛들은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는, 상기 더미 워드 라인이 어써트(assert)될 때 얼마나 많은 상기 전류 제어 유닛들이 상기 활성 모드에 있는지에 의존하며;
상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛들을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어 유닛을 구비하며;
상기 제어값은 상기 전류 제어 유닛들의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 더미 워드 라인이 어써트될 때 상기 전류 제어 유닛들의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하며,
상기 메모리 어레이의 상기 기준 타이밍은 상기 더미 루프 회로의 상기 전류 제어 유닛들에 의해 패스된 상기 전류의 크기에 의존한다.
또 다른 국면에 의하면, 본 발명은, 메모리 어레이와 상기 메모리 어레이의 기준 타이밍을 발생하는 더미 루프 회로를 구비하는 메모리를 컴파일하는 메모리 컴파일러를 제공하고, 상기 더미 루프 회로는,
더미 워드 라인;
더미 비트 라인;
제어값을 수신하는 제어 입력; 및
상기 더미 비트 라인과 상기 서플라이 레벨 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들을 구비하고, 상기 전류 제어 유닛들은 상기 더미 워드 라인의 어써션에 응답해서 상기 더미 비트 라인과 상기 서플라이 레벨 사이에 전류를 패스하며;
상기 전류 제어 유닛들은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는 상기 더미 워드 라인이 어써트될 때에 얼마나 많은 상기 전류 제어 유닛들이 상기 활성 모드에 있는지에 의존하며;
상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛들을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어 유닛을 구비하며;
상기 제어값은 상기 전류 제어 유닛들의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 더미 워드 라인이 어써트될 때 상기 전류 제어 유닛들의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하고;
상기 메모리 어레이의 상기 기준 타이밍은 상기 더미 루프 회로의 상기 전류 제어 유닛에 의해 패스된 상기 전류의 상기 크기에 의존한다.
메모리 컴파일러는 메모리의 디자인을 컴파일하기 위해 사용된 툴이다. 이 디자인 컴파일 시에는, 상이한 수의 메모리 셀, 상이한 워드 사이즈 등에 대해서 이 메모리 디자인이 스케일 가능하기 때문에, 메모리 셀의 수와 워드 라인 및 비트 라인의 사이즈 등의 메모리 특징들은 알려져 있지 않다. 최종 메모리에 사용된 바람직한 기준 타이밍은 그러한 메모리의 특징들에 의존하므로 메모리 컴파일러는 바람직한 기준 타이밍을 미리 결정할 수 없다.
메모리 컴파일러가 상이한 사이즈의 메모리 어레이에 사용될 수 있는 메모리 디자인을 생성하는 것을 가능하게 하기 위해서, 본 기술에 의해 메모리 컴파일러가 본 기술에 따른 기준 타이밍을 제어하는 더미 루프 회로를 갖는 메모리를 컴파일한다. 따라서, 기준 타이밍은 최후에 구현된 메모리 어레이에서 조정되어도 된다. 더미 루프 회로가 활성 모드와 비활성 모드 사이에서 그룹들이 집단적으로 전환되는 전류 제어 유닛들을 갖기 때문에, 이 더미 루프 회로의 디자인과 연관된 에어리어 오버헤드는 각 전류 제어 유닛이 개별적으로 전환되는 이전의 시스템과 비교해 낮다. 따라서, 메모리 컴파일러는 에어리어 오버헤드가 낮은 메모리 디자인을 생성할 수 있다.
본 발명은 또한 메모리 컴파일러를 컴퓨터에게 실행시키기 위한 프로그램 명령들을 기억하는 비일시(non-transitory) 기록매체를 제공한다.
또 다른 국면에 의하면, 본 발명은 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로를 제공하고, 이 타이밍 제어회로는,
제1 회로 노드;
제2 회로 노드;
제어값을 수신하는 제어 입력 수단; 및
상기 제1 회로 노드와 상기 제2 회로 노드 사이에 병렬로 접속되며, 타이밍 트리거 이벤트에 응답해서 전류를 패스하는 적어도 3개의 전류 제어수단을 구비하고, 상기 연관회로의 상기 신호 타이밍은 상기 전류의 크기에 의존하며;
상기 전류 제어수단은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는 상기 타이밍 트리거 이벤트 시에 얼마나 많은 상기 전류 제어수단이 상기 활성 모드에 있는지에 의존하며;
상기 전류 제어수단은 전류 제어수단의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어수단을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어수단을 구비하며;
상기 제어값은 상기 전류 제어수단의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
같은 그룹 내의 전류 제어수단은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 타이밍 트리거 이벤트 시에 상기 전류 제어수단의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존한다.
또 다른 국면에 의하면, 본 발명은 제1 회로 노드와 제2 회로 노드 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들 - 상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹들을 구비하며, 상기 그룹들 중의 적어도 2개의 그룹이 상이한 수의 전류 제어 유닛들을 갖고, 상기 그룹들 중의 적어도 1개의 그룹이 1개 이상의 전류 제어 유닛을 갖는다 - 을 구비하는 타이밍 제어회로를 이용해서 연관회로에 있어서의 신호 타이밍을 제어하는 방법을 제공하고, 상기 방법은,
상기 전류 제어 유닛들의 복수의 그룹들에 대응하는 복수의 비트들을 구비하는 제어값을 수신하는 단계와,
전류 제어 유닛들의 하나의 그룹에 대응하는 상기 제어값의 한 개의 비트의 변화에 응답해서, 그 그룹 내의 전류 제어 유닛들을 활성 모드와 비활성 모드 사이에서 전환하는 단계와,
타이밍 트리거 이벤트에 응답해서, 상기 활성 모드에 있는 전류 제어 유닛들에 의해 전류를 패스하며, 상기 전류의 크기가 상기 타이밍 트리거 이벤트 시에 상기 전류 제어 유닛들의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하는 단계와,
상기 전류의 크기에 의존해서 상기 연관회로의 상기 신호 타이밍을 제어하는 단계를 포함한다.
도 1은 일 실시예에 따른 메모리 어레이와 더미 루프 회로를 구비하는 메모리를 개략적으로 나타낸 것이다.
도 2는 도 1의 메모리 내의 신호 타이밍을 나타낸 것이다.
도 3은 일 실시예에 있어서의 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로를 개략적으로 나타낸 것이다.
도 4는 일 실시예에 있어서의 연관회로에 있어서의 신호 타이밍을 제어하는 방법을 나타낸 것이다.
도 5는 일 실시예에 따른 타이밍 제어회로에 의해 패스된 전류에 의한 용량 소자의 디스챠지의 레이트에 의존해서 연관회로에 있어서의 신호 타이밍을 제어하는 것을 개략적으로 나타낸 것이다.
도 6은 일 실시예에 따른 각 전류 제어부가 자신의 제어 트랜지스터를 갖는 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로를 개략적으로 나타낸 것이다.
도 7은 각 그룹 내의 서로 다른 제어부가 공통 제어 트랜지스터를 공유하는 타이밍 제어회로의 실시예를 개략적으로 나타낸 것이다.
도 8은 다른 전류 제어부가 현재 활성인지 비활성인지에 관계없이 전류를 패스하는 고정 전류 제어부를 구비하는 타이밍 제어회로의 실시예를 나타낸 것이다.
도 9는 일 실시예에 따른 링 오실레이터의 발진 주기를 조절하는 타이밍 제어회로를 나타낸 것이다.
도 10은 본 기술에 따른 메모리 디자인을 컴파일하는 메모리 컴파일러를 실행하는 시스템을 나타낸 것이다.
도 1은 메모리 어레이(4), 입출력(I/O)부(6) 및 제어부(8)를 구비하는 메모리(2)를 개략적으로 나타낸 것이다. 메모리 어레이(4)는 데이터 값을 저장하기 위한 메모리 셀(10)의 어레이를 구비한다. 각 메모리 셀(10)은 판독 동작 또는 기록 동작 중에 원하는 메모리 셀(10)을 선택하기 위해서 사용되는 대응하는 워드라인(12) 및 비트라인(14)을 갖는다. 판독 또는 기록 동작 중, 원하는 메모리 셀(10)의 워드라인(12)은 클럭 신호(16)에 응답해서 제어부(8) 내의 워드 라인 드라이버(15)에 의해 구동된다. 판독 동작에 있어서, 메모리 셀(10) 내의 데이터 값은 입출력부(6) 내의 센스 앰프(18)에 의해 비트라인(14)으로부터 판독된다. 기록 동작에 있어서, 데이터 값은 비트라인(14) 상에 어써트(assert)되어 메모리 셀(10)에 저장된다.
메모리 어레이(4) 내에서의 메모리 동작을 제어하는 기준 타이밍은 더미 루프 회로에 의해 제어된다. 더미 루프 회로는 메모리 어레이(4) 내부의 판독된 메모리 셀(10)의 대응하는 특징들과 비슷한, 더미 셀(20), 더미 워드라인(22), 더미 비트라인(24) 및 더미 센스 앰프(26)를 구비한다.
도 2는 메모리(2) 내부의 기준 타이밍이 어떻게 더미 루프 회로에 의존해서 제어될 수 있는가를 개략적으로 나타낸 것이다. 시각 t1에서의 클럭 신호(16)의 상승 에지에 응답해서, 워드라인 드라이버(15)는 시각 t2에서 실제의 워드라인(12)과 더미 워드라인(22) 양쪽을 어써트한다. 워드라인 드라이버(15)와 워드라인 12, 22를 통한 신호 전파 지연에 의해 시각 t1과 t2 사이에는 작은 지연이 있다.
실제의 워드라인(12)과 더미 워드라인(22)의 어써션(assertion)에 따라, 실제의 메모리 셀(10)과 더미 셀(20)로부터의 값이 각 비트라인으로부터의 센스 앰프(18)와 더미 센스 앰프(26)에 의해 판독될 수 있기 전에 제한된 시간이 걸린다. 대표적으로, 더미 셀(20) 및 더미 센스 앰프는 실제의 메모리 셀(10)에 필요한 시간과 서로 연관된 타이밍에 의해 실제의 메모리 셀(10) 및 센스 앰프(18)로부터의 실제의 출력보다 조금 더 일찍 더미 출력을 생성하도록 설계되어 있다. 예를 들면, 더미 출력은 실제의 출력보다 10-20% 더 빠르게 배열되어도 된다. 시각 t3에서, 더미 센스 앰프(26)는 더미 비트라인(24)으로부터의 더미 출력 값을 결정하기 위해서 인에이블된다. 이 더미 센스 앰프(26)에 의한 결정에 응답해서, 실제의 센스 앰프(18)는 시각 t4에서 트리거되어서 비트라인(14)으로부터의 실제의 출력 값을 결정한다. 따라서, 더미 루프 회로는 실제의 센스 앰프(18)를 가동하기 위한 기준 타이밍을 제어해서, 실제의 센스 앰프(18)가 적절한 시각에서 트리거되어서 메모리 셀(10)의 출력 값을 결정할 수 있다는 것을 보증한다.
실제의 비트 셀(10)과 더미 비트 셀(20)로부터 출력 값을 검출하면, 워드라인 12, 22는 다음 클럭 사이클에서 신규 메모리 액세스에 대한 준비를 리셋해야 한다. 따라서, 더미 센스 앰프(26)에 의한 더미 값의 검출을 이용해서 실제의 워드라인(12)과 더미 워드라인(22)의 리셋을 트리거할 수 있다. 시각 t3에서의 더미 값의 검출에 따라, 실제의 워드라인(12)과 더미 워드라인(22)이 리셋된다. 클럭 신호(16)의 다음 사이클은 리셋이 완료될 때 시각 t5에서 시작하도록 정렬될 수 있다.
따라서, 도 2로부터 볼 수 있는 것처럼, 더미 루프 회로는 센스 앰프(18)의 트리거 또는 워드라인(12)의 리셋 등의 다양한 메모리 동작을 위한 기준 타이밍을 제어할 수 있다. 이 기준 타이밍은 더미 셀(20)에 걸린 시간에 의존해서 그 출력 값을 리턴한다. 메모리 셀의 기준 타이밍을 변경할 수 있도록 더미 비트 셀(20)에 의해 제공된 지연을 조정할 수 있는 것이 바람직하다.
예를 들면, 같은 제어부(8)는 다양한 서로 다른 사이즈의 메모리 어레이(4)에 사용되어도 된다. 메모리 어레이(4)에 있어서의 메모리 액세스와 연관된 지연은 메모리 어레이 내의 다양 소자들의 용량과 비트라인 및 워드라인의 길이 등의 요인에 의존할 것이다. 따라서, 더미 루프 회로는 사용되고 있는 메모리 어레이(4)의 특별한 구성을 설명하기 위해 조정될 수 있는 기준 타이밍을 제공하도록 조정가능하다. 또한, 성능 또는 에러 보호 이유 때문에, 더미 루프 회로를 조정해서 서로 다른 기준 타이밍의 레벨을 제공하는 것이 바람직하다. 예를 들면, 높은 성능이 바람직한 경우, 더미 루프 회로에 의해 제공된 지연을, 메모리 내부의 기준 타이밍이 다른 경우보다 더 일찍 트리거되도록 줄일 수 있다. 그 대신, 약간의 에러가 발생하는 것이 중요한 안전한 크리티컬 애플리케이션에 대해서는, 더미 회로의 타이밍을, 메모리 어레이(4)가 좀더 많은 시간을 가지고 그 동작을 완료하도록 완화할 수 있다. 따라서, 조정가능한 더미 루프 회로를 이용해서 가변의 기준 타이밍을 제공하는 많은 이유가 있다.
도 3은 연관 회로의 신호 타이밍을 제어하는 타이밍 제어회로(50)를 나타낸다. 메모리(2) 내의 메모리 셀(20)로서는 타이밍 제어회로(50)의 하나의 애플리케이션이 있다. 타이밍 제어회로는 타이밍 제어회로(50)에 의해 타이밍이 제어되는 연관회로의 소자들에 연결될 수 있는, 제1 회로 노드(52)와 제2 회로 노드(53)를 구비한다. 다수의 전류 제어부(56)는 제1 및 제2 회로 노드 52, 54 사이에 연결되어 있다. 전류 제어부(56)는 제1 및 제2 회로 노드 사이에 전류가 흐르도록 허용되는 활성 모드와 제1 및 제2 회로 노드 52, 54 사이에 전류가 흐르는 것이 차단되는 비활성 모드 사이에서 전환될 수 있다. 타이밍 트리거 이벤트가 발생하면, 활성 모드에 있는 전류 제어부(56)는 제1 및 제2 회로 노드 52, 54 사이에 전류를 패스한다. 전류의 크기는 현재 활성 모드에 있는 전류 제어부(56)의 수에 의존한다(비활성 모드의 전류 제어부를 통해서 매우 소량의 전류 리키지가 있더라도, 이 리키지는 전체 전류 크기에 크게 기여하지 않는다). 제1 또는 제2 회로 노드 52, 54는 전류 제어부(56)를 통과하는 전류의 크기에 의존해서 회로 소자가 챠지 또는 디스챠지되도록 연관회로의 회로 소자에 접속되어도 된다. 소자가 챠지되는 레이트를 이용해서 연관회로에 있어서의 신호 타이밍을 트리거할 수 있다.
전류 제어부(56)는 몇 개의 그룹 58-0, 58-1, ..., 58-N으로 그룹화된다. 적어도 몇 개의 그룹은 상이한 수의 전류 제어부(56)를 갖는다. 이 그룹들 중 적어도 한 개의 그룹은 1개 이상의 전류 제어부(56)를 갖는다. 도 3의 실시예에 있어서는 연속한 그룹(58)으로 구성된 전류 제어부(56)의 수는 각 그룹이 1, 2, 4, ..., 2N-1 전류 제어부(56)를 구비하도록 2의 거듭제곱 증가한다.
전류 제어부의 각 그룹(58)은 총체적으로 타이밍 제어부(50)에 입력되는 제어 값(60)의 대응하는 비트에 의존해서 활성 모드와 비활성 모드 사이에서 전환된다. 예를 들면, 비트 [0]는 0th 그룹 58-0이 활성 모드에 있는지 비활성 모드에 있는지를 제어하고, 비트 [1]는 제1의 그룹 58-1이 활성 모드에 있는지 비활성 모드에 있는지 등을 제어한다. 도 3의 실시예에 있어서, 제어 값(60)은 그 값이 활성 모드에 동시에 있게 되는 전류 제어부(56)의 총 수를 나타내는 2진수(binary number)이다. 0의 비트 값은 대응하는 그룹이 비활성 모드에 있는 것을 나타내고, 1의 비트 값은 대응하는 그룹이 활성 모드에 있는 것을 나타낸다.
예를 들면, N=4인 경우, 1,2,4, 및 8 전류 제어부를 각각 구비하는 전류 제어부의 4개의 그룹이 있다. 그리고, 제어 값은 어느 그룹이 활성 모드에 있는지 비활성 모드에 있는지를 나타내는 4비트 2진 값[3:0]이다. 이하의 표 1은 어는 전류 제어부가 제어값의 각 포텐셜 값에 대해서 활성 모드에 있는지 비활성 모드에 있는지를 나타낸다.
제어값
[3:0]		 그룹 3
(8 유닛)		 그룹 2
(4 유닛)		 그룹 1
(2 유닛)		 그룹 0
(1 유닛)		 총 활성 유닛
0000 비활성 비활성 비활성 비활성 0(미사용)
0001 비활성 비활성 비활성 활성 1
0010 비활성 비활성 활성 비활성 2
0011 비활성 비활성 활성 활성 3
0100 비활성 활성 비활성 비활성 4
0101 비활성 활성 비활성 활성 5
0110 비활성 활성 활성 비활성 6
0111 비활성 활성 활성 활성 7
1000 활성 비활성 비활성 비활성 8
1001 활성 비활성 비활성 활성 9
1010 활성 비활성 활성 비활성 10
1011 활성 비활성 활성 활성 11
1100 활성 활성 비활성 비활성 12
1101 활성 활성 비활성 활성 13
1110 활성 활성 활성 비활성 14
1111 활성 활성 활성 활성 15
이 표는 활성 제어부(56)의 규칙적으로 일장한 간격을 둔 수의 시퀀스가 제어 값(60)에 의존해서 전류 제어부의 상이한 결합의 그룹(58)을 활성 모드로 전환함으로써 어떻게 제공될 수 있는지를 나타낸 것이다. 활성 전류 제어부(56)의 수가 증가함에 따라, 회로 노드 52, 54 사이에 흐르는 전류의 크기가 증가해서, 이 전류에 의해 챠지 또는 디스챠지되고 있는 어떤 회로소자는 좀더 빨리 스레숄드 전압에 도달해서, 타이밍 트리거 이벤트와 기준 타이밍의 발생 간의 지연을 줄일 것이다. 반대로, 활성 전류 제어부(56)가 적어질수록, 타이밍 트리거 이벤트와 기준 타이밍의 발생 간의 지연이 커진다.
또 다른 실시예에 있어서는, 2진 값은 얼마나 많은 전류 제어부(56)가 비활성 모드에 있는지를 나타낸다. 이 경우, 0의 비트 값은 대응하는 그룹 58이 활성 모드에 있는 것을 나타내고, 1의 비트값은 대응하는 그룹이 비활성 모드에 있는 것을 나타낸다.
도 3의 실시예에 있어서는, 모든 그룹(58)이 비활성인 상태가 통상적으로 사용되지 않는데, 그 이유는 이 경우에 전류가 회로 노드 52, 54 사이에 흐르지 않아서 기준 타이밍이 발생될 수 없기 때문이다. 그렇지만, 도 8을 참조하여 후에 설명하는 것처럼, 이 상태는 제어값의 값에 관계없이 트리거 이벤트에 응답해서 전류를 패스하는 고정된 전류 제어부가 제공되면 유용해진다.
도 4는 도 3에 나타낸 것과 같이 타이밍 제어회로를 이용한 연관회로의 신호 타이밍을 제어하는 방법을 개략적으로 나타낸 것이다. 스텝 70에서는, 제어값 60을 수신한다. 제어값은 N비트[N-1:0]를 갖는다. 제어값의 각 비트는 전류 제어부(56)의 그룹(58)들 중 하나에 대응한다. 스텝 72에서는, 그룹(58)들은 제어값 60의 변화에 응답해서 활성 모드와 비활성 모드 사이에서 전환된다. 예를 들면, 제어값 60의 비트 [j]가 1의 값을 가지면, 대응하는 그룹 58-j는 활성 모드에 있고, 비트 [j]가 0의 값을 가지면, jth 그룹 58-j는 비활성 모드에 있다.
스텝 74에서는, 타이밍 트리거 이벤트가 발생했는지 아닌지를 판정한다. 타이밍 트리거 이벤트가 발생하지 않았으면, 그 방법은 제어값을 한 번 더 확인하는 스텝 70으로 돌아간다.
타이밍 트리거 이벤트가 스텝 74에서 발생하면, 그 방법은 제어값 60에 따라 현재 활성 모드에 있는 전류 제어부가 타이밍 트리거 이벤트에 응답해서 제1 회로 노드(52)와 제2 회로 노드(54) 사이에 전류를 패스하는 스텝 76으로 진행된다. 이 회로의 크기는 얼마나 많은 전류 제어부(56)가 활성 모드에 있는지(즉, 전류 제어부의 그룹의 결합이 활성인지)에 의존한다.
스텝 78에서는, 연관회로 내의 신호 타이밍을, 활성 전류 제어부(56)를 통과하는 전류의 크기에 의존해서 제어한다. 이 신호 타이밍은 많은 방식으로 제어될 수 있다. 예를 들면, 제1 회로 노드(52)와 제2 회로 노드(54) 중 하나는 전류에 의해 차지 또는 디스챠지될 수도 있다. 이 신호 타이밍은 제1 노드 및 제2 노드 중 하나가 스레숄드량 이상 챠지 또는 디스챠지되는 경우에 의존해서 트리거될 수 있다. 활성 전류 제어부(56)의 수가 커질수록, 회로 노드들 중의 하나의 회로 노드의 챠징 또는 디스챠징의 레이트가 더 빨라져서 기준 타이밍이 좀더 일찍 트리거된다. 따라서, 타이밍 트리거 이벤트와 기준 타이밍의 발생 간의 지연을 제어값에 의존해서 조절할 수 있다.
스텝 78에서는, 도 4의 방법은 제어값을 한 번 더 확인하는 스텝 70으로 돌아간다.
타이밍 제어회로(50)는 도 1에 나타낸 더미 루프 회로에 사용하기 적합하다. 이 경우, 타이밍 제어회로(50)는 더미 셀(20) 내에 설치되어 있다. 제1 회로 노드(52)는 더미 비트 라인(24)에 연결되어 있다. 제2 회로 노드(54)는 서플라이 레벨에 연결되어 있다. 더미 워드라인(22)의 어써션(assertion)에 의해 타이밍 트리거 이벤트를 초기화할 수 있다. 이 경우, 더미 워드라인(22)의 어써션에 의해 디스챠지 전류가 활성 모드에 있는 전류 제어부(56)를 통과하게 된다. 디스챠지 전류에 의해 제1 회로 노드(52)에 접속된 더미 비트라인(24)이 제2 회로 노드(54)의 서플라이 레벨로 디스챠지되게 된다. 디스챠지의 레이트는 활성 전류 제어부(56)의 수에 의존한다. 더미 센스 앰프(26)는 더미 비트라인(24)이 스레숄드 레벨 이상 디스챠지될 때를 검출하고, 이 점에서 메모리 내의 기준 타이밍을 트리거한다. 상기 설명한 방식으로 전류 제어부(56)의 어느 그룹(58)이 활성화되는지를 변화시켜서, 메모리의 기준 타이밍을 조절한다.
도 5는 연관회로에 있어서의 신호 타이밍을 제어하기 위해서 사용되고 있는 타이밍 제어회로(50)의 또 다른 예를 나타낸 것이다. 타이밍 제어회로(50)의 회로 노드 52, 54 중 하나(예를 들면 제1 회로 노드(52))는 (용량을 갖는 커패시터 또는 어떤 다른 회로 소자일 수도 있는)용량소자(80)에 접속되어 있다. 다른 회로 노드(예를 들면 제2 회로 노드(54))는 서플라이 레벨(82)에 접속되어 있다. 용량 소자(80)도 서플라이 레벨(82)에 접속되어 있다.
타이밍 트리거 신호가 타이밍 제어회로(50)에 의해 수신되면, 현재 활성 모드에 있는 전류 제어부(56)의 어떤 그룹(58)이든 용량 소자(80)와 서플라이 레벨(82) 사이에 전류를 패스한다. 이 전류는 서플라이 레벨 쪽으로 커패시터(80)를 디스챠지하는 역할을 한다. 디스챠지 전류의 크기는 제어신호(60)에 응답해서 어느 그룹의 결합이 활성 모드에 있는지에 의존한다. 디스챠지 전류의 크기가 커질수록, 용량 소자(80)의 디스챠지의 레이트가 커져서 용량소자(80)를 가로지른 전압차의 드롭(drop)이 커진다. 전압차가 스레숄드 레벨 Vth 이하로 떨어지면, 연관회로(100)에 있어서의 신호 타이밍이 트리거된다.
도 50의 그래프 90은 상이한 수의 전류 제어부가 활성화할 때 어떻게 신호 타이밍이 변화하는가를 나타낸 것이다. 예를 들면, 1, 2, 4, 및 8 전류 제어부를 각각 구비하는 전류 제어부의 4개의 그룹이 있으면, 활성 유닛의 수는 1과 15 사이에서 변화할 수 있다. 트리거 이벤트의 시각 ttrigger과 스레숄드 전압 레벨 Vth가 패스될 때의 시각 t1, ..., t15간의 지연은 활성 전류 제어부의 수에 의존해서 delay1과 delay15 사이에서 변화한다.
또 다른 실시예에 있어서는 용량소자(18)가 디스챠지되기 보다는 오히려 타이밍 제어회로(50)를 통과하는 전류에 의해 챠지될 수도 있다는 것을 이해할 것이다. 이 경우, 신호 타이밍은 용량소자(80)를 가로지르는 전압차가 스레숄드 레벨 이상 상승할 때 트리거될 수 있다.
도 6은 타이밍 제어회로(50)의 또 다른 예를 나타낸 것이다. 이 예에 있어서는, 전류 제어부(56)의 4개의 그룹 58-0 내지 58-3가 있다. 각 전류 제어부(56)는 트리거 트랜지스터(110)와 제어 트랜지스터(120)를 구비한다. 제어 트랜지스터(120)는 전류 제어부가 활성 모드에 있는지 비활성 모드에 있는지를 제어한다. 제어 트랜지스터(120)가 전도 상태에 있으면, 대응하는 전류 제어부(56)가 활성 모드에 있고, 제어 트랜지스터(120)가 비전도 상태에 있으면, 대응하는 전류 제어부가 비활성 모드에 있다. 같은 그룹 내의 모든 제어 트랜지스터(120)는 그 그룹에 대응하는 제어값의 비트에 응답해서 전환된다. 따라서, 같은 그룹 내의 모든 전류 제어부는 함께 활성 모드와 비활성 모드 사이에 전환된다.
각 전류 제어부의 트리거 트랜지스터(110)는 트리거 신호(130)에 연결되어 있다. 트리거 이벤트가 발생하면, 트리거 신호(130)를 어써트해서 각 전류 제어부의 트리거 트랜지스터(110)를 턴 온한다. 이것에 의해 전류가 활성 모드에 있는 (즉, 제어 트랜지스터(120)가 전도성 상태에 있는) 어떤 전류 제어부를 통해서 제1 회로 노드(52)와 제2 회로 노드(54) 사이에 흐르게 된다. 따라서, 제1 회로 노드(52)는 얼마나 많은 전류 제어부가 활성 모드에 있는지에 의존한 레이트로 제2 회로 노드(54)의 서플라이 레벨로 활성 전류 제어부를 통해서 디스챠지된다.
도 6의 예에 있어서는, 타이밍 제어회로에 2개의 제2 회로 노드(54)가 설치되어 있는데, 한 개의 제2 회로 노드(54)에는 전류 제어부의 몇 개의 그룹 58-0, 58-1, 58-2가 연결되어 있고, 다른 제2 회로 노드에는 또 다른 그룹 58-3이 연결되어 있다. 어떤 경우에 이 방식으로 개별의 회로 노드를 설치하면, 전류 제어부의 그룹의 모두가 제1 회로 노드(52)와 한 개의 제2 회로 노드(54) 사이에 일렬로 접속되었던 경우보다 더 타이밍 제어회로(50)를 컴팩트하게 만든다.
도 6의 예에 있어서는, 전류 제어부의 그룹이 1, 2, 4, 및 8 전류 제어부를 각각 구비한다. 그렇지만, 다른 그룹의 수와 전류 제어부의 수도 가능하다. 예를 들면, 도 7에 있어서, 타이밍 제어회로는 1,2, 및 4 전류 제어부를 구비하는 3개의 그룹을 구비한다.
도 6의 실시예에 있어서는, 각 전류 제어부(56)는 양쪽 제어 트랜지스터(120)와 트리거 트랜지스터(110)를 갖는다. 그렇지만, 같은 그룹(58) 내의 모든 전류 제어부 사이에 공유되는 공유 제어 트랜지스터(140)를 제공하는 것도 가능하다. 도 7은 그러한 예를 나타낸 것이다. 각 전류 제어부는 같은 그룹의 모든 전류 제어부 사이에 공유되는 제어 트랜지스터(140)와 트리거 트랜지스터(110)를 구비한다. 이와 같이, 공유 제어 트랜지스터(140)는 그 그룹에 대응하는 제어값의 비트에 의존해서 활성 모드와 비활성 모드 사이에서 그룹의 모든 전류 제어부를 전환한다.
현재의 기술은 이전에 공지된 타이밍 제어회로보다 더 적은 트랜지스터를 사용한다. 이전의 시스템의 4:16 디코더가 타이밍 제어의 16 레벨을 제공하기 위해서 대략 136 트랜지스터를 사용했지만, 도 6은 타이밍 제어의 15 레벨을 제공하기 위해서 30 트랜지스터만을 사용한다. 공유 제어 트랜지스터(140)(도 7에 나타낸 것처럼)가 도 6의 실시예에 사용되었을 경우, 트랜지스터의 수는 19(15 전류 제어부의 15개의 트리거 트랜지스터와, 4 그룹 58-0 ~ 58-3의 4개의 제어 트랜지스터)로 더 감소될 수 있다. 따라서, 같은 제어의 레벨에는 이전에 공지된 시스템보다 상당히 더 적은 트랜지스터가 제공될 수 있다.
여기에서 이전에 설명한 실시예에 있어서, 모든 전류 제어부는 활성 모드와 비활성 모드 양쪽에서 동작가능하다. 그렇지만, 활성 모드로 고정된 1개 이상의 전류 제어부를, 제1 회로 노드(52)와 제2 회로 노드(54) 사이에 전류를 패스하는 것에 의해 트리거 이벤트에 항상 응답하도록 제공하는 것도 가능하다. 도 8은 그러한 실시예를 나타낸 것이다. 고정된 전류 제어부(150)는 전류 제어부의 각 그룹 58-0, ..., 58-N과 병렬로 연결되어 있다. 고정된 전류 제어부(150)는 제1 회로 노드와 제2 회로 노드 사이에 전류를 패스하는 것을 허용하는 전도성 상태에 들어감으로써 트리거 이벤트에 응답한다. 따라서, 전류 제어부의 모든 그룹 58이 비활성 모드로 전환되어도, 트리거 이벤트가 발생하면, 제1 회로 노드와 제2 회로 노드 사이에 여전히 전류가 흐를 것이다. 이것에 의해 비활성 상태의 모든 그룹에 대응하는 제어값 60의 값이 신호 타임을 조절해서 신호 타이밍을 변화시킬 수 있는 범위를 넓히는 추가 옵션을 제공하게 된다. 이와 같이, 도 6의 실시예에 있어서의 고정 전류 제어부(150)를 포함으로써, 예를 들면, 타이밍 제어의 레벨의 수를 15에서 16으로 증가시킬 수 있다.
도 6 및 도 7의 예에 있어서, 제어 트랜지스터 120, 140은 제어값의 대응하는 비트의 하이 로직("1") 상태에 응답해서 높은 컨덕턴스 상태에 있고, 대응하는 비트의 로우 로직("0") 상태에 응답해서는 낮은 컨덕턴스 상태에 있는 n형 트랜지스터이다. 따라서, 이 실시예에 있어서, "1" 비트는 전류 제어부의 활성 그룹을 나타내고, "0" 비트는 전류 제어부의 비활성 그룹을 나타낸다. 이것은, 제어값 60의 2진 값이 활성 전류 제어부의 수를 나타내는 것을 의미한다.
또 다른 실시예에 있어서, p형 트랜지스터는 제어 트랜지스터 120, 140으로서 제공되어도 된다. 이 경우, "0" 비트는 전류 제어부의 활성 모드에 대응하는 높은 컨덕턴스 상태에 있도록 p형 제어 트랜지스터 120, 140을 제어할 것이고, "1" 비트는 비활성 모드에 대응하는 낮은 컨덕턴스 상태에 있도록 제어 트랜지스터 120, 140을 제어할 것이다. 이 경우, 제어값 60의 2진 값은 비활성 전류 제어부의 총 수를 나타낼 것이다.
도 9는 링 오실레이터 회로(205) 내의 신호의 발진 주기를 조절하기 위해 사용될 수 있는 타이밍 제어 회로(200)의 또 다른 실시예를 나타낸 것이다. 링 오실레이터 회로(205)는 링 형상으로 배열되어 있는 신호 경로(207)를 구비하고, 신호들은 이 링을 돌아서 순환할 수 있다. 신호 경로(207)를 따라 홀수의 인버터(210)가 있는데, 이것은 신호가 인버터(210)의 체인을 통과함에 따라 신호 경로(207)의 어떤 특정한 점에서의 신호값이 하이값과 로우값 사이에 발진하는 것을 의미한다. 도 9는 3개의 인버터를 구비하는 신호 경로(207)를 나타낸 것이지만, 전형적으로 다수의 인버터(210)가 제공되는 것을 인식할 것이다.
타이밍 제어회로(200)는 신호 경로(207) 상에 주어진 점 230에 연결되어 있다. 타이밍 제어회로(200)는 점 230에서 신호 경로(207)로부터 도출되는 전류의 양을 변경하도록 조정가능하다. 링 오실레이터(205)로부터 타이밍 제어회로(200)에 의해 도출되는 전류의 크기가 클수록, 신호 경로(207)에 흐르고 있는 전류의 양이 적어져, 인버터(210)의 챠지 또는 디스챠지의 레이트가 느려진다. 인버터(210)가 좀더 천천히 챠지 또는 디스챠지되면, 이들 인버터는 상태들 사이를 플립(flip)하는 데에 긴 시간이 걸려서 링 오실레이터 회로(205)의 발진 주기가 증가할 것이다.
이 실시예에 있어서, 타이밍 제어회로(200)는 활성 모드와 비활성 모드 사이서 전류 제어부(230)의 상이한 그룹을 전환함으로써 링 오실레이터로부터 흐르는 전류의 크기를 변경한다. 각 전류 제어부(230)는 용량 소자(222)와 제어 트랜지스터(224)를 구비한다. 각 그룹(220) 내에는, 제어 트랜지스터(224)가 제어값 60의 대응하는 비트에 응답해서 그 그룹 내의 전류 제어부들을 비트에 의존해서 활성 상태 또는 비활성 상태로 전환한다.
신호 경로(207)의 점 230의 상승 에지 천이에 따라, 활성 전류 제어부(230)에 의해 전류가 패스되어서, 이들 활성 전류 제어부의 용량 소자(220)를 챠지할 것이다. 이것은 링 오실레이터 회로(205)로부터 벗어나 전류를 전환한다. 용량 소자(222)를 챠지하는 전류의 크기는 활성 전류 제어부의 수에 따라 증가 또는 감소된다. 활성 전류 제어부의 수가 커질수록, 링 오실레이터(205)의 발진 주기가 길어진다.
신호 경로(207)의 점 230의 하강 에지 천이에 따라, 용량 소자(222)에 축적된 챠지가 소산된다.
도 9는 전류 제어부가 각각 제어 트랜지스터(224)를 갖는 실시예를 나타낸 것이고, 도 9는 또한 도 7에 나타낸 실시예와 같은 방식으로, 공유 제어 트랜지스터가 각 그룹에 대해서 제공되도록 변형되어도 된다.
지금까지 설명한 실시예는 2진 방식으로 스케일(scale)하는 전류 제어부의 수를 갖는 전류 제어부의 그룹을 사용했지만, 이것은 절대로 필요한 것은 아니다. 전류 제어부의 상이한 수를 갖는 적어도 2개의 상이한 그룹이 있는 한, 각 그룹은 임의의 전류 제어부의 수를 가져도 된다. 제어값 60은 대응하는 그룹이 활성 상태에 있는지 비활성 모드에 있는지를 제어하는 각 그룹에 대해서 하나의 비트를 갖는다.
예를 들면, 4개의 그룹은 5, 3, 1 및 1 전류 제어부를 각각 구비한다. 4비트 제어값은 이하의 표 2에 나타낸 바와 같이 활성 모드에 있도록 상이한 수의 전류 제어부를 제어할 수도 있다.
제어값
[3:0]		 그룹 3
(5 유닛)		 그룹 2
(3 유닛)		 그룹 1
(1 유닛)		 그룹 0
(1 유닛)		 총 활성 유닛
0000 비활성 비활성 비활성 비활성 0(미사용)
0001 비활성 비활성 비활성 활성 1
0010 비활성 비활성 활성 비활성 1
0011 비활성 비활성 활성 활성 2
0100 비활성 활성 비활성 비활성 3
0101 비활성 활성 비활성 활성 4
0110 비활성 활성 활성 비활성 4
0111 비활성 활성 활성 활성 5
1000 활성 비활성 비활성 비활성 5
1001 활성 비활성 비활성 활성 6
1010 활성 비활성 활성 비활성 6
1011 활성 비활성 활성 활성 7
1100 활성 활성 비활성 비활성 8
1101 활성 활성 비활성 활성 9
1110 활성 활성 활성 비활성 9
1111 활성 활성 활성 활성 10
각 그룹 내의 전류 제어부의 수가 2진 방식으로 스케일하지 않으면, 같은 수의 활성 전류 제어부가 되는 제어값의 다수의 인코딩이 있을 수 있다. 예를 들면, 도 10은 값 0001 및 0010 양쪽이 한 개의 활성 전류 제어부가 되는 것을 나타낸 것이다.
상술한 실시예뿐 아니라, 본 기술은 메모리 디자인을 컴파일하기 위한 메모리 컴파일러에도 사용되어도 된다. 메모리 컴파일러는 메모리 디자인을 생성할 수 있는데, 여기에서 메모리 어레이에는 본 기술에 따라 메모리 내의 기준 타이밍을 제어하는 더미 루프 회로가 설치되어 있다. 도 10은 메모리 컴파일러를 구현하기 위해서 사용되는 타입의 범용 컴퓨터(300)를 개략적으로 나타낸 것이다. 범용 컴퓨터(300)는 공통 버스(322)를 통해서 모두 접속된, 중앙처리장치(302), 램덤 액세스 메모리(304), 판독 전용 메모리(306), 네트워크 인터페이스 카드(308), 하드 디스크 드라이브(310), 디스플레이 드라이버(312)와 모니터(314) 및 키보드(318)와 마우스(320)를 가진 유저 입출력 회로(316)를 구비한다. 작동 중에는, 중앙처리장치(302)가 랜덤 액세스 메모리(304), 판독 전용 메모리(306) 및 하드 디스크 드라이브(310) 중 한 개 이상에 저정되거나 네트워크 인터페이스 카드(308)를 통해서 동적으로 다운로드되는 컴퓨터 프로그램 명령을 실행할 것이다. 실행된 처리의 결과는 디스플레이 드라이버(312) 및 모니터(314)를 통해서 유저에게 표시되어도 된다. 범용 컴퓨터(300)의 동작을 제어하기 위한 유저 입력은 키보드(318) 또는 마우스(320)로부터 유저 입출력 회로(316)를 통해서 수신될 수도 있다. 컴퓨터 프로그램이 다양한 상이한 컴퓨터 언어로 기록될 수 있다는 것을 이해할 것이다. 컴퓨터 프로그램은 기록매체 상에 기억되어 분포되거나 범용 컴퓨터(300)에 동적으로 다운로드된다. 범용 컴퓨터(300)가 적절한 컴퓨터 프로그램의 제어 하에 동작하는 경우, 상술한 기술에 따라 메모리 디자인을 컴파일하는 메모리 컴파일러로서 작용한다. 범용 컴퓨터(300)의 구조는 상당히 변할 수 있고, 도 10은 하나의 예만 나타낸 것이다.
또, 메모리 컴파일러는 더 많은 분산 방식으로 실현될 수 있는데, 여기에서 도 10에 나타낸 범용 컴퓨터(300)는 개개의 물리적 장치 상에 구현된 구성소자들을 구비하는 인프라(infrastructure)로 확장 및/또는 교체되어도 되고, 이 개개의 물리적 장치는 이들 기술을 실행하기 위해서 필요한 처리를 공유한다. 그러한 개개의 물리적 장치는 서로 물리적으로 아주 가까울 수도 있거나 심지어 완전히 서로 다른 물리적 장소에 위치되어도 된다. 어떤 구성에 있어서는, 그러한 인프라(infrastructure)를 '클라우드 컴퓨팅(cloud computing)' 배열이라고 칭한다.
여기에서 예시한 실시예는 첨부도면을 참조하여 상세히 설명했지만, 본 발명은 이들 명확한 실시예에 한정되지 않고, 첨부된 청구항에 의해 한정된 것처럼 본 발명의 정신 및 범위로부터 이탈하지 않고 본 발명이 속하는 기술분야의 당업자에 의해 다양한 변화 및 변형이 가능하다.

Claims (24)

  1. 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로로서,
    제1 회로 노드;
    제2 회로 노드;
    제어값을 수신하는 제어 입력; 및
    상기 제1 회로 노드와 상기 제2 회로 노드 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들을 구비하고, 상기 전류 제어 유닛들은 타이밍 트리거 이벤트에 응답해서 전류를 패스하고, 상기 연관회로의 신호 타이밍은 상기 전류의 크기에 의존하며;
    상기 전류 제어 유닛들은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는 얼마나 많은 상기 전류 제어 유닛들이 상기 타이밍 트리거 이벤트시에 상기 활성 모드에 있는지에 의존하며;
    상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어 유닛을 구비하며;
    상기 제어값은 상기 전류 제어 유닛들의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
    같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 함께 상기 활성 모드와 상기 비활성 모드 사이를 전환하며, 상기 전류의 크기는 상기 전류 제어 유닛들의 그룹들 중의 어느 것이 상기 타이밍 트리거 이벤트시에 상기 활성 모드에 있는지에 의존하는 것을 특징으로 하는 타이밍 제어회로.
  2. 제 1 항에 있어서,
    상기 복수의 그룹은 전류 제어 유닛들의 N 그룹을 구비하고, 상기 N그룹 중의 jth 그룹은 2j 전류 제어 유닛을 구비하며, 단 0 ≤j≤N-1인 것을 특징으로 하는, 타이밍 제어회로.
  3. 제 2 항에 있어서,
    상기 제어값은 N비트 [N-1:0]을 구비하고, 상기 jth 그룹은 상기 제어값의 jth 비트에 의존해서 상기 활성 모드 또는 상기 비활성 모드에 있도록 제어되는 것을 특징으로 하는, 타이밍 제어회로.
  4. 제 1 항에 있어서,
    상기 제1 회로 노드와 상기 제2 회로 노드 사이에 상기 적어도 3개의 전류 제어 유닛과 병렬로 접속된 적어도 한 개의 추가 전류 제어 유닛을 더 구비하고, 상기 추가 전류 제어 유닛은 상기 제어값에 관계없이 추가 전류를 패스하도록 구성된 것을 특징으로 하는, 타이밍 제어회로.
  5. 제 1 항에 있어서,
    상기 전류는 상기 제1 회로 노드와 상기 제2 회로 노드 사이에 흐르는 챠징(charging) 전류인 것을 특징으로 하는, 타이밍 제어회로.
  6. 제 1 항에 있어서,
    상기 전류는 상기 제1 회로 노드와 상기 제2 회로 노드 사이에 흐르는 디스챠지 전류(discharge current)인 것을 특징으로 하는, 타이밍 제어회로.
  7. 제 6 항에 있어서,
    상기 제2 회로 노드는 서플라이 레벨에 연결되고, 상기 디스챠지 전류는, 상기 전류 제어 유닛들 중의 적어도 하나가 상기 활성 모드에 있는 동안 상기 타이밍 트리거 이벤트가 발생할 때 상기 서플라이 레벨 쪽으로 상기 제1 회로 노드를 디스챠지하는 것을 특징으로 하는 타이밍 제어회로.
  8. 제 1 항에 있어서,
    상기 제1 회로 노드는 용량소자에 접속되고, 상기 연관회로에 있어서의 상기 신호 타이밍은 상기 전류에 의한 상기 용량소자의 챠지 또는 디스챠지의 레이트에 의존하는 것을 특징으로 하는 타이밍 제어회로.
  9. 제 1 항에 있어서,
    상기 연관회로는 메모리를 구비하고, 상기 타이밍 제어회로는 상기 메모리의 기준 타이밍을 제어하기 위한 더미 루프 회로를 구비하는 것을 특징으로 하는 타이밍 제어회로.
  10. 제 9 항에 있어서,
    상기 더미 루프 회로는 더미 비트 라인과 더미 워드 라인을 구비하고,
    상기 제1 회로 노드는 상기 더미 비트 라인에 접속되고,
    상기 제2 회로 노드는 서플라이 레벨에 접속되며,
    상기 타이밍 트리거 이벤트는 상기 더미 워드 라인을 어써트(assert)하는 것을 포함하는 것을 특징으로 하는 타이밍 제어회로.
  11. 제 1 항에 있어서,
    각 전류 제어 유닛은 상기 전류 제어 유닛이 상기 활성 모드에 있는 경우 상기 타이밍 트리거 이벤트를 나타내는 타이밍 트리거 신호에 응답해서 상기 제1 회로 노드와 상기 제2 회로 노드 사이에 상기 전류를 흘리는 트리거 트랜지스터를 구비하는 것을 특징으로 하는 타이밍 제어회로.
  12. 제 11 항에 있어서,
    전류 제어 유닛들의 선택된 그룹 내에서, 상기 선택된 그룹 내의 각 전류 제어 유닛은 상기 트리거 트랜지스터와 직렬로 접속된 제어 트랜지스터를 구비하고, 각 제어 트랜지스터는 대응하는 전류 제어 유닛이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를, 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성된 것을 특징으로 하는 타이밍 제어회로.
  13. 제 11 항에 있어서,
    전류 제어 유닛들의 선택된 그룹 내에서, 공유 제어 트랜지스터는 상기 선택된 그룹 내의 각 전류 제어 유닛의 트리거 트랜지스터와 직렬로 접속되고, 상기 공유 제어 트랜지스터는 상기 선택된 그룹 내의 전류 제어 유닛들이 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 상기 활성 모드에 있는지 비활성 모드에 있는지를 선택하도록 구성된 것을 특징으로 하는 타이밍 제어회로.
  14. 제 1 항에 있어서,
    복수의 제2 회로 노드를 구비하고, 상기 제2 회로 노드들의 각각은 상기 제1 회로 노드와 제2 회로 노드 사이에 접속된 전류 제어 유닛들의 적어도 하나의 그룹을 갖는 것을 특징으로 하는 타이밍 제어회로.
  15. 제 1 항에 있어서,
    상기 연관회로는 링 오실레이터 회로이고, 상기 타이밍 제어회로는 상기 전류의 크기에 의존해서 상기 링 오실레이터 회로의 발진 주기를 조절하는 회로인 것을 특징으로 하는 타이밍 제어회로.
  16. 제 15 항에 있어서,
    상기 제1 회로 노드는 상기 링 오실레이터 회로의 신호 경로에 접속되고, 상기 제2 회로 노드는 서플라이 레벨에 접속되며, 상기 타이밍 트리거 이벤트는 상기 링 오실레이터 회로의 상기 신호 경로 상의 신호값의 미리 정한 천이를 포함하고,
    각 전류 제어 유닛은 상기 링 오실레이터 회로의 상기 신호 경로와 상기 서플라이 레벨 사이에 접속된 용량소자를 구비하며,
    상기 미리 정한 천이의 발생시, 상기 전류의 크기가 얼마나 많은 상기 전류 제어 유닛들이 상기 활성 모드에 있는지에 의존하도록 상기 활성 모드에 있는 전류 제어 유닛들의 용량소자들이 상기 전류에 의해 챠지되는 것을 특징으로 하는 타이밍 제어회로.
  17. 제 16 항에 있어서,
    전류 제어 유닛들의 선택된 그룹 내에서, 상기 선택된 그룹 내의 각 전류 제어 유닛은 상기 용량소자와 직렬로 접속된 제어 트랜지스터를 구비하고, 각 제어 트랜지스터는 대응하는 전류 제어 유닛이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성된 것을 특징으로 하는 타이밍 제어회로.
  18. 제 16 항에 있어서,
    전류 제어 유닛들의 선택된 그룹 내에서, 공유 제어 트랜지스터는 상기 선택된 그룹 내의 각 전류 제어 유닛의 용량소자들과 직렬로 접속되고, 상기 공유 제어 트랜지스터는 상기 선택된 그룹 내의 전류 제어 유닛들이 상기 활성 모드에 있는지 상기 비활성 모드에 있는지를 상기 선택된 그룹에 대응하는 상기 제어값의 비트에 의존해서 선택하도록 구성된 것을 특징으로 하는 타이밍 제어회로.
  19. 청구항 1에 따른 타이밍 제어회로와 상기 연관회로를 구비하는 처리장치로서, 상기 연관회로의 기준 타이밍은 상기 타이밍 제어회로의 상기 전류의 크기에 의존해서 제어되도록 구성된 것을 특징으로 하는 처리장치.
  20. 메모리 어레이와 상기 메모리 어레이의 기준 타이밍을 발생하는 더미 루프 회로를 구비하는 메모리로서, 상기 더미 루프 회로는,
    더미 워드 라인;
    더미 비트 라인;
    제어값을 수신하는 제어 입력; 및
    상기 더미 비트 라인과 서플라이 레벨 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들을 구비하고, 상기 전류 제어 유닛들은 상기 더미 워드 라인의 어써션(assertion)에 응답해서 상기 더미 비트 라인과 상기 서플라이 레벨 사이에 전류를 패스하며;
    상기 전류 제어 유닛들은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는, 상기 더미 워드 라인이 어써트(assert)될 때 얼마나 많은 상기 전류 제어 유닛들이 상기 활성 모드에 있는지에 의존하며,
    상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛들을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어 유닛을 구비하며,
    상기 제어값은 상기 전류 제어 유닛들의 복수의 그룹에 대응하는 복수의 비트를 구비하고,
    같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 더미 워드 라인이 어써트될 때 상기 전류 제어 유닛들의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하며,
    상기 메모리 어레이의 상기 기준 타이밍은 상기 더미 루프 회로의 상기 전류 제어 유닛들에 의해 패스된 상기 전류의 크기에 의존하는 것을 특징으로 하는 메모리.
  21. 메모리 어레이와 상기 메모리 어레이의 기준 타이밍을 발생하는 더미 루프 회로를 구비하는 메모리를 컴파일하는 메모리 컴파일러를 컴퓨터에게 실행시키기 위한 프로그램 명령들을 기억하는 비일시(non-transitory) 기록매체로서, 상기 더미 루프 회로는,
    더미 워드 라인;
    더미 비트 라인;
    제어값을 수신하는 제어 입력; 및
    상기 더미 비트 라인과 서플라이 레벨 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들을 구비하고, 상기 전류 제어 유닛들은 상기 더미 워드 라인의 어써션에 응답해서 상기 더미 비트 라인과 상기 서플라이 레벨 사이에 전류를 패스하며;
    상기 전류 제어 유닛들은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는 상기 더미 워드 라인이 어써트될 때에 얼마나 많은 상기 전류 제어 유닛들이 상기 활성 모드에 있는지에 의존하며;
    상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어 유닛들을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어 유닛을 구비하며;
    상기 제어값은 상기 전류 제어 유닛들의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
    같은 그룹 내의 전류 제어 유닛들은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 더미 워드 라인이 어써트될 때 상기 전류 제어 유닛들의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하고;
    상기 메모리 어레이의 상기 기준 타이밍은 상기 더미 루프 회로의 상기 전류 제어 유닛에 의해 패스된 상기 전류의 상기 크기에 의존하는 것을 특징으로 하는 비일시(non-transitory) 기록매체.
  22. 삭제
  23. 연관회로에 있어서의 신호 타이밍을 제어하는 타이밍 제어회로로서,
    제1 회로 노드;
    제2 회로 노드;
    제어값을 수신하는 제어 입력 수단; 및
    상기 제1 회로 노드와 상기 제2 회로 노드 사이에 병렬로 접속되며, 타이밍 트리거 이벤트에 응답해서 전류를 패스하는 적어도 3개의 전류 제어수단을 구비하고, 상기 연관회로의 상기 신호 타이밍은 상기 전류의 크기에 의존하며;
    상기 전류 제어수단은 각각 활성 모드와 비활성 모드를 갖고, 상기 전류의 크기는 상기 타이밍 트리거 이벤트 시에 얼마나 많은 상기 전류 제어수단이 상기 활성 모드에 있는지에 의존하며;
    상기 전류 제어수단은 전류 제어수단의 복수의 그룹을 구비하고, 상기 그룹들 중의 적어도 2개의 그룹은 상이한 수의 전류 제어수단을 갖고, 상기 그룹들 중의 적어도 1개의 그룹은 1개 이상의 전류 제어수단을 구비하며;
    상기 제어값은 상기 전류 제어수단의 복수의 그룹에 대응하는 복수의 비트를 구비하고;
    같은 그룹 내의 전류 제어수단은 그 그룹에 대응하는 상기 제어값의 하나의 비트의 변화에 응답해서 상기 활성 모드와 상기 비활성 모드 사이에서 함께 전환하며, 상기 전류의 크기는 상기 타이밍 트리거 이벤트 시에 상기 전류 제어수단의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하는 것을 특징으로 하는 타이밍 제어회로.
  24. 제1 회로 노드와 제2 회로 노드 사이에 병렬로 접속된 적어도 3개의 전류 제어 유닛들 - 상기 전류 제어 유닛들은 전류 제어 유닛들의 복수의 그룹들을 구비하며, 상기 그룹들 중의 적어도 2개의 그룹이 상이한 수의 전류 제어 유닛들을 갖고, 상기 그룹들 중의 적어도 1개의 그룹이 1개 이상의 전류 제어 유닛을 갖는다 - 을 구비하는 타이밍 제어회로를 이용해서 연관회로에 있어서의 신호 타이밍을 제어하는 방법으로서,
    상기 전류 제어 유닛들의 복수의 그룹들에 대응하는 복수의 비트들을 구비하는 제어값을 수신하는 단계와,
    전류 제어 유닛들의 하나의 그룹에 대응하는 상기 제어값의 한 개의 비트의 변화에 응답해서, 그 그룹 내의 전류 제어 유닛들을 활성 모드와 비활성 모드 사이에서 전환하는 단계와,
    타이밍 트리거 이벤트에 응답해서, 상기 전류의 크기가 상기 타이밍 트리거 이벤트 시에 상기 전류 제어 유닛들의 그룹들 중 어느 것이 상기 활성 모드에 있는지에 의존하도록 상기 활성 모드에 있는 전류 제어 유닛들에 의해 전류가 패스되도록 허용하는 단계와,
    상기 전류의 크기에 의존해서 상기 연관회로의 상기 신호 타이밍을 제어하는 단계를 포함하는, 신호 타이밍의 제어방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9014746B2 (en) * 2010-11-03 2015-04-21 Telefonaktiebolaget L M Ericsson (Publ) Conserving the power of a node in a wireless communication system
CN103869725A (zh) * 2012-12-17 2014-06-18 富泰华工业（深圳）有限公司 时序控制电路
US9171634B2 (en) * 2013-03-14 2015-10-27 Arm Limited Memory device and method of controlling leakage current within such a memory device
US9064559B2 (en) * 2013-08-15 2015-06-23 Arm Limited Memory device and method of performing access operations within such a memory device
TWI567525B (zh) * 2015-12-16 2017-01-21 英業達股份有限公司 可調式時序產生器
US9858217B1 (en) * 2016-06-29 2018-01-02 Qualcomm Incorporated Within-die special oscillator for tracking SRAM memory performance with global process variation, voltage and temperature
US10964379B2 (en) * 2018-11-07 2021-03-30 Arm Limited Ring oscillator based bitcell delay monitor
US11650655B2 (en) * 2021-03-30 2023-05-16 Rosemount Inc. Power management for loop-powered field devices with low power wireless communication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7010440B1 (en) 2003-11-25 2006-03-07 Analog Devices, Inc. Method and a measuring circuit for determining temperature from a PN junction temperature sensor, and a temperature sensing circuit comprising the measuring circuit and a PN junction
US7263004B2 (en) 2005-12-08 2007-08-28 Elite Semiconductor Memory Technology Inc. Method and apparatus for determining sensing timing of flash memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM313911U (en) * 2006-12-15 2007-06-11 Hon Hai Prec Ind Co Ltd Circuit for controlling sequence
TWM338506U (en) * 2008-03-07 2008-08-11 Hon Hai Prec Ind Co Ltd Circuit for controlling sequence

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7010440B1 (en) 2003-11-25 2006-03-07 Analog Devices, Inc. Method and a measuring circuit for determining temperature from a PN junction temperature sensor, and a temperature sensing circuit comprising the measuring circuit and a PN junction
US7263004B2 (en) 2005-12-08 2007-08-28 Elite Semiconductor Memory Technology Inc. Method and apparatus for determining sensing timing of flash memory

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