KR101907707B1 - 트랜지스터 구동 3d 메모리 - Google Patents

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안드레이 미네아
조지 사마치사
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샌디스크 테크놀로지스 엘엘씨
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Abstract

비휘발성 메모리 장치는 제1 방향으로 확장하는 제1 전도체와 상기 제1 전도체 위 반도체 소자를 가진다. 상기 반도체 소자는 전계 효과 트랜지스터(JFET 또는 MOSFET)의 소스, 드레인 및 채널을 포함한다. 또한, 상기 비휘발성 메모리 장치는 상기 반도체 소자 위의 제2 전도체를 포함하고, 상기 제2 전도체는 제2 방향으로 확장된다. 또한, 상기 비휘발성 메모리 장치는 상기 제1 전도체와 상기 반도체 소자 사이 또는 상기 제2 전도체와 상기 반도체 소자 사이에서 배치된 저항 스위칭 재료를 포함한다. 상기 JFET 또는 MOSFET 는 상기 채널과 인접한 게이트를 포함하고, 상기 MOSFET 게이트는 상기 제1 전도체와 자체-배열된다.

Description

트랜지스터 구동 3D 메모리{TRANSISTOR DRIVEN 3D MEMORY}
본 출원은 2010년 11월 16일자에 출원된 미국 특허출원 제 12/947,553호에 대해 우선권의 이익을 향유하고, 이는 본 출원의 모든 목적을 위하여 전체가 참조로써 본원에 일체로 포함된다.
본 발명은 트랜지스터 구동 소자를 갖는 비휘발성 메모리 셀에 관한 것이다.
비휘발성 메모리 어레이 장치에 대한 전력이 턴-오프될 경우조차 비휘발성 메모리 어레이는 이의 데이터를 유지한다. 1회 프로그램가능한 어레이에 있어서, 각각의 메모리 셀은 초기 프로그램되지 않은 상태로 형성되고, 프로그램된 상태로 변환될 수 있다. 이러한 변경은 영구적이고, 그러한 셀들은 지울 수 없다. 이와 다른 형태의 메모리에서는, 상기 메모리 셀들이 지워질 수 있고, 여러 번 재기입될 수 있다. 전형적으로, 저항 스위칭 소자(resistivity switching element)가 상기 메모리 셀의 프로그램가능한 소자 또는 저장 소자를 위하여 사용될 수 있다.
저항 스위칭 소자는, 크리스탈 구조의 재료로 만들어진 재료인 크리스탈 구조에 따르는 하나 이상의 안정적인 저항을 가진다. 저항 스위칭 재료의 저항은 가령, 기정(旣定) 임계 전압보다 높은 전압을 인가함으로써 변경될 수 있고, 이에 따라 크리스탈 구조를 변경하거나 또는 유전체를 통과하는 전도성 링크를 형성한다. 몇몇의 저항 재료들은 가역적인 재료이다. 즉, 제2 의 기정 임계치보다 높은 전압의 인가(application)로 인해 재료는 이전 크리스탈 구조로 복귀된다. 이와 다른 재료들은 2개 이상의 안정한 크리스탈 구조들을 가지고 2개 이상의 저항 상태를 제공할 수 있다.
3차원 스위칭 메모리들은 각 저항 스위칭 소자와 직렬인 셀렉터 장치(selector device)(스티어링(steering) 소자)를 사용한다. 상기 셀렉터 장치는, 전압이 선택된 셀에 인가될 경우 어레이 내 절반의 선택된 셀과 선택되지 않은 셀을 통해 흐를 수 있는 바람직하지 못한 누설 전류를 감소시킨다. 종래 3차원 스위칭 메모리들은 단극성 스위칭을 이용하도록 구성된다. 단극성 스위칭에 있어, 상기 셀렉터 장치는 예를 들면 다이오드와 같이 단일 방향으로 될 수도 있다.
일 실시형태는 제1 방향으로 전개되는 제1 전도체와 상기 제1 전도체 위의 반도체 소자를 갖는 비휘발성 메모리 장치에 관한 것이다. 상기 반도체 소자는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 채널, 소스(source) 및 드레인(drain)을 포함한다. 또한, 비휘발성 메모리 장치는 반도체 소자 위의 제2 전도체를 포함하고, 상기 제2 전도체는 제2 방향으로 전개된다. 또한, 비휘발성 메모리는 제1 전도체와 반도체 소자 사이 또는 제2 전도체와 반도체 소자 사이에 배치된 저항 스위칭 재료를 포함한다. MOSFET 는 채널과 인접한 게이트(gate)를 포함하고, 게이트는 제1 전도체와 자체-정렬된다.
다른 실시형태는 제1 방향으로 전개되는 제1 전도체와 제1 전도체 위의 반도체 소자를 갖는 비휘발성 메모리 장치에 관한 것이고, 반도체 소자는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 채널, 소스 및 드레인을 포함한다. 또한, 비휘발성 메모리 장치는 반도체 소자 위의 제2 전도체와, 제1 전도체와 반도체 소자 사이 또는 제2 전도체와 반도체 소자 사이에 배치된 저항 스위칭 재료를 포함한다. 비휘발성 메모리 장치는 MOSFET로부터 순방향 바이어스(forward bias)의 인가(application)로 낮은 저항 상태에서 높은 저항 상태로, 그리고 MOSFET로부터 역방향 바이어스(reverse bias)의 인가로 높은 저항 상태에서 낮은 저항 상태로 저항 스위칭 재료를 변환하도록 구성된다.
또 다른 실시형태는 가로 열 및 세로 열로 나열된 복수의 메모리 셀들을 포함한 비휘발성 메모리 장치에 관한 것이다. 또한, 상기 장치는 복수의 제1 전도체들을 포함하고, 각각의 제1 전도체들은 제1 세로 열 방향으로 전개되고 각각의 제1 전도체는 메모리 셀들의 세로 열로 메모리 셀들과 작동 가능하게 결합된다. 또한, 상기 장치는 복수의 제2 전도체들을 포함하고, 각각의 제2 전도체들은 제2 가로 열 방향으로 전개되고 상기 제2 전도체들은 메모리 셀들의 가로 열로 상기 메모리 셀들과 작동 가능하게 결합된다. 각각의 상기 복수의 메모리 셀들은 제1 전도체와 제2 전도체의 교차점에 위치된다. 추가적으로, 각각의 메모리 셀은 제1 전도체 위의 반도체 소자를 포함하고, 상기 반도체 소자는 접합형 전계 트랜지스터(JFET)의 채널과 드레인 및, 제1 전도체와 반도체 소자 사이 또는 제2 전도체와 반도체 소자 사이에 배치된 저항 스위칭 재료를 포함한다. 공통 게이트는 복수의 세로 열과 복수의 가로 열로 복수의 메모리 셀들에서 JFET 의 채널들과 인접하여 위치된다.
또 다른 실시형태는 비활성 메모리를 프로그래밍하는 방법에 관한 것이다. 상기 방법은 제1 저항 상태에서 제2 저항 상태로 저항 변경 재료의 저항을 변경하기 위하여 제1 전압을 저항 스위칭 재료에 작동 가능하게 결합된 트랜지스터로 인가하는 단계를 포함하고, 상기 제2 저항 상태는 상기 제1 저항 상태와 상이하다. 또한, 상기 방법은 제2 저항 상태에서 제1 저항 상태로 저항 변경 재료의 저항을 변경하기 위하여 제2 전압을 상기 트랜지스터에 인가하는 단계를 포함한다. 추가적으로, 상기 제1 전압은 제1 극성 전압이고 상기 제2 전압은 반대 극성 제2 전압이다.
또 다른 실시형태는 비휘발성 메모리를 제작하는 방법에 관한 것이다. 또한, 상기 방법은 제1 방향으로 전개되는 제1 전도체 층을 형성하고 상기 제1 전도체 층 위의 반도체 소자를 형성하는 단계를 포함하고, 상기 반도체 소자는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 채널, 소스 및 드레인을 포함한다. 또한, 상기 방법은 상기 반도체 소자 위로 또는 아래로 저항 스위칭 재료를 형성하는 단계, 상기 MOSFET의 채널에 인접하여 게이트 재료를 증착하는 단계, 상기 게이트가 제1 전도체와 자체-배열되도록 MOSFET 게이트를 형성하기 위해 동일한 에칭 단계로 게이트 재료 및 제1 전도체를 에칭하는 단계 및, 제2 방향으로 전개되는 제2 전도층으로서 반도체 소자 위의 제2 전도층을 형성하는 단계를 포함한다.
도 1은 3차원 비휘발성 스위칭 메모리의 제1 실시형태를 나타내는 투시도이다.
도 2는 도 1의 스위칭 메모리를 가지고 사용하기에 적합한 트랜지스터의 드레인 전류 특성을 나타내는 그래프이다.
도 3은 3차원 비휘발성 스위칭 메모리의 다른 실시형태를 나타내는 투시도이다.
도 4는 도 3의 스위칭 메모리를 가지고 사용하기에 적합한 트랜지스터의 드레인 전류 특성을 나타내는 그래프이다.
전술된 바와 같이, 저항 스위치 소자들의 단극성 스위칭과 이러한 스위칭 소자들을 포함하는 비휘발성 메모리 어레이들을 스티어링(steering)하기 위한 단일 방향 다이오드의 사용이 알려진다. 그러나, 본 발명자는 스위칭 소자들, 예를 들면 금속-산화물 RRAM MIM 장치들이 쌍극성 모드에서 즉, 셋(set) 전류와 리셋(reset) 전류가 반대 방향으로 흐르는 모드에서 보다 나은 작동을 할 수 있다는 것을 알게 되었다. 양방향 셀렉터 장치, 예를 들면 트랜지스터는 양극성 스위칭에 대해 보다 적합하다. 전계 효과 트랜지스터는 대칭적인 작동을 위해 구성된다.
이러한 응용물을 위하여, "단극성" 스위칭은 셋 전류와 리셋 전류가 동일한 방향으로 흐르는 바와 같이 정의된다. "양극성" 스위칭은 셋 전류와 리셋 전류가 상이한 방향으로 흐르는 바와 같이 정의된다.
비휘발성 메모리는 다수의 개별 메모리 셀들을 포함한다. 전형적으로, 상기 다수의 메모리 셀들은 가로 열 및 세로 열의 어레이로 구성된다. 임의의 한 가로 열의 셀들은 복수의 워드 라인들 중 어느 하나에 의해 전기적으로 연결될 수 있고, 반면 임의의 세로 열의 셀들은 복수의 비트 라인들 중 어느 하나에 의해 전기적으로 연결될 수 있다. 대안으로, 가로 열들은 비트 라인들로 설계될 수 있고, 세로 열들은 워드 라인들로 설계될 수 있다.
도 1은 제1 실시형태에 따르는 3차원 비휘발성 스위칭 메모리(100)를 도시한다. 하부 복수의 전도체들(102)은 기판상에 형성되고(미도시), 제1 방향으로 전개된다. 상기 하부 전도체들(102)은 텅스텐, 및/또는 알루미늄, 탄탈, 티타늄, 구리, 코발트 또는 이들의 합금을 포함하는 이와 다른 재료들과 같은, 종래 기술에서 알려진 임의의 전도성 재료를 포함할 수 있다.
절연성 층(미도시)은 기판과 하부 전도체 사이에서 형성될 수 있다. 상기 절연성 층은 실리콘 산화물, 질화 규소, 높은-유전상수 필름, Si-C-O-H 필름 또는 임의의 이와 다른 적합한 절연성 재료가 될 수 있다.
장벽 층과 접합 층들이 하부 전도체(102)에서 포함될 수 있다. 상기 장벽 층은 예를 들면 TiN 이 될 수 있다. 상기 하부 전도체(102)의 상부 표면이 텅스텐일 경우, 질화 텅스텐은 상기 텅스텐의 상부 표면을 질화하여 TiN 대신 상기 전도체(102)의 상단에서 형성될 수 있다. 예를 들면, 다음의 전도성 층 조합물들 즉, Ti(하부)/AI/TiN(상부), 또는 Ti/TiN/AI/TiN, 또는 Ti/AI/TiW, 또는 이들 층들의 임의의 조합들이 사용될 수 있다.
하나의 드레인 또는 소스(가령, 드레인)(106), 채널(108), 및 다른 하나의 드레인 또는 소스(가령, 소스)(110)를 갖는 트랜지스터(104)는 하부 전도체(102) 위에 형성될 수 있다. 게이트(112)는 부분적으로 또는 전체적으로 채널(108)을 둘러싼다. 상기 게이트(112)는 고농도로 도핑된 다결정 실리콘 또는 임의의 이와 다른 적합한 전도체로 제조될 수 있다. 이러한 실시형태에 있어서, 3차원 비휘발성 스위칭 메모리(100)의 장치 레벨 내 모든 트랜지스터(104)들은 공통 게이트(112)를 공유한다. 일 실시형태에 있어서, 절연성 층은 게이트(112)와 하부 전도성 층(102) 사이에 형성된다. 선택적으로, 게이트 절연성 층(114)은 게이트(112)와 채널(108) 사이에 형성된다. 게이트 절연성 층(114)은 증착되거나 또는 성장될 수 있다. 일 실시형태에 있어서, 실리콘 산화물 게이트 절연성 층(114)은 게이트 재료를 증착하기 전에 실리콘 채널의 열적 산화로 인해 형성될 수 있다. 대안으로, 게이트 절연성 층(114)은 기둥(하기에서 보다 상세하게 논의됨) 주위 실리콘 산화물을 증착시켜 제조될 수 있다. 하기에서 보다 상세하게 논의되는 바와 같이, 추가적인 게이트 절연성 재료는 트랜지스터(104)로 하여금 MOSFET와 같이 구성되도록 한다.
게이트 절연성 층(114) 없이 트랜지스터는 접합 전계 효과 트랜지스터(JFET)와 같이 구성될 수 있다. 상기 JFET 구성에 있어서, 게이트(112)는 통상적으로 드레인(소스)(106), 채널(108) 및 소스(드레인)(110)와 상이한 극성을 가진다. 예를 들면, 게이트(112)는 n-형 반도체가 될 수 있고, 반면 드레인(소스)(106), 채널(108) 및 소스(드레인)(110)는 p-형 반도체가 될 수 있으며, 또는 이와 반대로 될 수 있다. 추가적인 게이트 절연성 층(114)으로 인해, 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)로 구성될 수 있다. 트랜지스터(104) 활성 영역(가령, 채널(108), 소스(110) 및 드레인(1106))은 임의의 반도체성 재료로 제조될 수 있다. 일 실시형태에 있어서, 트랜지스터(104) 활성 영역들은 다결정 실리콘으로 제조될 수 있다. 그러나, 트랜지스터는 비정질, 단일 크리스탈 또는 미정질 실리콘으로 또한 제조될 수 있다. 일 실시형태에 있어서, 드레인(소스)(106)과 소스(드레인)(110))는 채널(108)의 전도 타입에 대해 반대의 전도 타입을 가질 수 있다(가령, npn 또는 pnp 형 드레인-채널-소스 형 트랜지스터를 구현하기 위해 반대의 전도 타입 도펀트(dopant)들로 도핑됨). 대안으로, 드레인(소스)(106), 채널(108) 및 소스(드레인)(110)는 동일한 전도 타입을 가질 수 있다(nnn 또는 ppp 형 드레인-채널-소스 형 트랜지스터를 구현하기 위하여 동일한 전도 타입 도펀트들로 도핑됨). 이러한 실시형태에 있어서, 게이트(112)는 드레인(소스)(106), 채널(108) 및 소스(드레인)(110)와 동일한 그성 또는 반대의 극성인 재료를 포함할 수 있다.
따라서, 저항 스위칭 소자(118)는 트랜지스터(104) 위에 구성된다. 선택적으로, 전도성 층(116)은 저항 스위칭 소자(118)와 트랜지스터(104) 사이에서 구성될 수 있다. 추가적으로, 대안적인 실시형태에 있어서, 저항 스위칭 소자(118)는 트랜지스터(104) 이하에서 구성된다. 저항 스위칭 소자(118)는 예를 들면, 얇은 실리콘 산화막 안티 퓨즈 유전체 층이 될 수 있다. 저항 스위칭 소자(118)에 대해 적합한 이와 다른 재료들은 이와 다른 금속 산화물, 이를 테면 니켈 산화물, 칼로겐화물(chalcogenide), 도핑된 다결정 실리콘, 탄소 재료들(가령, 탄소 나노 튜브, 그래핀, 비정질 탄소, 다결정 탄소 등)을 포함한다.
트랜지스터(104)와 저항 스위칭 소자(118)의 복합물은 메모리 셀로 사용될 수 있다. 3차원 비휘발성 스위칭 메모리(100)는 복수의 메모리 셀들이 각각의 장치 레벨에서 가로 열 및 세로 열로 배열되는 복수의 장치 레벨들을 포함한다. 각각의 메모리 셀들은 FET (JFET 또는 MOSFET) 스티어링 소자 및 저항 스위칭 소자(118)를 포함한다.
따라서, 상단 전도체(120)는 스위칭 소자 위에 구성된다. 상기 상단 전도체(120)는 하부 전도체(102)와 동일한 방식 및 동일한 재료들로 구성될 수 있고, 제1 방향과 상이한 제2 방향으로 이를 테면, 제1 방향에 대해 수직으로 전개된다. 트랜지스터(104)는 하부 전도체(102)와 상단 전도체(120) 사이에서 수직으로 배치된다. 일 실시형태에 있어서, 소스(110), 드레인(106), 채널(108) 및 저항 스위칭 소자(118)가 기둥(pillar)으로 배열될 수 있다. 게이트(112)는 상기 기둥을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 예시되는 바와 같이, 하부 전도체(102)는 비트 라인으로 구성되고, 반면 상단 전도체(120)는 워드 라인으로 구성된다. 대안으로, 하부 전도체(102)는 워드 라인으로 구성될 수 있고, 반면 상단 전도체(120)는 비트 라인으로 구성될 수 있다. 추가적으로, 절연성 층은 상단 전도체(120) 위에 구성될 수 있고 장치들의 새로운 층이 구성될 수 있다. 이러한 방식으로, 복수의 장치 층들을 갖는 3차원 비휘발성 스위칭 메모리(100)가 구성될 수 있다.
따라서, 전술된 바와 같이, 도 1은 가로 열과 세로 열로 배열된 복수의 메모리 셀들(104, 118)을 포함한 비휘발성 메모리 장치의 어느 하나의 장치 레벨을 도시한다. 또한, 이러한 장치 레벨은 메모리 셀들의 세로 열로 메모리 셀들을 작동 가능하게 결합하고 세로 열 방향으로 전개되는 복수의 비트 라인 전도체(102)와, 메모리 셀들의 가로 열로 메모리 셀들을 작동 가능하게 결합하고 가로 열 방향으로 전개되는 복수의 워드 라인 전도체(120)를 포함한다. 각각 복수의 메모리 셀들(104, 118)은 제1 전도체(102)와 제2 전도체(120)의 교차점에 위치된다. 각각의 메모리 셀은 예를 들면, 소스(110), 드레인(106) 및 채널(108)을 포함한 FET의 활성 영역과 같은 반도체 소자와, 제1 전도체(102)와 반도체 소자 사이 또는 제2 전도체(120)와 반도체 소자 사이에 배치된 저항 스위칭 재료(118)를 포함한다(가령, 스위칭 재료(118)는 FET 활성 영역 아래 또는 위에 위치될 수 있다). 공통 게이트(112)는 복수의 세로 열 및 복수의 가로 열로 복수의 메모리 셀들에서 FET 들의 채널(108)들에 인접하여 위치된다. 또 다른 말로, 단일의 공통 게이트(112)는 장치에서 복수의 가로 열들과 세로 열들로 FET(104)들을 제어한다.
종래 기술의 다이오드와 달리, 트랜지스터(104)는 전류로 하여금 2개의 방향으로 흐르도록 하고, 쌍극성 스위칭이 가능할 수 있다. 즉, 소스(110), 드레인(106)과 게이트(112) 사이 전압을 적합하게 적용하여, 전류가 기둥 위로 또는 아래로 흐르도록 구현될 수 있다. 추가적으로, 트랜지스터(104)가 MOSFET 일 경우 트랜지스터(104)는 고갈 모드에서 축적 모드로 스윙(swing)할 수 있다.
도 2는 3차원 비휘발성 스위칭 메모리(100)에 대한 스티어링 소자 또는 셀렉터 소자로써 사용하기에 적합한 트랜지스터(104)의 드레인 전류 특성을 도시한다. 상기 드레인 전류 특성은 JFET 구성에 대한 것이다. 즉, 게이트 절연성 층(114) 없는 메모리 셀에 대한 것이다. 이러한 구성에 있어서, 전압이 게이트(112)에 인가되지 않을 경우 전류가 흐르고 채널(108)은 개방된다. 게이트 전압은 채널(108)을 핀치(pinch)하고 전류의 흐름을 멈추게 하기 위하여 인가된다.
3차원 비휘발성 스위칭 메모리(100)에 대한 트랜지스터(JFET)(104)는 이중 활성 장치이다. 즉, 3차원 비휘발성 스위칭 메모리(100)의 셀을 활성화하기 위하여, 전압은 게이트(112)(VSG)와 드레인(106)(VSD) 양쪽 모두에 인가된다. 공통 게이트(112)가 트랜지스터(104)의 모든 세로 열들(비트 라인들, 102)을 돌기(spin) 때문에 2개의 전압 모두가 사용된다. 즉, 모든 세로 열들이 공통 게이트(112)를 공유하고 이에 따라, 특정 셀을 선택하기 위하여 전압은 하부 전도체(비트 라인)(102)를 경유하여 드레인(106)에 인가되어야만 한다.
3차원 비휘발성 스위칭 메모리(100)는 하나 이상의 기정 임계값 이상으로 하나 이상의 전압들을 인가하여 프로그램될 수 있다. 예를 들면, 제1 전압은 저 저항 상태에서 고 저항 상태로 저항 스위칭 소자(118)를 변경하기 위하여 인가될 수 있다. 제2 전압은 고 저항 상태에서 저 저항 상태로 저항 스위칭 소자(118)를 변경하기 위하여 인가될 수 있다. 추가적으로, 전압들의 극성은 동일할 필요는 없다. 즉, 제1 전압은 제1 극성을 가질 수 있고, 제2 전압은 제2 극성을 가질 수 있다. 예를 들면, 제1 전압은 순방향 바이어스일 수 있고, 반면 제2 전압은 역방향 바이어스일 수 있다. 추가적으로, 적합한 전압들의 적용으로, 트랜지스터(104)는 전도성 상태에서 비전도성 상태로 스윙될 수 있고(즉, 공간-전하 중립 채널 모드로부터 고갈된 채널 모드로), 반대로 스윙될 수도 있다.
도 3은 3차원 비활성 스위칭 메모리(300)의 다른 실시형태를 나타내는 투시도이다. 이러한 실시형태는 도1 에서 도시된 실시형태와 유사하다. 그러나, 이러한 실시형태에 있어서, 게이트(112)는 비트 라인들(112) 사이에서 분열된다. 즉, 주어진 비트 라인(102)에 전기적으로 연결되는 메모리(300)의 셀들만이 공통 게이트(112)를 공유한다. 각각의 비트 라인(102)에 대한 게이트들(112)은 전기적으로 서로 분리된다. 이러한 방식으로, 활성 게이트(112)는 비트 라인(102)의 역할을 인수한다. 즉, 게이트(112)는 메모리 셀을 선택하기 위해 사용될 수 있다 - 메모리(300)의 셀을 선택하기 위하여 게이트(112)와 드레인(106) 모두로 전압을 인가할 필요는 없다.
3차원 비휘발성 스위칭 메모리(300)를 제작할 경우, 게이트(112)는 하부 전도체(102)와 자체적으로 배열될 수 있다. 즉, 게이트 재료의 층은 하부 전도체 재료가 하부 전도체(102)를 구성하기 위하여 패턴이 형성되기 전에 하부 전도체 재료 위에 절연성 층에 증착될 수 있다. 이러한 방식으로, 단일의 패터닝(patterning) 단계(하기에서 보다 상세하게 설명됨)는 하부 전도체(102)와 게이트(112)의 패턴을 형성하기 위하여 수행될 수 있고, 이에 따라 하부 전도체(102)와 게이트(112)를 자체적으로 배열된다. 추가적으로, 드레인(106), 채널(108) 및 소스(110)에 대응하는 층들이 패터닝되기 이전에 증착될 경우, 기둥의 구성을 갖는 트랜지스터(104)는 하부 전도체(102)와 자체적으로 배열된 게이트(112)로 구성될 수 있다. 일 실시형태에 있어서, 트랜지스터는 실리콘 (다결정, 단결정, 미정 또는 비정질) 기둥이고 게이트 절연성 층은 트랜지스터 채널을 산화시킴으로써 구성되며, 이에 따라 트랜지스터의 측부 벽들 상에서 게이트 산화를 형성한다.
도 4는 도 3의 스위칭 메모리(300)와 사용하기에 적합한 트랜지스터(104)의 드레인 전류 특성을 나타내는 그래프이다. 드레인 전류 특성은 MOSFET 구성에 대한 것이다. 즉, 게이트 절연성 층(114)을 갖는 메모리 셀에 대한 것이다. 전압이 게이트(112)에 인가될 때까지 트랜지스터(104)가 온(on) 상태인 도 1에서 도시된 JFET 구성과 달리, MOSFET 스위칭 메모리(300)는 전압이 게이트(112)에 인가될 때까지 오프(off) 상태이다. 즉, 게이트 전압의 적용은 채널(108)에 대한 전기 전도성을 감소시키고, 전류로 하여금 소스(110)로부터 드레인(106)까지 흐르도록 한다.
일 실시형태에 있어서, 순방향 소스-드레인 바이어스를 MOSFET로 인가하여 낮은 저항 상태에서 높은 저항 상태로 저항 스위칭 소자(118)의 저항 스위칭 재료를 변환한다. 일 실시형태에 있어서, 역방향 소스-드레인 바이어스를 MOSFET로 인가하여 높은 저항 상태에서 낮은 저항 상태로 저항 스위칭 재료를 변환한다.
이러한 실시형태에 있어서, 채널 고갈 상태와 채널 중립 상태 사이에서만 스윙할 수 있는 JFET와 대조되어, MOSFET 스티어링 장치는 채널 고갈과 채널 표면 축적 사이에서 보다 큰 전류 전도성 범위에 걸쳐 스윙할 수 있다. 이는 메모리 어레이(100)와 비교하여 메모리 어레이(300)에 대한 각각의 셀에 대해 보다 큰 구동 전류와 보다 나은 안정성을 제공할 수 있다. 이는 도 2와 도 4에서 설명된 예시적인 트랜지스터 전류 범위로 투영된다.
이제, 3차원 비휘발성 스위칭 메모리(100)를 제조하는 방법이 설명될 것이다. 상기 3차원 비휘발성 스위칭 메모리(100)는 기판(미도시) 위에 구성된다. 상기 기판은 가령, 단결정 실리콘과 같이 종래 기술에서 알려진 임의의 반도체성 기판, 실리콘-게르마늄 또는 실리콘-게르마늄 탄소와 같은 IV-IV 화합물, III-V 화합물, II-VI 화합물, 그러한 기판들 위의 에피택셜 층들 또는 임의의 이와 다른 반도체성 재료 또는 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 비반도체성 재료가 될 수 있다. 상기 기판은 메모리 장치에 대한 드라이버 회로와 같이, 기판에 대해 제작된 집적 회로를 포함할 수 있다. 절연성 층(미도시)은 기판 위에 바람직하게 구성될 수 있다. 상기 절연성 층은 실리콘 산화물, 질화 실리콘, 높은-유전상수 필름, Si-C-O-H 필름 또는 임의의 이와 다른 적합한 절연 재료가 될 수 있다.
따라서, 제1 전도성 층은 절연성 층과 기판 위에 구성될 수 있다. TiN 층과 같은 장벽 층(미도시)은 제1 전도성 층의 상단에 증착된다. 제1 전도성 층의 상부 표면이 텅스텐일 경우, 질화 텅스텐은 텅스텐의 상부 표면을 질화시켜 TiN 대신 전도성 층의 상단에 구성될 수 있다. 예를 들면, 후속하는 전도성 층 조합물 즉, Ti (하부)/Al/TiN (상단) 또는 Ti/TiN/Al/TiN 또는 Ti/Al/TiW 이러한 층들의 임의의 조합물이 사용될 수 있다. 하부 Ti 또는 Ti/TiN 층들은 접합 층들로서 작용할 수 있고, Al 층은 전도성 층으로서 작용하고, 및 상단에 TiN 또는 TiW 층은 전극(102)을 패터닝하기 위한 반사방지 코팅뿐만 아니라 장벽 층으로써 제공될 수 있다.
최종적으로, 전도성 층과 장벽 층은 임의의 적합한 마스킹(masking)과 에칭 공정을 이용하여 패턴이 형성된다. 일 실시형태에 있어서, 포토레지스트(photoresist) 층은 사진석판술(photolithography)에 의해 패턴이 형성된 장벽 층 위에 증착되고, 상기 층들은 마스크로써 포토레지스트 층을 이용하여 에칭된다. 따라서, 포토레지스트 층은 표준 공정 기술을 이용하여 제거된다. 전도성 층과 장벽 층은 메모리 장치들의 레일 형상 하부 전극(102)으로 패턴이 형성될 수 있다. 대안으로, 전극들(102)은 대신 다마신 방법(Damascene method)에 의해 구성될 수 있고, 다마신 방법에서는 적어도 전도성 층이 증착과 후속 평탄화에 의해 절연 층의 요홈에서 구성된다.
다음, 절연 층은 전극들(102) 사이와 전극들 위에 증착된다. 상기 절연 층은 산화 실리콘, 질화 실리콘 또는 실리콘 옥시나이트라이드와 같은 임의의 전기적으로 절연성 재료가 될 수 있다. 상기 절연 층은 하나의 스텝으로 증착될 수 있고, 이후 평면(planar surface)을 얻고 전극들(102)을 노출시키기 위하여 바람직한 시간 동안 CMP에 의해 평탄화될 수 있다. 대안으로, 절연 층은 2개의 분리 하부층들로써 증착될 수 있고, 제1 하부층은 전극들(102) 사이에서 형성되고 제2 하부층은 제1 하부층과 전극들(102) 위에 증착된다. 제1 CMP 스텝은 연마 스톱(polish stop)으로써 장벽 층을 이용하여 제1 하부층을 평탄화하기 위해 사용될 수 있다. 제2 CMP 스텝은 평면을 얻고 전극들(102)을 노출시키기 위하여 바람직한 시간 동안 제2 하부층을 평탄화하기 위해 사용될 수 있다.
트랜지스터들의 활성 영역들을 형성할 반도체 층들은 전극들(102) 위에 형성된다. 반도체 재료는 다결정, 비정질, 단결정 또는 미정질 실리콘, 게르마늄 또는 SiGe, III-V 또는 II-VI의 재료들과 같은 임의의 적합한 화합물 반도체 재료가 될 수 있다. 상기 층들은 예를 들면, 화학 기상 증착(CVD) 에 의해 증착될 수 있다. 트랜지스터(104)의 제1 드레인 또는 소스 영역(106) 층은 제1 전도성 타입(가령, n-형) 반도체 층의 증착에 의해 형성될 수 있다. 이후, 채널 영역(108) 층은 정반대의 전도성 타입(가령, p-형)의 반도체 층의 증착에 의해 형성될 수 있다. 이후, 제2 드레인 또는 소스 영역(110)은 채널 영역(108) 층 위 제1 전도성 타입(가령, n-형) 반도체 층의 증착에 의해 형성된다. 대안으로, 드레인(106), 채널(108) 및 소스(110) 영역들은 전술되는 바와 같이 동일한 전도성 타입(즉, 동일한 도핑 타입 또는 극성 예를 들면, n-형)을 가질 수 있다. 이후, 전도성 층(116)(가령, 질화 티타늄 층)에 대한 재료는 저항 스위칭 소자(118)를 구성하기 위하여 사용될 재료(가령, 산화 니켈)의 증착에 의해 수반되어 증착될 수 있다. 대안으로, 저항 스위칭 소자(118)를 구성하기 위해 사용될 재료는 전술된 반도체 층들 아래에서 형성될 수 있다.
이후, 전술된 반도체 및 저항 스위칭 재료 층들은 도 1에서 도시된 기둥들을 형성하기 위하여 사진석판술(photolithography)과 에칭에 의해 패턴이 구성된다. 각 기둥은 트랜지스터(104)의 활성 영역(가령, 소스, 채널 및 드레인 영역들, 106, 108, 110), 선택적인 도전성 층(116) 및 저항 스위칭 소자(118)를 포함한다. 이후, 산화 실리콘과 같은 절연 층은 기둥들 주위에서 증착된다. 이는 채널 영역(108)과 소스 또는 드레인 영역(110)을 노출시키기 위하여 절연 층의 평탄화 및/또는 에치 백(etch back)에 의해 수반될 수 있다. 이 절연 층은 게이트(112)를 게이트 재료와 전도체(102) 사이에 위치시킴으로써 하부 전도체/전극(102)에 대해 짧게 구성하는 것을 방지한다.
도 1에서 도시된 JFET (104) 의 공통 게이트(112)를 구성하기 위하여, 게이트 재료(가령, 고농도 도핑된 폴리실리콘 또는 금속) 층은 기둥들 사이와 그 주변 및 전술된 절연 층 위에 증착된다. 게이트 재료가 증착된 이후, 공통 게이트(112)가 기둥들 위에서 확장되지 않도록 CMP 및/또는 에치 백에 의해 평탄화될 수 있다. 다음, 산화 실리콘과 같은 절연 층은 기둥들의 상단들을 노출시키기 위하여 평탄화 및/또는 에치 백에 의해 수반된 공통 게이트 위로 증착된다.
상부 전극들(120)은 하부 전극들(102)과 동일한 방식으로 형성될 수 있다. 즉, 전도성 재료의 층은 기둥들과 절연 층 위에 증착된다. 전도성 재료 층은 전도체/전극(102) 레일들에 수직으로 연장되고, 실질적으로 동일 평면상의 전도체/전극(102) 레일들을 실질적으로 평행하게 구성하기 위해 임의의 적합한 마스킹 및 에칭 기술을 이용하여 패턴이 구성되고 에칭된다. 선호되는 실시형태에 있어서, 포토레지스트(photoresist)는 사진석판술에 의해 패턴이 구성되어 증착되고 이후 상기 포토레지스트는 표준 공정 기술을 이용하여 제거된다.
대안적인 방법에 있어서, 3차원 비휘발성 스위칭 메모리는 도 3에서 도시되는 바와 같이 하부 전도체/전극(102)이 자체 배열된, MOSFET 게이트와 같은 게이트(112)로 구성된다. 이러한 실시형태에 있어서, 하부 전도성 층이 기둥들을 형성하기 이전에 하부 전도체/전극(102) 레일들로 패턴 구성되지 않는 것을 제외하면, 방법 단계들은 게이트(112)의 구성까지 전술된 방법 단계들과 동일하다. 대신, 기둥들은 패턴이 구성되지 않은 전도성 층 위에 구성된다.
다음, 게이트 절연 층(114)은 기둥들의 채널(108)의 반도체 재료 상에서 증착되거나 또는 성장될 수 있다. 예를 들면, 층(114)은, 게이트(112) 재료를 증착하기 이전에 반도체 기둥의 측부벽의 열적 산화(가령, 실리콘 채널(108)을 산화시켜 산화 실리콘 층(114)을 구성)에 의해 성장될 수 있다. 대안으로, 얇은 게이트 절연 층(가령, 산화 실리콘)은 기둥들 주위에서 증착될 수 있고, 선택적으로 평탄화될 수 있다.
다음, 게이트(112) 재료 층은 기둥들 사이 및 위에 증착된다. 게이트(112) 재료 층은 선택적으로 에치 백 및/또는 평탄화될 수 있다. 이후, 게이트(112) 재료 층과 하부 전도체(102) 층은 동일한 에칭 단계로 에칭된다. 포토레지스트 패턴은 게이트(112) 재료 층 위에 형성된다. 이 게이트 재료 층과 하부 전도성 층은 마스크(mask)와 동일한 포토레지스트 패턴을 이용하여 에칭에 의해 컬럼(가령, 비트 라인) 방향으로 연장되는 전도체/전극(102) 레일들 및 게이트(112) 레일들로 패턴이 구성된다. 포토레지스트 패턴은 게이트(112) 레일들을 에칭한 이후 제거될 수 있고, 게이트(112) 레일들은 전도체(102) 레일들을 에칭하기 위해 마스크와 같이 사용될 수 있다.
게이트들(112)과 하부 전도체들(102)이 동일한 에칭 단계에서 형성되므로, 이는 각각의 하부 전도체/전극(102)이 자체 배열되는 각 게이트(112) 내 구조로 구성된다. 다음, 기둥들의 컬럼들 사이 간극, 게이트(112) 레일들과 전도체(112) 레일들은 산화 실리콘과 같은 절연성 충진 재료로 충진될 수 있다. 충진 재료는 기둥들의 상단을 노출시키기 위하여 에치 백 및/또는 평탄화될 수 있다. 다음, 상단 전도체들(120)은 앞선 실시 형태와 같이, 기둥들의 상단들과 접촉되어 형성될 수 있다.
전술된 바가 특히 선호된 실시 형태를 언급한다 할지라도, 본 발명이 제한되지 않음을 이해할 수 있다. 공개된 실시형태에 대한 다양한 변형물들이 구성될 수 있고 그러한 변형물들은 본 발명의 범위를 벗어남이 없다는 것을 당업자들은 이해할 수 있다. 본 명세서에서 인용된 모든 특허, 특허 출원 및 공개물은 전부 참조로 여기에 일체로 포함된다.

Claims (36)

  1. 비휘발성 메모리 장치에 있어서,
    제1 방향으로 확장되는 복수의 제1 전도체들;
    가로 열들 및 세로 열들의 어레이로 구성되고 상기 복수의 제1 전도체들 위에 위치하는 다수의 반도체 소자들 - 상기 다수의 반도체 소자들은 공통 게이트를 갖는 다수의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 포함하고, 상기 다수의 MOSFET들 각각은 각각의 소스, 각각의 드레인 및 각각의 채널을 포함함 - ;
    상기 다수의 반도체 소자들 위에 위치하는 복수의 제2 전도체들 - 상기 복수의 제2 전도체들 각각은 제2 방향으로 확장됨 - ; 및
    상기 복수의 제1 전도체들과 상기 다수의 반도체 소자들 사이 또는 상기 복수의 제2 전도체들과 상기 다수의 반도체 소자들 사이에 배치된 다수의 저항 스위칭 소자들을 포함하고,
    상기 비휘발성 메모리 장치는,
    상기 복수의 제1 전도체들이 복수의 워드 라인들이고 상기 복수의 제2 전도체들이 복수의 비트 라인들인 제1 구성; 및
    상기 복수의 제1 전도체들이 복수의 비트 라인들이고 상기 복수의 제2 전도체들이 복수의 워드 라인들인 제2 구성으로부터 선택되는 구성에 있는,
    비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 가로 열들과 세로 열들로 배열된 복수의 메모리 셀들을 더 포함하고, 상기 메모리 셀들 각각은 상기 다수의 MOSFET들 중 각각의 MOSFET과 상기 다수의 저항 스위칭 소자들 중 각각의 저항 스위칭 소자를 포함하는,
    비휘발성 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 다수의 MOSFET들 각각은 채널과 게이트 사이에 게이트 절연 층을 더 포함하는,
    비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 다수의 저항 스위칭 소자들 각각은 금속 산화물을 포함하는,
    비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 다수의 MOSFET들 각각은 비휘발성 메모리 셀의 스티어링 소자를 포함하고, 상기 다수의 저항 스위칭 소자들 중 하나는 상기 비휘발성 메모리 셀의 저장 소자를 포함하는,
    비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 다수의 MOSFET들 중 하나에 대해 드레인에서 소스로의 순방향 바이어스의 인가는 상기 다수의 저항 스위칭 소자들 중 하나를 낮은 저항 상태에서 높은 저항 상태로 변환하는,
    비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 다수의 MOSFET들 중 하나에 대해 드레인에서 소스로의 역방향 바이어스의 인가는 상기 다수의 저항 스위칭 소자들 중 하나를 높은 저항 상태에서 낮은 저항 상태로 변환하는,
    비휘발성 메모리 장치.
  10. 제 2 항에 있어서,
    상기 메모리 셀들 각각의 상기 소스, 상기 드레인, 상기 채널 및 상기 저항 스위칭 소자는 기둥으로 배열되고 상기 공통 게이트는 기둥들을 부분 또는 전체로 둘러싸는,
    비휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 다수의 저항 스위칭 소자들 각각을, 상기 다수의 MOSFET들 중 각각의 MOSFET으로부터의 순방향 바이어스의 인가에 의해 낮은 저항 상태에서 높은 저항 상태로 변환하고, 상기 다수의 MOSFET들 중 각각의 MOSFET으로부터의 역방향 바이어스의 인가에 의해 높은 저항 상태에서 낮은 저항 상태로 변환하도록 구성되는,
    비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 다수의 MOSFET들 각각은 양방향인,
    비휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 다수의 반도체 소자들 각각은 실리콘을 포함하고, 상기 다수의 저항 스위칭 소자들 각각은 금속 산화물을 포함하는,
    비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 실리콘은 다결정, 비정질 또는 미정질 실리콘을 포함하는,
    비휘발성 메모리 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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  20. 삭제
  21. 삭제
  22. 비휘발성 메모리를 프로그래밍하는 방법에 있어서,
    제 1 항의 비휘발성 메모리 장치를 제공하는 단계;
    제1 전압을 상기 다수의 저항 스위칭 소자들 중 선택된 하나에 작동가능하게 커플링 결합된 상기 다수의 MOSFET들 중 하나에 인가하여 상기 다수의 저항 스위칭 소자들 중 상기 선택된 하나의 저항을 제1 저항 상태에서 제2 저항 상태로 변경하 는 단계 - 상기 제2 저항 상태는 상기 제1 저항 상태와 서로 상이함 - ; 및
    제2 전압을 상기 다수의 MOSFET들 중 상기 하나에 인가하여 상기 다수의 저항 스위칭 소자들 중 상기 선택된 하나의 저항을 상기 제2 저항 상태에서 상기 제1 저항 상태로 변경하는 단계를 포함하고,
    상기 제1 전압은 제1 극성 전압을 갖고, 상기 제2 전압은 상기 제1 극성 전압의 반대 극성인 제2 극성을 갖는,
    비휘발성 메모리를 프로그래밍하는 방법.
  23. 제 22 항에 있어서,
    상기 다수의 MOSFET들 중 상기 하나는 공통 게이트 전극에 인가된 게이트 전압에 의해서 턴 온 되는,
    비휘발성 메모리를 프로그래밍하는 방법.
  24. 제 22 항에 있어서,
    상기 다수의 MOSFET들 각각은 양방향이고 대칭 동작을 위해 구성되는,
    비휘발성 메모리를 프로그래밍하는 방법.
  25. 제 22 항에 있어서,
    상기 다수의 MOSFET 각각은 고갈 모드와 축적 모드 사이에서 스윙(swing)하는,
    비휘발성 메모리를 프로그래밍하는 방법.
  26. 삭제
  27. 제 22 항에 있어서,
    상기 다수의 저항 스위칭 소자들 각각은 산화 니켈을 포함하고, 상기 제1 저항 상태는 상기 제2 저항 상태보다 높은 저항을 가지며, 상기 제1 극성은 순방향 바이어스를 갖고 상기 제2 극성은 역방향 바이어스를 갖는,
    비휘발성 메모리를 프로그래밍하는 방법.
  28. 제 1 항의 비휘발성 메모리 장치를 제작하는 방법에 있어서,
    상기 제1 방향으로 확장하는 상기 복수의 제1 전도체들을 형성하는 단계;
    상기 복수의 제1 전도체들 위에 상기 다수의 반도체 소자들을 형성하는 단계 - 상기 다수의 반도체 소자들은 공통 게이트를 갖는 다수의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 포함하고, 상기 다수의 MOSFET들 각각은 각각의 소스, 각각의 드레인 및 각각의 채널을 포함하고, 상기 다수의 저항 스위칭 소자들은 상기 다수의 반도체 소자들 위 또는 아래에 형성되고, 상기 공통 게이트는 상기 다수의 MOSFET들의 채널들과 인접한 게이트 재료를 증착하고 상기 게이트 재료를 에칭함으로써 형성됨 - ; 및
    상기 다수의 반도체 소자들 위에 복수의 제2 전도체들을 형성하는 단계 - 상기 복수의 제2 전도체들은 상기 제2 방향으로 확장됨 - 를 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
  29. 제 28 항에 있어서,
    상기 다수의 저항 스위칭 소자들은 상기 복수의 제1 전도체들과 상기 다수의 반도체 소자들 사이에 배치되는,
    비휘발성 메모리 장치를 제작하는 방법.
  30. 제 28 항에 있어서,
    상기 다수의 MOSFET들의 채널과 상기 공통 게이트 사이에 게이트 절연 층을 증착하거나 또는 성장하는 단계를 더 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
  31. 제 30 항에 있어서,
    상기 게이트 절연 층은 상기 게이트 재료를 증착하기 이전에, 상기 채널의 열 산화에 의해 형성된 산화 실리콘을 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
  32. 제 28 항에 있어서,
    상기 다수의 저항 스위칭 소자들 각각은 산화 니켈을 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
  33. 제 28 항에 있어서,
    상기 다수의 반도체 소자들 및 상기 다수의 저항 스위칭 소자들은,
    제1 전도성 층 위로 제1 전도 타입을 갖는 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 위로 제2 전도 타입을 갖는 제2 반도체 층을 형성하는 단계;
    상기 제2 반도체 층 위로 상기 제1 전도 타입을 갖는 제3 반도체 층을 형성하는 단계;
    상기 제3 반도체 층 위 또는 상기 제1 반도체 층 아래에서 저항 스위칭 재료 층을 형성하는 단계; 및
    제1 전도성 층 위에서 복수의 기둥들을 형성하기 위해 동일한 단계로 상기 제1, 제2 및 제3 반도체 층들과 상기 저항 스위칭 재료 층을 패턴 구성하는 단계 - 각 기둥은 소스, 채널, 드레인 및 저항 스위칭 재료를 포함함 - 에 의해 형성되는,
    비휘발성 메모리 장치를 제작하는 방법.
  34. 제 33 항에 있어서,
    상기 기둥들의 각각의 측부 벽 상에서 게이트 절연 층을 형성하기 위하여 상기 기둥들를 산화하는 단계를 더 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
  35. 제 33 항에 있어서,
    상기 게이트 재료를 증착하는 단계는 상기 제1 전도성 층 위의 상기 기둥들 주위에서 게이트 재료의 층을 증착하는 단계를 포함하고,
    상기 에칭하는 단계는 상기 게이트가 각 기둥의 채널을 둘러싸도록 상기 제1 전도성 층과 게이트 재료의 층을 에칭하는 단계를 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
  36. 제 28 항에 있어서,
    상기 게이트 재료와 상기 복수의 제1 전도체들 사이에 절연 층을 형성하는 단계를 더 포함하는,
    비휘발성 메모리 장치를 제작하는 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101964085B1 (ko) * 2011-07-26 2019-07-31 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130015444A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP6509621B2 (ja) * 2015-04-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US11793093B2 (en) 2017-09-29 2023-10-17 Crossbar, Inc. Resistive random access memory and fabrication techniques
CN112005382A (zh) * 2018-04-27 2020-11-27 慧与发展有限责任合伙企业 用于忆阻器阵列接口的竖直jfet器件
KR102123118B1 (ko) 2018-05-14 2020-06-15 연세대학교 산학협력단 육각 구조를 갖는 전자 소자 및 전자 소자의 어드레싱 방법
US10497867B1 (en) * 2018-07-02 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer structure to increase crystalline temperature of a selector device
US20220199628A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Thin film transistors having a backside channel contact for high density memory
US11856876B2 (en) * 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with a double sided word line structure and methods of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050063220A1 (en) 1998-11-16 2005-03-24 Johnson Mark G. Memory device and method for simultaneously programming and/or reading memory cells on different levels
US20070008773A1 (en) 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Nonvolatile memory cell comprising switchable resistor and transistor
US20080121860A1 (en) 2002-02-01 2008-05-29 Hitachi, Ltd. Semiconductor memory cell and method of forming same
US20090001337A1 (en) * 2007-06-29 2009-01-01 Toshiharu Furukawa Phase Change Memory Cell with Vertical Transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100358147C (zh) 2000-08-14 2007-12-26 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
WO2004061851A2 (en) 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US20060273298A1 (en) 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7834338B2 (en) 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US7667999B2 (en) 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
US20080315206A1 (en) 2007-06-19 2008-12-25 Herner S Brad Highly Scalable Thin Film Transistor
US7701746B2 (en) 2007-06-28 2010-04-20 Sandisk 3D, Llc Method of making memory cell with voltage modulated sidewall poly resistor
US7764534B2 (en) 2007-12-28 2010-07-27 Sandisk 3D Llc Two terminal nonvolatile memory using gate controlled diode elements
US7745312B2 (en) 2008-01-15 2010-06-29 Sandisk 3D, Llc Selective germanium deposition for pillar devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050063220A1 (en) 1998-11-16 2005-03-24 Johnson Mark G. Memory device and method for simultaneously programming and/or reading memory cells on different levels
US20080121860A1 (en) 2002-02-01 2008-05-29 Hitachi, Ltd. Semiconductor memory cell and method of forming same
US20070008773A1 (en) 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Nonvolatile memory cell comprising switchable resistor and transistor
US20090001337A1 (en) * 2007-06-29 2009-01-01 Toshiharu Furukawa Phase Change Memory Cell with Vertical Transistor

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