KR101906662B1

KR101906662B1 - 레이더 신호를 프로세싱하는 방법 및 디바이스

Info

Publication number: KR101906662B1
Application number: KR1020160035939A
Authority: KR
Inventors: 디안 트레스나 누그라하; 안드레 로저; 로메인 이그나스
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2015-03-27
Filing date: 2016-03-25
Publication date: 2018-10-10
Also published as: KR20160115833A; US10852409B2; US20160282458A1; DE102015104776A1; JP2016188859A; DE102015104776B4; JP6556082B2

Abstract

레이더 신호를 프로세싱하는 디바이스가 제안되며, 디바이스는 DMA 엔진, 버퍼 및 프로세싱 스테이지를 포함하고, DMA 엔진은 메모리로의 판독 액세스를 수행하고-이러한 판독 액세스는 적어도 두 데이터 엔트리를 포함함-, 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우도록 구성되고, 프로세싱 스테이지는 버퍼에 저장된 데이터를 프로세싱하도록 구성된다.

Description

레이더 신호를 프로세싱하는 방법 및 디바이스{METHOD AND DEVICE FOR PROCESSING RADAR SIGNALS}

본 발명은 레이더 신호를 프로세싱하는 방법 및 디바이스에 관한 것이다.

본 발명의 실시예는 레이더 애플리케이션에 관한 것이고, 특히, 예를 들어, 적어도 하나의 안테나를 통해, 적어도 하나의 레이더 센서에 의해 획득되는 레이더 신호를 프로세싱하는 효율적인 방법에 관한 것이다. 이와 관련하여 프로세싱 레이더 신호는 특히 센서 또는 안테나에 의해 수신되는 레이더 신호를 지칭한다.

다양한 적용예에 대해 차량에서 다수의 레이더 변형이 사용된다. 예를 들어, 레이더는 사각지대 검출(blind spot detection)(주차 보조, 보행자 보호, 교차 교통), 충돌 완화, 레인 변경 보조 및 적응형 크루즈 컨트롤(adaptive cruise control)에 대해 사용될 수 있다. 레이더 기기에 대한 다양한 사용 케이스 시나리오는 상이한 방향(예를 들어, 후방, 측방, 정방), 변하는 각도(예를 들어, 애지머스 방향각(azimuth direction angle) 및/또는 상이한 거리(근거리, 중거리, 원거리)에 대해 지향될 수 있다. 예를 들어, 적응형 크루즈 컨트롤은 ±18도에 도달하는 애지머스 방향 각을 활용할 수 있고, 레이더 신호는 차량의 앞으로부터 방출되고, 수백 미터까지의 범위의 검출을 가능하게 한다.

레이더 소스는 신호를 방출하고 센서는 복귀 신호를 검출한다. 방출된 신호와 검출된 신호 사이의 주파수 시프트(예를 들어, 레이더 신호를 방출하는 이동 차량에 기초함)는 방출된 신호의 반사에 기초하여 정보를 획득하는데 사용될 수 있다. 센서에 의해 획득된 신호의 프론트 엔드 프로세싱은 고속 푸리에 변환(a Fast Fourier Transform, FFT)을 포함할 수 있고, 신호 스펙트럼, 즉, 주파수에 걸쳐 분포된 신호를 야기할 수 있다. 신호의 진폭은 에코의 양을 나타낼 수 있고, 피크(a peak)는 검출되어 추가 프로세싱, 예를 들어, 앞에서 이동하는 다른 차량에 기초하여 차량의 속도를 조절하는데 사용될 필요가 있는 타겟을 나타낼 수 있다.

제 1 실시예는 레이더 신호를 프로세싱하는 디바이스에 관한 것으로서,

-DMA 엔진,

-버퍼,

-프로세싱 스테이지를 포함하고,

-DMA 엔진은,

- 메모리로의 판독 액세스를 수행하고―이러한 판독 액세스는 적어도 두 데이터 엔트리를 포함함―,

- 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우도록 구성된다―프로세싱 스테이지는 버퍼에 저장된 데이터를 프로세싱하도록 구성됨―.

제 2 실시예는 레이더 신호를 프로세싱하는 방법에 관한 것으로서,

(a) 메모리로의 판독 액세스를 수행하는 단계―이러한 판독 액세스는 적어도 두 데이터 엔트리를 포함함―,

(b) 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우는 단계,

(c) 프로세싱 스테이지에 의해 버퍼의 콘텐츠를 프로세싱하는 단계를 포함한다.

제 3 실시예는 레이더 신호를 프로세싱하는 디바이스에 관한 것으로서,

- 메모리로의 판독 액세스를 수행하는 수단―이러한 판독 액세스는 적어도 두 데이터 엔트리를 포함함―,

- 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우는 수단,

- 프로세싱 스테이지에 의해 버퍼의 콘텐츠를 프로세싱하는 수단을 포함한다.

제 4 실시예는 디지털 프로세싱 디바이스의 메모리로 직접 로딩가능한 컴퓨터 프로그램 제품에 관한 것이고, 본원에서 설명된 바와 같은 방법의 단계들을 수행하는 소프트웨어 코드 부분을 포함한다.

제 5 실시예는 본원에서 설명된 바와 같은 적어도 하나의 디바이스를 포함하는 레이더 시스템에 관한 것이다.

도면과 관련하여 실시예들이 도시되고 예시된다. 도면은 기본 원리를 예시하는 것을 제공하여서 기본 원리를 이해하기 위해 필요한 양상들만 도시된다. 도면은 일정한 비율이 아니다. 도면에서 동일한 참조 부호는 유사한 구성을 표시한다.
도 1은 레이더 신호를 방출하고 복귀 레이더 신호를 수신하는 예시적인 레이더 시스템을 포함하는 개략도를 도시한다.
도 2는 다수의 램프(ramp)를 포함하는 램프 신호의 개략도를 도시한다.
도 3은 레이더 신호 프로세싱 디바이스의 개략도를 도시한다.
도 4는 안테나 및 램프 당 데이터 엔트리를 사용하는 메모리의 예시적인 할당을 도시한다.
도 5는 (램프에 걸쳐) 안테나 A의 데이터로의 256 비트 판독 액세스를 도시하고 입력 버퍼가 전치 데이터로 채워지는 방법을 도시한다.

레이더 프로세싱 환경에서, 레이더 소스는 신호를 방출하고 센서는 복귀 신호를 검출한다. 복귀 신호는 적어도 하나의 안테나, 특히, 다수의 안테나에 의해 시간 도메인에서 획득될 수 있다. 복귀 신호는 또한 고속 푸리에 변환(FFT)를 수행함으로써 주파수 도메인으로 변환될 수 있어서 신호 스펙트럼, 즉, 주파수에 걸쳐 분포된 신호를 야기할 수 있다. 주파수 피크는 예를 들어, 차량의 이동 방향과 함께 잠재적인 타겟을 결정하는데 사용될 수 있다.

이산 푸리에 변환(Discrete Fourier Transform, DFT)은 수치 알고리즘 또는 전용 하드웨어에 의해 컴퓨터에서 구현될 수 있다. 이러한 구현은 FFT 알고리즘을 이용할 수 있다. 따라서, 용어 "FFT" 및 "DFT"는 상호교환적으로 사용될 수 있다.

본원에서 제공되는 예시들은 특히 다수의 안테나에 걸쳐 평가되는 복귀 신호의 애지머스 각도의 효율적인 결정을 가능하게 한다.

도 1은 레이더 신호(102)를 방출하고 복귀 레이더 신호(103)를 수신하는 예시적인 레이더 시스템(101)을 포함하는 개략도를 도시한다. 레이더 시스템(101)은 복귀 레이더 신호(103)에 기초하여 범위(104), 속도(105) 및 애지머스 각도(106)를 결정한다.

다수의 수신 안테나를 사용함으로써, 수신된 복귀 레이더 신호(103)는 제 3 스테이지 FFT를 통해 애지머스 각도(106)를 결정하는데 사용될 수 있다. 수신된 복귀(예를 들어, 반사되어 방출된) 레이더 신호(103)에 기초하여 제 1 스테이지 FFT가 범위(104)를 결정하는데 사용되고, 범위(104)에 기초한 제 2 스테이지 FFT는 속도(105)를 결정하는데 사용되고 속도(105)에 기초한 제 3 스테이지 FFT는 애지머스 각도(106)를 결정하는데 사용된다.

예시적인 시나리오에서, 방출된 레이더 신호(102)는 예시적인 객체를 향해 두 전송기 안테나에 의해 발신될 수 있다. 신호(102)는 객체에서 반사되고 상이한 위상 위치를 갖는 애지머스 각도에 따른 다수의(예를 들어, 네 개) 수신 안테나에서 수신한다. 따라서, 단일 객체, 전송기 안테나와 수신기 안테나 사이의 거리는 상이한 것으로 간주될 수 있다.

도 2는 다수의 램프(201)를 포함하는 램프 신호의 개략도를 도시하고, 각각의 램프(201)는 방출된 레이더 신호의 주파수가 변경, 예를 들어, 증가되는 동안의 사전결정된 시간기간을 가질 수 있다. 즉, 각각의 램프(201)는 증가하는 주파수의 신호를 포함할 수 있고, 램프의 연속은 전송 안테나를 통해 방출되는 레이더 신호를 결정할 수 있다.

방출된 레이더 신호는 (원거리) 객체에서 반사되고 레이더 신호의 반사는 수신 안테나에서 수신되고 샘플링된다.

따라서, 각각의 안테나에서, 각각의 램프(201)에 대응하는 N개의 샘플이 결정되고, M개의 램프의 수는 안테나 당 총 N*M개의 샘플을 야기한다. 샘플은 또한 로우 데이터로서 지칭될 수 있고, 프로세싱 스테이지, 예를 들어, FFT 스테이지에서 프로세싱의 대상이 된다.

본원에서 지칭되는 레이더 데이터는 적어도 하나의 수신 안테나에서 수신되는 로우 데이터, 인터림 프로세싱 결과 및/또는, 예를 들어, FFT 프로세싱 이후의 최종 프로세싱 결과를 포함할 수 있다. 이러한 레이더 데이터는 다음과 같은 차원으로 구조화될 수 있다 : 램프 당, 안테나 당, 포착(acquisistion) 당.

도 3은 메모리(301)(샘플링된 레이더 데이터를 포함하는 레이더 메모리가 될 수 있음), DMA 엔진(302)(DMA :direct memory access), 입력 버퍼(303) 및 프로세싱 스테이지(304)를 포함하는 레이더 신호 프로세싱 디바이스의 개략도를 도시한다.

데이터는 DMA 엔진(302)을 통해 메모리(301)로부터 판독되고 입력 버퍼(303)에 저장된다. 프로세싱 스테이지(304)는 입력 버퍼(303)에 저장되는 것으로서 데이터를 사용하여 동작을 효율적으로 수행한다. 프로세싱 스테이지(304)는 입력 버퍼(303)에 저장되는 것으로서 다수의 데이터에 대해 선형 프로세싱을 수행하도록 구성될 수 있다. 예를 들어, 프로세싱 스테이지(304)는 입력 버퍼(303)에 의해 선형 순서로 프로세싱되어 공급되는, 256개의 샘플의 수에 대한 FFT 결과를 제공하는 FFT 프로세싱 스테이지가 될 수 있다.

프로세싱 스테이지(304)는 다음 중 어느 하나가 될 수 있다는 것에 유의한다: 제 1 FFT 프로세싱 스테이지, 제 2 FFT 프로세싱 스테이지, 제 3 FFT 프로세싱 스테이지, 제 4 FFT 프로세싱 스테이지, 윈도잉(windowing) 스테이지, 빔포밍(beamforming) 스테이지, 일관성 통합(coherent integration)을 제공하는 프로세싱 스테이지, 비일관성 통합(non-coherent integration)을 제공하는 프로세싱 스테이지, 로컬 최대 검색을 수행하는 프로세싱 스테이지 또는 통계를 제공하는 프로세싱 단계.

또한 하나 이상의 입력 버퍼(303)가 제공될 수 있다는 것에 유의해야한다. 프로세싱 스테이지(304)는 교차 방식으로 적어도 두 입력 버퍼로 피드되는 데이터에 대해 동작할 수 있다.

옵션으로서, 입력 버퍼(303)는 DMA 엔진(302) 또는 프로세싱 스테이지(304)의 부분이 될 수 있다. 입력 버퍼(303)는 또한 개별 메모리로서 제공될 수 있다.

DMA 엔진(302)은 특히 적어도 하나의 FIFO 메모리(305)(FIFO : first-in-first-out)을 포함할 수 있다. 따라서 DMA 엔진(302)은 메모리(301)로부터 판독되는 데이터가 입력 버퍼(303)에 피드되는 방법으로서 높은 유연성을 제공할 수 있어서 프로세싱 스테이지(304)에 의해 효율적으로 프로세싱된다. 예를 들어, 데이터의 전치(transposition)는 DMA 엔진(302)의 FIFO 메모리(305)를 채울 때 또는 입력 버퍼(303)를 채울 때 중 하나에서 수행될 수 있다.

프로세싱 스테이지(304)에서 계산되는 결과는 임의의 메모리에 저장될 수 있다. 도 3에서 또한 도시된, 일 예시적인 실시예에서, 이러한 결과는 메모리(301)에 저장될 수 있다. 특히 이러한 결과로 프로세싱될 데이터가 판독되는 메모리(301)에서의 위치에 결과를 저장하는 옵션이 될 수 있다. 따라서, 프로세싱 스테이지에 의해 채워지는 적어도 하나의 출력 버퍼(306)가 제공된다. DAM 엔진(307) - DMA 엔진(302)과 관련하여 설명된 FIFO 개념을 활용하는 FIFO 메모리(308)를 포함할 수 있음 - 은 출력 버퍼(306)로부터 메모리(301)로 데이터를 다시 기록하는 것을 사용한다.

DMA 엔진(302)은 입력 DMA 엔진으로서 간주될 수 있고 DMA 엔진(307)은 출력 DMA 엔진으로서 간주될 수 있다는 것에 유의해야한다. DMA 엔진(302, 307)은 통합된 DMA(입력 및 출력) 기능을 제공하는 블록(309)에서 통합될 수 있다.

또한 개별적인 입력이 판독되는 메모리(301)의 동일한 위치(어드레스)를 추출하도록 프로세싱 스테이지(304)의 출력이 기록될 수 있다는 것에 유의해야한다. 이는 레이더 애플리케이션에 대해 효율적일 수 있고, 여기서, 예를 들어, 로우 데이터는 오직 제 1 스테이지 FFT 데이터를 계산하기 위해 필요하여서(그리고 로우 데이터는 절대 다시 사용될 수 없다), 제 1 스테이지 FFT 결과는 로우 데이터 위에 기록된다. 따라서 이는 더 상위의 스테이지 FFT 계산에 대해 적용할 수 있다. 또한 하나의 옵션은 특히 메모리(301)의 상이한 어드레스로 프로세싱 스테이지(304)에 의해 계산되는 결과를 기록하기 위해, 메모리에 데이터를 덮어쓰기하지 않는 것이다.

도 4는 메모리(301)의 예시적인 할당(또는 이의 적어도 일부분)을 도시한다. 메모리의 각각의 엔트리(이 예시에서 64비트 값)는 제 1 스테이지 FFT 결과를 나타낸다. 도 4에서 사용된 엔트리 참조부호는 다음과 같이 해석될 수 있다.

- 첫번째 문자(A 내지 D)는 수신 안테나를 나타내고, 이 예시에서, 4개의 수신 안테나가 사용된다.

- 첫번째 숫자는 램프의 수(0 내지 4)를 나타내고, 이 예시에서, 총 M=5개의 램프가 사용된다.

- 두번째 숫자는 샘플의 개수를 나타내고(각각의 안테나에 대한 각각의 램프 내부에서), 각각의 램프는 예를 들어, 8, 16, 32, 64, 128 또는 256 샘플에 의해 샘플링될 수 있다.

제 2 스테이지 FFT는 메모리(301)에 저장되는 것으로서 제 1 스테이지 FFT 데이터에 대해 수행될 수 있다. 그러나, 이러한 제 2 스테이지 FFT를 효율적인 방식으로 수행하기 위해, 제 2 스테이지 FFT의 대상이 되는 데이터는 선형 방식으로 프로세싱 스테이지(304)에 제공될 필요가 있다. 이 목적을 위해, 메모리(301)는 DMA 엔진(302)에 의해 액세스되고 입력 버퍼(303)는 (프로세싱 스테이지(304)에 의해) 제 2 스테이지 FFT를 효율적으로 수행하기 위해 필요한 선형 데이터가 공급될 수 있다.

메모리(301)로의 판독 액세스는 도 4에 도시된 예시에서 특정 폭(예를 들어, 256 비트)에서 수행되고, 메모리에서 4개의 엔트리(각각은 64 비트에 이른다)를 판독하는 것을 야기한다. 이들 4개의 엔트리는 FIFO 메모리(305)로 판독되고 전치된 형식으로 입력 버퍼(303)에 저장된다. 옵션으로서, 이러한 전치는 메모리(301)로부터 FIFO 메모리(305)를 채울 때 수행될 수 있다.

도 5는 (램프를 가로질러) 안테나 A의 데이터로의 256 비트 판독 액세스를 시각화하고 이는 입력 버퍼(303)가 채워지는 방법을 보여줌으로써 전치된 데이터를 제공한다. 이 예시에서, FIFO 메모리(305)는 4개의 FIFO 셀을 가질 수 있고, 각각은 256 비트의 크기를 갖는다. 따라서, 메모리(301)로의 4개의 판독 액세스의 콘텐츠는 FIFO 메모리(305)(프레임(501)에 의해 나타남)에 저장될 수 있다. FIFO 메모리(305)의 개별적인 FIFO 셀은 도 5에 도시된 바와 같이 프로세싱된다: 제 1 FIFO 셀은 엔트리 A00, A01, A02 및 A03을 포함한다. 이들 엔트리는 입력 버퍼(303)에 전치된 형식으로 기록된다(따라서, FIFO 셀에서 라인은 입력 버퍼(303)에서의 컬럼이 된다). FIFO 메모리(305)에서 다음 라인이 프로세싱된 이후에, 또한, 추가적인 라인이 메모리(301)로부터 FIFO 메모리(305)로 판독될 수 있다 (즉, 프레임(501)이 하나의 라인을 아래로 움직임). 이 접근방식은 입력 버퍼(303)이 채워질 때까지 계속된다. 프로세싱 스테이지(304)가 구성되어서 입력 버퍼(303)를 라인 방향으로 효율적으로 프로세싱한다. 따라서, FIFO 메모리(305)는 입력 버퍼(303)를 채우는데 사용되어서 프로세싱 스테이지(304)에서의 효율적인 프로세싱이 지원된다.

제로 패딩(zero-padding)이 비어있는 엔트리를 채우기 위해 사용될 수 있음에 유의해야한다. 도 4 및 도 5의 예시에서, 8개의 값이 프로세싱 스테이지(304)에 의해 프로세싱되는 방법, 오직 5개의 램프가 사용가능하다. 이 경우에, 제로 패딩인 나머지 3개의 엔트리에 대해 사용될 수 있다.

메모리(301)로의 판독 액세스가 후속하는 엔트리로 지향되거나 사전결정된 오프셋을 갖는 엔트리로 지향된다는 것에 유의해야한다.

도 4의 예시에서, 입력 버퍼(303)는 메모리(301)로부터의 엔트리로 채워져서 제 2 스테이지 FFT는 프로세싱 스테이지(304)에서 효율적으로 수행될 수 있다. 이는 레이더 데이터의 속도 계산의 부분이 될 수 있다. 256 비트 폭 판독 동작을 사용하여, 메모리(301)의 4개의 엔트리는 다음에 대해 판독된다.

- 안테나 A 내지 D의 각각에 대해,

- 램프 0 내지 4의 각각에 대해.

또한, 기본 어드레스가 변경되어서(4씩 증분) 후속 256 비트 폭 판독 동작은 다음 4개의 엔트리로 지향되고 위에서 설명된 바와 같은 동일한 메커니즘을 적용한다(즉, 각각의 안테나에 대해, 각각의 램프에 대해).

또한 하나의 옵션은 모든 램프를 프로세싱하지 않지만, 대신에 오직 모든 n번째 램프를 프로세싱하는 것이다.

다른 옵션은 예를 들어, 각도 계산 목적으로 모든 안테나를 프로세싱할 수 있게 되는 것이다. 256 비트 폭 판독 동작은 다음에 대해 메모리(301)의 4개의 엔트리로 지향된다.

- 램프 0 내지 4 각각에 대해,

- 안테나 A 내지 D 각각에 대해.

다음으로, 위에서 설명된 바와 같이, 기본 어드레스는 메모리(301)로부터 다음의 엔트리 세트를 판독하도록 조정될 수 있다.

특히 제시된 솔루션은 와이드 메모리 액세스를 효율적으로 사용하는 것을 가능하게 하고, 하나 이상의 오퍼랜드(엔트리)가 각각의 메모리 액세스에 의해 판독된다. 특히 이는 오퍼랜드가 메모리의 동일한 위치로 다시 기록되어지는 경우에 적용한다. 이는 회피될 필요가 있는 ECC-보호 위치(ECC : Error Correcting Code)인 메모리 위치로의 판독-동작, 수정-동작 및 기록-동작인 경우에 유일할 수 있다.

프로세싱 스테이지(304)는 메모리(301)에 저장된 레이더 데이터로의 분산된 액세스를 필요로 한다. 이러한 분산된 액세스에 대한 많은 동기가 존재할 수 있고, 일례는 메모리로부터의 입력 오퍼랜드가 필요한 제 2 스테이지 FFT이며, 이는 효율적으로 동작하도록 프로세싱 스테이지로서 제 2 스테이지 FFT를 가능하게 하기 위해 선형 방식으로 라인 업(lined up)되지 않았다. 프로세싱 스테이지는 특정 수의 입력 오퍼랜드, 예를 들어, 256,가 버퍼를 통해 후속적으로 제공된다면 가장 시간 효율적일 수 있는 반면, 메모리를 거쳐 분산되는 어드레스로 지향되는 단일 판독 동작 및 프로세싱 스테이지에 의한 단일 판독 결과를 프로세싱하는 것은 다소 비효율적일 것이다.

본원에서 설명된 메모리 액세스는 유익하게 최적화될 수 있어서 판독 동작을 통해 획득된 모든 오퍼랜드가 사용되고 이러한 오퍼랜드가 폐기될 필요가 없다. 다른 장점은 전폭(full width) 메모리 기록 전달이 사용된다는 것이고, 이는 ECC를 사용할 때 특히 유익할 수 있다.

본원에서 제시된 예시들은 메모리로부터 다수의 오퍼랜드를 판독하는 것과 메모리의 이 부분으로(또는 대안으로서, 이의 다른 부분으로 또는 개별 메모리로) 프로세싱 스테이지의 결과를 기록하는 것을 가능하게 한다. 따라서, 제시된 접근방식은 프로세싱 스테이지와의 조합으로 적어도 하나의 메모리를 활용하는데 있어서 완전한 유연성을 가능하게 한다.

예를 들어, 어드레스 Dest는 다음과 같은 공식에 기초하여 계산될 수 있다.

여기서,

Base 는 기본 어드레스이고,

C는 카운터이고,

O는 오프셋이고,

S는 샘플(또는 빈) 루프를 지칭하고,

R은 내부 루프를 지칭하고, 이는 안테나 루프 또는 임의의 다른 루프로서 사용될 수 있고,

A는 외부 루프를 지칭하고, 램프 루프 또는 임의의 다른 루프로서 사용될 수 있다.

따라서, 어드레스 Dest는 3개의 루프, 샘플 루프, 램프 루프 및 안테나 루프와의 조합으로 기본 어드레스 Base에 대해 결정될 수 있다. 각각의 루프는 카운터 및 오프셋을 포함한다.

DMA 엔진은 메모리로부터의 전폭 데이터 판독 동작 및/또는 메모리로의 전폭 데이터 기록 동작을 지원하기 위해 FIFO 메모리를 포함할 수 있다.

데이터 판독에 대한 전치 동작은 메모리로부터 레이더 데이터를 판독하고 FIFO 메모리를 채울 때 또는 버퍼를 채울 때 중 하나에서 수행될 수 있다. 역 전치 동작은 FIFO 메모리를 채우거나 버퍼를 채우는 것 중 하나에 의해 메모리에 레이더 데이터를 기록하기 이전에 수행될 수 있다.

출력 DMA 엔진은 이전에 판독된 동일한 위치에서 결과를 다시 기록하도록 입력 DMA 엔진에 대해 사용되는 어드레싱 시퀀스를 복제할 수 있다. 이는 효율적인 방식으로 메모리의 공간을 활용한다. DMA 엔진은 적어도 하나의 FIFO 메모리, 특히 적어도 하나의 FIFO 셀을 포함할 수 있다.

특히 본원에서 설명된 예시들은 적어도 하나의 FIFO 메모리(다수의 FIFO 셀을 포함함)를 활용하는 DMA 엔진을 제안한다. 적어도 하나의 FIFO 메모리는 DMA 엔진에 연결될 수 있다. 적어도 하나의 FIFO 메모리는 DMA 엔진의 부분이 될 수 있다.

제시된 솔루션은 레이더 시스템의 더 높은 성능 및 감소된 수의 메모리 액세스에 기인한 감소된 전력 소비를 가능하게 한다.

특히 본원에서 제시된 예시는 다음의 솔루션들 중 적어도 하나에 기초할 수 있다. 특히 다음의 구성의 조합은 원하는 결과에 도달하도록 활용될 수 있다. 방법의 구성은 디바이스, 장치 또는 시스템 또는 그 반대의 임의의 구성과 통합될 수 있다.

레이더 신호를 프로세싱하는 디바이스가 제공되고, 디바이스는,

-DMA 엔진,

-버퍼,

-프로세싱 스테이지를 포함하고,

-DMA 엔진은,

- 메모리로의 판독 액세스를 수행하고―판독 액세스는 적어도 두 데이터 엔트리를 포함함-,

레이더 신호는 적어도 하나의 수신 안테나에 의해 수신되는 신호에 기초하는 임의의 신호(예를 들어, 샘플, 로우 또는 프로세싱된 데이터)가 될 수 있다.

DMA 엔진은 메모리로의 직접 메모리 액세스를 가능하게 하고, 이는 디바이스의 부분 또는 디바이스의 외부가 될 수 있다. 버퍼는 데이터를 라인 업하는 것을 가능하게 하는 메모리여서, 이는 효율적인 방식으로 프로세싱 스테이지에 의해 프로세싱될 수 있다. 버퍼는 프로세싱 스테이지의 부분이 될 수 있거나 프로세싱 스테이지의 외부에 제공될 수 있다.

따라서, 판독 액세스의 폭에 기초하여, 다수의 데이터 엔트리는 한번 판독될 수 있다. 이들 데이터 엔트리는 이 순서로 존재할 수 있지만, 프로세싱 스테이지에 의한 선형 프로세싱의 대상이 되지 않는다. 대신에, 데이터 엔트리는 프로세싱 스테이지에 의해 프로세싱되는 것인 상이한 스트림의 대상이 될 수 있다. 따라서, DMA 엔진은 이들 데이터 엔트리를 재분류하는 것을 가능하게 하여서 이들은 예를 들어, 상이한 스트림의 부분이 된다. 각각의 스트림은 프로세싱 스테이지에 의해 효율적으로 프로세싱될 수 있는 엔트리의 연속이 될 수 있다. 따라서, 이러한 재분류는 버퍼에서 전치된 형식으로 적어도 두 데이터 엔트리를 저장함으로써 달성될 수 있다.

하나의 옵션은 DMA 엔진에 의해 제공되는 재분류 구성이 인에이블 또는 디스에이블 될 수 있다는 것이다.

실시예에서, DMA 엔진은 전치된 형식으로 적어도 두 데이터 엔트리를 저장함으로써 버퍼를 채우도록 구성된다.

용어 "전치된 형식"은 서로 인접한 데이터 엔트리를 저장하는 것을 지칭할 수 있어서 이들은 상이한 프로세싱 스트림의 부분이 되고, 각각의 프로세싱 스트림은 프로세싱 스테이지로 개별적으로 피드된다.

실시예에서, DMA 엔진은 적어도 하나의 FIFO 메모리를 포함하고, DMA 엔진은 적어도 하나의 FIFO 메모리를 통해 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우도록 구성된다.

적어도 두 데이터 엔트리의 전치는 메모리로부터 FIFO 메모리를 채울 때 또는 FIFO 메모리로부터 버퍼를 채울 때 수행될 수 있다는 것에 유의해야한다.

하나의 옵션은 활성 FIFO 메모리(하나의 FIFO 메모리가 다수의 선택가능한 FIFO 셀을 갖는 경우의 FIFO 셀)의 수를 선택함으로써 상이한 수의 데이터 엔트리를 처리하는 것이 될 수 있다.

실시예에서, 프로세싱 스테이지는 다음 중 적어도 하나를 포함한다.

- FFT 프로세싱 스테이지,

- 윈도잉 스테이지,

- 빔포밍 스테이지,

- 일관성 통합을 제공하는 프로세싱 스테이지,

- 비일관성 통합을 제공하는 프로세싱 스테이지,

- 로컬 최대 검색을 수행하는 프로세싱 스테이지,

- 통계를 제공하는 프로세싱 스테이지.

실시예에서,

- DMA 엔진은 입력 DMA 엔진 및 출력 DMA 엔진을 포함하고,

- 버퍼는 입력 버퍼 및 출력 버퍼를 포함하고,

- 입력 DMA 엔진은

- 적어도 두 데이터 엔트리를 재분류함으로써 입력 버퍼를 채우도록 구성되고,

- 프로세싱 스테이지는 입력 버퍼에 저장된 데이터를 프로세싱하고 출력 버퍼로 프로세싱 스테이지의 결과를 기록하도록 구성되고,

- 출력 DMA 엔진은,

- 메모리로의 기록 액세스를 수행하도록 구성되고, 이러한 기록 액세스는 출력 버퍼로부터 메모리로 적어도 두 데이터 엔트리를 저장하는 것을 포함한다.

특히 하나의 옵션은 프로세싱 스테이지에 의해 결정되는 결과는 입력으로서 제공되는 데이터의 엔트리의 매우 동일한 위치에서 저장되는 것이다.

실시예에서, 디바이스는 또한 메모리를 포함한다.

또한, 레이더 신호를 프로세싱하는 방법이 제안되고, 방법은,

판독 액세스의 데이터 엔트리는 판독 액세스의 폭에 기초할 수 있다. 이러한 판독 액세스는 인접한 64 비트 데이터 엔트리를 포함하는 256 비트로 지향될 수 있다.

실시예에서, 단계 (a) 및 단계 (b)는 루프의 부분이고, 종료 조건이 충족될 때까지 프로세싱된다.

실시예에서, 종료 조건은 다음 중 적어도 하나에 기초한다.

- 램프의 수,

- 안테나의 수,

- 샘플의 수.

실시예에서, 단계 (a) 및 단계(b)는 DMA 엔진에 의해 수행된다.

실시예에서, 재분류에 의해 버퍼를 채우는 단계는 전치된 형식으로 적어도 두 데이터 엔트리를 저장하는 것에 의해 버퍼는 채우는 단계를 포함한다.

실시예에서, 방법은,

(d) 출력 버퍼로 프로세싱 스테이지의 결과를 기록하는 단계,

(e) 메모리로의 기록 액세스를 수행하는 단계를 더 포함하고, 이러한 기록 액세스는 출력 버퍼로부터 메모리로 적어도 두 데이터 엔트리를 저장하는 것을 포함한다.

실시예에서, 단계 (e)는 DMA 엔진에 의해 수행된다.

또한, 레이더 신호를 프로세싱하는 디바이스가 제안되고, 디바이스는,

컴퓨터 프로그램 제품이 제공되고, 이는 디지털 프로세싱 디바이스의 메모리로 직접 로딩가능하며, 본원에서 설명된 바와 같은 방법의 단계들을 수행하는 소프트웨어 코드 부분을 포함한다.

본원에서 설명된 바와 같은 적어도 하나의 디바이스를 포함하는 레이더 시스템이 제안된다.

하나 이상의 예시에서, 본원에서 설명된 기능은 특정 하드웨어 컴포넌트 또는 프로세서와 같은, 적어도 부분적으로 하드웨어로 구성될 수 있다. 더 일반적으로, 기술은 하드웨어, 프로세서, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 기능은 컴퓨터 판독가능 매체 상의 하나 이상의 명령어 또는 코드 상에 저장되거나 전송될 수 있고 하드웨어 기반 프로세싱 유닛에 의해 실행될 수 있다. 컴퓨터 판독가능 매체는 데이터 저장 매체와 같은 유형의 매체에 대응하는 컴퓨터 판독가능 저장 매체 또는 예를 들어, 통신 프로토콜에 따라, 한 곳에서 다른 곳으로의 컴퓨터의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 포함할 수 있다. 이 방식으로, 컴퓨터 판독가능 매체는 일반적으로 (1) 비일시적인 유형의 컴퓨터 판독가능 저장 매체 또는 (2) 신호 또는 반송파와 같은 통신 매체에 대응할 수 있다. 데이터 저장 매체는 본 개시에서 설명된 기술의 구현을 위한 명령어, 코드 및/또는 데이터 구조를 검색하는 하나 이상의 컴퓨터 또는 하나 이상의 프로세서에 의해 액세스될 수 있는 임의의 사용가능한 매체가 될 수 있다. 컴퓨터 프로그램 제품은 컴퓨터 판독가능 매체를 포함할 수 있다.

제한이 아닌 예시의 방식으로, 이러한 컴퓨터 판독가능 저장 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장부, 또는 다른 자기 저장 디바이스, 플래쉬 메모리, 또는 임의의 다른 매체를 포함할 수 있고, 이는 명령어 또는 데이터 구조의 형식으로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있다. 또한, 임의의 연결은 컴퓨터 판독가능 매체, 즉 컴퓨터 판독가능 전송 매체로 적절하게 지칭된다. 예를 들어, 명령어가 동축 케이블, 광 섬유 케이블, 동축 케이블, 디지털 가입선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 전송된다면, 동축 케이블, 광 섬유 케이블, 동축 케이블, 디지털 가입선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술은 매체의 정의 안에 포함된다. 그러나, 컴퓨터 판독가능 저장 매체 및 데이터 저장 매체는 접속, 반송파, 신호, 또는 다른 일시적인 매체를 포함하지 않지만, 대신에 비일시적인, 유형의 저장 매체로 지향된다는 것이 이해될 것이다. 본원에서 사용된 바와 같은, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD), 레이저 디스크, 광 디스크, 디지털 다용도 디스크(DVD), 플로피 디스크(floppy disk) 및 블루레이 디스크를 포함하고, 여기서 디스크(disk)는 일반적으로 데이터를 자기적으로 재생성하는 반면 디스크(disc)는 레이저를 사용하여 데이터를 광학적으로 재생성한다. 이들의 조합은 또한 컴퓨터 판독가능 매체의 범위 내에 포함될 것이다.

명령어는 하나 이상의 중앙 프로세싱 유닛(CPU), 디지털 신호 프로세서(DSP), 범용 마이크로프로세서, 애플리케이션 특정 집적 회로(ASIC), 필드 프로그래밍가능한 로직 어레이(FPGA) 또는 다른 등가의 집적된 또는 개별 로직 회로와 같은 하나 이상의 프로세서에 의해 실행될 수 있다. 따라서, 본원에서 사용된 바와 같은 용어 "프로세서"는 본원에서 설명된 기술의 구현을 위해 적합한 임의의 전술한 구조 또는 임의의 다른 구조를 지칭할 수 있다. 또한, 일부 양상에서, 본원에서 설명된 기능은 인코딩 및 디코딩을 위해 구성된, 또는 조합된 코덱으로 통합되는 전용 하드웨어 및/또는 소프트웨어 모듈 내에서 제공될 수 있다. 또한, 기술은 하나 이상의 회로 또는 로직 요소에서 완전하게 구현될 수 있다.

본 개시의 기술은 무선 핸드셋, 집적 회로(IC) 또는 IC의 세트(예를 들어, 칩 셋)를 포함하는, 다양한 디바이스들 또는 장치들로 구현될 수 있다. 다양한 컴포넌트, 모듈, 또는 유닛은 개시된 기술을 수행하도록 구성된 디바이스의 기능적 양상을 강조하도록 본 개시에서 설명되었지만, 반드시 상이한 하드웨어 유닛에 의한 실현을 필요로 하지는 않는다. 오히려, 위에서 설명된 바와 같이, 다양한 유닛은 단일 하드웨어 유닛으로 통합될 수 있거나 적합한 소프트웨어 및/또는 펌웨어와 함께, 위에서 설명된 바와 같은 하나 이상의 프로세서를 포함하는 상호동작가능한 하드웨어 유닛의 집합에 의해 제공될 수 있다.

본 발명의 다양한 예시적인 실시예가 개시되었지만, 본 발명의 사상 및 범위로부터 벗어남이 없이 본 발명의 장점 중 일부를 달성할 다양한 변경 및 수정이 이루어질 수 있음이 당업자에게 명백해질 것이다. 동일한 기능을 수행하는 다른 컴포넌트가 적합하게 대체될 수 있음이 당업자에게 분명해질 것이다. 명시적으로 언급되지 않는 경우에서도, 특정 도면과 관련하여 설명된 구성들은 다른 도면의 구성과 통합될 수 있다는 것이 언급되어야 할 것이다. 또한, 본 발명의 방법은 적합한 프로세서 명령어를 사용하는, 모든 소프트웨어 구현 또는 동일한 결과를 달성하는 하드웨어 로직 및 소프트웨어 로직의 조합을 활용하는 하이브리드 구현 중 하나로 달성될 수 있다. 본 발명의 개념에 대한 이러한 수정은 첨부된 청구항에 의해 커버되도록 의도된다.

Claims

레이더 신호를 프로세싱하는 디바이스에 있어서,
DMA 엔진과,
버퍼와,
프로세싱 스테이지를 포함하되,
상기 DMA 엔진은,
메모리로의 판독 액세스를 수행하고―상기 판독 액세스는 적어도 두 데이터 엔트리를 포함함―,
상기 적어도 두 데이터 엔트리를 재분류(resorting)함으로써 상기 버퍼를 채우도록 구성되고,
상기 프로세싱 스테이지는 상기 버퍼에 저장된 데이터를 프로세싱하도록 구성되는―상기 프로세싱 스테이지의 출력은 개별적인 입력이 판독되는 메모리의 동일한 위치에 기록됨―
레이더 신호 프로세싱 디바이스.
삭제
제 1 항에 있어서,
상기 DMA 엔진은 적어도 하나의 FIFO 메모리를 포함하고, 상기 DMA 엔진은 상기 적어도 하나의 FIFO 메모리를 통해 상기 적어도 두 데이터 엔트리를 재분류함으로써 상기 버퍼를 채우도록 구성되는
레이더 신호 프로세싱 디바이스.
제 1 항에 있어서,
상기 프로세싱 스테이지는,
FFT 프로세싱 스테이지,
윈도잉(windowing) 스테이지,
빔포밍(beamforming) 스테이지,
일관성 통합(coherent integration)을 제공하는 프로세싱 스테이지,
비일관성 통합(non-coherent integration)을 제공하는 프로세싱 스테이지,
로컬 최대 검색(local maximum search)을 수행하는 프로세싱 스테이지,
통계를 제공하는 프로세싱 스테이지 중 적어도 하나를 포함하는
레이더 신호 프로세싱 디바이스.
제 1 항에 있어서,
상기 DMA 엔진은 입력 DMA 엔진 및 출력 DMA 엔진을 포함하고,
상기 버퍼는 입력 버퍼 및 출력 버퍼를 포함하고,
상기 입력 DMA 엔진은,
메모리로의 판독 액세스를 수행하고―상기 판독 액세스는 적어도 두 데이터 엔트리를 포함함―,
상기 적어도 두 데이터 엔트리를 재분류함으로써 상기 입력 버퍼를 채우도록 구성되고,
상기 프로세싱 스테이지는 상기 입력 버퍼에 저장된 상기 데이터를 프로세싱하고 상기 출력 버퍼로 상기 프로세싱 스테이지의 결과를 기록하도록 구성되고,
상기 출력 DMA 엔진은 메모리로의 기록 액세스를 수행하도록 구성되고,
상기 기록 액세스는 상기 출력 버퍼로부터 상기 메모리로 적어도 두 데이터 엔트리를 저장하는 것을 포함하는
레이더 신호 프로세싱 디바이스.
제 1 항에 있어서,
상기 메모리를 더 포함하는
레이더 신호 프로세싱 디바이스.
레이더 신호를 프로세싱하는 방법에 있어서,
(a) 메모리로의 판독 액세스를 수행하는 단계―상기 판독 액세스는 적어도 두 데이터 엔트리를 포함함―와,
(b) 상기 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우는 단계와,
(c) 프로세싱 스테이지에 의해 상기 버퍼의 콘텐츠를 프로세싱하는 단계―상기 프로세싱 스테이지의 출력은 개별적인 입력이 판독되는 메모리의 동일한 위치에 기록됨―
를 포함하는 레이더 신호 프로세싱 방법.
제 7 항에 있어서,
상기 단계 (a) 및 상기 단계 (b)는 루프의 부분이고, 종료 조건이 충족될 때까지 프로세싱되는
레이더 신호 프로세싱 방법.
제 8 항에 있어서,
상기 종료 조건은,
램프의 수,
안테나의 수,
샘플의 수 중 적어도 하나에 기초하는
레이더 신호 프로세싱 방법.
제 7 항에 있어서,
상기 단계 (a) 및 상기 단계 (b)는 DMA 엔진에 의해 수행되는
레이더 신호 프로세싱 방법.
삭제
제 7 항에 있어서,
(d) 출력 버퍼로 상기 프로세싱 스테이지의 결과를 기록하는 단계와,
(e) 상기 메모리로의 기록 액세스를 수행하는 단계를 더 포함하고, 상기 기록 액세스는 상기 출력 버퍼로부터 상기 메모리로 상기 적어도 두 데이터 엔트리를 저장하는 단계를 포함하는
레이더 신호 프로세싱 방법.
제 12 항에 있어서,
상기 단계 (e)는 DMA 엔진에 의해 수행되는
레이더 신호 프로세싱 방법.
레이더 신호를 프로세싱하는 디바이스에 있어서,
메모리로의 판독 액세스를 수행하는 수단―상기 판독 액세스는 적어도 두 데이터 엔트리를 포함함―과,
상기 적어도 두 데이터 엔트리를 재분류함으로써 버퍼를 채우는 수단과,
프로세싱 스테이지에 의해 상기 버퍼의 콘텐츠를 프로세싱하는 수단―상기 프로세싱 스테이지의 출력은 개별적인 입력이 판독되는 메모리의 동일한 위치에 기록됨―
을 포함하는 레이더 신호 프로세싱 디바이스.
디지털 프로세싱 디바이스의 메모리로 직접 로딩가능한 컴퓨터 판독가능 저장 매체에 저장된 컴퓨터 프로그램으로서,
제 7 항에 따른 방법의 단계들을 수행하는 소프트웨어 코드 부분을 포함하는 컴퓨터 프로그램.
제 1 항에 따른 적어도 하나의 디바이스를 포함하는 레이더 시스템.