KR101903608B1 - 빠르고 정확한 기동을 위해 구성된 아날로그 회로 - Google Patents

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에크람 에이치. 부이얀
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샌디스크 테크놀로지스 엘엘씨
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

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Abstract

아날로그 회로가 빠르고 정확한 방식으로 기동시 요망된 상태까지 신속하게 구동될 수 있게 하는 기술 및 회로가 기술된다.

Description

빠르고 정확한 기동을 위해 구성된 아날로그 회로{ANALOG CIRCUIT CONFIGURED FOR FAST, ACCURATE STARTUP}
관계된 출원 데이터
본 출원은 2012년 7월 2일에 출원된 미국 가 특허 출원번호61/667,259(Attorney Docket No. SNDKP633P/SDD-1973P), 및 2012년 7월 18일에 출원된 미국 특허 출원번호 13/551,844(Attorney Docket No. SNDKP633/SDA-1769-US)에 대한 우선권을 주장하며, 이들 전체 개시된 바는 모든 목적을 위해 참조로 본원에 포함된다.
본 발명은 아날로그 회로에 관한 것으로, 특히 기동에서 요망되는 상태에 신속하고 정확하게 도달하는 아날로그 회로에 관한 것이다.
예를 들어 기준 회로 및 레귤레이터와 같은 아날로그 회로는 종종 예를 들어 수 백 나노초 이내에 매우 빠르게 턴 온할 것이 요구된다. 또한, 이러한 회로는 또한 매우 빠른 턴-온 시간 이내에 높은 정확도 레벨로 한 특정 상태(예를 들면, 출력 기준 전압 레벨)에 수렴할 것이 요구될 수도 있다. 이것은 서로 다른 기능 블록들이 파워 관리 목적으로 선택적으로 저-파워 또는 대기 모드에 놓여질 수 있는 시스템엔 특히 중요하다. 이러한 블록들은 시스템 동작을 바람직하지 못하게 중단 또는 지연함이 없이 요구시 최대 파워까지 신속하게 "웨이크 업(wake up)"할 수 있어야 한다.
빠른 턴-온 시간을 달성하기 위한 한 일반적인 기술은 회로 노드 또는 네트워크를 요망되는 레벨에 매우 가깝게 신속하게 충전하기 위해 클램프 회로의 사용을 수반한다. 이 기술에 결점은 이것이 클램프 회로를 구현하기 위해 사용되는 장치에 변동, 예를 들면, 다이오드 전압 혹은 트랜지스터의 임계 전압에 변동에 기인하여 모든 응용에 대해, 요구되는 정확도 레벨을 제공하지 않을 수도 있다는 것이다.
또 다른 일반적인 기술은 목표 네트워크 또는 노드에 연결된 회로(예를 들면, 연산 증폭기)의 느린 성분의 슬루 레이트를 증가시키기 위해 기동시 고 바이어스 전류의 일시적 사용을 수반한다. 이 수법은 이것이 기동 조건 및 정상-상태 조건 둘 다를 위한 상태를 발생하기 위해 동일 회로를 사용하기 때문에 매우 정확할 수 있다. 그러나, 고 바이어스 전류는 종종 어떤 부하 조건들에 대해선 불안정성을 초래하고, 따라서 바람직하지 못하게 복잡한 설계 문제가 나타난다.
본 발명에 따라, 빠르고 정확한 기동 회로가 제공된다. 특정 구현예에 따라, 회로는 정상-상태 회로, 정상-상태 회로에 결합되고 부하 조건을 나타내는 부하, 및 정상-상태 동작 동안 정상-상태 바이어스 전류를 정상-상태 회로에 제공하게 구성된 정상-상태 바이어스 전류원을 포함하는, 정상-상태 블록을 포함한다. 기동 블록은 기동 모드 동안 기동 바이어스 전류를 기동 회로에 제공하게 구성된 기동 회로 및 기동 바이어스 전류원을 포함한다. 기동 바이어스 전류는 정상-상태 바이어스 전류보다 실질적으로 더 크다. 기동 회로는, 기동 모드 동안, 기동 회로 및 정상-상태 회로가 요망되는 상태에 연결되는 공통 노드를 기동 회로가 구동하게 구성되도록, 부하 조건 없이 실질적으로 정상-상태 회로와 유사한 동작 특징들을 갖는다. 요망되는 상태는 부하 조건을 가진 정상-상태 동작 동안 정상-상태 회로에 의해 달성되는 것과 실질적으로 동일하다.
또 다른 구현예에 따라, 회로는 제 1 스테이지 및 제 2 스테이지를 갖는 전압 레귤레이터, 전압 레귤레이터에 결합되고 부하 조건을 나타내는 부하, 및 정상-상태 동작 동안 정상-상태 바이어스 전류를 전압 레귤레이터의 적어도 한 부분에 제공하게 구성된 정상-상태 바이어스 전류원을 포함하는, 정상-상태 블록을 포함한다. 기동 블록은 기동 모드 동안 기동 바이어스 전류를 기동 회로에 제공하게 구성된 기동 회로 및 기동 바이어스 전류원을 포함한다. 기동 바이어스 전류는 실질적으로 정상-상태 바이어스 전류보다 크다. 기동 회로는 실질적으로 전압 레귤레이터의 제 1 및 제 2 스테이지들과 개요적으로 동일하며, 기동 모드 동안, 기동 회로가 공통 노드를 요망되는 상태까지 구동하게 구성되도록, 부하 조건은 없는 전압 레귤레이터의 제 1 및 제 2 스테이지들과 실질적으로 유사한 동작 특징들을 갖는다. 공통 노드는 전압 레귤레이터의 제 1 스테이지와 제 2 스테이지 사이에 있다. 요망되는 상태는 부하 조건을 갖고 정상-상태 동작 동안 전압 레귤레이터의 제 1 스테이지에 의해 달성되는 것과 실질적으로 동일하다.
또 다른 구현예에 따라, 회로를 동작시키는 방법이 제공된다. 회로는 기동 바이어스 전류를 제공하게 구성된 기동 회로 및 기동 바이어스 전류원을 포함하는 기동 블록을 포함한다. 회로는 정상-상태 회로, 정상-상태 회로에 결합되고 부하 조건을 나타내는 부하, 및 정상-상태 바이어스 전류를 제공하게 구성된 정상-상태 바이어스 전류원을 더 포함한다. 기동 바이어스 전류는 정상-상태 바이어스 전류보다 실질적으로 크다. 기동 회로는 부하 조건 없는 정상-상태 회로와 실질적으로 유사한 동작 특징들을 갖는다. 기동 바이어스 전류는 기동 모드 동안 기동 회로에 제공되고 그럼으로써 기동 회로 및 정상-상태 회로 둘 다가 요망되는 상태에 연결되는 공통 노드를 구동한다. 요망되는 상태는 부하 조건을 갖고 정상-상태 동작 동안 정상-상태 회로에 의해 달성되는 것과 실질적으로 동일하다. 기동 회로는 일단 상기 요망되는 상태에 도달되면 비활성화된다. 정상-상태 동작 동안 정상-상태 바이어스 전류가 정상-상태 회로에 제공된다.
이에 더하여 본 발명의 특성 및 잇점의 이해는 명세서 및 도면의 나머지 부분을 참조하여 실현될 수 있다.
도 1은 빠르고 정확한 기동을 위해 구성된 아날로그 회로의 특정 구현예의 간이화한 개요도이다.
도 2는 빠르고 정확한 기동을 위해 구성된 아날로그 회로의 또 다른 구현예의 간이화한 개요도이다.
발명을 수행하기 위해 발명자에 의해 고찰된 최선의 모드를 포함하는 발명의 구체적 실시예를 이제 상세히 참조할 것이다. 이들 구체적 실시예의 예가 동반된 도면에 도시되었다. 발명이 이들 구체적 실시예에 관련하여 기술되지만, 이것은 기술된 실시예로 발명을 제한하려는 것이 아님이 이해될 것이다. 반대로, 이것은 첨부된 청구하에 의해 정의된 발명의 정신 및 범위 내에서 포함될 수 있는 대안, 수정, 및 등가물을 포함하게 의도된 것이다. 다음 설명에서, 구체적 상세는 본 발명의 전반전 이해를 제공하기 위해 개시된다. 본 발명은 이들 구체적 상세의 일부 또는 전부 없이 실시될 수도 있다. 또한, 발명이 불필요하게 모호하게 되는 것을 피하기 위해 공지된 특징들은 상세히 기술되어 있지 않을 수 있다.
특정 부류의 실시예에 따라, 기동 모드 동안 아날로그 회로의 목표 네트워크 또는 노드를 요망되는 상태까지 구동하기 위한 기동 블록이 제공된다. 기동 블록은 기동 블록이 정상-상태 블록에 의해 구동되는 부하를 포함하지 않는 것을 제외하고, 정상-상태 조건들(즉, 정상-상태 블록) 하에서 목표 네트워크 또는 노드를 구동하는 아날로그 회로의 부분의 개요적으로 실질적 복제이다. 특정 구현예가 도 1에 도시되었다.
도 1은 정상-상태 블록(102) 및 연관된 기동 블록(104)의 간이화된 개요도이다. 도시된 구현예에서, 정상-상태 블록(102)은 전압 레귤레이터이다. 그러나, 이해되는 바와 같이, 정상-상태 블록(102)은 예를 들면 기준 회로를 포함하는 매우 다양한 아날로그 회로들 중 어느 것을 포함할 수도 있다. 그러므로, 본 발명의 범위는 전압 레귤레이터 또는 임의의 특정한 유형의 아날로그 회로로 제한되지 않을 것이다.
정상-상태 블록(102)의 전압 레귤레이터는 전류원(108)(IBias1)에 의해 바이어스되는 연산 증폭기(106)를 포함하는 제 1 스테이지를 포함한다. 연산 증폭기(106)은 파워 스위치(110) 및 피드백을 연산 증폭기(106)에 제공하는 저항기 디바이더(가변 저항기(R1) 및 저항기(R2))를 포함하는 제 2 스테이지를 구동한다. 정상-상태 블록(102)의 제 2 스테이지는 부하(112) 및 출력 커패시터(114)를 구동한다.
정상-상태 동작 동안(신호(EN)이 활성화되고 신호(EN_Startup)가 비활성화되었을 때), Vout이 요망되는 레귤레이트 점 이상이 되었을 때, 연산 증폭기(106)의 비반전 입력에 피드백 전압이 대응하여 높아, 반전 입력에 VREF을 초과하여 NET_COM에 전압을 높게 구동한다. 이것은 파워 스위치(110)을 턴 오프하여, 커패시터(114)이 방전되게 하고(R1 및 R2의 직렬 저항을 통해), 연산 증폭기(106)의 비반전 입력에 피드백 전압을 낮춘다. 이 전압을 VREF 미만으로 갔을 때, 연산 증폭기(106)의 출력은 NET_COM에 전압을 낮게 구동하여, 파워 스위치(110)는 턴 온시키고, 부하(112)를 Vsupply에 연결하여 커패시터(114)를 충전시킨다. 이러한 식으로 부하(112) 및 커패시터(114)을 Vsupply에 연결하고 단절시킴으로써, 부하(112)에 공급되는 출력 전압(Vout)은 요망되는 레벨에 레귤레이트된다.
정상-상태 동작 동안 전류원(108)에 의해 연산 증폭기(106)에 제공되는 바이어스 전류(즉, IBias1)는 정상-상태 블록(102)의 안정성을 보증하게 의도된 레벨에 설정된다. 그러나, 위에 논의된 바와 같이, 이러한 바이어스 전류는 시스템 요건을 만족시킬만큼 충분히 빠르게 연산 증폭기(106)가 이의 출력에서 목표 네트워크를 요망되는 상태(예를 들면, NET_COM에 전압을 요망되는 레벨까지 가져가기 위한)까지 구동시킬 수 있기엔 전형적으로 부족하다. 그러므로, 기동 모드 동안, 기동 블록(104)은 실질적으로 유사한 목표 네트워크를 구동하여 NET_COM에 전압을 요망되는 레벨까지 가져가기 위해 활성화된다(신호(EN_Startup)를 통해).
도 1에 도시된 바와 같이, 기동 블록(104) 대부분은 실질적으로 정상-상태 블록(102)과 개요적으로 동일하며, 파워 스위치(160) 및 저항기(R1_2, R2_2)를 포함하는 저항기를 포함하는 제 2 스테이지를 구동하는 제 1 스테이지 연산 증폭기(156)를 포함한다. 여러 구현예에 따라, 이들 성분들 일부 또는 전부는 정상-상태 블록(102)의 대응하는 성분들이 실질적으로 유사한 목표 네트워크를 나타내도록 이들과 충분히 매칭된다. 예시된 구현예에서 중요한 차이는 기동 블록(104)이 출력 커패시터 또는 부하를 포함하지 않는다는 것이다. 또 다른 중요한 차이는 전류원(108)에 의해 연산 증폭기(106)에 제공되는 바이어스 전류보다 현저하게 큰 바이어스 전류(IBias2)을 제공하는 전류원(158)에 의해 연산 증폭기(156)이 바이어스된다는 것이다.
바이어스 전류(IBias2)는 기동 블록(104)이 이의 목표 네트워크를 요망되는 상태까지 구동하여 NET_COM에 전압을 요망되는 전압에 가져가게 할 수 있게 하는데 충분히 연산 증폭기(156)의 슬루 레이트가 높게 되도록 설정된다. 일단 이것이 달성되면, 기동 블록(104)은 비활성화될 수 있어(EN_Startup을 비활성화함으로써), 연산 증폭기(106)가 이의 목표 네트워크를 구동하게 한다. 일부 구현예에 따라, 정상-상태 블록(102)은 이것이 목표 네트워크의 구동에 기여하는 것보다 기동 블록(104)이 기여하는 것과 이의 훨씬 더 큰 바이어스 전류가 우세하게 될 것이라면 기동 모드 동안 활성화될 수 있다. 대안적으로, 정상-상태 블록(102)은 기동 모드의 전체 또는 부분 동안 비활성화될 수 있다.
기동 블록(104)의 성분들이 나타내는 목표 네트워크는 정상-상태 블록(102)의 대응하는 성분들이 나타내는 것과 실질적으로 유사하기 때문에, 기동 모드로부터 비롯된 NET_COM에 전압은 실질적으로 요망되는 정상-상태 전압과 동일하며, 따라서 빠른 기동 기간 내에 요망되는 정확도 레벨을 제공한다. 정확도 레벨은 정상-상태 블록(102) 및 기동 블록(104)의 각각의 성분들의 매칭 레벨을 조절함으로써 조절될 수 있음에 유의한다.
또한, 기동 블록(104)이 나타내는 목표 네트워크는 정상-상태 동작 동안 정상-상태 블록(102)이 경험하는 부하 조건들을 경험하기 때문에, NET_COM에 전압은 연산 증폭기(106)가 유사한 바이어스 전류에 의해 구동되었더라면 나타날 수도 있었을 안정성 문제 없이 요망되는 레벨까지 신속하고 정확하게 구동될 수 있다.
더 일반적인 구현예가 도 2에 도시되었다. 도 1에 도시된 더 특정한 구현예에서와 같이, 도 2의 구현예는 정상-상태 블록(202) 및 기동 블록(204)을 포함한다. 위에 논의된 바와 같이, 정상-상태 블록(202)은 빠르고 정확한 기동이 요망되는 매우 다양한 아날로그 회로들 중 어느 것일 수 있다. 예를 들면, 정상-상태 블록(202)은 전압 레귤레이터(도 1을 참조하여 논의된 바와 같은), 기준 회로, 등에 대응할 수 있다. 이에 따라, 정상-상태 회로(206)는 매우 다양한 회로 유형들 및 토폴로지들을 포함할 수 있다.
정상-상태 조건들 하에서, 정상-상태 회로(206)는 부하(212)에 연결되고, 바이어스 전류(IBias_Steady-State)는 전류원(208)에 의해 정상-상태 회로(206)의 적어도 부분에 제공된다. 기동 모드 동안에, 기동 블록(204)은 NET_COM에 전압을 요망되는 레벨에 가져가기 위해 활성화된다(신호(EN_Startup)을 통해)). 이것은 전류원(208)에 의해 정상-상태 회로(206)에 제공되는 바이어스 전류보다 현저하게 큰 전류원(258)을 통해 기동 회로(256)에 바이어스 전류(IBias_Startup)의 인가에 의해 달성된다. 일단 이것이 달성되면, 기동 블록(204)은 비활성화될 수도 있다.
바이어스 전류(IBias_Startup)은 요구되는 기동 시간(예를 들면, 시스템 요건에 의해 부과되는) 내에 기동 블록(204)이 이의 목표 네트워크를 요망되는 상태까지 구동하여 NET_COM에 전압이 요망되는 전압에 가져갈 수 있게 하는데 충분히 연산 증폭기(256)의 슬루 레이트가 높게 되도록 설정된다. 기동 회로(256)는 정상-상태 회로(206)와 실질적으로 유사한 동작 특징들과 훨씬 더 높은 바이어스 전류를 갖기 때문에, NET_COM에 전압은 정상-상태 회로(206)에 의해 달성될 수 있을 정확도를 갖고, 그러나 훨씬 더 짧은 기간 내에 요망되는 레벨까지 구동된다. 또한, 기동 회로(256)은 정상-상태 회로(206)이 정상-상태 동작 하에서 행하는 것과 동일한 부하 조건들을 경험하지 않기 때문에, 요망되는 빠르고 정확한 기동은 안정된 방식으로 달성된다.
발명이 특히, 이의 구체적 실시예를 참조하여 도시되고 기술되었지만, 당업자는 개시된 실시예의 형태 및 상세에 변경들이 발명의 정신 또는 범위 내에서 행해질 수 있음을 알 것이다. 예를 들면, 여러 구현예에 따라, 기동 블록의 성분들은 정상-상태 블록의 성분들에 관하여 몇몇 측면들이 다를 수 있지만 여전히 기술된 방식으로 동작할 수 있다. 기동 블록 및 정상-상태 블록의 동작 행동이 실질적으로 유사한 한(예를 들면, 프로세스, 전압 및 온도에 대해), 요망되는 동작이 달성될 수 있다. 예를 들면, 도 1에 도시된 구현예에서, 파워 스위치(160)는 NET_COM에 전압이 요망되는 레벨에 도달함을 보증 하기 위해 파워 스위치(110)에 물리적으로 매칭할 필요는 없다. 즉, 전압 레귤레이터의 정상-상태 파워 요건이 주어졌을 때, 파워 스위치(110)는 병렬로 비교적 큰 한 어레이의 트랜지스터들로서 구현될 수도 있을 것이다. 그러나, 파워 스위치(160)는 동일 파워 요건을 갖지 않기 때문에, 이것은 더 작은 어레이, 혹은 심지어 단일의 트랜지스터로서 구현될 수도 있을 것이다. 유사하게, 연산 증폭기(156)는 이것이 이의 목표 네트워크를 구동하는 방식과 실질적으로 유사하게 행동하는 한, 연산 증폭기(106)보다 작은 장치일 수도 있다. 이외 다른 적합한 변형이 당업자에게 명백해질 것이다.
또 다른 예에서, 여러 구현예들은 다양한 표준 또는 전유 CMOS 프로세스들 중 어느 것을 사용하여 구현될 수 있다. 그러나, 예를 들면, GaAs, SiGe, 등을 포함한 훨씬 더 넓은 범위의 반도체 물질들 및 제조 프로세서들을 채용할 수 있는 구현예들이 고려됨에 유의한다. 본원에 기술된 바와 같은 빠른 기동 회로는 소프트웨어(비-일시적 컴퓨터-판독가능 매체 내 목적 코드 또는 기계 코드)로, 컴파일의 여러 스테이지들로, 하나 이상의 네트리스트(예를 들면, SPICE 네트리스트)로서, 시뮬레이션 언어로, 하드웨어 디스크립션 언어(예를 들면, 베릴로그, VHDL)로, 한 세트의 반도체 처리 마스크들에 의해, 그리고 부분적으로 혹은 완전히 실현된 반도체 장치들(예를 들면, ASIC)로서, 표현(제한 없이)될 수 있다. 당업자가 이해하는 바와 같은 전술한 것의 각각에 대한 여러 대안들 또한 발명의 범위 내에 있다.
마지막으로, 본 발명의 여러 잇점, 측면, 및 목적이 여러 실시예를 참조하여 본원에 기술되었을지라도, 발명의 범위는 이러한 잇점, 측면, 및 목적에 관하여 제한되지 않음에 이해될 것이다. 그보다는, 발명의 범위는 첨부된 청구항에 관하여 판정될 것이다.

Claims (12)

  1. 정상-상태 회로, 상기 정상-상태 회로의 출력 노드에 결합되고 부하 조건을 나타내는 부하, 및 정상-상태 동작 동안 정상-상태 바이어스 전류를 상기 정상-상태 회로에 제공하게 구성된 정상-상태 바이어스 전류원을 포함하는, 정상-상태 블록; 및
    기동 회로 및 기동 모드 동안 기동 바이어스 전류를 상기 기동 회로에 제공하게 구성된 기동 바이어스 전류원을 포함하는 기동 블록으로서, 상기 기동 바이어스 전류는 상기 정상-상태 바이어스 전류보다 큰 것인, 기동 블록을 포함하고;
    상기 기동 회로는 상기 기동 모드 동안, 상기 기동 회로 및 상기 정상-상태 회로 모두 연결되는 공통 노드를 요망되는 상태로 구동하게 구성되도록, 상기 기동 회로는 상기 부하 조건이 없을 때의 상기 정상-상태 회로와 실질적으로 동일한 동작 특성들을 가지며, 상기 공통 노드는 상기 정상-상태 회로의 상기 출력 노드와 상이하고, 상기 요망되는 상태는 상기 부하 조건이 있을 때의 정상-상태 동작 동안 상기 정상-상태 회로에 의해 달성되는 것과 실질적으로 동일한 것인, 회로.
  2. 제 1 항에 있어서, 상기 기동 회로는 실질적으로, 상기 정상-상태 회로의 부분과 도식적으로 동일한, 회로.
  3. 제 1 항에 있어서, 상기 기동 회로는 상기 정상-상태 회로와 도식적으로 동일한, 회로.
  4. 제 1 항에 있어서, 상기 정상-상태 블록은 전압 레귤레이터 또는 기준 회로를 포함하는, 회로.
  5. 제 1 항에 있어서, 상기 기동 바이어스 전류는 상기 기동 회로의 하나 이상의 컴포넌트들에 대한 특정 슬루 레이트(slew rate)를 달성하게 선택되는, 회로.
  6. 제 1 항에 있어서, 상기 기동 블록은 상기 기동 모드 동안에만 활성화되게 구성되는, 회로.
  7. 제 1 스테이지 및 제 2 스테이지를 갖는 전압 레귤레이터, 상기 전압 레귤레이터에 결합되고 부하 조건을 나타내는 부하, 및 정상-상태 동작 동안 정상-상태 바이어스 전류를 상기 전압 레귤레이터의 적어도 한 부분에 제공하게 구성된 정상-상태 바이어스 전류원을 포함하는, 정상-상태 블록; 및
    기동 회로 및 기동 모드 동안 기동 바이어스 전류를 상기 기동 회로에 제공하게 구성된 기동 바이어스 전류원을 포함하는 기동 블록으로서, 상기 기동 바이어스 전류는 상기 정상-상태 바이어스 전류보다 크고, 상기 기동 회로는 실질적으로 상기 전압 레귤레이터의 상기 제 1 및 제 2 스테이지들과 도식적으로 동일한 것인, 상기 기동 블록을 포함하고;
    상기 기동 회로는 상기 기동 모드 동안, 상기 기동 회로가 공통 노드를 요망되는 상태까지 구동하게 구성되도록, 상기 부하 조건이 없을 때의 상기 전압 레귤레이터의 상기 제 1 및 제 2 스테이지들과 실질적으로 동일한 동작 특성들을 가지며, 상기 공통 노드는 상기 전압 레귤레이터의 상기 제 1 스테이지와 상기 제 2 스테이지 사이에 있고, 상기 요망되는 상태는 상기 부하 조건이 있을 때의 정상-상태 동작 동안 상기 전압 레귤레이터의 상기 제 1 스테이지에 의해 달성되는 것과 실질적으로 동일한, 회로.
  8. 제 7 항에 있어서, 상기 기동 회로는 상기 전압 레귤레이터의 상기 제 1 및 제 2 스테이지들과 도식적으로 동일한, 회로.
  9. 제 7 항에 있어서, 상기 기동 바이어스 전류는 상기 기동 회로의 하나 이상의 컴포넌트들에 대한 특정 슬루 레이트를 달성하게 선택되는, 회로.
  10. 제 9 항에 있어서, 상기 하나 이상의 컴포넌트들은 연산 증폭기를 포함하는, 회로.
  11. 제 7 항에 있어서, 상기 기동 블록은 상기 기동 모드 동안에만 활성화되게 구성되는, 회로.
  12. 회로를 동작시키는 방법으로서, 상기 회로는 기동 회로 및 기동 바이어스 전류를 제공하게 구성된 기동 바이어스 전류원을 포함하는 기동 블록을 포함하고, 상기 회로는 정상-상태 회로, 상기 정상-상태 회로의 출력 노드에 결합되고 부하 조건을 나타내는 부하, 및 정상-상태 바이어스 전류를 제공하게 구성된 정상-상태 바이어스 전류원을 포함하는 정상-상태 블록을 더 포함하고, 상기 기동 바이어스 전류는 상기 정상-상태 바이어스 전류보다 크며, 상기 기동 회로는 상기 부하 조건이 없을 때의 상기 정상-상태 회로와 실질적으로 동일한 동작 특성들을 갖는 것으로, 상기 방법은
    기동 모드 동안, 상기 기동 바이어스 전류를 상기 기동 회로에 제공하고 그럼으로써 상기 기동 회로 및 상기 정상-상태 회로 모두 연결되는 공통 노드를 요망되는 상태로 구동하는 단계로서, 상기 공통 노드는 상기 정상-상태 회로의 상기 출력 노드와 상이하고, 상기 요망되는 상태는 상기 부하 조건이 있을 때의 정상-상태 동작 동안 상기 정상-상태 회로에 의해 달성되는 것과 실질적으로 동일한 것인, 단계;
    일단 상기 요망되는 상태에 도달되면 상기 기동 회로를 비활성화하는 단계; 및
    정상-상태 동작 동안 상기 정상-상태 바이어스 전류를 상기 정상-상태 회로에 제공하는 단계를 포함하는, 방법.
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