KR101894552B1 - Liquid crystal display device including pixel electrode having different width - Google Patents

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Abstract

본 발명은 화소전극의 폭 및 화소전극과 화소전극 사이의 간격을 규칙적으로 변동시킴으로써 공정편차에 의한 불량을 최소화하기 위한 액정표시소자에 관한 것으로, 복수의 화소영역를 정의하는 복수의 게이트라인 및 데이터라인; 각각의 화소영역내에 배치된 박막트랜지스터; 상기 화소영역내에 배치되어 전계를 형성하는 공통전극; 및 상기 화소영역내에 띠형상으로 배치되어 상기 공통전극과 전계를 형성하는 복수의 화소전극으로 구성되며, 상기 화소전극은 인접하는 화소전극과는 그 폭 및 간격이 다른 것을 특징으로 한다.The present invention relates to a liquid crystal display element for minimizing defects due to process variations by regularly varying the width of the pixel electrodes and the interval between the pixel electrodes and the pixel electrodes and includes a plurality of gate lines defining a plurality of pixel regions, ; A thin film transistor disposed in each pixel region; A common electrode disposed in the pixel region to form an electric field; And a plurality of pixel electrodes arranged in a strip shape in the pixel region and forming an electric field with the common electrode, wherein the pixel electrodes are different in width and interval from the adjacent pixel electrodes.

Description

폭이 다른 화소전극이 형성된 액정표시소자{LIQUID CRYSTAL DISPLAY DEVICE INCLUDING PIXEL ELECTRODE HAVING DIFFERENT WIDTH}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a liquid crystal display (LCD)

본 발명은 액정표시소자에 관한 것으로, 특히 화소전극의 폭 및 간격을 다르게 형성하여 공정편차에 의한 불량을 방지할 수 있는 액정표시소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of preventing defects due to process variations by forming pixel electrodes with different widths and intervals.

근래에는 정보화사회의 발전과 더불어 표시장치에 대한 요구가 증대되면서, LCD(Liquid Crystalline Polymer), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), FED(Field Emission Display), VFD(Vacuum Fluorescent Display)와 같은 다양한 평판표시장치에 대한 연구가 활발히 진행되고 있다. 그중 고화질의 구현, 양산화 기술, 구동수단의 용이성, 경량, 박형, 저소비 전력 등의 이유로 인해 액정표시소자(LCD)가 가장 각광을 받고 있다.(PDP), Electro Luminescent Display (ELD), Field Emission Display (FED), Vacuum Fluorescent Display (VFD), and the like have been developed in recent years, ) Have been actively researched for various flat panel display devices. Among them, liquid crystal display devices (LCDs) are receiving the most attention due to reasons such as high image quality, mass production technology, ease of driving means, light weight, thinness and low power consumption.

액정표시소자는 가늘고 긴 액정분자의 배열에 따라 다양한 표시모드가 존재하는데, 흑백표시가 용이하고 응답속도가 빠르며 구동전압이 낮다는 장점을 갖는 TN(Twisted Nematic)모드 액정표시소자가 현재 주로 사용되고 있다. 그러나, 이러한 TN모드 액정표시소자에서는 액정분자가 전기장에 수직으로 배향되기 때문에 시야각특성이 우수하지 못한 단점이 존재한다. 따라서 상기의 단점을 극복하기 위해 새로운 기술 즉, IPS(In Plain Switching)모드 액정표시소자가 제안되고 있다.A liquid crystal display device has a TN (Twisted Nematic) mode liquid crystal display device, which has various display modes according to the arrangement of thin and long liquid crystal molecules, and has an advantage that a black and white display is easy, a response speed is high, and a driving voltage is low . However, in such a TN mode liquid crystal display device, since the liquid crystal molecules are oriented perpendicular to the electric field, there is a disadvantage that the viewing angle characteristics are not excellent. Therefore, a new technique, that is, an IPS (In Plain Switching) mode liquid crystal display device has been proposed to overcome the disadvantages.

IPS모드 액정표시소자는 전압인가시 기판의 표면과 실질적으로 평행한 횡전계를 형성하여 액정분자를 평면상으로 배향함으로써 TN모드 액정표시소자에 비해 광시야각 특성을 향상시키는 액정표시소자이다. 이러한 IPS모드 액정표시소자에서는 실제 화상이 구현되는 화상표시부를 상,하,좌,우로 약 70°방향에서 가시할 수 있기 때문에, 기존의 TN모드 액정표시소자에 비해 시야각특성을 향상시킬 수 있다는 장점이 있다.The IPS mode liquid crystal display element is a liquid crystal display element which improves the viewing angle characteristic compared with a TN mode liquid crystal display element by forming a transverse electric field substantially parallel to the surface of the substrate when a voltage is applied to orient the liquid crystal molecules in a plane direction. In such an IPS mode liquid crystal display element, since an image display unit on which an actual image is realized can be viewed in an upward, downward, leftward, and rightward directions from about 70 degrees, it is possible to improve the viewing angle characteristic as compared with a conventional TN mode liquid crystal display element .

그러나, 이러한 IPS모드 액정표시소자에서는 횡전계를 발생시키는 공통전극 및 화소전극이 불투명 금속으로 이루어지기 때문에, 액정표시소자의 개구율이 저하되고 감소되고 투과율이 저하된되는 문제점이 있었다. 또한, 이 결과로 적정한 휘도를 얻기 위하여는 강한 백라이트를 사용하여야 하므로, 소비전력이 증가하는 문제점이 발생되었다.However, in such an IPS mode liquid crystal display element, since the common electrode and the pixel electrode that generate a transverse electric field are made of opaque metal, the aperture ratio of the liquid crystal display element is lowered and decreased and the transmittance is lowered. As a result, a strong backlight has to be used in order to obtain a proper luminance, resulting in an increase in power consumption.

이러한 문제점을 해결하기 위하여, 상기 공통전극 및 화소전극을 투명도전물질로 형성하는 방법이 제안되고 있지만, 이 경우에도 개구율은 향상되었지만 투과율은 그리 우수하지 못했는데, 그 이유는 다음과 같다. IPS모드 액정표시소자에서는 횡전계를 형성하기 위하여 전극들 사이의 거리를 셀갭에 비하여 상대적으로 크게 설정하여야 하고 적정한 세기의 전계를 얻기 위하여 전극들이 비교적 넓은 폭을 가져야만 한다. 그런데, 횡전계는 전극들 사이에만 형성된다. 즉, 넓은 폭을 갖는 전극들의 상부 영역에는 횡전계가 형성되지 않는 것이다. 따라서, 상기 전극 상부 영역에서는 액정분자가 전계의 인가와 상관없이 초기의 배향상태(즉, 오프상태의 배향상태)를 그대로 유지하게 되므로, 투과율이 향상되지 않는 것이다.In order to solve such a problem, a method of forming the common electrode and the pixel electrode from a transparent conductive material has been proposed. In this case, however, the aperture ratio is improved but the transmittance is not so good. In the IPS mode liquid crystal display device, in order to form a transverse electric field, the distance between the electrodes must be set relatively larger than the cell gap, and the electrodes must have a relatively wide width in order to obtain an electric field of a proper intensity. However, the transverse electric field is formed only between the electrodes. That is, a transverse electric field is not formed in the upper region of the electrodes having a wide width. Therefore, in the upper region of the electrode, the liquid crystal molecules maintain the initial alignment state (i.e., the alignment state in the off state) without regard to the application of the electric field, so that the transmittance is not improved.

이러한 IPS모드 액정표시소자의 단점을 극복하기 위해, 근래 FFS(Fringe Field Switching)모드 액정표시소자가 제안되고 있다. 이러한 FFS모드 액정표시소자는 IPS모드 액정표시소자와 유사하게 액정을 기판의 표면과 거의 평행하게 스위칭시킴으로써 IPS모드가 갖는 장점인 시야각특성을 향상을 도모할 수 있게 된다. 또한, FFS모드 액정표시소자에서는 공통전극과 화소전극 사이의 간격을 셀갭 보다 작게 하여 횡전계를 형성할 뿐만 아니라 전극 상부에 프린지전계를 형성함으로써 공통전극과 화소전극 상부에서도 액정분자가 전계에 의해 구동하여 투과율을 향상시킨다.In order to overcome the disadvantages of such IPS mode liquid crystal display elements, FFS (Fringe Field Switching) mode liquid crystal display devices have recently been proposed. This FFS mode liquid crystal display device can improve the viewing angle characteristic which is an advantage of the IPS mode by switching the liquid crystal substantially parallel to the surface of the substrate similarly to the IPS mode liquid crystal display device. In addition, in the FFS-mode liquid crystal display, not only the transverse electric field is formed by making the interval between the common electrode and the pixel electrode smaller than the cell gap, but also the fringing electric field is formed on the upper electrode so that the liquid crystal molecules are driven Thereby improving the transmittance.

도 1은 종래 FFS모드 액정표시소자의 구조를 나타내는 평면도이고 도 2는 도 1의 A-A'선 단면도이다. 도 1 및 도 2에 도시된 바와 같이, FFS모드 액정표시소자는 종횡으로 배열되어 복수의 화소를 정의하는 복수의 게이트라인(3) 및 데이터라인(5)과, 상기 화소내에 배치된 박막트랜지스터(10)와, 상기 화소내에 배치되어 전계를 형성하는 공통전극(22)과 화소전극(24)을 포함한다.FIG. 1 is a plan view showing the structure of a conventional FFS mode liquid crystal display device, and FIG. 2 is a sectional view taken along the line A-A 'in FIG. As shown in Figs. 1 and 2, the FFS mode liquid crystal display element includes a plurality of gate lines 3 and data lines 5 arranged vertically and horizontally to define a plurality of pixels, and thin film transistors 10, and a common electrode 22 and a pixel electrode 24, which are disposed in the pixel to form an electric field.

박막트랜지스터(10)는 제1기판(30) 위에 형성된 게이트전극(11)과, 상기 게이트전극(11)이 형성된 제1기판(30) 전체에 걸쳐 형성된 게이트절연층(32)과,상기 게이트절연층(32) 위에 형성된 반도체층(13)과, 상기 반도체(13) 위에 형성되어 외부로부터 입력되는 화상신호를 화소로 인가하는 소스전극(15) 및 드레인전극(16)과, 상기 제1기판(30) 전체에 걸쳐 형성된 보호층(36)으로 이루어진다.The thin film transistor 10 includes a gate electrode 11 formed on a first substrate 30, a gate insulating layer 32 formed over the entire first substrate 30 on which the gate electrode 11 is formed, A source electrode 15 and a drain electrode 16 formed on the semiconductor layer 13 and applying an image signal inputted from the outside to the pixel; 30 formed over the entire surface.

또한, 화소내에는 ITO(Indium Tin Oxide)와 같은 투명한 도전물질로 이루어진 공통전극(22)과 불투명한 금속으로 이루어진 화소전극(24)이 배치되어 전계를 형성한다. 도 1 및 2에 도시된 바와 같이, 공통전극(22)은 게이트절연층(32) 위에 형성되고 화소전극(24)은 보호막(36) 위에 형성된다. 화소전극(24)은 보호층에 형성된 컨택홀(도면표시하지않음)을 통해 드레인전극(16)과 연결되어 외부로부터 입력되는 화상신호가 인가된다. 공통전극(22)은 화소영역 전체에 걸쳐 형성되고 화소전극(24)은 일정 폭으로 형성되어, 공통전극(22)과 화소전극(24) 사이에는 전계가 형성된다. 이때, 전계는 공통전극(22)과 화소전극(24) 사이에 형성되는 프린지전계(E)로서, 전극(22,24) 사이 뿐만 아니라 불투명한 화소전극(24) 위에도 형성되어, 화소전극(24)위에 위치하는 액정분자도 전계(E)에 의해 구동된다.In the pixel, a common electrode 22 made of a transparent conductive material such as ITO (Indium Tin Oxide) and a pixel electrode 24 made of an opaque metal are disposed to form an electric field. 1 and 2, a common electrode 22 is formed on the gate insulating layer 32 and a pixel electrode 24 is formed on the protective film 36. [ The pixel electrode 24 is connected to the drain electrode 16 through a contact hole (not shown) formed in the protective layer, and an image signal input from the outside is applied. The common electrode 22 is formed over the entire pixel region and the pixel electrode 24 is formed with a constant width so that an electric field is formed between the common electrode 22 and the pixel electrode 24. [ The electric field is formed between the common electrode 22 and the pixel electrode 24 as a fringe electric field E and is formed not only between the electrodes 22 and 24 but also on the opaque pixel electrode 24, ) Is also driven by the electric field (E).

한편, 제2기판(40)에는 화상비표시영역으로 광이 투과하는 것을 방지하기 위한 블랙매트릭스(42)와 실제 컬러를 구현하는 컬러필터층(44)이 형성되어 있으며, 상기 제1기판(30) 및 제2기판(40) 사이에 액정층(50)이 형성되어 FFS모드 액정표시소자가 완성된다.The second substrate 40 is formed with a black matrix 42 for preventing light from passing through the image non-display area and a color filter layer 44 for realizing real color. The liquid crystal layer 50 is formed between the second substrate 40 and the second substrate 40 to complete the FFS mode liquid crystal display device.

그러나, 상기와 같은 구조의 FFS모드 액정표시소자는 다음과 같은 문제가 있다.However, the FFS mode liquid crystal display device having the above structure has the following problems.

통상적으로, FFS모드의 박막트랜지스터(10)와 공통전극(22) 및 화소전극(24)은 마스크를 이용한 포토공정에 의해 형성된다. 이러한 포토공정시 노광공정의 오차나 식각의 오차에 의해 형성되는 전극의 크기나 위치 등에 공정편차가 발생하게 된다.Typically, the FFS mode thin film transistor 10, the common electrode 22, and the pixel electrode 24 are formed by a photolithography process using a mask. In such a photolithography process, there arises a process variation in the size and position of the electrode formed by the error of the exposure process or the etching error.

특히, 띠형상으로 복수개 형성되어 일정 간격으로 배치되는 화소전극(24)의 경우 공정시 공정편차가 발생하게 되면, 투과율에 변화가 발생하게 된다. 예를 들어, 화소전극(24)의 폭(a)이 2.3㎛로 형성되고 화소전극(24) 사이의 폭이 5.0㎛로 형성되는 경우, 최대 공정마진인 ±0.3의 편차가 발생할 때 투과율의 상대적 변동율이 각각 -0.003% 및 0.00765% 발생하게 된다. 이 정도의 변동율은 실제 화상을 구현할 때 해당 영역에 얼룩이 발생하게 되므로, 화질을 저하시키는 중요한 원인이 된다.Particularly, in the case of the pixel electrode 24 having a plurality of strips arranged at regular intervals, if the process deviation occurs during the process, the transmittance is changed. For example, when the width a of the pixel electrode 24 is formed to be 2.3 占 퐉 and the width between the pixel electrodes 24 is formed to be 5.0 占 퐉, when the deviation of the maximum process margin of ± 0.3 occurs, The fluctuation rates are -0.003% and 0.00765%, respectively. This degree of fluctuation is an important factor for lowering the image quality because the area is blurred when real images are implemented.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 화소전극의 폭 및 화소전극과 화소전극 사이의 간격을 규칙적으로 변동시킴으로써 공정편차에 의한 불량을 최소화할 수 있는 액정표시소자를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal display element capable of minimizing defects due to process variations by regularly varying the width of the pixel electrodes and the distance between the pixel electrodes and the pixel electrodes .

상기한 목적을 달성하기 위해, 본 발명에 따른 액정표시소자는 복수의 화소영역를 정의하는 복수의 게이트라인 및 데이터라인; 각각의 화소영역내에 배치된 박막트랜지스터; 상기 화소영역내에 배치되어 전계를 형성하는 공통전극; 및 상기 화소영역내에 띠형상으로 배치되어 상기 공통전극과 전계를 형성하는 복수의 화소전극으로 구성되며, 상기 화소전극은 인접하는 화소전극과는 그 폭 및 간격이 다른 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a plurality of gate lines and data lines defining a plurality of pixel regions; A thin film transistor disposed in each pixel region; A common electrode disposed in the pixel region to form an electric field; And a plurality of pixel electrodes arranged in a strip shape in the pixel region and forming an electric field with the common electrode, wherein the pixel electrodes are different in width and interval from the adjacent pixel electrodes.

상기 화소전극은 설정된 영역내에서 폭이 설정된 폭만큼 규칙적으로 증가 또는 감소하고 상기 화소전극과 화소전극 사이의 간격은 설정된 영역내에서 규칙적으로 증가 또는 감소하며, 이때 화소전극의 폭 및 간격은 공정마진의 범위 내에서 변동한다.The width of the pixel electrode is increased or decreased by a predetermined width in a predetermined region and the interval between the pixel electrode and the pixel electrode is regularly increased or decreased within a predetermined region, Lt; / RTI >

본 발명에서는 서로 인접하는 띠형상의 화소전극의 폭과 화소전극 사이의 간격을 공정마진내에서 규칙적으로 증가 또는 감소하도록 형성함으로써 공정편차가 발생하는 경우 공정편차에 의한 투과율의 변동을 최소화할 수 있게 되어 화질이 불량을 되는 것을 방지할 수 있게 된다.In the present invention, since the width of the adjacent pixel electrodes and the interval between the pixel electrodes are regularly increased or decreased in the process margin, fluctuations in the transmittance due to process variations can be minimized It is possible to prevent the image quality from becoming defective.

도 1은 종래 액정표시소자의 평면도.
도 2는 도 1의 A-A'선 단면도.
도 3은 본 발명의 일실시예에 따른 액정표시소자의 평면도.
도 4는 도 3의 B-B'선 단면도.
도 5는 도 3의 A영역 확대도.
도 6은 본 발명의 일실시예에 따른 액정표시소자의 실제 화소전극의 구조를 나타내는 간략도.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 액정표시소자에서 공정편차가 발생하는 경우 화소전극의 구조를 나타내는 간략도.
도 8은 본 발명의 다른 실시예에 따른 화소전극의 형상을 나타내는 도면.1 is a plan view of a conventional liquid crystal display device.
2 is a sectional view taken along line A-A 'in Fig.
3 is a plan view of a liquid crystal display according to an embodiment of the present invention.
4 is a sectional view taken along the line B-B 'in Fig. 3;
5 is an enlarged view of area A in Fig. 3;
6 is a schematic view showing a structure of an actual pixel electrode of a liquid crystal display according to an embodiment of the present invention.
7A and 7B are schematic diagrams showing a structure of a pixel electrode when a process variation occurs in a liquid crystal display according to an embodiment of the present invention.
8 is a view showing a shape of a pixel electrode according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3 및 도 4는 각각 본 발명의 일실시예에 따른 FFS모드 액정표시소자의 구조를 나타내는 평면도 및 단면도이다.3 and 4 are a plan view and a cross-sectional view illustrating the structure of an FFS mode liquid crystal display device according to an embodiment of the present invention, respectively.

도 3 및 도 4에 도시된 바와 같이, 본 발명에 따른 FFS모드 액정표시소자는 종횡으로 배열되어 복수의 화소를 정의하는 복수의 게이트라인(103) 및 데이터라인(105)과, 상기 화소내에 배치된 박막트랜지스터(110)와, 상기 화소내에 배치되어 전계를 형성하는 공통전극(122)과 화소전극(124)을 포함한다.3 and 4, the FFS mode liquid crystal display device according to the present invention includes a plurality of gate lines 103 and data lines 105 arranged vertically and horizontally to define a plurality of pixels, And a common electrode 122 and a pixel electrode 124 disposed in the pixel to form an electric field.

박막트랜지스터(110)는 제1기판(130) 위에 형성된 게이트전극(111)과, 상기 게이트전극(111)이 형성된 제1기판(130) 전체에 걸쳐 형성된 게이트절연층(132)과,상기 게이트절연층(132) 위에 형성된 반도체층(113)과, 상기 반도체(113) 위에 형성되어 외부로부터 입력되는 화상신호를 화소로 인가하는 소스전극(115) 및 드레인전극(116)과, 상기 제1기판(130) 전체에 걸쳐 형성된 보호층(136)으로 이루어진다.The thin film transistor 110 includes a gate electrode 111 formed on the first substrate 130, a gate insulating layer 132 formed on the entire first substrate 130 on which the gate electrode 111 is formed, A source electrode 115 and a drain electrode 116 formed on the semiconductor layer 113 and applying an image signal inputted from the outside to the pixel; And a protective layer 136 formed over the entire surface.

상기 게이트전극(111)은 제1기판(130) 위에 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금과 같이 도전성이 좋은 불투명 금속을 스퍼터링법(sputtering process)에 의해 적층한 후 사진식각방법(photolithography process)에 의해 식각함으로써 형성되고 게이트절연층(132)은 상기 게이트전극(111)이 형성된 제1기판(130) 전체에 걸쳐 CVD(Chemicla Vapor Deposition)법에 의해 SiO2나 SiNx 등과 같은 무기절연물질을 적층함으로써 형성된다.The gate electrode 111 is formed by laminating an opaque metal having good conductivity such as Cr, Mo, Ta, Cu, Ti, Al or Al alloy on the first substrate 130 by a sputtering process, are formed by etching by (photolithography process), the gate insulating layer 132 by a CVD (Chemicla Vapor Deposition) method over the first substrate 130 is formed the gate electrode 111, an inorganic such as SiO 2 or SiNx And an insulating material.

또한, 반도체층(113)은 제1기판(130) 전체에 걸쳐 비정질실리콘(a-Si)과 같은 반도체물질을 CVD법에 의해 적층한 후 식각하여 형성한다. 이때, 도면에는 도시하지 않았지만, 상기 반도체층(113)의 일부에 불순물을 도핑하거나 불순물이 첨가된 비정질실리콘을 적층하여 이후 형성되는 소스전극(115) 및 드레인전극(116)을 반도체층(113)과 오믹접합시키는 오믹컨택층(ohmic contact layer)을 형성한다.The semiconductor layer 113 is formed by laminating a semiconductor material such as amorphous silicon (a-Si) over the entire surface of the first substrate 130 by the CVD method and then etching. The source electrode 115 and the drain electrode 116 are formed on the semiconductor layer 113 by doping impurities or doped amorphous silicon on a part of the semiconductor layer 113, And an ohmic contact layer for ohmic contact is formed.

소스전극(115) 및 드레인전극(116)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금과 같이 도전성이 좋은 불투명 금속을 스퍼터링법에 의해 적층한 후 식각하여 형성한다.The source electrode 115 and the drain electrode 116 are formed by laminating an opaque metal having good conductivity such as Cr, Mo, Ta, Cu, Ti, Al, or Al alloy by a sputtering method and then etching.

상기 보호층(136)은 BCB(Benzo Cyclo Butene)이나 포토아크릴(photo acryl)과 같은 유기절연물질이 적층되어 형성된다. 또한, 도면에는 도시하지 않았지만, 상기 보호층(136)은 복수의 층으로 형성될 수 있다. 예를 들면, 보호층(136)은 BCB이나 포토아크릴과 같은 유기절연물질로 이루어진 유기절연층 및 SiO2나 SiNx 등과 같은 무기절연물질로 이루어진 무기절연층의 이중의 층으로 형성될 수도 있고, 무기절연층과 유기절연층 및 무기절연층으로 형성할 수도 있을 것이다. 유기절연층을 형성함에 따라 보호층(136)의 표면이 평탄하게 형성되며, 무기절연층을 적용함에 따라 보호층(136)과의 계면특성이 향상된다.The passivation layer 136 is formed by depositing an organic insulating material such as BCB (Benzo Cyclo Butene) or photo acryl. Further, although not shown in the drawing, the protective layer 136 may be formed of a plurality of layers. For example, the protection layer 136 may be formed as a double layer of the inorganic insulating layer made of an inorganic insulating material such as a layer of organic insulation made of an organic insulating material such as BCB or the picture acrylic and SiO 2, or SiNx, inorganic An insulating layer, an organic insulating layer, and an inorganic insulating layer. As the organic insulating layer is formed, the surface of the protective layer 136 is formed flat, and the interface characteristic with the protective layer 136 is improved by applying the inorganic insulating layer.

공통전극(122)은 제1기판(130) 위에 형성된다. 이때, 상기 공통전극(130)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명도전물질로 형성되며, 게이트라인(103) 및 데이터라인(105)와 일정 거리 이격된 상태에서 화소 전체에 걸쳐 형성된다. 도면에는 도시하지 않았지만, 상기 제1기판(130)에는 상기 공통전극(122)과 접속되는 공통라인이 형성되어, 외부로부터 공통전압을 상기 공통전극(122)으로 인가한다. 상기 공통전극(122)은 게이트절연층(132) 위에 형성될 수 있다. 이 경우, 상기 공통라인은 게이트절연층(132)에 형성된 컨택홀을 통해 공통전극(122)과 전기적으로 접속될 것이다.The common electrode 122 is formed on the first substrate 130. The common electrode 130 may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and may be spaced apart from the gate line 103 and the data line 105 by a predetermined distance. As shown in FIG. Although not shown in the drawing, a common line connected to the common electrode 122 is formed on the first substrate 130, and a common voltage is applied to the common electrode 122 from the outside. The common electrode 122 may be formed on the gate insulating layer 132. In this case, the common line may be electrically connected to the common electrode 122 through the contact hole formed in the gate insulating layer 132.

화소전극(124)은 보호층(136) 위에 형성된다. 이때, 상기 화소전극(124)은 ITO나 IZO와 같은 투명도전물질 또는 Al이나 Al합금 등과 같이 도전성이 좋은 금속으로 이루어진다. 상기 화소전극(124)은 띠형상의 설정된 폭으로 형성되어 데이터라인(105)의 연장방향을 따라 배치된다. 도면에는 도시하지 않았지만, 상기 보호층(136)에는 컨택홀이 형성되어 상기 화소전극(124)이 박막트랜지스터(110)의 드레인전극(116)과 전기적으로 접속되어 상기 박막트랜지스터(110)를 통해 화상신호가 화소전극(124)으로 인가된다.The pixel electrode 124 is formed on the protective layer 136. At this time, the pixel electrode 124 is made of a transparent conductive material such as ITO or IZO, or a metal having good conductivity such as Al or an Al alloy. The pixel electrodes 124 are formed in a strip-shaped predetermined width and are arranged along the extension direction of the data lines 105. A contact hole is formed in the passivation layer 136 so that the pixel electrode 124 is electrically connected to the drain electrode 116 of the thin film transistor 110, A signal is applied to the pixel electrode 124.

종래 FFS모드 액정표시소자에서는 상기 화소전극(124)의 폭 및 화소전극(124) 사이의 간격이 제1기판(130) 전체에 걸쳐서 동일하게 형성되는 반면에, 본 발명에서는 화소전극(124)의 폭 및 화소전극(124) 사이의 간격이 제1기판(130) 전체에 걸쳐서 다르게 형성된다. 이와 같이, 화소전극(124)의 폭 및 화소전극(124) 사이의 간격을 다르게 설정함으로써, 액정표시소자의 제조시 공정편차가 발생하는 경우에도 투과효율의 변동값을 최소화할 수 있게 된다.In the conventional FFS mode liquid crystal display device, the width of the pixel electrode 124 and the interval between the pixel electrodes 124 are the same throughout the first substrate 130, The width of the first substrate 130, and the width of the pixel electrode 124 are different from each other over the entire first substrate 130. By setting the width of the pixel electrode 124 and the interval between the pixel electrodes 124 differently in this way, the variation value of the transmission efficiency can be minimized even when a process deviation occurs in manufacturing the liquid crystal display element.

이때, 상기 화소전극(124)의 폭 및 화소전극(124) 사이의 간격은 제1기판(130) 전체에 걸쳐서 불규칙하게 설정될 수도 있고 규칙적으로 형성될 수도 있다.At this time, the width of the pixel electrode 124 and the interval between the pixel electrodes 124 may be irregularly set over the entire first substrate 130 or may be regularly formed.

본 발명의 일실시예에서는 화소의 우측에서 좌측으로 갈수록 화소전극(124)의 폭은 감소하고 화소전극(124) 사이의 간격이 규칙적으로 증가한다. 특히, 이 실시예에서는 화소의 우측에서 좌측으로 갈수록 감소하는 폭이 동일하게 되므로, 인접하는 화소전극(124) 사이의 폭의 차이 및 간격의 차이는 항상 일정하게 된다.In an embodiment of the present invention, the width of the pixel electrode 124 decreases and the interval between the pixel electrodes 124 increases regularly from the right side to the left side of the pixel. Particularly, in this embodiment, since the width decreasing from the right side to the left side of the pixel becomes the same, the difference in the width and the difference in the distance between the adjacent pixel electrodes 124 are always constant.

한편, 제2기판(140)에는 화상비표시영역으로 광이 투과하는 것을 방지하기 위한 블랙매트릭스(142)와 실제 컬러를 구현하는 컬러필터층(144)이 형성되어 있으며, 상기 제1기판(130) 및 제2기판(140) 사이에 액정층(150)이 형성되어 FFS모드 액정표시소자가 완성된다.The second substrate 140 has a black matrix 142 for preventing light from passing through the image non-display area and a color filter layer 144 for realizing colors. The liquid crystal layer 150 is formed between the second substrate 140 and the second substrate 140 to complete the FFS mode liquid crystal display device.

상기와 같은 구성의 FFS모드 액정표시소자에서는 제1기판(130)에 형성된 더미형상의 공통전극(122)과 보호층(136) 위에 형성된 띠형상의 화소전극(24) 사이에 전계가 형성된다. 이때, 전계는 공통전극(122)과 화소전극(124) 사이에 형성되는 프린지전계로서, 전극(122,124) 사이뿐만 아니라 화소전극(124)의 일정 영역 위에도 형성되며, 액정층(150)의 액정분자가 이 전계에 따라 스위칭됨으로써 상기 액정층(150)을 투과하는 광의 투과도를 조절하여 화상을 구현할 수 있게 된다.An electric field is formed between the dummy common electrode 122 formed on the first substrate 130 and the strip-shaped pixel electrode 24 formed on the protective layer 136 in the FFS mode liquid crystal display device having the above-described structure. The electric field is a fringe electric field formed between the common electrode 122 and the pixel electrode 124 and is formed not only between the electrodes 122 and 124 but also on a certain region of the pixel electrode 124, The liquid crystal layer 150 is switched according to the electric field to control the transmittance of the light transmitted through the liquid crystal layer 150, thereby realizing an image.

도 5는 도 4의 A영역 확대도로서, 화소전극(124)의 배치를 좀더 자세히 나타낸 도면이다.FIG. 5 is an enlarged view of region A in FIG. 4, showing the arrangement of the pixel electrodes 124 in more detail.

도 5에 도시된 바와 같이, 공통전극(122)은 화소 전체에 걸쳐 형성되어 있고 화소전극(124)은 띠형상으로 배치되어 있다. 이때, 화소에 배치되는 화소전극(124)의 폭(a1-a7)은 화소의 우측에서 좌측으로 갈수록 감소하고(a1>a2>a3>a4>a5>a6>a7), 화소전극(124)과 화소전극(124) 사이의 간격(d1-d6)은 화소의 우측에서 좌측으로 갈수록 증가한다(d1<d2<d3<d4<d5<d6).As shown in Fig. 5, the common electrode 122 is formed over the entire pixel, and the pixel electrode 124 is arranged in a strip shape. At this time, the width a1-a7 of the pixel electrode 124 disposed in the pixel decreases from the right side to the left side of the pixel (a1> a2> a3> a4> a5> a6> a7) The distance d1-d6 between the pixel electrodes 124 increases from the right side to the left side of the pixel (d1 <d2 <d3 <d4 <d5 <d6).

이때, 화소전극(124)의 감소폭은 화소 전체에서 동일하게 된다. 우측에서 첫번째 화소전극 및 두번째 화소전극 사이의 감소폭과 우측에서 두번째 화소전극 및 세번째 화소전극의 감소폭이 동일하다. 이러한 규칙은 액정표시소자 전체에 걸쳐서 나타난다. 이때, 화소전극(124) 폭의 감소분을 △a라고 하면, a2=a1-△a, a3=a2-△a, a4=a3-△a, a5=a4-△a, a6=a5-△a, a7=a6-△a가 된다.At this time, the reduction width of the pixel electrode 124 is the same throughout the pixel. The reduction width between the first pixel electrode and the second pixel electrode on the right side and the reduction width of the second pixel electrode and the third pixel electrode on the right side are the same. These rules appear throughout the liquid crystal display element. When a decrease in the width of the pixel electrode 124 is represented by? A, a2 = a1-? A, a3 = a2-? A, a4 = a3-? A, a5 = a4-? A, a6 = a5-? A , a7 = a6-? a.

또한, 화소전극(124) 사이의 간격의 증가폭은 화소전체에서 동일하게 된다. 우측에서 두번째 화소전극과 세번째 화소전극 사이의 간격(d2)의 증가폭이 세번째 화소전극과 네번째 화소전극 사이의 간격(d3)의 증가폭과 동일하게 되며, 이러한 규칙은 액정표시소자 전체에 걸쳐서 동일하게 나타난다. 이때, 화소전극(124) 사이의 간격의 증가분을 (△d)라고 하면, d2=d1+△d, d3=d2+△d, d4=d3+△d, d5=d4+△d, d6=d5+△d가 된다.In addition, the increase in the interval between the pixel electrodes 124 is the same throughout the pixel. The increase in the distance d2 between the second pixel electrode and the third pixel electrode on the right side becomes equal to the increase in the distance d3 between the third pixel electrode and the fourth pixel electrode and the same rule appears throughout the liquid crystal display element . D2 = d2 +? D, d4 = d3 +? D, d5 = d4 +? D, and d6 = d5 +? D are satisfied when the increment of the distance between the pixel electrodes 124 is do.

도 6은 본 발명의 실시예에 따른 FFS모드 액정표시소자의 구체적인 화소전극(124)의 폭 및 간격을 나타내는 도면이다.6 is a view showing the width and spacing of specific pixel electrodes 124 of the FFS mode liquid crystal display device according to the embodiment of the present invention.

도 6에 도시된 바와 같이, 화소전극(124)은 우측에서는 2.6㎛의 폭으로 형성되고 좌측으로 갈수록 감소하는데, 이때 감소분(△a)은 0.1㎛이다. 즉, 우측에서 좌측으로 갈수록 화소전극(124)의 폭이 0.1㎛씩 감소한다. 또한, 화소전극(124) 사이의 간격은 맨우측에서 4.8㎛이고 좌측으로 갈수록 증가하는데, 이때 증가분(△d)은 0.1㎛이다. 즉, 우측에서 좌측으로 갈수록 화소전극(124) 사이의 간격이 0.1㎛씩 증가한다As shown in Fig. 6, the pixel electrode 124 is formed with a width of 2.6 mu m on the right side and decreases toward the left side, where the decrease DELTA a is 0.1 mu m. That is, the width of the pixel electrode 124 decreases by 0.1 mu m from the right side to the left side. In addition, the distance between the pixel electrodes 124 is 4.8 mu m at the rightmost side and increases toward the left side, where the increment DELTA d is 0.1 mu m. That is, the distance between the pixel electrodes 124 increases from the right side to the left side by 0.1 mu m

본 발명에서 전체 화소전극(124)의 폭 및 간격의 변동폭은 공정마진값이다. 도 6의 구조에서 공정마진은 ±0.3이므로, 화소전극(124)의 변동폭은 0.6㎛이며, 따라서 화소전극(124)은 2.0㎛, 2.1㎛, 2.2㎛, 2.3㎛, 2.4㎛, 2.5㎛, 2.6㎛의 폭으로 형성되어 배치된다. 또한, 화소전극(124) 사이의 변동폭 역시 0.6㎛이므로, 화소전극(124)은 4.7㎛, 4.8㎛, 4.9㎛, 5.0㎛, 5.1㎛, 5.2㎛, 5.3㎛의 간격으로 배치된다.In the present invention, the fluctuation width of the width and the interval of all the pixel electrodes 124 is a process margin value. 6, the variation margin of the pixel electrode 124 is 0.6 占 퐉, and therefore, the pixel electrode 124 is 2.0 占 퐉, 2.1 占 퐉, 2.2 占 퐉, 2.3 占 퐉, 2.4 占 퐉, Mu m in width. Since the variation width between the pixel electrodes 124 is also 0.6 占 퐉, the pixel electrodes 124 are arranged at intervals of 4.7 占 퐉, 4.8 占 퐉, 4.9 占 퐉, 5.0 占 퐉, 5.1 占 퐉, 5.2 占 퐉 and 5.3 占 퐉.

이러한 구조의 FFS모드 액정표시소자의 제조시 -0.3의 공정편차가 발생하는 경우, 도 7a에 도시된 바와 같이 화소전극(124)은 1.7㎛, 1.8㎛, 1.9㎛, 2.0㎛, 2.1㎛, 2.2㎛, 2.3㎛의 폭, 5.1㎛, 5.2㎛, 5.3㎛, 5.4㎛, 5.5㎛의 간격으로 배치된다.When a process variation of -0.3 occurs in manufacturing the FFS mode liquid crystal display device having such a structure, as shown in FIG. 7A, the pixel electrode 124 has a thickness of 1.7 μm, 1.8 μm, 1.9 μm, 2.0 μm, Mu m, 2.3 mu m in width, 5.1 mu m, 5.2 mu m, 5.3 mu m, 5.4 mu m, and 5.5 mu m.

또한, +0.3의 공정편차가 발생하는 경우, 도 7b에 도시된 바와 같이 화소전극(124)은 2.3㎛, 2.4㎛, 2.5㎛, 2.6㎛, 2.7㎛, 2.8㎛, 2.9㎛의 폭, 4.5㎛, 4.6㎛, 4.7㎛, 4.8㎛, 4.9㎛, 5.0㎛의 간격으로 배치된다.7B, the pixel electrode 124 has a width of 2.3 mu m, 2.4 mu m, 2.5 mu m, 2.6 mu m, 2.7 mu m, 2.8 mu m and 2.9 mu m and a width of 4.5 mu m , 4.6 占 퐉, 4.7 占 퐉, 4.8 占 퐉, 4.9 占 퐉 and 5.0 占 퐉.

이와 같이, 본 발명에서는 화소전극(124)의 폭 및 간격을 순차적이고 규칙적으로 증감하도록 형성함으로서 공정편차가 발생하는 경우, 화소전극(124)의 폭 및 간격 변동에 의한 효과를 보상할 수 있게 된다.As described above, according to the present invention, since the width and the interval of the pixel electrode 124 are sequentially and regularly increased or decreased, when the process deviation occurs, it is possible to compensate the effect of the width and the interval variation of the pixel electrode 124 .

본 발명에 따르면, 화소전극의 폭 및 간격을 각각 2.3㎛ 및 5.0㎛로 설정한 종래 FFS모드 액정표시소자에서 -0.3의 공정편차가 발생하는 경우 투과율의 변동값이 0.003이고 +0.3의 공정편차가 발생하는 경우 투과율의 변동값이 0.00765인 반면, 본 발명에서는 -0.3의 공정편차가 발생하는 경우 투과율의 변동값이 0.00224이고 +0.3의 공정편차가 발생하는 경우 투과율의 변동값이 0.0003이다.According to the present invention, when a process deviation of -0.3 occurs in the conventional FFS mode liquid crystal display device in which the width and the interval of the pixel electrodes are set to 2.3 탆 and 5.0 탆, the process variation of the transmittance is 0.003 and the process deviation of +0.3 The fluctuation value of the transmittance is 0.00765, whereas in the present invention, when the process deviation of -0.3 occurs, the fluctuation value of the transmittance is 0.00224 and the fluctuation value of the transmittance is 0.0003 when the process deviation is +0.3.

다시 말해서, 종래에 비해 본 발명에서 투과율이 증가함을 알 수 있다. 특히, +0.3의 공정편차가 발생하는 경우 종래에 비해 본 발명의 FFS모드 액정표시소자에서 투과율이 저하되는 것을 효율적으로 방지할 수 있게 된다.In other words, it can be seen that the transmittance is increased in the present invention as compared with the prior art. In particular, when a process deviation of +0.3 occurs, it is possible to effectively prevent the transmittance of the FFS mode liquid crystal display device of the present invention from being lowered compared with the conventional case.

도 8은 본 발명의 다른 실시예에 따른 FFS모드 액정표시소자의 화소구조를 나타내는 도면이다.8 is a diagram illustrating a pixel structure of an FFS mode liquid crystal display device according to another embodiment of the present invention.

도 8에 도시된 바와 같이, 이 실시예에서는 공통전극(222)은 화소 전체에 걸쳐 형성되어 있고 화소전극(224)은 띠형상으로 배치되어 있다. 이때, 화소에 배치되는 화소전극(224)의 폭(a1-a7)은 화소의 우측에서 좌측으로 갈수록 증가하고(a1<a2<a3<a4<a5<a6<a7), 화소전극(224)과 화소전극(224) 사이의 간격(d1-d6)은 화소의 우측에서 좌측으로 갈수록 감소한다(d1>d2>d3>d4>d5>d6).As shown in Fig. 8, in this embodiment, the common electrode 222 is formed over the entire pixel, and the pixel electrode 224 is arranged in a strip shape. At this time, the width a1-a7 of the pixel electrode 224 disposed in the pixel increases from the right side to the left side of the pixel (a1 <a2 <a3 <a4 <a5 <a6 <a7) The distance d1-d6 between the pixel electrodes 224 decreases from the right side to the left side of the pixel (d1> d2> d3> d4> d5> d6).

이때, 화소전극(224)의 증가폭은 화소전체에서 동일하게 된다. 우측에서 첫번째 화소전극 및 두번째 화소전극 사이의 증가폭과 우측에서 두번째 화소전극 및 세번째 화소전극의 증가폭이 동일하다. 이러한 규칙은 액정표시소자 전체에 걸쳐서 나타난다. 이때, 화소전극(124) 폭의 증가분을 △a라고 하면, a2=a1+△a, a3=a2+△a, a4=a3+△a, a5=a4+△a, a6=a5+△a, a7=a6+△a가 된다.At this time, the increase width of the pixel electrode 224 is the same throughout the pixel. The increase width between the first pixel electrode and the second pixel electrode on the right side and the increase width of the second pixel electrode and the third pixel electrode on the right side are the same. These rules appear throughout the liquid crystal display element. In this case, if the increment of the width of the pixel electrode 124 is? A, a2 = a1 +? A, a3 = a2 +? A, a4 = a3 +? A, a5 = a4 +? A, a6 = a5 +? A, a7 = a.

또한, 화소전극(224) 사이의 간격의 감소폭은 화소전체에서 동일하게 된다. 우측에서 두번째 화소전극과 세번째 화소전극 사이의 간격(d2)의 감소폭이 세번째 화소전극과 네번째 화소전극 사이의 간격(d3)의 감소폭과 동일하게 되며, 이러한 현상을 액정표시소자 전체에 걸쳐서 동일하게 나타난다. 이때, 화소전극(124) 사이의 간격의 감소분을 (△d)라고 하면, d2=d1-△d, d3=d2-△d, d4=d3-△d, d5=d4-△d, d6=d5-△d가 된다.In addition, the reduction width of the interval between the pixel electrodes 224 is the same throughout the pixel. The reduction width of the interval d2 between the second pixel electrode and the third pixel electrode on the right side becomes the same as the reduction width of the interval d3 between the third pixel electrode and the fourth pixel electrode and this phenomenon appears the same throughout the liquid crystal display element . In this case, if a decrease in the distance between the pixel electrodes 124 is denoted by? D, d2 = d1-? D, d3 = d2-? D, d4 = d3-? D, d5 = d4- d5 - DELTA d.

이와 같이, 본 발명에서는 액정표시소자 전체에 걸쳐 화소전극의 폭 및 간격을 다르게 형성한다. 특히, 화소전극의 폭 및 간격은 인접하는 화소와 다르며, 이러한 폭 및 간격의 변동은 기판 전체에 걸쳐 규칙을 갖는다. 도 5 및 도 7에 도시된 바와 같이, 화소전극의 폭 및 간격은 화소의 일측에서 타측으로 일정 비율(즉, 변동분 △a, △d)로 증가하거나 감소할 수 있다. 또한, 도면에는 도시하지 않았지만, 상기 화소전극의 폭 및 간격은 화소의 일측에서 타측으로 일정 비율로 감소한 후 증가할 수도 있다. 즉, 화소의 중앙에서 좌우측으로 갈수록 화소의 폭 및 간격이 증감할 수 있을 것이다.As described above, in the present invention, the width and the interval of the pixel electrodes are formed differently throughout the liquid crystal display element. In particular, the width and spacing of the pixel electrodes are different from adjacent pixels, and such variations in width and spacing have rules throughout the substrate. As shown in Figs. 5 and 7, the width and the interval of the pixel electrodes can be increased or decreased from one side of the pixel to the other side at a constant rate (i.e., the variation [Delta] a, [Delta] d). Although not shown in the drawings, the width and the interval of the pixel electrodes may be increased after a certain rate of decrease from one side of the pixel to the other side. That is, the width and the spacing of the pixels may increase or decrease from the center to the left and right of the pixel.

다시 말해서, 본 발명에서는 공정마진내에서 인접하는 화소와 일정 비율로 증감한다면 다양한 형태로 배치할 수 있을 것이다.In other words, in the present invention, it can be arranged in various forms if it is increased or decreased at a predetermined ratio with neighboring pixels within the process margin.

한편, 상술한 상세한 설명에서는 본 발명의 특정한 구조가 개시되어 있지만, 이것은 본 발명을 설명하기 위한 것으로 본 발명이 이러한 특정한 구조에 한정되는 것은 아니다.While specific embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims.

예를 들면, 상세한 설명에서는 화소전극 및 데이터라인과 평행하게 직선형상으로 배열되어 있지만, 상기 화소전극과 데이터라인이 화소내에서 적어도 1회 굽어진 형상(즉, '〈' 형상으로 형성)으로 형성될 수 있을 것이다. 이와 같이, 화소전극과 데이터라인을 굴곡진 형태로 형성함으로써 화소를 서로 다른 시야각방향을 갖는 2개의 도메인으로 형성하여 시야각특성을 향상시킬 수 있게 된다. 또한, 화소전극은 데이터라인과 평행하게 배열되는 것이 아니라 일정 각도로 배열될 수도 있으며, 화소전극이 게이트라인과 실질적으로 평행하게 배열될 수도 있을 것이다.For example, in the detailed description, the pixel electrodes and the data lines are arranged in a straight line parallel to the pixel electrodes and the data lines, but the pixel electrodes and the data lines are formed in the pixel at least once in a bent shape . As described above, by forming the pixel electrode and the data line in a curved shape, the pixels can be formed into two domains having different viewing angle directions, thereby improving the viewing angle characteristics. Further, the pixel electrodes may be arranged at an angle, not parallel to the data lines, and the pixel electrodes may be arranged substantially parallel to the gate lines.

또한, 상세한 설명에서는 공통전극이 제1기판에 형성되고 화소전극이 보호층 위에 형성되지만, 상기 공통전극이 게이트절연층 위에 형성되고 화소전극은 보호층 위에 형성될 수도 있으며, 공통전극이 제1기판 위에 형성되고 화소전극은 게이트절연층 위에 형성될 수도 있을 것이다.Although the common electrode is formed on the first substrate and the pixel electrode is formed on the protective layer in the detailed description, the common electrode may be formed on the gate insulating layer and the pixel electrode may be formed on the protective layer, And the pixel electrode may be formed on the gate insulating layer.

또한, 상세한 설명에서는 공정마진이 화소전극의 폭이 2.3㎛, 2.4㎛, 2.5㎛, 2.6㎛, 2.7㎛, 2.8㎛, 2.9㎛, 화소전극 사이의 간격이 4.5㎛, 4.6㎛, 4.7㎛, 4.8㎛, 4.9㎛, 5.0㎛, 5.1㎛ 형성되지만, 이러한 화소전극의 폭 및 화소전극 사이의 간격은 액정표시소자의 크기 등과 같은 요인에 따라 다르게 설정될 수 있으며, 공정마진 역시 ±0.3으로 고정된 것이 아니라 다른 값으로 설정될 수 있을 것이다.Further, in the detailed description, the process margin is set so that the width of the pixel electrode is 2.3 탆, 2.4 탆, 2.5 탆, 2.6 탆, 2.7 탆, 2.8 탆 and 2.9 탆, the interval between the pixel electrodes is 4.5 탆, 4.6 탆, The width of the pixel electrode and the interval between the pixel electrodes can be set differently according to factors such as the size of the liquid crystal display element and the process margin is also fixed to ± 0.3 But it can be set to a different value.

다시 말해서, 이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. In other words, although the preferred embodiments of the present invention have been described in detail, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention.

따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Therefore, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also within the scope of the present invention.

110 : 박막트랜지스터 111 : 게이트전극
113 : 반도체층 115 : 소스전극
116 : 드레인전극 122 : 공통전극
124 : 화소전극110: thin film transistor 111: gate electrode
113: semiconductor layer 115: source electrode
116: drain electrode 122: common electrode
124:

Claims (9)

복수의 화소영역을 정의하는 복수의 게이트라인 및 데이터라인;
각각의 화소영역내에 배치된 박막트랜지스터;
상기 화소영역내에 배치되어 전계를 형성하는 공통전극; 및
상기 화소영역내에 띠형상으로 배치되어 상기 공통전극과 전계를 형성하는 복수의 화소전극으로 구성되며,
상기 복수의 화소전극의 폭은 화소영역의 제1측면에서 제2측면으로 갈수록 설정된 길이만큼 점진적으로 증가하고 화소전극들 사이의 간격은 제1측면에서 제2측면으로 갈수록 설정된 길이만큼 점진적으로 감소하며, 상기 화소전극의 증가폭은 화소전체에서 동일하며, 상기 화소전극 사이의 간격의 감소폭은 화소전체에서 동일하며,
상기 화소전극의 폭 및 간격은 인접하는 화소와 다르며,
상기 화소영역 내의 전체 화소전극의 폭 및 간격은 공정마진의 범위 내에서 변동하는 액정표시소자.A plurality of gate lines and data lines defining a plurality of pixel regions;
A thin film transistor disposed in each pixel region;
A common electrode disposed in the pixel region to form an electric field; And
And a plurality of pixel electrodes arranged in a strip shape in the pixel region to form an electric field with the common electrode,
The width of the plurality of pixel electrodes gradually increases from a first side to a second side of the pixel region, and the interval between the pixel electrodes gradually decreases from the first side to the second side by a predetermined length , The increase width of the pixel electrode is the same throughout the pixel, the decrease width of the interval between the pixel electrodes is the same throughout the pixel,
The widths and intervals of the pixel electrodes are different from adjacent pixels,
Wherein a width and an interval of all the pixel electrodes in the pixel region vary within a range of a process margin. 제1항에 있어서, 상기 박막트랜지스터는,
제1기판에 형성된 게이트전극;
상기 게이트전극이 형성된 제1기판 전체에 걸쳐 형성된 게이트절연층;
상기 게이트절연층 위에 형성된 반도체층;
상기 반도체층 위에 형성된 소스전극 및 드레인전극; 및
상기 제1기판 전체에 걸쳐 형성된 보호층을 포함하는 것을 특징으로 하는 액정표시소자.The thin film transistor according to claim 1,
A gate electrode formed on the first substrate;
A gate insulating layer formed over the entire first substrate on which the gate electrode is formed;
A semiconductor layer formed on the gate insulating layer;
A source electrode and a drain electrode formed on the semiconductor layer; And
And a protective layer formed over the entire first substrate. 제2항에 있어서, 공통전극은 제1기판에 형성되고 화소전극은 보호층에 형성되는 것을 특징으로 하는 액정표시소자.The liquid crystal display according to claim 2, wherein the common electrode is formed on the first substrate and the pixel electrode is formed on the protective layer. 제3항에 있어서, 상기 화소전극은 데이터라인과 평행한 것을 특징으로 하는 액정표시소자.The liquid crystal display element according to claim 3, wherein the pixel electrode is parallel to a data line. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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