KR101892691B1 - 송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법 - Google Patents

송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법 Download PDF

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Abstract

송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법이 제공된다. 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법은 피아식별 질문기가, N개의 채널 별로 질문신호들을 제공하는 단계와, 피아식별 질문기가 질문신호들의 주파수 대역을 상향변환하는 단계와, 피아식별 질문기가 상향변환된 질문신호들의 전력을 증폭하여 안테나로 송출하는 단계와, 피아식별 질문기가 송출된 질문신호들을 궤한 경로를 통해 제공받아 N개의 채널 별로 송신출력에 대한 첨두전력을 검출하는 단계와, 피아식별 질문기가 표적으로부터 반사되어 수신된 수신신호들을 궤환 경로를 통해 제공받아 N개의 채널 별로 수신출력에 대한 첨두전력을 검출하는 단계를 포함한다.

Description

송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법{Method for detecting peak power of transmitting/receiving signal in IFF}
본 발명은 송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법에 관한 것으로서, 보다 상세하게는, 단일 송수신모듈에서 N개의 채널에 대해 제공되는 질문신호와 그의 수신신호에 대해 첨두전력을 측정할 수 있는 송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법에 관한 것이다.
국방 지상방어체계에서 레이더 시스템의 피아식별 기능은 이동하는 항공기에 아군인지 판별하는 질문 신호를 방사하여 해당 질문 신호에 알맞은 코드 정보를 포함한 RF 신호를 수신하고, 이로부터 아군 여부를 식별하는 기능이다.
최근 전력화를 계획하고 있는 레이더는 다수의 송수신 모듈을 포함한 능동위상배열(AESA: Active Electronically Scanned Array Radar) 구조를 기반으로 설계한다. 능동위상배열 레이더는 수동위상배열(PESA: Passive Electronically Scanned Array) 구조와는 달리 단일 안테나 복사소자를 통해 방사하는 RF신호에 대한 위상과 크기를 각각 조절 가능하다.
또한, 송/수신 경로를 각 채널 별로 교체 및 점검하는 것이 용이하여, 전 세계적으로 지상용, 해상용, 공중용 레이더의 안테나시스템은 능동위상배열 구조를 바탕으로 설계하는 추세이다.
피아식별 기능 역시 능동위상배열 구조로 설계할 때의 이점은 언급한 바와 같다.
일반적으로 피아식별 기능을 위한 시스템은, 송신 펄스 정보를 제어하고 반사된 신호 정보를 처리하는 피아식별 질문기(Interrogator, 또는 IFF: Identification Friend or Foe), 질문기로부터 받은 신호를 증폭하여 표적을 향해 수하하고 반사된 신호를 받는 피아식별안테나로 구성된다.
질문기에는 신호처리를 위한 DSP(Digital Signal Processor)와 송신/수신 모듈이 포함되어 있으며, 다수의 복사소자 각각의 위상과 크기를 제어하기 위해 다수의 송신/수신모듈을 사용할 수 있다.
기존에는 질문 신호 정보를 포함한 RF 신호의 전력을 증폭하여 안테나로 출력하여 송출하고, 송출된 질문 신호는 다시 수신되어 첨두전력 검출에 사용된다. 즉, 피아식별 질문기는 디지털화된 질문 신호를 아날로그 신호로 변환하여 주파수를 상향조절한 후 전력증폭기로 전달한다. 전력 증폭기를 통해 증폭된 신호는 커플링되어 하향 변환부가 수신하여 낮은 주파수 대역으로 옮겨진 후 첨두 전력 측정에 사용된다. 그리고, 하향변환된 아날로그 송신신호를 디지털화하여 전력범위를 계산하여 첨두전력값이 필요한 모듈에서 해당 데이터를 수신한다.
그러나, 기존의 질문기를 이용하여 첨두전력을 측정하는 방식 및/또는 구조는 능동위상배열 구조가 아닌 수동위상배열(PESA) 구조에 적합하다. 특히, 기존의 기술은 단일 송신모듈의 전력 증폭기와 송신 경로에 해당하는 첨두전력 측정만을 다루고 있다. 현재 대부분의 레이더 시스템은 능동위상배열 구조를 채택하고 있기 때문에, 각 채널 별 송신출력의 첨두전력에 대한 검출을 고려해야 한다.
또한, 기존의 첨두전력을 측정하는 방식 및/또는 구조는 송신 경로(즉, 송출된 신호)의 첨두전력만 고려할 뿐 수신 경로(즉, 수신된 신호)의 첨두전력에 대해서는 고려하고 있지 않다. 수동위상배열 레이더 또는 능동위상배열 레이더에서는 송신/수신경로를 하나의 모듈로 제어하고 있다. 따라서, 송신 경로의 출력뿐만 아니라 수신 경로의 출력을 측정하여, 표적으로부터 반사된 신호에 대한 수신 경로의 검증 역시 필요하다.
국내 등록특허 제10-1838210호(2018.03.07. 등록)
전술한 문제점을 해결하기 위하여 본 발명이 이루고자 하는 기술적 과제는, 현재 대부분의 레이더 시스템은 능동 위상 배열 구조를 채택하고 있고, 다수의 송수신 모듈, 즉, 다수의 채널들 별로 신호를 송출하므로, 각 채널 별 송신 출력에 대한 첨두전력을 검출할 수 있는 송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법을 제시하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 수동위상배열 레이더 또는 능동위상배열 레이더에서 송신 경로 뿐만 아니라 수신 경로에 대해서도 출력 측정 및 첨두전력 검출을 적용함으로써, 표적으로부터 반사된 신호에 대한 수신 경로에 대해서도 검증할 수 있는 송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법을 제시하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 왜란으로 인해 RF 신호가 흔들릴 때 송출 신호 또는 수신 신호의 예상 지연시간을 보다 정확히 측정하기 위해, 레지스터에 저장된 고정 지연시간에 대한 다수의 데이터를 제공할 수 있는 송수신 첨두전력 측정을 위한 피아식별 질문기의 첨두전력 측정 방법을 제시하는 데 있다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명의 실시 예에 따르면, 능동위상배열 레이다 및 수동위상배열 레이다 중 적어도 하나의 송수신 첨두전력 측정을 위한 피아식별 질문기는, N개의 채널 별로 질문신호들을 제공하는 다수의 질문 제공 및 첨두전력 검출부들; 상기 다수의 질문 제공 및 첨두전력 검출부들에서 제공되는 질문신호들의 주파수 대역을 상향변환하는 다수의 대역 변환부들; 및 상기 상향변환된 질문신호들의 전력을 증폭하여 안테나로 송출하고, 상기 송출된 질문신호들과 표적으로부터 반사되어 수신된 수신신호들을 궤환 경로를 통해 상기 다수의 대역 변환부들로 제공하는 다수의 송수신기들;을 포함하고, 상기 다수의 대역 변환부들은 상기 수신된 질문신호들과 수신신호들의 주파수대역을 하향변환하고, 상기 다수의 질문 제공 및 첨두전력 검출부들은, 상기 하향변환된 질문신호들과 수신신호들의 딜레이 시간을 각각 검출하고, 상기 각각 검출된 딜레이 시간을 이용하여 상기 하향변환된 질문신호들 및 상기 하향변환된 수신신호들에 대한 첨두전력을 검출할 수 있다.
상기 다수의 송수신기들 각각은, 상기 상향변환된 질문신호의 전력을 증폭하는 전력 증폭기; 및 상기 증폭된 질문신호가 상기 안테나로 송출된 후 상기 표적으로부터 반사된 수신신호에 대해 저잡음의 전력을 증폭하는 저잡음 증폭기;를 포함할 수 있다.
상기 다수의 대역 변환부들은 각각, 상기 질문 제공 및 첨두전력 검출부에서 제공되는 질문신호의 주파수 대역을 상향변환하는 상향변환부; 상기 전력 증폭기에서 증폭되어 안테나로 송출된 질문신호를 상기 궤환 경로를 통해 제공받아 주파수 대역을 하향변환하는 송신 하향변환부; 및 상기 저잡음 증폭기에서 증폭된 수신신호의 주파수 대역을 하향변환하는 수신 하향변환부;를 포함할 수 있다.
상기 다수의 질문 제공 및 첨두전력 검출부들은 각각, 상기 질문신호를 아날로그 신호로 변환하여 상기 상향변환부로 출력하는 DAC(Digital Analog Converter); 상기 송신 하향변환부에서 하향변환된 질문신호의 펄스와 기설정된 기준 송출 펄스를 비교하여 상기 질문신호의 딜레이 시간(이하, '질문 딜레이 시간'이라 한다)을 검출하고, 상기 검출된 질문 딜레이 시간을 이용하여 상기 하향변환된 질문신호의 첨두전력을 검출하는 송신 첨두전력 검출부; 및 상기 수신 하향변환부에서 하향변환된 수신신호의 펄스와 기설정된 기준 수신 펄스를 비교하여 상기 수신신호의 딜레이 시간(이하, '수신 딜레이 시간'이라 한다)을 검출하고, 상기 검출된 수신 딜레이 시간을 이용하여 상기 하향변환된 수신신호의 첨두전력을 검출하는 수신 첨두전력 검출부;를 포함할 수 있다.
상기 송신 첨두전력 검출부는, 상기 하향변환된 질문신호의 전력을 전압으로 전환시켜 출력하는 디텍터; 상기 디텍터로부터 출력되는 전압에 기초하여 실제 질문 펄스를 생성하는 실제 펄스 생성기; 상기 기설정된 기준 송출 펄스를 생성하는 기준 펄스 생성기; 상기 실제 질문 펄스와 상기 기준 송출 펄스를 비교하여 딜레이 구간이 발생하면, 상기 딜레이 구간에 해당하는 송출 딜레이 시간을 카운팅하는 딜레이 검출기; 상기 디텍터로부터 출력되는 질문신호에 대한 전압을 디지털 신호로 변환하는 ADC(Analog Digital Converter); 및 상기 ADC에서 변환되어 순차적으로 입력되는 디지털 신호들 중 상기 기준 송출 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 상기 카운팅된 송출 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력하는 피크 검출기;를 포함할 수 있다.
상기 수신 첨두전력 검출부는, 상기 하향변환된 수신신호의 전력을 전압으로 전환시켜 출력하는 디텍터; 상기 디텍터로부터 출력되는 전압에 기초하여 실제 수신 펄스를 생성하는 실제 펄스 생성기; 상기 기설정된 기준 수신 펄스를 생성하는 기준 펄스 생성기; 상기 실제 수신 펄스와 상기 기준 수신 펄스를 비교하여 딜레이 구간이 발생하면, 상기 딜레이 구간에 해당하는 수신 딜레이 시간을 카운팅하는 딜레이 검출기; 상기 디텍터로부터 출력되는 수신신호에 대한 전압을 디지털 신호로 변환하는 ADC(Analog Digital Converter); 및 상기 ADC에서 변환되어 순차적으로 입력되는 디지털 신호 중 상기 기준 수신 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 상기 카운팅된 수신 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력하는 피크 검출기;를 포함할 수 있다.
한편, 본 발명의 다른 실시 예에 따르면, 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법은, (A) 상기 피아식별 질문기가, N개의 채널 별로 질문신호들을 제공하는 단계; (B) 상기 피아식별 질문기가, 상기 (A) 단계에서 제공된 질문신호들의 주파수 대역을 상향변환하는 단계; (C) 상기 피아식별 질문기가, 상기 상향변환된 질문신호들의 전력을 증폭하여 안테나로 송출하는 단계; (D) 상기 피아식별 질문기가, 상기 송출된 질문신호들을 궤한 경로를 통해 제공받아 N개의 채널 별로 송신출력에 대한 첨두전력을 검출하는 단계; 및 (E) 상기 피아식별 질문기가, 표적으로부터 반사되어 수신된 수신신호들을 궤환 경로를 통해 제공받아 N개의 채널 별로 수신출력에 대한 첨두전력을 검출하는 단계;를 포함한다.
상기 (D) 단계는, (D1) 상기 피아식별 질문기가, 상기 안테나로 송출된 질문신호를 상기 궤환 경로를 통해 제공받아 주파수 대역을 하향변환하는 단계; 및 (D2) 상기 피아식별 질문기가, 상기 하향변환된 질문신호의 펄스와 기설정된 기준 송출 펄스를 비교하여 상기 질문신호의 딜레이 시간(이하, '질문 딜레이 시간'이라 한다)을 검출하고, 상기 검출된 질문 딜레이 시간을 이용하여 상기 하향변환된 질문신호의 첨두전력을 검출하는 단계;를 포함한다.
상기 (D2) 단계는, (D21) 상기 피아식별 질문기가, 상기 하향변환된 질문신호의 전력을 전압으로 전환시켜 출력하는 단계; (D22) 상기 피아식별 질문기가, 상기 (D21) 단계로부터 출력되는 전압에 기초하여 실제 질문 펄스를 생성하는 단계; (D23) 상기 피아식별 질문기가, 상기 기설정된 기준 송출 펄스를 생성하는 단계; (D24) 상기 피아식별 질문기가, 상기 실제 질문 펄스와 상기 기준 송출 펄스를 비교하여 딜레이 구간이 발생하면, 상기 딜레이 구간에 해당하는 질문 딜레이 시간을 카운팅하는 단계; (D25) 상기 피아식별 질문기가, 상기 디텍터로부터 출력되는 질문신호에 대한 전압을 디지털 신호로 변환하는 단계; 및 (D26) 상기 피아식별 질문기가, 상기 (D25)단계에서 변환되어 순차적으로 입력되는 디지털 신호들 중 상기 기준 송출 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 상기 카운팅된 질문 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력하는 단계;를 포함한다.
상기 (E) 단계는, (E1) 상기 피아식별 질문기가, 상기 표적으로부터 반사되어 수신된 수신신호들의 전력을 증폭하는 단계; (E2) 상기 피아식별 질문기가, 상기 증폭된 수신신호들을 궤환 경로를 통해 제공받아 주파수 대역을 하향변환하는 단계; 및 (E3) 상기 피아식별 질문기가, 상기 하향변환된 수신신호의 펄스와 기설정된 기준 수신 펄스를 비교하여 상기 수신신호의 딜레이 시간(이하, '수신 딜레이 시간'이라 한다)을 검출하고, 상기 검출된 수신 딜레이 시간을 이용하여 상기 하향변환된 수신신호의 첨두전력을 검출하는 단계;를 포함한다.
상기 (E3) 단계는, (E31) 상기 피아식별 질문기가, 상기 하향변환된 수신신호의 전력을 전압으로 전환시켜 출력하는 단계; (E32) 상기 피아식별 질문기가, 상기 (D21) 단계로부터 출력되는 전압에 기초하여 실제 수신 펄스를 생성하는 단계; (E33) 상기 피아식별 질문기가, 상기 기설정된 기준 수신 펄스를 생성하는 단계; (E34) 상기 피아식별 질문기가, 상기 실제 수신 펄스와 상기 기준 수신 펄스를 비교하여 딜레이 구간이 발생하면, 상기 딜레이 구간에 해당하는 수신 딜레이 시간을 카운팅하는 단계; (E35) 상기 피아식별 질문기가, 상기 디텍터로부터 출력되는 수신신호에 대한 전압을 디지털 신호로 변환하는 단계; 및 (E36) 상기 피아식별 질문기가, 상기 (E35) 단계에서 변환되어 순차적으로 입력되는 디지털 신호들 중 상기 기준 수신 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 상기 카운팅된 수신 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력하는 단계;를 포함한다.
본 발명에 따르면, 능동위상배열 구조 또는 수동위상배열 구조를 채택하는 레이더 시스템에 있어서, 다수의 송수신 모듈, 즉, 다수의 채널들 별로 송출된 신호의 송신 출력에 대한 첨두전력을 검출할 수 있다.
또한, 본 발명에 따르면, 수동위상배열 레이더 또는 능동위상배열 레이더에서 송신 경로뿐만 아니라 수신 경로에 대해서도 출력 측정 및 첨두전력을 검출할 수 있어, 표적으로부터 반사된 신호에 대한 수신 경로에 대해서도 검증할 수 있으며, 해당 값이 저장된 피아식별 질문기의 운용분석 컴퓨터를 통해 확인하여 송신 혹은 수신에 문제가 생길 경우 출력 이상유무를 손쉽게 검증할 수 있다.
또한, 본 발명에 따르면, 레지스터에 다수의 고정 지연시간을 저장하고 이를 이용함으로써 왜란으로 인해 RF 신호(즉, 송출 신호 또는 수신 신호)가 흔들리는 경우가 발생하여도 송출 신호 또는 수신 신호의 예상 지연시간을 보다 정확히 측정할 수 있다.
또한, 본 발명에 따르면, 간단한 로직을 추가하는 것만으로도 송출 신호와 수신 신호에 대한 딜레이 타이밍을 감지할 수 있다. FPGA(Field Programmable Gate Array)를 사용하는 경우, 메모리의 용량을 아낄 수 있어 저용량의 메모리를 가진 저렴한 FPGA를 선택하더라도 운용모드 별 고정 지연시간을 저장하고 첨두전력 측정에 대해 동일한 효과를 얻을 수 있으므로 결과적으로 대량 양산이 필요한 송수신모듈의 단가를 줄일 수 있다. 또한, 불필요한 추가 메모리 칩을 사용하지 않음으로써 모듈 당 가격을 절감하고 PCB(Printed Circuit Board)의 공간활용도를 높일 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기를 도시한 도면,
도 2는 본 발명의 실시 예에서 사용되는 기준 송출 펄스와 기준 수신 펄스를 설명하기 위한 도면,
도 3은 피아식별 레이다의 운용모드 별 기준 송출 펄스와 기준 수신 펄스를 도시한 도면,
도 4는 피아식별 질문기 중 제1질문제공 및 첨두전력 검출부, 제1대역 변환부 및 제1송수신기를 도시한 블록도,
도 5는 본 발명의 실시 예에 따른 제1송신 첨두전력 검출부를 도시한 블록도,
도 6은 기준 송출 펄스(A), 실제 질문 펄스(A_Delay) 및 실제 딜레이 펄스(Delay)의 일 예를 도시한 도면,
도 7은 도 5에 도시된 딜레이 검출기의 회로도를 간단히 도시한 도면,
도 8은 본 발명의 다른 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기를 도시한 도면, 그리고,
도 9 내지 도 11은 본 발명의 실시 예에 따른 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법을 도시한 흐름도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다.
본 명세서에서 제1, 제2 등의 용어가 구성요소들을 기술하기 위해서 사용된 경우, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시 예들은 그것의 상보적인 실시 예들도 포함한다.
또한, 제1 엘리먼트 (또는 구성요소)가 제2 엘리먼트(또는 구성요소) 상(ON)에서 동작 또는 실행된다고 언급될 때, 제1 엘리먼트(또는 구성요소)는 제2 엘리먼트(또는 구성요소)가 동작 또는 실행되는 환경에서 동작 또는 실행되거나 또는 제2 엘리먼트(또는 구성요소)와 직접 또는 간접적으로 상호 작용을 통해서 동작 또는 실행되는 것으로 이해되어야 할 것이다.
어떤 엘리먼트, 구성요소, 장치, 또는 시스템이 프로그램 또는 소프트웨어로 이루어진 구성요소를 포함한다고 언급되는 경우, 명시적인 언급이 없더라도, 그 엘리먼트, 구성요소, 장치, 또는 시스템은 그 프로그램 또는 소프트웨어가 실행 또는 동작하는데 필요한 하드웨어(예를 들면, 메모리, CPU 등)나 다른 프로그램 또는 소프트웨어(예를 들면 운영체제나 하드웨어를 구동하는데 필요한 드라이버 등)를 포함하는 것으로 이해되어야 할 것이다.
또한, 어떤 엘리먼트(또는 구성요소)가 구현됨에 있어서 특별한 언급이 없다면, 그 엘리먼트(또는 구성요소)는 소프트웨어, 하드웨어, 또는 소프트웨어 및 하드웨어 어떤 형태로도 구현될 수 있는 것으로 이해되어야 할 것이다.
또한, 본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다. 아래의 특정 실시 예들을 기술하는데 있어서, 여러 가지의 특정적인 내용들은 발명을 더 구체적으로 설명하고 이해를 돕기 위해 작성되었다. 하지만 본 발명을 이해할 수 있을 정도로 이 분야의 지식을 갖고 있는 독자는 이러한 여러 가지의 특정적인 내용들이 없어도 사용될 수 있다는 것을 인지할 수 있다.
어떤 경우에는, 발명을 기술하는 데 있어서 흔히 알려졌으면서 발명과 크게 관련 없는 부분들은 본 발명을 설명하는 데 있어 별 이유 없이 혼돈이 오는 것을 막기 위해 기술하지 않음을 미리 언급해 둔다.
이하, 본 발명에서 실시하고자 하는 구체적인 기술내용에 대해 첨부도면을 참조하여 상세하게 설명하기로 한다.
도 1, 도 4, 도 5 및 도 8에 도시된 송수신 첨두전력 측정을 위한 피아식별 질문기(100, 800)의 각각의 구성은 기능 및/또는 논리적으로 분리될 수 있음을 나타내는 것이며, 반드시 각각의 구성이 별도의 물리적 장치로 구분되거나 별도의 코드로 작성됨을 의미하는 것은 아님을 본 발명의 기술분야의 평균적 전문가는 용이하게 추론할 수 있을 것이다.
상기 송수신 첨두전력 측정을 위한 피아식별 질문기(100)는 소정의 데이터 프로세싱 장치에 설치되어 본 발명의 기술적 사상을 구현할 수도 있다.
또한, 본 발명의 실시 예에 따른 상기 송수신 첨두전력 측정을 위한 피아식별 질문기(100, 800)는 예를 들면, 데스크탑 PC(Personal Computer), 서버, 랩탑 PC(Laptop PC), 넷북 컴퓨터(Netbook Computer) 등 프로그램의 설치 및 실행이 가능한 모든 전자기기들 중 하나에 의해 동작할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기(100)를 도시한 도면이다.
도 1에 도시된 본 발명의 일 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기(100)는 단일 송수신 모듈에서 N(N은 1 이상의 정수)개의 채널에 대한 질문신호 제공, 대역 변환 및 증폭을 처리할 수 있다. 또한, 피아식별 질문기(100)는 질문신호의 송출 경로뿐만 아니라 저잡음 증폭된 수신신호를 커플링(coupling)하여 하향변환한 뒤 첨두전력을 측정하는 수신 경로를 제공할 수 있다.
이러한 피아식별 질문기15(100)는 1개 이상의 송수신 모듈을 포함한 능동위상배열(AESA: Active Electronically Scanned Array Radar) 구조 또는 수동위상배열(PESA: Passive Electronically Scanned Array) 구조의 레이다에 적용가능하다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기(100)는 제1 내지 제3질문제공 및 첨두전력 검출부들(110, 120, 130), 제1 내지 제3대역 변환부들(140, 150, 160) 및 제1 내지 제3송수신기들(170, 180, 190)을 포함할 수 있다. 도 1에는 설명의 편의를 위해 3개의 송수신신호들을 처리하는 경우를 예로 들었으며, 실제로는 3개 미만 또는 3개 이상의 송수신신호들도 처리가능하다.
제1 내지 제3질문제공 및 첨두전력 검출부들(110, 120, 130)은 단일 송수신 모듈 또는 다수 송수신 모듈에서, N개(도 1의 경우, 3개)의 채널 별로 질문신호들을 동시에 또는 선별적으로 다른 시간에 제공할 수 있다.
제1 내지 제3대역 변환부들(140, 150, 160)은 제1 내지 제3질문 제공 및 첨두전력 검출부들(110, 120, 130)에서 제공되는 질문신호들의 주파수 대역을 상향변환할 수 있다. 예를 들어, 질문신호는 중간주파수(IF) 대역의 신호이므로, 제1 내지 제3대역 변환부들(140, 150, 160)은 RF 대역의 신호로 상향변환할 수 있다.
제1 내지 제3송수신기들(170, 180, 190)은 상향변환된 질문신호들의 전력을 증폭하여 제1 내지 제3안테나들(11, 12, 13)로 송출하고, 송출된 질문신호들을 궤환 경로를 통해 제1 내지 제3대역 변환부들(140, 150, 160)로 제공할 수 있다.
또한, 제1 내지 제3안테나들(11, 12, 13)에 의해 표적으로 송출된 질문신호들은 표적에서 반사되어 제1 내지 제3안테나들(11, 12, 13)로 수신되며, 제1 내지 제3송수신기들(170, 180, 190)은 표적으로부터 반사되어 수신된 수신신호들을 궤환 경로를 통해 제1 내지 제3대역 변환부들(140, 150, 160)로 제공할 수 있다.
제1 내지 제3대역 변환부들(140, 150, 160)은 수신된 질문신호들과 수신신호들의 주파수대역을 중간주파수 대역으로 하향변환할 수 있다.
제1 내지 제3질문 제공 및 첨두전력 검출부들(110, 120, 130)은 제1 내지 제3안테나들(11, 12, 13)로 송출된 질문신호들 및 수신된 수신신호들 중 해당하는 신호를 이용하여 N개의 채널 별로 송신출력 및 수신출력에 대한 첨두전력을 검출할 수 있다.
제1 내지 제3질문 제공 및 첨두전력 검출부들(110, 120, 130)은 하향변환된 질문신호들과 수신신호들의 딜레이 시간을 각각 검출하고, 각각 검출된 딜레이 시간을 이용하여 하향변환된 질문신호들 및 하향변환된 수신신호들에 대한 첨두전력을 각각 검출할 수 있다. 이로써, 본 발명의 실시 예에서는 각 채널 별 송신출력의 첨두전력 검출이 가능하다. 또한, 표적으로부터 반사된 수신신호에 대한 수신출력의 첨두전력 검출도 가능하다.
도 2는 본 발명의 실시 예에서 사용되는 기준 송출 펄스와 기준 수신 펄스를 설명하기 위한 도면이다.
도 2를 참조하면, 기준 트리거 신호(Trigger Signal)에서 첫번째 디지털 펄스가 로우(low)인 구간은 RF 질문신호를 송출하기로 설계한 예상 송출 구간이고, 하이(high)인 구간은 RF 질문신호를 수신하기로 설계한 예상 수신 구간이다.
따라서, RF 질문신호(Transmitter Signal)는 디지털 펄스가 로우일 때 송출되고, 수신신호(Receiver Signal)는 디지털 펄스가 하이일 때 수신된다. 송출은 안테나에서 RF 질문신호를 방사하는 것이고, 수신은 표적에 맞아 반사된 RF 질문신호를 안테나에서 받는 것이다.
피아식별 질문기(100) 또는 피아식별 질문기(100)를 제어하는 장치는 로우인 구간동안 RF 질문신호를 송출하도록 내부 회로를 동작시키고, 하이인 구간동안 수신하도록 내부 회로를 동작시킨다.
이를 바탕으로, 본 발명의 실시 예에 따른 제N송신 첨두전력 검출부(N=1, 2, 3, ?)는 RF 질문신호를 송출하는 예상 송출 구간 동안 하이 상태인 디지털 펄스, 즉, 기준 송출 펄스를 생성한다. 또한, 제N수신 첨두전력 검출부는 반사된 수신신호를 수신하는 예상 수신 구간 동안 하이 상태인 기준 수신 펄스를 생성한다.
이러한 기준 송출 펄스와 기준 수신 펄스는 각각 후술할 제1송신 첨두전력 검출부(114)와 제1수신 첨두전력 검출부(116)에서 기준 펄스로서 사용될 수 있다.
또한, 상술한 트리거 신호는 피아식별 레이다의 운용모드 별로 상이할 수 있으며, 따라서, 기준 송출 펄스와 기준 수신 펄스 역시 피아식별 레이다의 운용모드 별로 상이할 수 있다.
피아식별 레이다의 운용모드는 피아식별 질문기(100)가 적용된 능동위상배열 피아식별 레이다 또는 수동위상배열 피아식별 레이다의 운용모드로서, 예를 들어, MODE 1, MODE 2, MODE 3/A, MODE C 및 MODE 4를 포함할 수 있다. 피아식별 레이다의 운용모드는 http://www.f-15e.info/joomla/technology/avionics/66-iff-system의 설명을 참조할 수 있으며, 각 피아식별 레이다의 운용모드 별 기준 송출 펄스와 기준 수신 펄스는 일 예로 도 3과 같은 형태를 가질 수 있다.
이하에서는 제1질문제공 및 첨두전력 검출부(110), 제1대역 변환부(140) 및 제1송수신기(170)를 예로 들어 첨두전력을 검출하는 동작에 대해 설명한다.
도 4는 본 발명의 실시 예에 따른 피아식별 질문기(100) 중 제1질문제공 및 첨두전력 검출부(110), 제1대역 변환부(140) 및 제1송수신기(170)를 도시한 블록도이다.
도 4를 참조하면, 제1질문제공 및 첨두전력 검출부(110)는 제1DAC(Digital Analog Converter, 112), 제1송신 첨두전력 검출부(114) 및 제1수신 첨두전력 검출부(116)를 포함한다. 또한, 제1대역 변환부(140)는 제1상향변환부(142), 제1송신 하향변환부(144) 및 제1수신 하향변환부(146)를 포함한다. 또한, 제1송수신기(170)는 제1전력증폭기(172) 및 제1저잡음증폭기(174)를 포함한다.
제1DAC(112)는 송출할 질문신호를 아날로그 신호로 변환하여 제1상향변환부(142)로 출력한다.
제1상향변환부(142)는 제1DAC(112)에서 제공되는 질문신호의 주파수 대역을 RF 대역으로 상향변환한다.
제1전력증폭기(172)는 상향변환된 질문신호의 전력을 설정된 값으로 증폭하고, 증폭된 질문신호를 제1전력증폭기(172)로 출력한다.
제1안테나(11)는 증폭된 질문신호를 표적을 향해 송출한다.
또한, 제1전력증폭기(172)에서 제1안테나(11)로 송출된 질문신호는 커플링되어 궤환 경로를 통해 제1송신 하향변환부(144)로 제공된다.
제1송신 하향변환부(144)는 제1전력증폭기(172)에서 증폭되어 송출된 질문신호를 궤환 경로를 통해 제공받아 주파수 대역을 IF 대역으로 하향변환한다.
제1송신 첨두전력 검출부(114)는 제1송신 하향변환부(144)에서 하향변환된 질문신호의 펄스와 기설정된 기준 송출 펄스를 비교하여 질문신호 송출 시 딜레이된 시간, 즉, 송출된 질문신호의 딜레이 시간(이하, '질문 딜레이 시간'이라 한다)을 검출하고, 검출된 질문 딜레이 시간을 이용하여 하향변환된 질문신호에 대한 첨두전력을 검출할 수 있다.
도 5는 본 발명의 실시 예에 따른 제1송신 첨두전력 검출부(114)를 도시한 블록도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 제1송신 첨두전력 검출부(114)는 디텍터(510), 실제 펄스 생성기(520), 기준펄스 생성기(530), 딜레이 검출기(540), ADC(Analog Digital Converter, 550) 및 피크 검출기(560)를 포함할 수 있다.
디텍터(510)는 제1송신 하향변환부(144)에서 하향변환된 질문신호의 전력(단위: dBm)을 전압(단위: Volt)으로 전환시켜 실제 펄스 생성기(520) 및 ADC(550)로 출력할 수 있다.
실제 펄스 생성기(520)는 디텍터(510)로부터 출력되는 질문신호의 전압에 기초하여 실제 질문 펄스를 생성할 수 있다. 즉, 실제 펄스 생성기(520)는 디텍터(510)에서 변환된 출력을 트리거로 받아 실제 질문 펄스를 생성할 수 있다.
자세히 설명하면, 디텍터(510)의 출력값이 사전에 정해진 기준 출력값을 넘어가면 실제 펄스 생성기(520)의 카운터(미도시)가 동작할 수 있다. 예를 들어, 디텍터(510)의 출력이 1v(기준 출력값, 설계자에 따라 변경 가능함)을 초과하면, 실제 펄스 생성기(520)는 질문신호의 송신이 시작되는 것으로 판단하여 카운터(미도시)를 동작시킬 수 있다.
실제 펄스 생성기(520)의 카운터(미도시)의 카운팅이 로우(Low, 0) 전압에서 하이(High, 1) 전압으로 전환하는 시간에 도달하면, 즉, 기준 송출 펄스의 처음 로우 구간에 해당하는 시간이 경과하면, 실제 펄스 생성기(520)는 실제 질문 펄스를 생성할 수 있다. 따라서, 생성된 실제 질문 펄스는 기준 송출 펄스와 동일한 형태를 가지나, 시작 시점만이 다를 수 있다. 만약, 질문신호 송출 시 딜레이가 발생하지 않았다면, 실제 질문 펄스와 기준 송출 펄스의 시작점은 동일할 것이다.
생성된 실제 질문 펄스는 딜레이 검출기(540)로 입력된다. 이로써, 딜레이 검출기(540)는 실제 송출된 RF 질문신호가 발생했을 때부터 만들어진 실제 질문 펄스를 실제 펄스 생성기(520)로부터 입력받을 수 있다.
또한, 기준펄스 생성기(530)는 기설정된 기준 송출 펄스를 생성할 수 있다. 예를 들어, 기준펄스 생성기(530)는 초기에는 로우 전압을 유지하다가, 기준펄스 생성기(530)의 카운터(미도시)에 의해 기준 트리거 신호로부터 사전에 정해진 송출 시간(즉, 고정 지연시간)에 도달하면 송출 펄스 구간을 열어주는, 즉, 하이 전압이 정해진 시간동안 유지되는 구간을 포함하는 기준 송출 펄스를 도 2와 같이 생성할 수 있다. 도 2를 참조하여 설명한 것처럼, 질문신호를 송출하기 위한 기준 펄스인 기준 송출 펄스는 송출 구간에만 열려 하이 전압을 유지할 수 있다.
이 때, 기준펄스 생성기(530)는 도 3을 참조하여 설명한 피아식별 레이다의 운용 모드 별로 상이한 기준 송출 펄스를 생성할 수 있다. 즉, 고정 지연시간은 운용모드 별로 상이할 수 있으며, 피아식별 레이다를 제어하는 CPU의 레지스터나, FPGA의 레지스터에 저장될 수 있다.
딜레이 검출기(540)는 실제 질문 펄스와 기준 송출 펄스를 비교하여 기준 송출 펄스 구간에 딜레이 구간(D)이 발생하면, 딜레이 검출기(540)의 카운터(미도시)를 이용하여 딜레이 구간(D)에 해당하는 질문 딜레이 시간(t2-t1)을 카운팅할 수 있다. 즉, 딜레이 검출기(540)는 실제 질문 펄스와 기준 송출 펄스의 차이를 감지하고 그 차이값을 카운팅하여 질문 딜레이 시간으로서 검출할 수 있다.
도 6은 기준 송출 펄스(A), 실제 질문 펄스(A_Delay) 및 실제 딜레이 펄스(Delay)의 일 예를 도시한 도면이다.
도 6을 참조하면, 딜레이 검출기(540)는 기준 송출 펄스(A)와 실제 질문 펄스(A_Delay)의 차이에 의해 딜레이 구간(D)이 발생 시, 해당 딜레이 펄스(Delay) 중 딜레이 구간(D)의 상승 엣지부터 딜레이 검출기(540)의 카운터(미도시)가 카운팅을 시작하여 딜레이 구간(D)이 끝날 때까지의 시간(t2-t1)을 계산할 수 있다. 딜레이 검출기(540)는 계산된 시간을 질문 딜레이 시간으로서 검출하여 피크 검출기(560)로 전달할 수 있다.
도 7은 도 5에 도시된 딜레이 검출기(540)의 회로도를 간단히 도시한 도면이다.
도 7을 참조하면, 딜레이 검출기(540)는 딜레이를 검출하기 위해 PLL(Phase Locked Loop) 설계에 사용되는 PFD(Phase Frequency Detector) 회로를 로직으로 설계하여 사용할 수 있다. PFD 회로인 딜레이 검출기(540)는 2개의 D 플립플롭과 1개의 NAND 게이트를 포함할 수 있다.
이미 딜레이가 생겼다는 가정하에, 딜레이 검출기(540)의 동작에 대해 간단히 설명한다. 먼저, 딜레이 구간(도 6의 D)에서 A는 하이 상태의 전압(1이라 한다), B는 로우 상태의 전압(0이라 한다)이다.
상단 D 플립플롭은 상승 엣지(Rising Edge)의 클럭에서 1을 출력한다. 하단 D 플립플롭은 상승 엣지의 클럭에서 0을 출력한다. 두 신호를 입력으로 받는 NAND 게이트는 (1,0) 입력을 받아 1을 출력한다. 1을 리셋신호로 받는 동안 상단의 D 플립플롭은 A_delay 출력을 이전 상태로 유지한다. 작은 동그라미는 Negative reset, 즉 0일 때 reset을 한다는 의미이다.
딜레이 구간이 끝났을 때(즉, 도 6의 D 다음 구간) A는 1, B는 1이다. 상단 D 플립플롭은 상승 엣지의 클럭에서 1을 출력하고, 하단 D 플립플롭은 상승 엣지의 클럭에서 1을 출력한다. 두 신호를 입력으로 받는 NAND 게이트는 (1,1) 입력을 받아 0을 출력한다. 0을 리셋신호로 받아 상단의 D 플립플롭은 A_delay 출력이 0이 된다. 딜레이가 된 시간만큼 A_delay 신호는 1이 유지된다.
다시 도 5를 참조하면, ADC(550)는 디텍터(510)로부터 출력되는 전압을 디지털 신호로 변환하여 출력할 수 있다.
피크 검출기(560)는 ADC(550)에서 변환되어 순차적으로 입력되는 디지털 신호들 중 기준 송출 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 카운팅된 딜레이 시간(t2-t1)만큼 경과한 디지털 신호에 대한 첨두 전력값을 출력할 수 있다.
질문신호 송출 시 딜레이가 발생하지 않은 경우, 딜레이 시간=0이므로, 피크 검출기(560)는 기준 송출 펄스의 중간 시간값에 해당하는 시점에서의 디지털 신호에 대한 첨두 전력값을 출력할 수 있다.
한편, 제1전력증폭기(172)에서 증폭된 후 제1안테나(11)에 의해 표적으로 송출된 질문신호는 표적에서 반사되어 제1안테나(11)에 의해 수신된다. 이하에서는 제1안테나(11)가 표적으로 수신한 신호를 '수신신호'라 한다.
제1저잡음증폭기(174)는 표적으로부터 수신된 수신신호를 저잡음 증폭시킨다.
제1수신 하향변환부(146)는 증폭된 수신신호의 주파수 대역을 IF 대역으로 하향변환한다.
제1수신 첨두전력 검출부(116)는 제1수신 하향변환부(146)에서 하향변환된 수신신호의 펄스와 기설정된 기준 수신 펄스를 비교하여 수신신호의 딜레이 시간(이하, '수신 딜레이 시간'이라 한다)을 검출하고, 검출된 수신 딜레이 시간을 이용하여 하향변환된 수신신호의 첨두전력을 검출할 수 있다.
제1수신 첨두전력 검출부(116)는 도 5에 도시된 것처럼 제1송신 첨두전력 검출부(114)와 동일한 구조를 가질 수 있다. 따라서, 제1수신 첨두전력 검출부(116)도 도 5를 참조하여 간략히 설명한다.
도 5를 참조하면, 제1수신 첨두전력 검출부(116)는 디텍터(510), 실제 펄스 생성기(520), 기준펄스 생성기(530), 딜레이 검출기(540), ADC(550) 및 피크 검출기(560)를 포함할 수 있다.
디텍터(510)는 제1수신 하향변환부(146)에서 하향변환된 질문신호의 전력을 전압으로 전환시킬 수 있다.
실제 펄스 생성기(520)는 디텍터(510)로부터 출력되는 수신신호의 전압에 기초하여 실제 수신 펄스를 생성할 수 있다. 예를 들어, 실제 펄스 생성기(520)는 디텍터(510)에서 변환된 출력값이 사전에 정해진 기준 출력값(예를 들어, 1v)을 초과하면, 수신신호의 수신이 시작된 것으로 판단하고, 카운터(미도시)를 동작시켜 실제 수신 펄스를 생성할 수 있다.
기준펄스 생성기(530)는 기설정된 기준 수신 펄스를 생성할 수 있다. 예를 들어, 기준펄스 생성기(530)는 초기에는 로우 전압을 유지하다가, 기준펄스 생성기(530)의 카운터(미도시)에 의해 기준 트리거 신호로부터 수신 구간에 해당하는 시간에 도달하면 수신 펄스 구간을 열어주는, 즉, 하이 전압이 정해진 시간동안 유지되는 기준 수신 펄스를 도 2와 같이 생성할 수 있다. 이 때, 기준펄스 생성기(530)는 도 3을 참조하여 설명한 피아식별 레이다의 운용모드 별로 상이한 기준 수신 펄스를 생성할 수 있다.
딜레이 검출기(540)는 실제 수신 펄스와 기준 수신 펄스를 비교하여 기준 수신 펄스 구간에 딜레이 구간(D', D'=D 또는 D'≠D)이 발생하면, 딜레이 구간(D')에 해당하는 수신 딜레이 시간을 카운팅할 수 있다.
ADC(550)는 디텍터(510)로부터 출력되는 수신신호에 대한 전압을 디지털 신호로 변환하여 출력할 수 있다.
피크 검출기(560)는 ADC(550)에서 변환되어 순차적으로 입력되는 디지털 신호 중 기준 수신 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 카운팅된 수신 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기(800)를 도시한 도면이다.
도 8에 도시된 본 발명의 다른 실시 예에 따른 송수신 첨두전력 측정을 위한 피아식별 질문기(800)는 질문제공 및 첨두전력 검출부(810), 대역 변환부(820) 및 제1 내지 제N송수신기들(830, 840, 850)을 포함할 수 있다.
또한, 질문제공 및 첨두전력 검출부(810)는 DAC(812), 송신 첨두전력 검출부(814) 및 수신 첨두전력 검출부(816)을 포함한다.
대역 변환부(820)는 상향 변환부(822), 송신 하향변환부(824) 및 수신 하향변환부(826)를 포함한다.
제1 내지 제N송수신기들(830, 840, 850)은 전력 증폭기와 저잡음 증폭기를 포함한다.
도 8에 도시된 피아식별 질문기(800)는 도 1을 참조하여 설명한 피아식별 질문기(100)의 동작과 거의 동일하므로 상세한 설명은 생략한다.
다만, 도 1에 도시된 피아식별 질문기(100)는 능동위상배열 구조에 맞게 송신경로의 전력증폭기와 수신경로의 저잡음증폭기에 따른 대역변환부와 질문제공 및 첨두전력 검출부를 각 복사소자 채널 별로 구비하고 있는 반면, 도 8에 도시된 피아식별 질문기(800)는 대역변환부와 질문제공 및 첨두전력 검출부를 복사소자들이 공용으로 사용하도록 구비하고 있다.
도 9는 본 발명의 실시 예에 따른 피아식별 질문기(100)의 송수신 첨두전력 측정을 위한 방법을 도시한 흐름도이다.
도 9에 도시된 송수신 첨두전력 측정을 위한 방법은 도 1 내지 도 7을 참조하여 설명한 피아식별 질문기(100)에 의해 동작할 수 있다. 따라서, 도 9를 참조하는 송수신 첨두전력 측정을 위한 방법의 구체적인 설명은 생략한다.
도 9를 참조하면, 피아식별 질문기(100)는 단일 송수신 모듈 또는 다수의 송수신 모듈에서 N개의 채널 별로 질문신호들을 제공할 수 있다(S910).
피아식별 질문기(100)는 S910단계에서 제공된 질문신호들의 주파수 대역을 상향변환하고(S920), 상향변환된 질문신호들의 전력을 증폭하여 안테나로 송출한다(S930).
그리고, 피아식별 질문기(100)는 송출된 질문신호들을 궤한 경로를 통해 제공받아 N개의 채널 별로 송신출력에 대한 첨두전력을 검출할 수 있다(S940).
또한, 피아식별 질문기(100)는 표적으로부터 반사되어 수신된 수신신호들을 궤환 경로를 통해 제공받아 N개의 채널 별로 수신출력에 대한 첨두전력을 검출할 수 있다(S950).
도 10은 도 9의 S940단계를 자세히 설명하기 위한 흐름도이다.
도 10을 참조하면, 피아식별 질문기(100)는 안테나로 송출된 질문신호를 궤환 경로를 통해 제공받아 주파수 대역을 하향변환할 수 있다(S941).
피아식별 질문기(100)는 하향변환된 질문신호의 펄스와 기설정된 기준 송출 펄스를 비교하여 딜레이 시간을 검출하고, 검출된 딜레이 시간을 이용하여 하향변환된 질문신호의 첨두전력을 검출한다(S942~S947).
자세히 설명하면, 피아식별 질문기(100)는 S941단계에서 하향변환된 질문신호의 전력을 전압으로 전환시켜 출력할 수 있다(S942).
피아식별 질문기(100)는 S942단계로부터 출력되는 전압에 기초하여 실제 질문 펄스(A_delay)를 생성하고(S943), 기준 트리거 신호에 기초하여 송출 구간을 하이 상태로 유지하는 기준 송출 펄스(A)를 생성할 수 있다(S944).
피아식별 질문기(100)는 생성된 실제 질문 펄스와 기준 송출 펄스를 비교하여 기준 송출 펄스 구간에 딜레이 구간(D)이 발생하면, 딜레이 구간(D)에 해당하는 질문 딜레이 시간을 카운팅할 수 있다(S945).
S943단계~S945단계가 수행되는 동안 피아식별 질문기(100)는 S942단계로부터 출력되는 전압을 디지털 신호로 변환할 수 있다(S946).
그리고, 피아식별 질문기(100)는 디지털 신호로 변환되어 순차적으로 입력되는 디지털 신호들 중 기준 송출 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 질문 딜레이 시간만큼 경과한 디지털 신호에 대한 첨두 전력값을 검출하여 출력할 수 있다(S947).
도 11은 도 9의 S950단계를 자세히 설명하기 위한 흐름도이다.
도 11을 참조하면, 피아식별 질문기(100)는 표적으로부터 반사되어 수신된 수신신호를 커플링에 의해 제공받아 저잡음전력을 증폭시킨 후, 주파수 대역을 하향변환할 수 있다(S951, S952).
피아식별 질문기(100)는 하향변환된 수신신호의 펄스와 기설정된 기준 수신 펄스를 비교하여 딜레이 시간을 검출하고, 검출된 딜레이 시간을 이용하여 하향변환된 수신신호의 첨두전력을 검출한다(S953~S958).
자세히 설명하면, 피아식별 질문기(100)는 S952단계에서 하향변환된 수신신호의 전력을 전압으로 전환시켜 출력할 수 있다(S953).
피아식별 질문기(100)는 S953단계로부터 출력되는 전압에 기초하여 실제 수신 펄스를 생성하고(S954), 기준 트리거 신호에 기초하여 수신 구간을 하이 상태로 유지하는 기준 수신 펄스를 생성할 수 있다(S955).
피아식별 질문기(100)는 생성된 실제 수신 펄스와 기준 수신 펄스를 비교하여 기준 수신 펄스 구간에 딜레이 구간(D')이 발생하면, 딜레이 구간(D')에 해당하는 수신 딜레이 시간을 카운팅할 수 있다(S956).
S954단계~S956단계가 수행되는 동안 피아식별 질문기(100)는 S953단계로부터 출력되는 수신신호에 대한 전압을 디지털 신호로 변환할 수 있다(S957).
그리고, 피아식별 질문기(100)는 디지털 신호로 변환되어 순차적으로 입력되는 디지털 신호들 중 기준 수신 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 수신 딜레이 시간만큼 경과한 디지털 신호에 대한 첨두 전력값을 검출하여 출력할 수 있다(S958).
한편, 본 발명에 따른 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법은 이를 구현하기 위한 명령어들의 프로그램이 유형적으로 구현됨으로써, 컴퓨터를 통해 판독될 수 있는 기록매체에 포함되어 제공될 수도 있음은 통상의 기술자가 쉽게 이해할 수 있다.
즉, 본 발명에 따른 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 형태로 구현되어, 컴퓨터 판독 가능한 기록매체에 기록될 수 있으며, 상기 컴퓨터 판독 가능한 기록매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 컴퓨터 판독 가능한 기록매체에는 하드 디스크와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media) 및 롬(ROM), 램(RAM), 플래시 메모리, USB 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
따라서, 본 발명은 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법을 구현하기 위하여 상기 피아식별 질문기를 제어하는 컴퓨터 상에서 수행되는 컴퓨터 판독 가능한 기록매체에 저장된 프로그램을 함께 제공할 수 있다.
한편, 이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시 예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주하여야 할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 피아식별 질문기
110, 120, 130: 제1 내지 제3질문제공 및 첨두전력 검출부들
140, 150, 160: 제1 내지 제3대역 변환부들
170, 180, 190: 제1 내지 제3송수신기들
112: 제1DAC 114: 제1송신 첨두전력 검출부
116: 제1수신 첨두전력 검출부 142: 제1대역 변환부
144: 제1송신 하향변환부 146: 제1수신 하향변환부
172: 제1전력증폭기 174: 제1저잡음증폭기

Claims (5)

  1. 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법에 있어서,
    (A) 상기 피아식별 질문기가, N개의 채널 별로 질문신호들을 제공하는 단계;
    (B) 상기 피아식별 질문기가, 상기 (A) 단계에서 제공된 질문신호들의 주파수 대역을 상향변환하는 단계;
    (C) 상기 피아식별 질문기가, 상기 상향변환된 질문신호들의 전력을 증폭하여 안테나로 송출하는 단계;
    (D) 상기 피아식별 질문기가, 상기 송출된 질문신호들을 궤한 경로를 통해 제공받아 N개의 채널 별로 송신출력에 대한 첨두전력을 검출하는 단계; 및
    (E) 상기 피아식별 질문기가, 표적으로부터 반사되어 수신된 수신신호들을 궤환 경로를 통해 제공받아 N개의 채널 별로 수신출력에 대한 첨두전력을 검출하는 단계;를 포함하고,
    상기 (D) 단계는,
    (D1) 상기 피아식별 질문기가, 상기 안테나로 송출된 질문신호를 상기 궤환 경로를 통해 제공받아 주파수 대역을 하향변환하는 단계; 및
    (D2) 상기 피아식별 질문기가, 상기 하향변환된 질문신호의 펄스와 기설정된 기준 송출 펄스를 비교하여 상기 질문신호의 딜레이 시간(이하, '질문 딜레이 시간'이라 한다)을 검출하고, 상기 검출된 질문 딜레이 시간을 이용하여 상기 하향변환된 질문신호의 첨두전력을 검출하는 단계;를 포함하고,
    상기 (D2) 단계는,
    (D21) 상기 피아식별 질문기가, 상기 하향변환된 질문신호의 전력을 전압으로 전환시켜 출력하는 단계;
    (D22) 상기 피아식별 질문기가, 상기 (D21) 단계로부터 출력되는 전압에 기초하여 실제 질문 펄스를 생성하는 단계;
    (D23) 상기 피아식별 질문기가, 상기 기설정된 기준 송출 펄스를 생성하는 단계;
    (D24) 상기 피아식별 질문기가, 상기 실제 질문 펄스와 상기 기준 송출 펄스를 비교하여 딜레이 구간이 발생하면, 상기 딜레이 구간에 해당하는 질문 딜레이 시간을 카운팅하는 단계;
    (D25) 상기 피아식별 질문기가, 상기 (D21) 단계로부터 출력되는 질문신호에 대한 전압을 디지털 신호로 변환하는 단계; 및
    (D26) 상기 피아식별 질문기가, 상기 (D25)단계에서 변환되어 순차적으로 입력되는 디지털 신호들 중 상기 기준 송출 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 상기 카운팅된 질문 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력하는 단계;를 포함하는 것을 특징으로 하는 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 (E) 단계는,
    (E1) 상기 피아식별 질문기가, 상기 표적으로부터 반사되어 수신된 수신신호들의 전력을 증폭하는 단계;
    (E2) 상기 피아식별 질문기가, 상기 증폭된 수신신호들을 궤환 경로를 통해 제공받아 주파수 대역을 하향변환하는 단계; 및
    (E3) 상기 피아식별 질문기가, 상기 하향변환된 수신신호의 펄스와 기설정된 기준 수신 펄스를 비교하여 상기 수신신호의 딜레이 시간(이하, '수신 딜레이 시간'이라 한다)을 검출하고, 상기 검출된 수신 딜레이 시간을 이용하여 상기 하향변환된 수신신호의 첨두전력을 검출하는 단계;를 포함하는 것을 특징으로 하는 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법.
  5. 제4항에 있어서,
    상기 (E3) 단계는,
    (E31) 상기 피아식별 질문기가, 상기 하향변환된 수신신호의 전력을 전압으로 전환시켜 출력하는 단계;
    (E32) 상기 피아식별 질문기가, 상기 (D21) 단계로부터 출력되는 전압에 기초하여 실제 수신 펄스를 생성하는 단계;
    (E33) 상기 피아식별 질문기가, 상기 기설정된 기준 수신 펄스를 생성하는 단계;
    (E34) 상기 피아식별 질문기가, 상기 실제 수신 펄스와 상기 기준 수신 펄스를 비교하여 딜레이 구간이 발생하면, 상기 딜레이 구간에 해당하는 수신 딜레이 시간을 카운팅하는 단계;
    (E35) 상기 피아식별 질문기가, 상기 (E31) 단계로부터 출력되는 수신신호에 대한 전압을 디지털 신호로 변환하는 단계; 및
    (E36) 상기 피아식별 질문기가, 상기 (E35) 단계에서 변환되어 순차적으로 입력되는 디지털 신호들 중 상기 기준 수신 펄스가 하이(high)가 되는 구간의 중간 시간값에 해당하는 시점에서 상기 카운팅된 수신 딜레이 시간만큼 경과한 신호에 대한 첨두 전력값을 출력하는 단계;를 포함하는 것을 특징으로 하는 피아식별 질문기의 송수신 첨두전력 측정을 위한 방법.
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