KR101887745B1 - Semiconductor package having multi chip module and method for manufacturing the same - Google Patents

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Abstract

본 발명은 대면적의 BEOL층을 인터포저로 사용하면서 다수의 반도체 칩을 하나로 모듈화시킨 패키지로서, BEOL층의 하중 분산을 유도하여 패키지 신뢰성 향상 및 수율 향상을 도모할 수 있도록 한 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 대면적의 슬림 패키지 제조용 인터포저를 복수개로 분할하여 여러 패키징 공정에서 발생하는 하중 및 응력을 분산시킬 수 있도록 하고, 또한 분할된 인터포저에 탑재된 반도체 칩 간의 전기적 신호 교환을 기판 또는 재배선층을 통해 이루어질 수 있도록 함으로써, 기존에 크랙 방지를 통한 신뢰성을 향상 및 수율 향상을 도모할 수 있는 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.The present invention relates to a package having a plurality of semiconductor chips modularized into a single package using a large-area BEOL layer as an interposer and having a multi-chip module capable of inducing load dispersion of the BEOL layer to improve package reliability and yield To a semiconductor package and a manufacturing method thereof.
That is, the present invention can divide the interposer for fabricating a large-area slim package into a plurality of parts to distribute the loads and stresses generated in various packaging processes, and to exchange electric signals between the semiconductor chips mounted on the divided interposers, Or a rewiring layer so that reliability can be improved and yield can be improved by previously preventing cracks, and a method of manufacturing the same.

Description

멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법{Semiconductor package having multi chip module and method for manufacturing the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor package having a multi-chip module and a method of manufacturing the same.

본 발명은 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 대면적의 BEOL층을 인터포저로 사용하면서 다수의 반도체 칩을 하나로 모듈화시킨 패키지로서, BEOL층의 하중 분산을 유도하여 패키지 신뢰성 향상 및 수율 향상을 도모할 수 있도록 한 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
The present invention relates to a semiconductor package having a multi-chip module and a method of manufacturing the same. More particularly, the present invention relates to a semiconductor package in which a large-area BEOL layer is used as an interposer, Chip module having a multi-chip module and a method of manufacturing the semiconductor package.

일반적으로, 웨이퍼에 회로를 집적시키는 반도체 펩(FAB) 공정 중 백 엔드 오프 라인(BEOL, back-end-of-line)에서 웨이퍼 상에 BEOL층을 집적시키는 단계와, BEOL층 만이 남도록 웨이퍼를 백그라인딩하여 제거하는 단계 등이 진행된다.Generally, a step of integrating a BEOL layer on a wafer in a back-end-of-line (BEOL) of a semiconductor PE (FAB) process for integrating a circuit on a wafer, A grinding step and the like are carried out.

상기 BEOL층은 소정의 도전성 회로패턴과, 회로패턴을 절연시키는 절연층으로 구성되고, 회로패턴 중 일부분은 전기적 접속을 위한 패드면으로서 상하로 노출된 구조를 갖는다.The BEOL layer is composed of a predetermined conductive circuit pattern and an insulating layer for insulating the circuit pattern, and a part of the circuit pattern has a structure in which the pad is exposed as a pad surface for electrical connection.

이렇게 제조된 BEOL층은 반도체 패키지 제조를 위한 패키징 공정으로 제공되어, 기판과 반도체 칩을 도전 가능하게 연결하거나 반도체 칩과 반도체 칩을 도전 가능하게 연결하는 인터포저 등으로 사용된다.The thus-fabricated BEOL layer is provided as a packaging process for manufacturing a semiconductor package, and is used as an interposer that conductively connects a substrate and a semiconductor chip or conductively connects a semiconductor chip and a semiconductor chip.

이때, 상기 반도체 펩 공정에서 웨이퍼 백그라인딩이 진행되지 않은 채 BEOL층이 형성된 웨이퍼 자체가 반도체 패키징 공정으로 공급되는 경우, 반도체 패키징 공정에서 BEOL층 만을 사용하기 위하여 웨이퍼를 백그라인딩할 수 있다. In this case, if the wafer itself having the BEOL layer formed therein is supplied to the semiconductor packaging process without wafer back grinding in the semiconductor peep process, the wafer may be back-grounded to use only the BEOL layer in the semiconductor packaging process.

여기서, 상기 BEOL층을 인터포저로 이용한 종래의 반도체 패키지 및 그 제조 공정을 살펴보면 다음과 같다.Hereinafter, a conventional semiconductor package using the BEOL layer as an interposer and its manufacturing process will be described.

종래의 BEOL층을 인터포저로 이용한 반도체 패키지의 일례로서, 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지를 들 수 있으며, 이 슬림 타입의 반도체 패키지는 실리콘 웨이퍼가 제거된 BEOL층을 인터포저로 이용하여 다수의 반도체 칩을 하나로 모듈화시킨 패키지를 말한다.An example of a semiconductor package using a conventional BEOL layer as an interposer is a semiconductor package of a slim type (SLIM, Silicon-Less Integrated Module) type. In this slim type semiconductor package, a BEOL layer Refers to a package in which a plurality of semiconductor chips are modularized into one using a pouch.

첨부한 도 4a 및 도 4b는 각각 종래의 슬림 타입의 반도체 패키지를 나타낸 측단면도 및 평단면도를 나타낸다.4A and 4B are side cross-sectional views and a top cross-sectional view of a conventional slim type semiconductor package, respectively.

상기 BEOL층은 웨이퍼 상태에서 제조된 것이므로, 다수의 반도체 칩을 실장시킬 수 있는 대면적을 가지며, 슬림 패키지 제조용 인터포저로 사용된다.Since the BEOL layer is manufactured in a wafer state, it has a large area for mounting a plurality of semiconductor chips and is used as an interposer for manufacturing a slim package.

이러한 슬림 패키지 제조용 인터포저(11)는 도전성 회로패턴(11a)과, 회로패턴(11a)을 절연시키는 절연층(11b)으로 구성되고, 회로패턴(11a) 중 일부분은 전기적 접속을 위한 패드면으로서 상하로 노출된 구조를 갖는다.The interposer 11 for manufacturing the slim package is composed of the conductive circuit pattern 11a and the insulating layer 11b for insulating the circuit pattern 11a and a part of the circuit pattern 11a is a pad surface for electrical connection And has a structure that is exposed upward and downward.

먼저, BEOL층 즉, 슬림 패키지 제조용 인터포저(11)의 일면에 다수의 반도체 칩(12)을 도전 가능하게 부착한다.First, a plurality of semiconductor chips 12 are electroconductively attached to one surface of a BEOL layer, that is, an interposer 11 for manufacturing a slim package.

상기 다수의 반도체 칩(12)을 슬림 패키지 제조용 인터포저(11)에 부착한 일례를 보면, 도 2에서 보듯이 슬림 패키지 제조용 인터포저(11)의 중앙부분에 대면적을 갖는 4개의 제1반도체 칩(12a)들이 바둑판 모양을 이루며 배열되고, 슬림 패키지 제조용 인터포저(11)의 테두리 부분 즉, 제1반도체 칩(12a)들의 사방 둘레부에 소면적을 갖는 8개의 제2반도체 칩(12b)이 인접 배열된다.As shown in FIG. 2, four semiconductor chips 12 having a large area are formed in the central portion of the interposer 11 for manufacturing a slim package, as shown in FIG. 2, in an example in which the plurality of semiconductor chips 12 are attached to the interposer 11 for manufacturing a slim package. The chips 12a are arranged in a checkerboard pattern and eight second semiconductor chips 12b having a small area at the rim portion of the interposer 11 for manufacturing a slim package, that is, the four sides of the first semiconductor chips 12a, Are arranged adjacently.

이때, 상기 다수의 반도체 칩(12) 각각의 본딩패드에는 범핑 공정 등에 의하여 도전성 범프(13)가 미리 융착된 상태이다.At this time, the conductive bumps 13 are preliminarily fused to the bonding pads of each of the plurality of semiconductor chips 12 by a bumping process or the like.

이에, 상기 슬림 패키지 제조용 인터포저에 대한 반도체 칩 부착 공정시 도전성 범프(13)가 슬림 패키지 제조용 인터포저(11)의 상면을 통해 노출된 패드면에 도전 가능하게 융착되는 상태가 된다.Thus, the conductive bump 13 is electrically fused to the pad surface exposed through the upper surface of the interposer 11 for manufacturing the slim package during the process of attaching the semiconductor chip to the interposer for manufacturing the slim package.

이어서, 상기 다수의 반도체 칩(12)을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(14)로 몰딩하는 공정이 진행된다.Next, a process of molding with the molding compound resin 14 is performed in order to protect the plurality of semiconductor chips 12 from the outside.

즉, 상기 슬림 패키지 제조용 인터포저(11)의 상면에 걸쳐 몰딩 컴파운드 수지(14)를 오버 몰딩함으로써, 각 반도체 칩(12)이 외부로부터 보호되도록 봉지되는 상태가 된다.That is, the molding compound resin 14 is over-molded on the upper surface of the interposer 11 for manufacturing the slim package, so that the semiconductor chips 12 are sealed to be protected from the outside.

이때, 전자기기의 구동에 따라 반도체 칩(12)에서 발생되는 열을 외부로 방출시키기 위하여, 각 반도체 칩(12)의 표면이 외부로 노출되도록 몰딩하는 것이 바람직하다.At this time, it is preferable to mold the surface of each semiconductor chip 12 so that the surface of each semiconductor chip 12 is exposed to the outside in order to discharge the heat generated from the semiconductor chip 12 to the outside according to driving of the electronic device.

이어서, 상기 슬림 패키지 제조용 인터포저(11)의 저면을 통해 노출된 패드면에 솔더볼 등과 같은 제1입출력단자(15)를 융착시킨다.Then, a first input / output terminal 15 such as a solder ball is fused to the pad surface exposed through the bottom surface of the interposer 11 for manufacturing the slim package.

이와 같이, 상기 BEOL층 즉, 슬림 패키지 제조용 인터포저(11)에 다수의 반도체 칩(12)이 실장되어 몰딩 컴파운드 수지로 몰딩됨으로써, 다수의 반도체 칩들이 하나로 모듈화된 멀티 칩 모듈(10)이 완성된다.As described above, a plurality of semiconductor chips 12 are mounted on the BEOL layer, that is, the interposer 11 for manufacturing a slim package, and molded with a molding compound resin, thereby completing the multi-chip module 10 in which a plurality of semiconductor chips are modularized into one do.

다음으로, 상기와 같이 제조된 멀티 칩 모듈(10)을 인쇄회로기판(PCB)과 같은 별도의 기판(20)에 도전 가능하게 적층 부착함으로써, 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.Next, the multi-chip module 10 manufactured as described above is electroconductively laminated on a separate substrate 20 such as a printed circuit board (PCB) to form a slim (SLIM) The package is completed.

즉, 상기 멀티 칩 모듈(10)의 구성 중 인터포저(11)의 저면에 융착된 제1입출력단자(15)를 기판(20) 상의 도전성패턴에 융착시켜서 기판(20) 상에 멀티 칩 모듈(10)이 도전 가능하게 적층된 상태가 됨으로써, 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.That is, the first input / output terminal 15 fused to the bottom surface of the interposer 11 among the configurations of the multi-chip module 10 is fused to the conductive pattern on the substrate 20 to form a multi- 10 are placed in a conductive laminated state, a semiconductor package of a slim (SLIM, Silicon-Less Integrated Module) type is completed.

또한, 상기 멀티 칩 모듈(10)의 표면(각 반도체 칩과 몰딩 컴파운드 수지의 상면)에는 전자파 차폐 및 열전달 등의 기능을 하는 캡 형상의 컨포멀 쉴드층(30)이 적층되고, 이 컨포멀 쉴드층(30)의 테두리 부분은 기판(20)의 상면 테두리 부분에 접지 가능하게 부착된다.A cap-shaped conformal shield layer 30, which functions as electromagnetic shielding and heat transfer, is laminated on the surface of each of the semiconductor chips and the molding compound resin of the multichip module 10, The rim portion of the layer 30 is groundably attached to the upper surface rim portion of the substrate 20.

또한, 상기 기판(20)의 저면 볼패드에는 솔더볼과 같은 제2입출력단자(22)가 융착되며, 이 제2입출력단자(22)는 전자기기의 마더보드에 융착되어 전기적 신호 교환을 위한 단자 역할을 한다.A second input / output terminal 22 such as a solder ball is fused to the ball pad of the bottom surface of the substrate 20. The second input / output terminal 22 is fused to a mother board of the electronic device to serve as a terminal for electrical signal exchange .

따라서, 상기 멀티 칩 모듈(10)을 구성하는 각 반도체 칩(12)들 간의 전기적 신호 교환은 도 1 및 도 2에 화살표로 지시한 바와 같이, 슬림 패키지 제조용 인터포저(11)를 통하여 이루어지고, 각 반도체 칩(12)과 기판(20) 간의 전기적 신호 교환은 슬림 패키지 제조용 인터포저(11) 및 제1입출력단자(15)를 통하여 이루어진다.Therefore, electrical signal exchange between the semiconductor chips 12 constituting the multichip module 10 is performed through the interposer 11 for manufacturing a slim package as indicated by arrows in FIGS. 1 and 2, Electrical signal exchange between each semiconductor chip 12 and the substrate 20 is performed through the interposer 11 for manufacturing the slim package and the first input / output terminal 15.

그러나, 상기한 종래의 슬림 타입 반도체 패키지는 다음과 같은 문제점이 있다.However, the conventional slim type semiconductor package has the following problems.

첫째, 상기 슬림 패키지 제조용 인터포저는 웨이퍼 상태에서 제조된 것이기 때문에 대면적을 가지는 동시에 매우 얇은 층 구조를 가지므로, 여러 패키징 공정에서 발생하는 하중 및 응력이 집중되어 쉽게 휘어지거나 크랙 등이 발생하는 문제점이 있고, 휨 및 크랙 발생에 따른 반도체 패키지의 신뢰성이 저하되는 문제점이 따른다. First, since the interposer for manufacturing a slim package has a large area and has a very thin layer structure because it is manufactured in a wafer state, the load and stress generated in various packaging processes concentrate and easily bend or crack There is a problem that the reliability of the semiconductor package deteriorates due to warping and cracking.

즉, 다수의 반도체 칩을 부착하는 공정과, 몰딩 컴파운드 수지에 의한 몰딩 공정과, 컴포멀 쉴드층 부착 공정 등 여러가지 공정에서 발생하는 하중 및 응력이 슬림 패키지 제조용 인터포저에 집중됨으로써, 슬림 패키지 제조용 인터포저의 국부적인 손상 및 크랙이 발생하는 문제점이 있고, 그에 따라 슬림 타입 반도체 패키지의 신뢰성이 저하되는 문제점이 따른다.That is, load and stress generated in various processes such as a process of attaching a plurality of semiconductor chips, a molding process by a molding compound resin, and a process of attaching a composite shield layer are concentrated on the interposer for manufacturing a slim package, There is a problem that local damage and cracks occur in the foursor, thereby causing a problem that the reliability of the slim type semiconductor package is deteriorated.

둘째, 상기 슬림 패키지 제조용 인터포저를 이용하여 슬림 타입 반도체 패키지를 완성하더라도, 슬림 패키지 제조용 인터포저가 매우 얇고 대면적을 가진 상태이므로, 마더보드 등에 실제 탑재되어 사용될 때 외부력에 의하여 크랙 등이 발생하는 문제점이 있다.
Second, since the interposer for manufacturing a slim package is very thin and has a large area even when the slim type semiconductor package is completed by using the interposer for manufacturing the slim package, cracks or the like are generated due to external force when actually mounted on a mother board or the like .

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 대면적의 슬림 패키지 제조용 인터포저를 복수개로 분할하여 여러 패키징 공정에서 발생하는 하중 및 응력을 분산시킬 수 있도록 하고, 또한 분할된 인터포저에 탑재된 반도체 칩 간의 전기적 신호 교환을 기판 또는 재배선층을 통해 이루어질 수 있도록 함으로써, 기존에 크랙 방지를 통한 신뢰성을 향상 및 수율 향상을 도모할 수 있는 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the conventional problems as described above, and it is an object of the present invention to divide the interposer for manufacturing a large-area slim package into a plurality of units, to distribute loads and stresses generated in various packaging processes, A semiconductor package having a multichip module capable of improving reliability and prevention of cracks by preventing electric signals from being exchanged between the semiconductor chips mounted on the sensor through a substrate or a rewiring layer and a manufacturing method thereof The purpose is to provide.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 슬림 패키지 제조용 인터포저와, 슬림 패키지 제조용 인터포저의 상면 패드에 도전성 범프를 매개로 도전 가능하게 부착되는 다수의 반도체 칩과, 다수의 반도체 칩을 봉지하면서 슬림 패키지 제조용 인터포저의 상면에 오버 몰딩되는 몰딩 컴파운드 수지로 구성되는 멀티 칩 모듈을 소잉하여 분할시킨 복수의 단위 모듈; 각 단위 모듈이 독립적인 배열을 이루면서 제1입출력단자를 매개로 도전 가능하게 부착되는 기판; 을 포함하여 구성된 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: an interposer for manufacturing a slim package; a plurality of semiconductor chips electrically conductively attached to upper pads of an interposer for manufacturing a slim package through conductive bumps; A plurality of unit modules formed by sawing and dividing a multi-chip module constituted of a molding compound resin which is overmolded on an upper surface of an interposer for manufacturing a slim package while sealing the chip; A substrate on which each unit module is arranged in an independent arrangement and is conductively attached via a first input / output terminal; And a semiconductor chip having a multi-chip module.

본 발명의 일 구현예에서, 상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 기판의 도전성패턴을 통하여 이루어지는 것을 특징으로 한다.According to an embodiment of the present invention, electrical signal exchange between the semiconductor chips included in each of the unit modules is performed through a conductive pattern of the substrate.

본 발명의 일 구현예에서, 상기 제1입출력단자는 솔더볼로서 기판과의 도전 연결을 위하여 각 단위 모듈에 포함된 슬림 패키지 제조용 인터포저의 저면 패드에 융착되는 것을 특징으로 한다.In an embodiment of the present invention, the first input / output terminal is fused to a bottom pad of an interposer for manufacturing a slim package included in each unit module for conductive connection with the substrate as a solder ball.

특히, 상기 각 단위 모듈을 구성하는 슬림 패키지 제조용 인터포저의 저면에 걸쳐 형성되는 재배선층을 더 포함하고, 상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 재배선층을 통하여 이루어지도록 한 것을 특징으로 한다.Particularly, it is preferable to further include a redistribution layer formed over the bottom surface of the interposer for manufacturing the slim package constituting each of the unit modules, wherein electrical signal exchange between the semiconductor chips included in each unit module is performed through the redistribution layer .

바람직하게는, 상기 슬림 패키지 제조용 인터포저의 저면에 재배선층이 형성된 경우, 기판과의 도전 연결을 위한 제1입출력단자가 재배선층의 저면 패드에 융착되는 것을 특징으로 한다.Preferably, when the re-wiring layer is formed on the bottom surface of the interposer for manufacturing the slim package, the first input / output terminal for conductive connection with the substrate is fused to the bottom pad of the re-wiring layer.

본 발명의 일 구현예에서, 상기 멀티 칩 모듈을 소잉하여 복수의 단위 모듈로 분할할 때, 슬림 패키지 제조용 인터포저 및 몰딩 컴파운드 수지가 함께 소잉되거나, 슬림 패키지 제조용 인터포저만이 소잉되는 것을 특징으로 한다.In an embodiment of the present invention, when the multi-chip module is sowed and divided into a plurality of unit modules, the interposer for molding the slim package and the molding compound resin are sown together or only the interposer for manufacturing the slim package is sowed do.

바람직하게는, 상기 슬림 패키지 제조용 인터포저 및 몰딩 컴파운드 수지가 함께 소잉된 경우, 각 단위 모듈이 독립적으로 분할되고, 각 단위 모듈 간의 분할 공간내에 2차 몰딩수지가 충진되는 것을 특징으로 한다.Preferably, when the interposer for molding the slim package and the molding compound resin are sown together, the unit modules are independently divided and the secondary molding resin is filled in the divided spaces between the unit modules.

또는, 상기 슬림 패키지 제조용 인터포저만이 소잉된 경우, 슬림 패키지 제조용 인터포저의 소잉 공간내에 재배선층의 패시베이션층이 충진되는 것을 특징으로 한다.Alternatively, when only the interposer for manufacturing the slim package is sowed, the passivation layer of the re-wiring layer is filled in the shallow space of the interposer for manufacturing the slim package.

본 발명의 일 구현예에서, 상기 여러 개의 단위 모듈 각각의 표면은 하나의 컨포멀 쉴드층에 의하여 커버되고, 이 컨포멀 쉴드층의 테두리 부분은 기판에 접지 가능하게 부착되는 것을 특징으로 한다.In one embodiment of the present invention, the surface of each of the plurality of unit modules is covered by one conformal shield layer, and the rim portion of the conformal shield layer is attached to the substrate so as to be able to be grounded.

본 발명의 일 구현예에서, 상기 기판의 저면 볼패드에는 제2입출력단자가 융착된 것을 특징으로 한다.In one embodiment of the present invention, the second input / output terminal is fused to the bottom ball pad of the substrate.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 슬림 패키지 제조용 인터포저 제공 과정과, 슬림 패키지 제조용 인터포저의 상면 패드에 도전성 범프를 매개로 다수의 반도체 칩을 부착하는 과정과, 다수의 반도체 칩을 봉지하기 위하여 슬림 패키지 제조용 인터포저의 상면에 걸쳐 몰딩 컴파운드 수지를 오버 몰딩하는 과정을 통하여 제조된 멀티 칩 모듈을 소잉하여 복수의 단위 모듈로 분할하는 단계; 각 단위 모듈을 기판 상에 독립적인 배열로 배치하면서 제1입출력단자를 매개로 도전 가능하게 부착하는 단계; 를 포함하는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method for manufacturing a slim package, comprising: providing an interposer for manufacturing a slim package; attaching a plurality of semiconductor chips to a top pad of an interposer for manufacturing a slim package through conductive bumps; A method for sealing a semiconductor chip, comprising the steps of: overmolding a molding compound resin over an upper surface of an interposer for manufacturing a slim package, and then dividing the multi-chip module into a plurality of unit modules; Placing each unit module on a substrate in an independent arrangement and attaching the unit modules in a conductive manner via a first input / output terminal; The method comprising the steps of: forming a multi-chip module on a semiconductor chip;

본 발명의 다른 구현예에서, 상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 기판의 도전성패턴을 통하여 이루어지는 것을 특징으로 한다.In another embodiment of the present invention, electric signal exchange between the semiconductor chips included in each of the unit modules is performed through a conductive pattern of the substrate.

본 발명의 다른 구현예에서, 상기 제1입출력단자는 솔더볼로서 기판과의 도전 연결을 위하여 각 단위 모듈에 포함된 슬림 패키지 제조용 인터포저의 저면 패드에 융착되는 것을 특징으로 한다.In another embodiment of the present invention, the first input / output terminal is fused to a bottom pad of an interposer for manufacturing a slim package included in each unit module for conductive connection with the substrate as a solder ball.

특히, 상기 각 단위 모듈을 구성하는 슬림 패키지 제조용 인터포저의 저면에 걸쳐 재배선층을 형성하는 단계를 더 포함하고, 재배선 형성 단계를 통하여 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 재배선층을 통하여 이루어지는 것을 특징으로 한다.In particular, the method may further include the step of forming a re-wiring layer on the bottom surface of the interposer for manufacturing the slim package constituting each of the unit modules, wherein electrical signal exchange between the semiconductor chips included in each unit module through the re- . ≪ / RTI >

바람직하게는, 상기 슬림 패키지 제조용 인터포저의 저면에 재배선층이 형성된 경우, 기판과의 도전 연결을 위한 제1입출력단자가 재배선층의 저면 패드에 융착되는 것을 특징으로 한다.Preferably, when the re-wiring layer is formed on the bottom surface of the interposer for manufacturing the slim package, the first input / output terminal for conductive connection with the substrate is fused to the bottom pad of the re-wiring layer.

본 발명의 다른 구현예에서, 상기 멀티 칩 모듈을 복수의 단위 모듈로 분할하는 소잉 공정시, 슬림 패키지 제조용 인터포저 및 몰딩 컴파운드 수지가 함께 소잉되거나, 슬림 패키지 제조용 인터포저만이 소잉되는 것을 특징으로 한다.In another embodiment of the present invention, in the sowing process of dividing the multi-chip module into a plurality of unit modules, the interposer for molding the slim package and the molding compound resin are sown together or only the interposer for manufacturing the slim package is sowed do.

바람직하게는, 상기 슬림 패키지 제조용 인터포저 및 몰딩 컴파운드 수지가 함께 소잉된 경우, 각 단위 모듈이 독립적으로 분할되고, 각 단위 모듈 간의 분할 공간내에 2차 몰딩수지를 충진하는 단계가 더 진행되는 것을 특징으로 한다.Preferably, when the interposer for molding the slim package and the molding compound resin are sown together, each unit module is independently divided and the step of filling the secondary molding resin in the divided space between the unit modules is further performed .

또는, 상기 슬림 패키지 제조용 인터포저만이 소잉되는 경우, 웨이퍼 상태에서 소잉되고, 소잉 후 인터포저 상에 재배선을 형성할 때, 슬림 패키지 제조용 인터포저의 소잉 공간내에 재배선층의 패시베이션층이 충진되는 것을 특징으로 한다.Alternatively, when only the interposer for fabricating the slim package is sowed, the passivation layer of the re-wiring layer is filled in the shallow space of the interposer for fabricating the slim package when sowing in the wafer state and forming rewiring lines on the interposer after sowing .

본 발명의 다른 구현예에서, 상기 각 단위 모듈 각각의 표면에 하나의 컨포멀 쉴드층을 커버하는 동시에 이 컨포멀 쉴드층의 테두리 부분을 기판에 접지 가능하게 부착하는 단계를 더 포함하는 것을 특징으로 한다.In another embodiment of the present invention, the method further includes the step of covering one conformal shield layer on the surface of each of the unit modules, and attaching the rim portion of the conformal shield layer to the substrate in a manner capable of being grounded do.

본 발명의 다른 구현예에서, 상기 기판의 저면 볼패드에 제2입출력단자를 융착하는 단계를 더 포함하는 것을 특징으로 한다.
In another embodiment of the present invention, the method further comprises fusing the second input / output terminal to the bottom ball pad of the substrate.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

첫째, 반도체 펩 공정에서 제조되는 BEOL층을 대면적의 슬림 패키지 제조용 인터포저로 사용하여, 여러 개의 반도체 칩 하나로 모듈화시킨 멀티 칩 모듈 및 이를 이용한 슬림 타입 패키지를 제조할 때, 슬림 패키지 제조용 인터포저를 포함하는 멀티 칩 모듈을 복수개로 분할함으로써, 여러 패키징 공정에서 발생하는 하중 및 응력이 슬림 패키지 제조용 인터포저에 집중되지 않고 분산되는 것을 유도할 수 있다.First, when fabricating a multi-chip module in which a BEOL layer manufactured in a semiconductor PEP process is used as an interposer for fabricating a large-area slim package and modularized into a plurality of semiconductor chips and a slim type package using the same, an interposer for manufacturing a slim package By dividing the multi-chip module into a plurality of modules, it is possible to induce the loads and stresses generated in various packaging processes to be dispersed without being concentrated in the interposer for manufacturing the slim package.

둘째, 슬림 패키지 제조용 인터포저에 작용하는 하중 및 응력이 분산됨에 따라, 기존에 슬림 타입 패키지 제조시 인터포저에 집중되는 하중 및 응력에 의하여 인터포저에 크랙 등이 발생하는 것을 방지할 수 있고, 그에 따라 신뢰성을 향상 및 수율 향상을 도모할 수 있다.Second, since the load and stress acting on the interposer for fabricating the slim package are dispersed, it is possible to prevent cracks and the like from occurring in the interposer due to the load and stress concentrated on the interposer in the conventional manufacture of the slim type package, Accordingly, it is possible to improve the reliability and improve the yield.

셋째, 서로 분할된 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환을 기판 또는 재배선층을 통해 이루어질 수 있도록 함으로써, 반도체 칩 간의 전기적 신호 교환 또한 원활하게 이루어질 수 있다.
Thirdly, electrical signals can be exchanged between the semiconductor chips included in the unit modules divided from each other through the substrate or the re-wiring layer, so that electrical signals between the semiconductor chips can be smoothly exchanged.

도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도,
도 3a 및 도 3b는 본 발명의 제3실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도,
도 4a 및 도 4b는 종래의 반도체 패키지를 도시한 단면도.1A and 1B are cross-sectional views illustrating a semiconductor package and a manufacturing process thereof according to a first embodiment of the present invention.
FIGS. 2A and 2B are cross-sectional views illustrating a semiconductor package and a manufacturing process thereof according to a second embodiment of the present invention;
FIGS. 3A and 3B are cross-sectional views illustrating a semiconductor package and a manufacturing process thereof according to a third embodiment of the present invention;
4A and 4B are cross-sectional views showing a conventional semiconductor package.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1실시예First Embodiment

첨부한 도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도를 나타낸다.1A and 1B are cross-sectional views illustrating a semiconductor package and a manufacturing process thereof according to a first embodiment of the present invention.

전술한 바와 같이, 반도체 펩(FAB) 공정에서 웨이퍼 상에 BEOL층을 집적시킨 후, 반도체 패키징 공정으로 공급되며, BEOL층은 직접 슬림 패키지 제조용 인터포저로 사용된다.As described above, after a BEOL layer is integrated on a wafer in a semiconductor PEP (FAB) process, it is supplied to a semiconductor packaging process, and the BEOL layer is used as an interposer for direct slim package fabrication.

상기 BEOL층 즉, 슬림 패키지 제조용 인터포저(11)는 도전성 회로패턴(11a)과, 회로패턴(11a)을 절연시키는 절연층(11b)으로 구성되고, 회로패턴(11a) 중 일부분은 전기적 접속을 위한 패드면으로서 상하로 노출된 구조를 가지며, 웨이퍼 상태에서 제조됨에 따라 다수의 반도체 칩을 동시에 실장할 정도의 대면적을 갖는다.The BEOL layer, that is, the interposer 11 for manufacturing a slim package is composed of a conductive circuit pattern 11a and an insulating layer 11b for insulating the circuit pattern 11a, and a part of the circuit pattern 11a is electrically connected And has a large area enough to mount a plurality of semiconductor chips at the same time as it is manufactured in a wafer state.

먼저, BEOL층 즉, 슬림 패키지 제조용 인터포저(11)의 일면에 다수의 반도체 칩(12)을 도전 가능하게 부착한다.First, a plurality of semiconductor chips 12 are electroconductively attached to one surface of a BEOL layer, that is, an interposer 11 for manufacturing a slim package.

도 1b에서 보듯이, 상기 슬림 패키지 제조용 인터포저(11)의 중앙부분에 대면적을 갖는 4개의 제1반도체 칩(12a)들이 바둑판 모양을 이루며 배열되고, 슬림 패키지 제조용 인터포저(11)의 테두리 부분 즉, 제1반도체 칩(12a)들의 사방 둘레부에 소면적을 갖는 8개의 제2반도체 칩(12b)이 인접 배열된다.As shown in FIG. 1B, four first semiconductor chips 12a having a large area are arranged in a checkerboard shape at the central portion of the interposer 11 for manufacturing the slim package, and the edge of the interposer 11 for manufacturing a slim package Eight second semiconductor chips 12b having a small area are arranged adjacently to each other at four corners of the first semiconductor chips 12a.

이때, 상기 다수의 반도체 칩(12) 각각의 본딩패드에는 범핑 공정 등에 의하여 도전성 범프(13)가 미리 융착된 상태이다.At this time, the conductive bumps 13 are preliminarily fused to the bonding pads of each of the plurality of semiconductor chips 12 by a bumping process or the like.

이에, 상기 슬림 패키지 제조용 인터포저에 대한 반도체 칩 부착 공정시 도전성 범프(13)가 슬림 패키지 제조용 인터포저(11)의 상면을 통해 노출된 패드면에 도전 가능하게 융착되는 상태가 된다.Thus, the conductive bump 13 is electrically fused to the pad surface exposed through the upper surface of the interposer 11 for manufacturing the slim package during the process of attaching the semiconductor chip to the interposer for manufacturing the slim package.

이어서, 상기 다수의 반도체 칩(12)을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(14)로 몰딩하는 공정이 진행된다.Next, a process of molding with the molding compound resin 14 is performed in order to protect the plurality of semiconductor chips 12 from the outside.

즉, 상기 슬림 패키지 제조용 인터포저(11)의 상면에 걸쳐 몰딩 컴파운드 수지(14)를 오버 몰딩함으로써, 각 반도체 칩(12)이 외부로부터 보호되도록 봉지되는 상태가 된다.That is, the molding compound resin 14 is over-molded on the upper surface of the interposer 11 for manufacturing the slim package, so that the semiconductor chips 12 are sealed to be protected from the outside.

이와 같이, 상기 BEOL층 즉, 슬림 패키지 제조용 인터포저(11)에 다수의 반도체 칩(12)이 실장되어 몰딩 컴파운드 수지로 몰딩됨으로써, 다수의 반도체 칩들이 하나로 모듈화된 멀티 칩 모듈(10)이 완성된다.As described above, a plurality of semiconductor chips 12 are mounted on the BEOL layer, that is, the interposer 11 for manufacturing a slim package, and molded with a molding compound resin, thereby completing the multi-chip module 10 in which a plurality of semiconductor chips are modularized into one do.

다음으로, 도 1a에서 보듯이 상기 멀티 칩 모듈(10)을 캐리어(40) 상에 올려놓은 후, 몇 개 단위로 소잉함으로써, 멀티 칩 모듈(10)이 복수의 단위 모듈(10a)로 분할된다.Next, as shown in FIG. 1A, the multi-chip module 10 is placed on the carrier 40 and sowed in several units, so that the multi-chip module 10 is divided into a plurality of unit modules 10a .

이어서, 각 단위 모듈(10a)에 포함된 슬림 패키지 제조용 인터포저(11)의 저면 패드면에 솔더볼 등과 같은 제1입출력단자(15)를 융착시킨다.Then, a first input / output terminal 15 such as a solder ball or the like is fused to the bottom pad surface of the interposer 11 for manufacturing a slim package included in each unit module 10a.

다음으로, 상기와 같이 제조된 각 단위 모듈(10a)을 인쇄회로기판(PCB)과 같은 별도의 기판(20)에 도전 가능하게 적층 부착함으로써, 본 발명에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.Next, each of the unit modules 10a manufactured as described above is conductively stacked on a separate substrate 20 such as a printed circuit board (PCB), thereby forming a slim (SLIM, Silicon-Less Integrated Module ) Type semiconductor package is completed.

즉, 상기 단위 모듈(10a)의 구성 중 인터포저(11)의 저면에 융착된 제1입출력단자(15)를 기판(20) 상의 도전성패턴에 융착시켜서 기판(20) 상에 각 단위 모듈(10a)이 도전 가능하게 적층된 상태가 됨으로써, 본 발명의 제1실시예에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.That is, the first input / output terminal 15 fused to the bottom surface of the interposer 11 among the components of the unit module 10a is fused to the conductive pattern on the substrate 20, and the unit modules 10a Are stacked in a conductive manner so that a semiconductor package of a slim (SLIM, Silicon-Less Integrated Module) type according to the first embodiment of the present invention is completed.

이때, 도 1b에서 보듯이 각 단위 모듈(10a) 간에는 소잉홀(예, 십자형 홀)이 존재하여 서로 독립적인 배열을 가지게 되며, 총 12개의 반도체 칩이 단위 모듈(10a)마다 4개씩 포함되는 구조를 이루게 된다.In this case, as shown in FIG. 1B, there is a so-called hole (for example, a cruciform hole) between the unit modules 10a and independent arrangements are made, and a total of 12 semiconductor chips are included in each unit module 10a .

특히, 상기 멀티 칩 모듈(10)이 여러개의 단위 모듈(10a)로 분할됨으로써, 각 단위 모듈(10a)에 포함된 인터포저(11)는 기존의 대면적 인터포저(11)에 비하여 그 면적이 크게 줄어든 상태이므로, 하중 및 응력의 분산 효과를 얻을 수 있다.Particularly, since the multichip module 10 is divided into a plurality of unit modules 10a, the interposer 11 included in each unit module 10a has a smaller area than the existing large-area interposer 11 It is possible to obtain an effect of dispersion of load and stress.

다시 말해서, 기존의 슬림 패키지를 구성하는 슬림 패키지 제조용 인터포저가 매우 얇고 대면적을 가진 상태이므로, 마더보드 등에 실제 탑재되어 사용될 때 외부력에 의한 응력 및 하중이 집중되어 인터포저에 크랙 등이 발생하는 문제점이 있지만, 이에 반해 본 발명의 슬림 패키지를 구성하는 슬림 패키지 제조용 인터포저는 단위 모듈별로 분할된 상태이므로 외부력에 의한 응력 및 하중을 분산시킬 수 있고, 그에 따라 인터포저에 크랙이 발생하는 현상을 방지할 수 있다.In other words, since the interposer for manufacturing a slim package, which is a conventional slim package, is very thin and has a large area, the stress and the load due to the external force are concentrated when the chip is actually mounted on a motherboard, However, since the interposer for manufacturing a slim package constituting the slim package of the present invention is divided into unit modules, it is possible to disperse stress and load due to external force, thereby causing a crack in the interposer The phenomenon can be prevented.

한편, 상기 각 단위 모듈(10a)의 표면(각 반도체 칩과 몰딩 컴파운드 수지의 상면)에는 전자파 차폐 및 열전달 등의 기능을 하는 캡 형상의 컨포멀 쉴드층(30)이 적층되고, 이 컨포멀 쉴드층(30)의 테두리 부분은 기판(20)의 상면 테두리 부분에 접지 가능하게 부착된다.On the other hand, a cap-shaped conformal shield layer 30, which functions as electromagnetic shielding and heat transfer, is laminated on the surface of each unit module 10a (upper surface of each semiconductor chip and molding compound resin) The rim portion of the layer 30 is groundably attached to the upper surface rim portion of the substrate 20.

또한, 상기 기판(20)의 저면 볼패드에는 솔더볼과 같은 제2입출력단자(22)가 융착되며, 이 제2입출력단자(22)는 전자기기의 마더보드에 융착되어 전기적 신호 교환을 위한 단자 역할을 한다.A second input / output terminal 22 such as a solder ball is fused to the ball pad of the bottom surface of the substrate 20. The second input / output terminal 22 is fused to a mother board of the electronic device to serve as a terminal for electrical signal exchange .

따라서, 상기 각 단위 모듈(10a)이 서로 분할된 상태이므로, 각 단위 모듈(10a)에 포함된 반도체 칩(12)들 간의 전기적 신호 교환은 도 1a에 화살표로 지시한 바와 같이, 단위 모듈(10a)에 포함된 제2입출력단자(22)가 기판(20)과 연결된 상태이므로 기판(20)을 통하여 이루어지게 된다.Therefore, the electrical signal exchange between the semiconductor chips 12 included in each unit module 10a is performed by the unit module 10a as indicated by the arrow in FIG. 1a, And the second input / output terminal 22 included in the second input / output terminal 22 is connected to the substrate 20.

좀 더 상세하게는, 상기 기판(20)의 도전성 패턴 설계를 변경하여, 각 단위 모듈(10a)에 포함된 반도체 칩(12) 간의 전기적 신호 교환이 필요한 경우, 기판(20)의 도전성 패턴을 통하여 용이하게 이루어질 수 있다.More specifically, when electrical signal exchange is required between the semiconductor chips 12 included in each unit module 10a by changing the conductive pattern design of the substrate 20, Can be easily achieved.

제2실시예Second Embodiment

첨부한 도 2a 및 도 2b는 본 발명의 제2실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도를 나타낸다.2A and 2B are cross-sectional views illustrating a semiconductor package and a manufacturing process thereof according to a second embodiment of the present invention.

본 발명의 제2실시예는 멀티 칩 모듈을 복수의 단위 모듈로 분할하고, 분할된 단위 모듈 간의 전기적 신호 교환이 재배선층을 통하여 이루어질 수 있도록 한 점에 주안점이 있다.The second embodiment of the present invention is characterized in that the multichip module is divided into a plurality of unit modules, and electrical signals between divided unit modules are exchanged through the re-wiring layer.

먼저, BEOL층 즉, 슬림 패키지 제조용 인터포저(11)의 일면에 다수의 반도체 칩(12)을 도전 가능하게 부착한다.First, a plurality of semiconductor chips 12 are electroconductively attached to one surface of a BEOL layer, that is, an interposer 11 for manufacturing a slim package.

도 2b에서 보듯이, 상기 슬림 패키지 제조용 인터포저(11)의 중앙부분에 대면적을 갖는 4개의 제1반도체 칩(12a)들이 바둑판 모양을 이루며 배열되고, 슬림 패키지 제조용 인터포저(11)의 테두리 부분 즉, 제1반도체 칩(12a)들의 사방 둘레부에 소면적을 갖는 8개의 제2반도체 칩(12b)이 인접 배열된다.As shown in FIG. 2B, four first semiconductor chips 12a having a large area are arranged in a checkerboard shape at the central portion of the interposer 11 for manufacturing the slim package, and the edges of the interposer 11 for manufacturing a slim package Eight second semiconductor chips 12b having a small area are arranged adjacently to each other at four corners of the first semiconductor chips 12a.

이때, 상기 다수의 반도체 칩(12) 각각의 본딩패드에는 범핑 공정 등에 의하여 도전성 범프(13)가 미리 융착된 상태이다.At this time, the conductive bumps 13 are preliminarily fused to the bonding pads of each of the plurality of semiconductor chips 12 by a bumping process or the like.

이에, 상기 슬림 패키지 제조용 인터포저에 대한 반도체 칩 부착 공정시 도전성 범프(13)가 슬림 패키지 제조용 인터포저(11)의 상면을 통해 노출된 패드면에 도전 가능하게 융착되는 상태가 된다.Thus, the conductive bump 13 is electrically fused to the pad surface exposed through the upper surface of the interposer 11 for manufacturing the slim package during the process of attaching the semiconductor chip to the interposer for manufacturing the slim package.

이어서, 상기 다수의 반도체 칩(12)을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(14)로 몰딩하는 공정이 진행된다.Next, a process of molding with the molding compound resin 14 is performed in order to protect the plurality of semiconductor chips 12 from the outside.

즉, 상기 슬림 패키지 제조용 인터포저(11)의 상면에 걸쳐 몰딩 컴파운드 수지(14)를 오버 몰딩함으로써, 각 반도체 칩(12)이 외부로부터 보호되도록 봉지되는 상태가 된다.That is, the molding compound resin 14 is over-molded on the upper surface of the interposer 11 for manufacturing the slim package, so that the semiconductor chips 12 are sealed to be protected from the outside.

이와 같이, 상기 BEOL층 즉, 슬림 패키지 제조용 인터포저(11)에 다수의 반도체 칩(12)이 실장되어 몰딩 컴파운드 수지(14)로 몰딩됨으로써, 다수의 반도체 칩들이 하나로 모듈화된 멀티 칩 모듈(10)이 완성된다.The plurality of semiconductor chips 12 are mounted on the BEOL layer or the interposer 11 for manufacturing a slim package and molded with the molding compound resin 14 so that a plurality of semiconductor chips are integrated into a single multi- ) Is completed.

다음으로, 도 2a에서 보듯이 상기 멀티 칩 모듈(10)을 캐리어(40) 상에 올려놓은 후, 몇 개 단위로 소잉함으로써, 멀티 칩 모듈(10)이 복수의 단위 모듈(10a)로 분할된다.Next, as shown in FIG. 2A, the multichip module 10 is placed on the carrier 40 and sowed in several units, whereby the multichip module 10 is divided into a plurality of unit modules 10a .

이때, 상기 대면적을 갖던 슬림 패키지 제조용 인터포저(11)도 각 단위 모듈(10a) 별로 분할된 상태가 된다.At this time, the interposer 11 for manufacturing the slim package having the large area is also divided into the unit modules 10a.

이어서, 상기 단위 모듈(10a) 간에 존재하는 소잉홀내에 2차 몰딩수지(16)를 충진하여, 각 단위 모듈(10a)에 포함된 인터포저(11)의 외표면과 동일 평면을 이루도록 하며, 그 이유는 각 단위 모듈(10a)에 포함된 인터포저(11)의 전체 표면에 걸쳐 재배선층을 형성하기 위함에 있다.Next, the secondary molding resin 16 is filled in the sinking holes existing between the unit modules 10a so as to be flush with the outer surface of the interposer 11 included in each unit module 10a, The reason for this is to form a re-wiring layer over the entire surface of the interposer 11 included in each unit module 10a.

즉, 상기 단위 모듈(10a) 간에 존재하는 소잉홀이 계속 존재하면, 각 단위 모듈(10a)에 포함된 인터포저(11)의 전체 표면에 걸쳐 재배선층을 형성할 수 없기 때문이다.That is, if there is a sinking hole existing between the unit modules 10a, the re-wiring layer can not be formed over the entire surface of the interposer 11 included in each unit module 10a.

연이어, 상기 2차 몰딩수지(16)가 충진된 단위 모듈(10a)을 뒤집어서 캐리어에 재배치시킨다.Subsequently, the unit module 10a filled with the secondary molding resin 16 is turned upside down and relocated to the carrier.

이때, 각 단위 모듈(10a)의 인터포저(11)와 몰딩 컴파운드 수지(14)와 소잉홀내에 충진된 2차 몰딩수지(16)의 표면이 재배선층을 용이하게 형성할 수 있도록 동일 평면을 이루면서 위쪽을 향하게 된다.At this time, the surfaces of the interposer 11, the molding compound resin 14, and the secondary molding resin 16 filled in the sinking hole of each unit module 10a are flush with each other so that the re- Facing upward.

다음으로, 각 단위 모듈(10a)의 인터포저(11)와 몰딩 컴파운드 수지(14)와 소잉홀내에 충진된 2차 몰딩수지(16)의 표면에 걸쳐 재배선층(50)을 형성하는 단계가 진행된다.Next, the step of forming the redistribution layer 50 on the surfaces of the interposer 11, the molding compound resin 14 and the secondary molding resin 16 filled in the sinking hole of each unit module 10a proceeds do.

상기 재배선층(50)을 형성하기 위하여, 먼저 각 단위 모듈(10a)의 인터포저(11)와 몰딩 컴파운드 수지(14)와 소잉홀내에 충진된 2차 몰딩수지(16)의 표면에 걸쳐 제1패시베이션층(51)을 도포하되, 인터포저(11)에 형성된 패드를 제외하고 도포한다.The rewiring layer 50 is first formed on the surfaces of the interposer 11 of each unit module 10a and the molding compound resin 14 and the surface of the secondary molding resin 16 filled in the sub- The passivation layer 51 is applied, except for the pads formed on the interposer 11, to be applied.

연이어, 상기 인터포저(11)의 노출된 패드에 재배선라인(52)을 도금한다.Subsequently, the rewiring line 52 is plated on the exposed pads of the interposer 11.

이때, 상기 재배선라인(52)의 일단부는 인터포저(11)의 노출된 패드에 도전 가능하게 연결되고, 타단부는 제1입출력단자를 부착하기 위한 패드면이 된다.At this time, one end of the rewiring line 52 is conductively connected to the exposed pad of the interposer 11, and the other end is a pad surface for attaching the first input / output terminal.

이어서, 상기 재배선라인(52)을 포함하는 제1패시베이션층(51)의 표면에 걸쳐 제2패시베이션층(53)이 도포되며, 이때 재배선라인(52)의 패드면 즉, 제1입출력단자를 부착하기 위한 패드면은 제2패시베이션층(53)으로 도포되지 않고 외부로 노출되도록 한다.A second passivation layer 53 is applied over the surface of the first passivation layer 51 including the rewiring line 52. At this time, the pad surface of the rewiring line 52, that is, Is exposed to the outside without being coated with the second passivation layer (53).

이에, 상기 재배선층(50)의 재배선라인(52)의 패드면에 기판(20)과의 도전 연결을 위한 제1입출력단자(15)가 융착된다.A first input / output terminal 15 for conductive connection to the substrate 20 is fused to the pad surface of the redistribution line 52 of the redistribution layer 50.

다음으로, 상기와 같이 제조된 각 단위 모듈(10a)을 인쇄회로기판(PCB)과 같은 별도의 기판(20)에 도전 가능하게 적층 부착함으로써, 본 발명에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.Next, each of the unit modules 10a manufactured as described above is conductively stacked on a separate substrate 20 such as a printed circuit board (PCB), thereby forming a slim (SLIM, Silicon-Less Integrated Module ) Type semiconductor package is completed.

즉, 상기 단위 모듈(10a)에 포함된 인터포저(11)에 도전 가능하게 적층 구성된 재배선층(50)을 기판(20)에 도전 가능하게 적층 부착하되, 재배선층(50)의 재배선라인(52)의 패드에 융착된 제1입출력단자(15)를 기판(20) 상의 도전성패턴에 융착시킴으로써, 본 발명의 제2실시예에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.That is, a redistribution layer 50, which is conductively laminated on the interposer 11 included in the unit module 10a, is electrically laminated on the substrate 20, and the redistribution line 50 of the redistribution layer 50 (SLIM) type semiconductor package according to the second embodiment of the present invention is formed by fusing the first input / output terminal 15 fused to the pad of the substrate 20 to the conductive pattern on the substrate 20 Is completed.

본 발명에 따른 제2실시예의 경우에도 도 2a 및 2b에서 보듯이 각 단위 모듈(10a)은 2차 몰딩 수지(16)를 경계로 서로 독립적인 배열을 가지게 되며, 총 12개의 반도체 칩이 단위 모듈(10a)마다 4개씩 포함되는 구조를 이루게 된다.2A and 2B, each unit module 10a has an independent arrangement with respect to the secondary molding resin 16, and a total of twelve semiconductor chips are mounted on the unit module 10a, (4) in each case (10a).

특히, 상기 각 단위 모듈(10a)에 포함된 인터포저(11)도 2차 몰딩수지(16)를 경계로 서로 분리된 상태이므로, 기존의 대면적 인터포저(11)에 비하여 그 면적이 크게 줄어든 상태가 되어, 하중 및 응력의 분산 효과를 얻을 수 있다.Particularly, since the interposer 11 included in each unit module 10a is also separated from the secondary molding resin 16 by the boundary, the area of the interposer 11 So that the effect of dispersion of the load and the stress can be obtained.

다시 말해서, 기존의 슬림 패키지를 구성하는 슬림 패키지 제조용 인터포저가 매우 얇고 대면적을 가진 상태이므로, 마더보드 등에 실제 탑재되어 사용될 때 외부력에 의한 응력 및 하중이 집중되어 인터포저에 크랙 등이 발생하는 문제점이 있지만, 이에 반해 본 발명의 제2실시예에 따른 슬림 패키지 제조용 인터포저는 단위 모듈별로 분할된 상태이므로, 외부력에 의한 응력 및 하중을 분산시킬 수 있고, 그에 따라 인터포저에 크랙이 발생하는 현상을 방지할 수 있다.In other words, since the interposer for manufacturing a slim package, which is a conventional slim package, is very thin and has a large area, the stress and the load due to the external force are concentrated when the chip is actually mounted on a motherboard, However, since the interposer for manufacturing a slim package according to the second embodiment of the present invention is divided into unit modules, stress and load due to external force can be dispersed, It is possible to prevent a phenomenon that occurs.

또한, 상기 각 단위 모듈(10a)의 인터포저(11)가 서로 분할된 상태이므로, 각 단위 모듈(10a)에 포함된 반도체 칩(12)들 간의 전기적 신호 교환은 도 2a 및 도 2b에 화살표로 지시한 바와 같이, 각 단위 모듈(10a)의 인터포저(11)에 적층된 재배선층(50)을 통하여 용이하게 이루어지게 된다.Since the interposer 11 of each unit module 10a is divided from each other, electrical signal exchange between the semiconductor chips 12 included in each unit module 10a is performed by the arrows in FIGS. 2A and 2B And is easily performed through the re-wiring layer 50 laminated on the interposer 11 of each unit module 10a as instructed.

한편, 상기 각 단위 모듈(10a)의 표면(각 반도체 칩과 몰딩 컴파운드 수지의 상면)에는 전자파 차폐 및 열전달 등의 기능을 하는 캡 형상의 컨포멀 쉴드층(30)이 적층되고, 이 컨포멀 쉴드층(30)의 테두리 부분은 기판(20)의 상면 테두리 부분에 접지 가능하게 부착된다.On the other hand, a cap-shaped conformal shield layer 30, which functions as electromagnetic shielding and heat transfer, is laminated on the surface of each unit module 10a (upper surface of each semiconductor chip and molding compound resin) The rim portion of the layer 30 is groundably attached to the upper surface rim portion of the substrate 20.

또한, 상기 기판(20)의 저면 볼패드에는 솔더볼과 같은 제2입출력단자(22)가 융착되며, 이 제2입출력단자(22)는 전자기기의 마더보드에 융착되어 전기적 신호 교환을 위한 단자 역할을 한다.A second input / output terminal 22 such as a solder ball is fused to the ball pad of the bottom surface of the substrate 20. The second input / output terminal 22 is fused to a mother board of the electronic device to serve as a terminal for electrical signal exchange .

제3실시예Third Embodiment

첨부한 도 3a 및 도 3b는 본 발명의 제3실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도를 나타낸다.3A and 3B are cross-sectional views illustrating a semiconductor package and a manufacturing process thereof according to a third embodiment of the present invention.

본 발명의 제3실시예는 멀티 칩 모듈을 복수의 단위 모듈로 분할하고, 분할된 단위 모듈 간의 전기적 신호 교환이 재배선층을 통하여 이루어질 수 있도록 한 점에서 제2실시예와 동일하고, 각 단위 모듈의 인터포저를 분할하는 구조 및 방법에서 차이가 있다.The third embodiment of the present invention is the same as the second embodiment in that the multichip module is divided into a plurality of unit modules and electric signals between the unit modules are exchanged through the re-wiring layer. In the structure and method of dividing the interposer of FIG.

전술한 바와 같이, 반도체 펩(FAB) 공정에서 웨이퍼 상에 BEOL층을 집적시킨 후, 반도체 패키징 공정으로 공급되며, BEOL층은 직접 슬림 패키지 제조용 인터포저로 사용된다.As described above, after a BEOL layer is integrated on a wafer in a semiconductor PEP (FAB) process, it is supplied to a semiconductor packaging process, and the BEOL layer is used as an interposer for direct slim package fabrication.

먼저, 상기 웨이퍼(60)상에 형성된 BEOL층 즉, 슬림 패키지 제조용 인터포저(11)를 여러 개로 분할한다.First, a BEOL layer formed on the wafer 60, that is, an interposer 11 for manufacturing a slim package, is divided into several parts.

즉, 멀티 칩 모듈을 복수의 단위 모듈로 분할하기 위하여, 도 3a에서 보듯이 미리 인터포저(11)를 소잉하여 여러 개로 분할한다.That is, in order to divide the multi-chip module into a plurality of unit modules, the interposer 11 is sown in advance and divided into a plurality of unit modules as shown in FIG.

이렇게 슬림 패키지 제조용 인터포저(11)가 웨이퍼 상태에서 복수개로 소잉되어, 분할된 각 인터포저(11) 간에 소잉홀(소잉공간)이 존재하게 된다.In this manner, the interposer 11 for manufacturing a slim package is sowed in a plurality of wafers, and a so-called hole (sawing space) exists between the divided interposers 11. [

다음으로, 여러 개로 분할된 인터포저(11)에 재배선층을 형성한다.Next, a re-wiring layer is formed in the interposer 11 divided into several parts.

상기 재배선층(50)을 형성하기 위하여, 각 분할된 인터포저(11)의 표면에 걸쳐 제1패시베이션층(51)을 도포하되, 인터포저(11)에 형성된 패드를 제외하고 도포한다.The first passivation layer 51 is applied over the surface of each of the divided interposers 11 except for the pads formed on the interposer 11 in order to form the re-distribution layer 50.

이때, 분할된 인터포저(11) 간에 존재하는 소잉홀이 계속 존재하면 인터포저(11)의 전체 표면에 걸쳐 재배선층을 용이하게 형성할 수 없으므로, 분할된 인터포저(11) 간에 존재하는 소잉홀내에 제1패시베이션층(51)이 충진되며 도포된다.At this time, if there is a sinking hole existing between the divided interposers 11, the re-wiring layer can not be easily formed over the entire surface of the interposer 11. Therefore, The first passivation layer 51 is filled and applied.

연이어, 상기 인터포저(11)의 노출된 패드에 재배선라인(52)을 도금한다.Subsequently, the rewiring line 52 is plated on the exposed pads of the interposer 11.

이때, 상기 재배선라인(52)의 일단부는 인터포저(11)의 노출된 패드에 도전 가능하게 연결되고, 타단부는 제1입출력단자를 부착하기 위한 패드면이 된다.At this time, one end of the rewiring line 52 is conductively connected to the exposed pad of the interposer 11, and the other end is a pad surface for attaching the first input / output terminal.

이어서, 상기 재배선라인(52)을 포함하는 제1패시베이션층(51)의 표면에 걸쳐 제2패시베이션층(53)이 도포되며, 이때 재배선라인(52)의 패드면 즉, 제1입출력단자를 부착하기 위한 패드면은 제2패시베이션층(53)으로 도포되지 않고 외부로 노출되도록 한다.A second passivation layer 53 is applied over the surface of the first passivation layer 51 including the rewiring line 52. At this time, the pad surface of the rewiring line 52, that is, Is exposed to the outside without being coated with the second passivation layer (53).

다음으로, 상기 웨이퍼(60)를 백그라인딩하여 제거하되, BEOL층 즉, 슬림 패키지 제조용 인터포저(11)가 노출될 때까지 백그라인딩한다.Next, the wafer 60 is back grinded and back-grounded until the BEOL layer, that is, the interposer 11 for manufacturing the slim package, is exposed.

연이어, 웨이퍼 백그라인딩을 통해 얻어진 슬림 패키지 제조용 인터포저(11) 즉, 재배선층(50)이 적층 구성된 인터포저(11)를 별도의 캐리어(40) 위에 안착시키되, 인터포저(11)층이 위쪽으로 향하도록 안착시킨다.Subsequently, the interposer 11 for manufacturing a slim package obtained by wafer back grinding, that is, the interposer 11 in which the re-distribution layer 50 is laminated is mounted on a separate carrier 40, As shown in Fig.

이어서, 상기 슬림 패키지 제조용 인터포저(11)의 일면에 다수의 반도체 칩(12)을 도전 가능하게 부착한다.Then, a plurality of semiconductor chips 12 are electroconductively attached to one surface of the interposer 11 for manufacturing the slim package.

도 3b에서 보듯이, 상기 슬림 패키지 제조용 인터포저(11)의 중앙부분에 대면적을 갖는 4개의 제1반도체 칩(12a)들이 바둑판 모양을 이루며 배열되고, 슬림 패키지 제조용 인터포저(11)의 테두리 부분 즉, 제1반도체 칩(12a)들의 사방 둘레부에 소면적을 갖는 8개의 제2반도체 칩(12b)이 인접 배열된다.As shown in FIG. 3B, four first semiconductor chips 12a having a large area are arranged in a checkerboard shape at the central portion of the interposer 11 for manufacturing the slim package, and the edge of the interposer 11 for manufacturing a slim package Eight second semiconductor chips 12b having a small area are arranged adjacently to each other at four corners of the first semiconductor chips 12a.

이때, 상기 다수의 반도체 칩(12) 각각의 본딩패드에는 범핑 공정 등에 의하여 도전성 범프(13)가 미리 융착된 상태이다.At this time, the conductive bumps 13 are preliminarily fused to the bonding pads of each of the plurality of semiconductor chips 12 by a bumping process or the like.

이에, 상기 슬림 패키지 제조용 인터포저에 대한 반도체 칩 부착 공정시 도전성 범프(13)가 슬림 패키지 제조용 인터포저(11)의 상면을 통해 노출된 패드면에 도전 가능하게 융착되는 상태가 된다.Thus, the conductive bump 13 is electrically fused to the pad surface exposed through the upper surface of the interposer 11 for manufacturing the slim package during the process of attaching the semiconductor chip to the interposer for manufacturing the slim package.

이어서, 상기 다수의 반도체 칩(12)을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(14)로 몰딩하는 공정이 진행된다.Next, a process of molding with the molding compound resin 14 is performed in order to protect the plurality of semiconductor chips 12 from the outside.

즉, 상기 슬림 패키지 제조용 인터포저(11)의 상면에 걸쳐 몰딩 컴파운드 수지(14)를 오버 몰딩함으로써, 각 반도체 칩(12)이 외부로부터 보호되도록 봉지되는 상태가 된다.That is, the molding compound resin 14 is over-molded on the upper surface of the interposer 11 for manufacturing the slim package, so that the semiconductor chips 12 are sealed to be protected from the outside.

이에, 상기 슬림 패키지 제조용 인터포저(11)를 이용하여 다수의 반도체 칩을 모듈화시킨 멀티 칩 모듈(10)이 완성된다.Thus, the multichip module 10 in which a plurality of semiconductor chips are modularized is completed by using the interposer 11 for manufacturing the slim package.

이때, 본 발명의 제3실시예에 따르면, 상기 멀티 칩 모듈(10)은 인터포저(11)가 분할된 상태이므로, 인터포저(11)의 분할된 부분을 경계로 하여 멀티 칩 모듈(10)은 복수개의 단위 모듈(10a)로 나누어진 상태가 된다.According to the third embodiment of the present invention, since the interposer 11 is divided, the multichip module 10 is divided into a plurality of sections, Is divided into a plurality of unit modules 10a.

다음으로, 복수개의 단위 모듈(10a)로 나누어진 멀티 칩 모듈(10)을 캐리어(40)로부터 분리하여 뒤집은 후, 몰딩 컴파운드 수지(14) 및 각 반도체 칩(12)이 캐리어(40)에 안착시켜서 재배선층(50)이 위쪽을 향하도록 한다.Next, the multi-chip module 10 divided into a plurality of unit modules 10a is separated from the carrier 40 and inverted, and the molding compound resin 14 and each semiconductor chip 12 are placed on the carrier 40 So that the redistribution layer 50 faces upward.

이에, 상기 재배선층(50)의 재배선라인(52)의 패드면에 기판(20)과의 도전 연결을 위한 제1입출력단자(15)가 융착된다.A first input / output terminal 15 for conductive connection to the substrate 20 is fused to the pad surface of the redistribution line 52 of the redistribution layer 50.

다음으로, 상기와 같이 단위 모듈(10a)을 포함하는 멀티 칩 모듈(10)을 인쇄회로기판(PCB)과 같은 별도의 기판(20)에 도전 가능하게 적층 부착함으로써, 본 발명에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.Next, the multi-chip module 10 including the unit module 10a is electrostatically laminated on a separate substrate 20 such as a printed circuit board (PCB) to form the slim SLIM , Silicon-Less Integrated Module) type semiconductor package is completed.

즉, 상기 단위 모듈(10a)에 포함된 인터포저(11)에 도전 가능하게 적층 구성된 재배선층(50)을 기판(20)에 도전 가능하게 적층 부착하되, 재배선층(50)의 재배선라인(52)의 패드에 융착된 제1입출력단자(15)를 기판(20) 상의 도전성패턴에 융착시킴으로써, 본 발명의 제3실시예에 따른 슬림(SLIM, Silicon-Less Integrated Module) 타입의 반도체 패키지가 완성된다.That is, a redistribution layer 50, which is conductively laminated on the interposer 11 included in the unit module 10a, is electrically laminated on the substrate 20, and the redistribution line 50 of the redistribution layer 50 (SLIM) type semiconductor package according to the third embodiment of the present invention is formed by fusing the first input / output terminal 15 fused to the pad of the substrate 20 to the conductive pattern on the substrate 20 Is completed.

본 발명에 따른 제3실시예의 경우에도 도 3a 및 3b에서 보듯이 각 단위 모듈(10a)은 인터포저(11)의 분할된 부분(분할을 위한 소잉홀내에 제1패시베이션층이 충진된 부분)을 경계로 서로 독립적인 배열을 가지게 되며, 총 12개의 반도체 칩이 단위 모듈(10a)마다 4개씩 포함되는 구조를 이루게 된다.In the third embodiment according to the present invention, as shown in FIGS. 3A and 3B, each unit module 10a is divided into a divided portion of the interposer 11 (a portion filled with the first passivation layer in the small hole for division) And a total of twelve semiconductor chips are included in each unit module 10a.

특히, 상기 각 단위 모듈(10a)에 포함된 인터포저(11)도 소잉홀내에 충진된 제1패시베이션층(51)를 경계로 서로 분리된 상태이므로, 기존의 대면적 인터포저(11)에 비하여 그 면적이 크게 줄어든 상태가 되어, 하중 및 응력의 분산 효과를 얻을 수 있다.Particularly, since the interposer 11 included in each unit module 10a is also separated from each other by the boundary of the first passivation layer 51 filled in the small hole, The area is greatly reduced, and the effect of dispersion of load and stress can be obtained.

다시 말해서, 기존의 슬림 패키지를 구성하는 슬림 패키지 제조용 인터포저가 매우 얇고 대면적을 가진 상태이므로, 마더보드 등에 실제 탑재되어 사용될 때 외부력에 의한 응력 및 하중이 집중되어 인터포저에 크랙 등이 발생하는 문제점이 있지만, 이에 반해 본 발명의 제3실시예에 따른 슬림 패키지 제조용 인터포저는 단위 모듈별로 분할된 상태이므로, 외부력에 의한 응력 및 하중을 분산시킬 수 있고, 그에 따라 인터포저에 크랙이 발생하는 현상을 방지할 수 있다.In other words, since the interposer for manufacturing a slim package, which is a conventional slim package, is very thin and has a large area, the stress and the load due to the external force are concentrated when the chip is actually mounted on a motherboard, However, since the interposer for manufacturing a slim package according to the third embodiment of the present invention is divided into unit modules, stress and load due to external force can be dispersed, It is possible to prevent a phenomenon that occurs.

또한, 상기 각 단위 모듈(10a)의 인터포저(11)가 서로 분할된 상태이므로, 각 단위 모듈(10a)에 포함된 반도체 칩(12)들 간의 전기적 신호 교환은 도 3a 및 도 3b에 화살표로 지시한 바와 같이, 각 단위 모듈(10a)의 인터포저(11)에 적층된 재배선층(50)을 통하여 용이하게 이루어지게 된다.Since the interposer 11 of each unit module 10a is divided from each other, electrical signal exchange between the semiconductor chips 12 included in each unit module 10a is performed by the arrows in FIGS. 3A and 3B And is easily performed through the re-wiring layer 50 laminated on the interposer 11 of each unit module 10a as instructed.

한편, 상기 각 단위 모듈(10a)을 포함하는 멀티 칩 모듈(10)의 표면(각 반도체 칩과 몰딩 컴파운드 수지의 상면)에는 전자파 차폐 및 열전달 등의 기능을 하는 캡 형상의 컨포멀 쉴드층(30)이 적층되고, 이 컨포멀 쉴드층(30)의 테두리 부분은 기판(20)의 상면 테두리 부분에 접지 가능하게 부착된다.On the other hand, a cap-shaped conformal shield layer 30 (which functions as an electromagnetic wave shielding and a heat transfer) is formed on the surface of each multi-chip module 10 including the unit modules 10a And the rim portion of the conformal shield layer 30 is attached to the upper surface of the substrate 20 so as to be grounded.

또한, 상기 기판(20)의 저면 볼패드에는 솔더볼과 같은 제2입출력단자(22)가 융착되며, 이 제2입출력단자(22)는 전자기기의 마더보드에 융착되어 전기적 신호 교환을 위한 단자 역할을 한다.
A second input / output terminal 22 such as a solder ball is fused to the ball pad of the bottom surface of the substrate 20. The second input / output terminal 22 is fused to a mother board of the electronic device to serve as a terminal for electrical signal exchange .

10 : 멀티 칩 모듈
10a : 단위 모듈
11 : 인터포저
11a : 회로패턴
11b : 절연층
12 : 반도체 칩
12a : 제1반도체 칩
12b : 제2반도체 칩
13 : 도전성 범프
14 : 몰딩 컴파운드 수지
15 : 제1입출력단자
16 : 2차 몰딩수지
20 : 기판
22 : 제2입출력단자
30 : 컨포멀 쉴드층
40 : 캐리어
50 : 재배선층
51 : 제1패시베이션층
52 : 재배선라인
53 : 제2패시베이션층
60 : 웨이퍼10: Multichip module
10a: Unit module
11: Interposer
11a: circuit pattern
11b: insulating layer
12: Semiconductor chip
12a: a first semiconductor chip
12b: second semiconductor chip
13: conductive bump
14: Molding compound resin
15: First input / output terminal
16: Secondary molding resin
20: substrate
22: 2nd input / output terminal
30: Conformal shield layer
40: Carrier
50: rewiring layer
51: first passivation layer
52: Cultivation line
53: second passivation layer
60: wafer

Claims (20)

멀티 칩 모듈을 갖는 반도체 패키지에 있어서,
슬림 패키지 제조용 인터포저와, 상기 슬림 패키지 제조용 인터포저의 상면 패드에 도전성 범프를 매개로 도전 가능하게 부착되는 다수의 반도체 칩과, 상기 다수의 반도체 칩을 봉지하면서 상기 슬림 패키지 제조용 인터포저의 상면에 오버 몰딩되는 몰딩 컴파운드 수지로 구성되는 멀티 칩 모듈을 소잉하여 분할시킨 복수의 단위 모듈;
각 단위 모듈이 독립적인 배열을 이루면서 제1입출력단자를 매개로 도전 가능하게 부착되는 기판;
을 포함하여 구성되고,
상기 멀티 칩 모듈을 소잉하여 복수의 단위 모듈로 분할할 때, 상기 슬림 패키지 제조용 인터포저만이 소잉되며, 상기 각 단위 모듈을 구성하는 슬림 패키지 제조용 인터포저의 저면에 걸쳐 형성되는 재배선층을 더 포함하되, 상기 재배선층은 상기 슬림 패키지 제조용 인터포저의 저면과 상기 소잉에 의해 형성된 공간에 형성된 패시베이션층을 포함하는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
A semiconductor package having a multi-chip module,
A plurality of semiconductor chips electrically conductively attached to upper pads of the interposer for manufacturing the slim package via conductive bumps; and a plurality of semiconductor chips mounted on the upper surface of the interposer for fabricating the slim package, A plurality of unit modules formed by sawing and dividing a multi-chip module composed of a molding compound resin to be overmolded;
A substrate on which each unit module is arranged in an independent arrangement and is conductively attached via a first input / output terminal;
And,
When the multi-chip module is sowed and divided into a plurality of unit modules, only the interposer for manufacturing the slim package is sown and further includes a re-wiring layer formed over the bottom surface of the interposer for manufacturing the slim package Wherein the redistribution layer includes a passivation layer formed in a space formed by the bottom surface of the interposer for fabricating the slim package and the sawing.
청구항 1에 있어서,
상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 상기 재배선층에 접속된 상기 기판의 도전성패턴을 통하여 이루어지는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
The method according to claim 1,
Wherein electrical signal exchange between semiconductor chips included in each unit module is performed through a conductive pattern of the substrate connected to the re-wiring layer.
청구항 1에 있어서,
상기 제1입출력단자는 솔더볼로서 상기 기판과의 도전 연결을 위하여 상기 각 단위 모듈에 포함된 슬림 패키지 제조용 인터포저에 형성된 상기 재배선층의 저면 패드에 융착되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
The method according to claim 1,
Wherein the first input / output terminal is fused to a bottom pad of the re-wiring layer formed in an interposer for manufacturing a slim package included in each unit module for conductive connection with the substrate as a solder ball. .
청구항 1에 있어서,
상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 상기 재배선층을 통하여 이루어지도록 한 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
The method according to claim 1,
Wherein electrical signal exchange between semiconductor chips included in each unit module is performed through the re-wiring layer.
청구항 1에 있어서,
상기 기판과의 도전 연결을 위한 상기 제1입출력단자가 상기 재배선층의 저면 패드에 융착되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
The method according to claim 1,
And the first input / output terminal for conductive connection with the substrate is fused to the bottom pad of the re-wiring layer.
삭제delete 멀티 칩 모듈을 갖는 반도체 패키지에 있어서,
슬림 패키지 제조용 인터포저와, 슬림 패키지 제조용 인터포저의 상면 패드에 도전성 범프를 매개로 도전 가능하게 부착되는 다수의 반도체 칩과, 다수의 반도체 칩을 봉지하면서 슬림 패키지 제조용 인터포저의 상면에 오버 몰딩되는 몰딩 컴파운드 수지로 구성되는 멀티 칩 모듈을 소잉하여 분할시킨 복수의 단위 모듈;
각 단위 모듈이 독립적인 배열을 이루면서 제1입출력단자를 매개로 도전 가능하게 부착되는 기판;
을 포함하여 구성되고,
상기 멀티 칩 모듈을 소잉하여 복수의 단위 모듈로 분할할 때, 슬림 패키지 제조용 인터포저 및 몰딩 컴파운드 수지가 함께 소잉되어,
각 단위 모듈이 독립적으로 분할되고, 각 단위 모듈 간의 분할 공간내에 2차 몰딩수지가 충진되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
A semiconductor package having a multi-chip module,
An interposer for manufacturing a slim package, a plurality of semiconductor chips electrically conductively attached to upper pads of an interposer for manufacturing a slim package through conductive bumps, and a plurality of semiconductor chips overmolded on the upper surface of the interposer for manufacturing a slim package, A plurality of unit modules formed by sawing and dividing a multi-chip module formed of a molding compound resin;
A substrate on which each unit module is arranged in an independent arrangement and is conductively attached via a first input / output terminal;
And,
When the multichip module is sowed and divided into a plurality of unit modules, the interposer for molding a slim package and the molding compound resin are sown together,
Wherein each unit module is independently divided and a secondary molding resin is filled in a divided space between each unit module.
삭제delete 청구항 1에 있어서,
상기 복수의 단위 모듈 각각의 표면은 하나의 컨포멀 쉴드층에 의하여 커버되고, 이 컨포멀 쉴드층의 테두리 부분은 기판에 접지 가능하게 부착되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
The method according to claim 1,
Wherein a surface of each of the plurality of unit modules is covered by one conformal shield layer, and a rim portion of the conformal shield layer is groundably attached to the substrate.
청구항 1에 있어서,
상기 기판의 저면 볼패드에는 제2입출력단자가 융착된 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지.
The method according to claim 1,
And a second input / output terminal is fused to the bottom ball pad of the substrate.
멀티 칩 모듈을 갖는 반도체 패키지 제조 방법에 있어서,
슬림 패키지 제조용 인터포저 제공 과정과, 상기 슬림 패키지 제조용 인터포저의 상면 패드에 도전성 범프를 매개로 다수의 반도체 칩을 부착하는 과정과, 상기 다수의 반도체 칩을 봉지하기 위하여 상기 슬림 패키지 제조용 인터포저의 상면에 걸쳐 몰딩 컴파운드 수지를 오버 몰딩하는 과정을 통하여 제조된 멀티 칩 모듈을 소잉하여 복수의 단위 모듈로 분할하는 단계;
각 단위 모듈을 기판 상에 독립적인 배열로 배치하면서 제1입출력단자를 매개로 도전 가능하게 부착하는 단계;
를 포함하고,
상기 멀티 칩 모듈을 복수의 단위 모듈로 분할하는 소잉 공정시, 상기 슬림 패키지 제조용 인터포저만이 소잉되되, 웨이퍼 상태에서 소잉되고, 소잉 후 상기 각 단위 모듈을 구성하는 슬림 패키지 제조용 인터포저의 저면에 걸쳐 재배선층을 형성하는 단계를 더 포함하고, 상기 슬림 패키지 제조용 인터포저의 소잉 공간내에 상기 재배선층의 패시베이션층이 충진되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
A method of manufacturing a semiconductor package having a multi-chip module,
A process of providing an interposer for manufacturing a slim package, attaching a plurality of semiconductor chips to a top pad of the interposer for manufacturing the slim package via conductive bumps, A step of overmolding a molding compound resin over an upper surface of the multi-chip module and dividing the multi-chip module into a plurality of unit modules;
Placing each unit module on a substrate in an independent arrangement and attaching the unit modules in a conductive manner via a first input / output terminal;
Lt; / RTI >
In the sowing process for dividing the multi-chip module into a plurality of unit modules, only the interposer for manufacturing the slim package is sown, and is sown in the wafer state. After the sintering, the interposer for manufacturing the slim package Further comprising the step of forming a re-wiring layer on the interposer for fabricating the slim package, wherein the passivation layer of the re-wiring layer is filled in the shallow space of the interposer for manufacturing the slim package.
청구항 11에 있어서,
상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 상기 재배선층에 접속된 상기 기판의 도전성패턴을 통하여 이루어지는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
The method of claim 11,
Wherein electrical signal exchange between the semiconductor chips included in each unit module is performed through a conductive pattern of the substrate connected to the re-wiring layer.
청구항 11에 있어서,
상기 제1입출력단자는 솔더볼로서 상기 기판과의 도전 연결을 위하여 각 단위 모듈에 포함된 슬림 패키지 제조용 인터포저에 형성된 상기 재배선층의 저면 패드에 융착되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
The method of claim 11,
Wherein the first input / output terminal is fused to a bottom pad of the redistribution layer formed in an interposer for manufacturing a slim package included in each unit module for conductive connection with the substrate as a solder ball. Way.
청구항 11에 있어서,
상기 재배선층 형성 단계를 통하여 상기 각 단위 모듈에 포함된 반도체 칩 간의 전기적 신호 교환이 상기 재배선층을 통하여 이루어지는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
The method of claim 11,
Wherein electrical signal exchange between the semiconductor chips included in each of the unit modules is performed through the re-wiring layer through the re-wiring layer forming step.
청구항 11에 있어서,
상기 기판과의 도전 연결을 위한 제1입출력단자가 상기 재배선층의 저면 패드에 융착되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
The method of claim 11,
And a first input / output terminal for conductive connection to the substrate is fused to a bottom pad of the redistribution layer.
삭제delete 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법에 있어서,
슬림 패키지 제조용 인터포저 제공 과정과, 슬림 패키지 제조용 인터포저의 상면 패드에 도전성 범프를 매개로 다수의 반도체 칩을 부착하는 과정과, 다수의 반도체 칩을 봉지하기 위하여 슬림 패키지 제조용 인터포저의 상면에 걸쳐 몰딩 컴파운드 수지를 오버 몰딩하는 과정을 통하여 제조된 멀티 칩 모듈을 소잉하여 복수의 단위 모듈로 분할하는 단계;
각 단위 모듈을 기판 상에 독립적인 배열로 배치하면서 제1입출력단자를 매개로 도전 가능하게 부착하는 단계;
를 포함하고,
상기 멀티 칩 모듈을 복수의 단위 모듈로 분할하는 소잉 공정시, 슬림 패키지 제조용 인터포저 및 몰딩 컴파운드 수지가 함께 소잉되되,
각 단위 모듈이 독립적으로 분할되고, 각 단위 모듈 간의 분할 공간내에 2차 몰딩수지를 충진하는 단계가 더 진행되는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
A method of manufacturing a semiconductor package having a multi-chip module,
A process of providing an interposer for manufacturing a slim package, a process of attaching a plurality of semiconductor chips to an upper surface pad of an interposer for manufacturing a slim package through conductive bumps, and a process of covering the upper surface of the interposer for manufacturing a slim package A step of overlaying the multi-chip module manufactured through the process of over-molding the molding compound resin and dividing the multi-chip module into a plurality of unit modules;
Placing each unit module on a substrate in an independent arrangement and attaching the unit modules in a conductive manner via a first input / output terminal;
Lt; / RTI >
In the sowing process for dividing the multi-chip module into a plurality of unit modules, an interposer for molding a slim package and a molding compound resin are sown together,
Wherein each unit module is independently divided and a step of filling a secondary molding resin in a divided space between the unit modules is further performed.
삭제delete 청구항 11에 있어서,
상기 각 단위 모듈 각각의 표면에 하나의 컨포멀 쉴드층을 커버하는 동시에 이 컨포멀 쉴드층의 테두리 부분을 기판에 접지 가능하게 부착하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.
The method of claim 11,
Further comprising the step of covering one conformal shield layer on the surface of each of the unit modules and grounding the rim of the conformal shield layer to the substrate. Gt;
청구항 11에 있어서,
상기 기판의 저면 볼패드에 제2입출력단자를 융착하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 모듈을 갖는 반도체 패키지 제조 방법.The method of claim 11,
And fusing a second input / output terminal to a bottom ball pad of the substrate. ≪ RTI ID = 0.0 > 15. < / RTI >
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252634A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods for Semiconductor Devices

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KR101538539B1 (en) * 2013-06-20 2015-07-21 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
KR101607981B1 (en) * 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 Interposer and method for manufacturing the same, and semiconductor package using the same
KR20150141384A (en) * 2014-06-10 2015-12-18 앰코 테크놀로지 코리아 주식회사 manufacturing method of semiconductor device and semiconductor device thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252634A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods for Semiconductor Devices

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