KR101873834B1 - Method for forming via hole and for manufacturing via contact with the same - Google Patents

Method for forming via hole and for manufacturing via contact with the same Download PDF

Info

Publication number
KR101873834B1
KR101873834B1 KR1020160130859A KR20160130859A KR101873834B1 KR 101873834 B1 KR101873834 B1 KR 101873834B1 KR 1020160130859 A KR1020160130859 A KR 1020160130859A KR 20160130859 A KR20160130859 A KR 20160130859A KR 101873834 B1 KR101873834 B1 KR 101873834B1
Authority
KR
South Korea
Prior art keywords
via hole
oxide layer
layer
hole
forming
Prior art date
Application number
KR1020160130859A
Other languages
Korean (ko)
Other versions
KR20180039495A (en
Inventor
한세충
전찬봉
Original Assignee
(주)아인스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)아인스 filed Critical (주)아인스
Priority to KR1020160130859A priority Critical patent/KR101873834B1/en
Publication of KR20180039495A publication Critical patent/KR20180039495A/en
Application granted granted Critical
Publication of KR101873834B1 publication Critical patent/KR101873834B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법이 개시된다. 개시된 비아 홀 형성 방법은, 실리콘(Si) 기판의 일 측면을 실리콘 기판의 두께 방향으로 파서 실리콘 기판에 비아 홀(via hole)을 생성하는 비아 홀 생성 단계, 비아 홀의 내주면과 비아 홀의 입구의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층을 형성하는 고온 산화 단계, 및 고온 산화 단계에서 형성된 산화물층을 식각하여 제거하는 산화물층 제거 단계를 포함한다. 비아 홀 생성 단계에서 비아 홀 입구의 주변부에는 내측으로 돌출된 언더컷(undercut)이 형성되고, 고온 산화 단계에서 언더컷의 재질이 실리콘(Si)에서 이산화실리콘(SiO2)으로 변화되며, 산화물층 제거 단계에서 언더컷이 제거된다.A method for forming a via hole and a method for manufacturing a via contact including the same are disclosed. The disclosed via hole forming method includes: a via hole forming step of forming a via hole in a silicon substrate by punching one side surface of a silicon (Si) substrate in the thickness direction of the silicon substrate; a step of forming a via hole in the inner peripheral surface of the via hole, oxidizing at 1000 to 1300 ℃ environment includes the oxide layer removing step of removing by etching the oxide layer formed on the high-temperature oxidation step, and the high temperature oxidation to form an oxide layer of silicon dioxide (SiO 2). An undercut protruding inward is formed in the periphery of the via hole inlet in the via hole forming step, the material of the undercut is changed from silicon (Si) to silicon dioxide (SiO 2 ) in the high-temperature oxidation step, The undercut is removed.

Description

비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법{Method for forming via hole and for manufacturing via contact with the same}TECHNICAL FIELD The present invention relates to a via hole forming method and a via contact forming method including the same,

본 발명은 비아 콘택 제조 방법에 관한 것으로, 보다 상세하게는 비아 홀에 도전성 금속이 불완전하게 채워지는 불량을 예방하기 위한 비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법에 관한 것이다.The present invention relates to a via contact forming method, and more particularly, to a via hole forming method for preventing defective filling of a conductive metal in a via hole and a via contact forming method including the same.

기판을 적층하여 고집적된 반도체 소자를 제조하는 경우 상부 기판의 배선과 하부 기판의 배선을 전기적으로 연결하는 비아 콘택이 필요하다. 상기 비아 콘택은 비아 홀(via hole)에 예컨대, 구리(Cu)와 같은 도전성 금속이 채워진 것으로, 통상적으로 도금(plating)에 의해 비아 홀에 도전성 금속이 채워진다. When a highly integrated semiconductor device is manufactured by laminating a substrate, a via contact for electrically connecting the wiring of the upper substrate and the wiring of the lower substrate is required. The via contact is filled with a conductive metal such as copper (Cu), for example, in a via hole, and the via hole is filled with a conductive metal by plating.

상기 비아 홀은 관통 비아 홀(through via hole), 블라인드 비아 홀(blind via hole), 및 베리드 비아 홀(buried via hole)로 구분된다. 상기 관통 비아 홀은, 기판을 두께 방향으로 관통하여 기판의 상측면과 하측면에 모두 개구(開口)가 형성된 비아 홀이며, 상기 블라인드 비아 홀은 기판의 상측면과 하측면 중 일 측면에만 개구가 형성되고 다른 일 측면까지는 관통하지 못한 비아 홀이며, 베리드 비아 홀은 기판의 내부에 형성되어 기판의 상측면 및 하측면에 개구가 형성되지 않은 비아 홀을 의미한다. The via hole is divided into a through via hole, a blind via hole, and a buried via hole. The through-via-hole is a via-hole that penetrates the substrate in the thickness direction and has openings on both upper and lower sides of the substrate. The blind via-hole has openings on only one side of the upper and lower sides of the substrate And the via via hole is a via hole formed in the inside of the substrate and having no opening formed on the upper and lower sides of the substrate.

관통 비아 홀이나 블라인드 비아 홀을 형성하기 위하여, 통상적으로 보쉬 프로세스(Bosch process)가 적용된다. 보쉬 프로세스는, 플라즈마(plasma) 상태의 식각용 가스(gas)를 기판에 투입하여 기판을 식각하는 식각 단계와, 보호막 형성용 가스를 투입하여 식각된 부분의 측면에 보호막을 형성하는 보호막 형성 단계를 빠르게 교번하여 수행하여 종횡비(aspect ratio)가 큰 비아 홀을 형성하는 방법이다. 여기서, 종횡비는 비아 홀의 내경에 대한 깊이의 비(ratio)를 의미한다. In order to form through via holes or blind via holes, a Bosch process is usually applied. The Bosch process includes an etching step of etching a substrate by injecting a plasma etching gas into the substrate and a protective film forming step of forming a protective film on the side of the etched part by injecting gas for forming the protective film Holes are formed by alternately performing high-speed and high-speed operation. Here, the aspect ratio means a ratio of the depth to the inner diameter of the via hole.

그런데, 상기 보쉬 프로세스를 통해 형성된 비아 홀은 비아 홀의 입구 주변부에 내측으로 돌출된 언더컷(undercut)이 형성된다. 상기 언더컷은 마치 버르(burr)와 같이 그 끝이 예각으로 형성된다. 그런데, 상기 비아 홀 내부를 도전성 금속으로 채우기 위해 도금 작업을 하게 되면 상기 언더컷의 예각의 끝 부분에 도전성 금속의 적층이 집중되어 상기 비아 홀의 내부에 도전성 금속이 빈틈없이 채워지기 전에 비아 홀의 개구가 폐쇄되어 비아 홀 내부에 도전성 금속이 더 이상 채워질 수 없는 경우가 발생한다. 이로 인하여 비아 콘택에서 심(seam) 불량 또는 보이드(void) 불량이 발생한다.The via hole formed through the Bosch process is formed with an undercut protruding inward at the periphery of the inlet of the via hole. The undercut is formed at an acute angle like a burr. When plating is performed to fill the inside of the via hole with a conductive metal, a stack of conductive metal is concentrated on the end of the acute angle of the undercut so that the opening of the via hole is closed before the inside of the via hole is completely filled with the conductive metal. So that the conductive metal can not be filled in the via hole any more. This results in a seam failure or a void failure in the via contact.

대한민국 등록특허공보 제10-0727632호Korean Patent Registration No. 10-0727632

본 발명은, 기판에 비아 홀을 형성할 때 비아 홀의 입구 주변부에 날카롭게 돌출된 부분이 없어 추후 기판 도금시에 비아 홀 입구 주변부에 금속 도금이 집중되는 부작용이 없는 비아 홀 형성 방법과, 이를 포함하는 비아 콘택 제조 방법을 제공한다. The present invention provides a via hole forming method in which there is no side projected at the entrance periphery of a via hole when a via hole is formed in a substrate and there is no side effect of concentrating metal plating on the periphery of the via hole entrance at the time of plating the substrate later, A method for manufacturing a via contact is provided.

본 발명은 비아 홀 내부에 도전성 금속이 빈틈 없이 채워지지 않아 야기되는 비아 콘택의 불량을 방지하는 비아 콘택 제조 방법과, 이에 포함된 비아 홀 형성 방법을 제공한다.The present invention provides a via contact manufacturing method and a via hole forming method, which are included therein, for preventing a defect of a via contact which is caused when a conductive metal is not completely filled in a via hole.

본 발명은, 실리콘(Si) 기판의 일 측면을 상기 실리콘 기판의 두께 방향으로 파서 상기 실리콘 기판에 비아 홀(via hole)을 생성하는 비아 홀 생성 단계, 상기 비아 홀의 내주면과 상기 비아 홀의 입구의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층을 형성하는 고온 산화 단계, 및 상기 고온 산화 단계에서 형성된 산화물층을 식각하여 제거하는 산화물층 제거 단계를 포함하고, 상기 비아 홀 생성 단계에서 상기 비아 홀 입구의 주변부에는 내측으로 돌출된 언더컷(undercut)이 형성되고, 상기 고온 산화 단계에서 상기 언더컷의 재질이 실리콘(Si)에서 이산화실리콘(SiO2)으로 변화되며, 상기 산화물층 제거 단계에서 상기 언더컷이 제거되는 비아 홀 형성 방법을 제공한다. According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a via hole forming step of forming a via hole in the silicon substrate by punching one side surface of a silicon (Si) substrate in the thickness direction of the silicon substrate; A high temperature oxidation step of oxidizing the silicon oxide layer in an environment of 1000 to 1300 캜 to form an oxide layer of silicon dioxide (SiO 2 ), and an oxide layer removing step of removing the oxide layer formed in the high temperature oxidation step, An undercut protruding inward is formed in a periphery of the via hole inlet in the hole generating step, and the material of the undercut is changed from silicon (Si) to silicon dioxide (SiO 2 ) in the high-temperature oxidation step, And removing the undercut in the layer removing step.

또한 본 발명은, 실리콘(Si) 기판의 일 측면을 상기 실리콘 기판의 두께 방향으로 파서 상기 실리콘 기판에 비아 홀(via hole)을 생성하는 비아 홀 생성 단계, 상기 비아 홀의 내주면과 상기 비아 홀의 입구의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층을 형성하는 고온 산화 단계, 및 상기 고온 산화 단계에서 형성된 산화물층을 식각하여 제거하는 산화물층 제거 단계를 포함하고, 상기 비아 홀 생성 단계에서는 목표로 하는 비아 홀의 내경의 크기보다 작은 내경을 갖는 비아 홀을 생성하고, 상기 산화물층 제거 단계에서 상기 비아 홀의 내주면에 형성된 산화물층이 제거되어 상기 비아 홀의 내경의 크기가 상기 목표로 하는 내경의 크기로 되는 비아 홀 형성 방법을 제공한다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: a via hole forming step of forming a via hole in the silicon substrate by pouring one side of a silicon substrate in a thickness direction of the silicon substrate; A high-temperature oxidation step of oxidizing the peripheral portion in an environment of 1000 to 1300 ° C to form an oxide layer of silicon dioxide (SiO 2 ), and an oxide layer removing step of removing the oxide layer formed in the high-temperature oxidation step, The via hole having an inner diameter smaller than the inner diameter of the via hole is formed in the via hole forming step and the oxide layer formed on the inner circumferential surface of the via hole is removed in the oxide layer removing step, The via hole forming method comprising the steps of:

상기 고온 산화 단계는, 수소(H2)와 산소(O2)를 상기 실리콘 기판에 투입하는 단계, 또는 수증기(H2O)를 상기 실리콘 기판에 투입하는 단계를 포함할 수 있다. The high-temperature oxidation step may include the step of introducing hydrogen (H 2 ) and oxygen (O 2 ) into the silicon substrate, or introducing water vapor (H 2 O) into the silicon substrate.

본 발명의 비아 홀 형성 방법은, 상기 고온 산화 단계와 상기 산화물층 제거 단계를 교번하여 복수 회 반복할 수 있다. In the via hole forming method of the present invention, the high-temperature oxidation step and the oxide layer removing step may be alternately repeated a plurality of times.

상기 실리콘 기판은 결정면 타입(type)이 (1 0 0)인 실리콘(Si) 기판이고, 본 발명의 비아 홀 형성 방법은, 상기 고온 산화 단계와 상기 산화물층 제거 단계 사이에, 감광 필름을 상기 실리콘 기판의 일 측면에 부착하는 감광 필름 부착 단계, 및 상기 감광 필름을 선택적으로 노광(露光)하고 현상(現像)하여 상기 감광 필름에 상기 비아 홀의 입구 및 그 주변부가 노출되도록 산화물층 노출공을 형성하는 감광 필름 노광 및 현상 단계를 더 포함하고, 상기 산화물층 제거 단계는, 상기 산화물층 노출공을 통해 노출된 산화물층의 부분을 산화물층 식각액으로 식각 제거하여 상기 산화물층 노출공에 대응되는 실리콘 노출공을 형성하는 단계를 포함하고, 본 발명의 비아 홀 형성 방법은, 상기 실리콘 노출공을 통해 노출된 상기 비아 홀 입구의 주변부를 실리콘 식각액으로 식각하여 상기 비아 홀 입구의 주변부에 둔각(obtuse angle)의 경사면을 형성하는 비아 홀 입구 식각 단계, 및 상기 산화물층 노출공이 형성된 감광 필름을 상기 실리콘 기판에서 제거하는 감광 필름 제거 단계를 더 포함할 수 있다. Wherein the silicon substrate is a silicon (Si) substrate having a crystal plane type of (1 0 0), and the via hole forming method of the present invention is characterized in that, between the high-temperature oxidation step and the oxide layer removing step, The method comprising the steps of: attaching a photosensitive film to one side of a substrate; selectively exposing and developing the photosensitive film to form an oxide layer exposure hole so that an opening of the via hole and a periphery thereof are exposed in the photosensitive film; Wherein the step of exposing and developing the photosensitive film further comprises a step of removing the oxide layer exposed through the oxide layer exposed hole by etching with an oxide layer etch to form a silicon exposed hole corresponding to the oxide layer exposed hole, Hole forming method according to the present invention is characterized in that a peripheral portion of the via-hole opening exposed through the silicon exposure hole is formed by a silicon- A via hole inlet etching step of forming an obtuse angle inclined surface at a periphery of the via hole entrance by etching the conductive film with the oxide film layer and removing the photosensitive film having the oxide layer exposed hole formed thereon from the silicon substrate can do.

본 발명의 비아 홀 형성 방법은, 상기 비아 홀 생성 단계에 앞서서, 상기 실리콘(Si) 기판의 일 측면에 SiO2 로 이루어진 제1 산화물층을 형성하는 제1 산화물층 형성 단계, 상기 제1 산화물층에 Si3N4 를 증착하여 질화물층(nitride layer)을 형성하는 질화물층 형성 단계, 및 상기 제1 산화물층 및 상기 질화물층에 상기 실리콘 기판의 일 측면이 부분적으로 노출되도록 기판 노출공(孔)을 형성하는 기판 노출공 형성 단계를 더 포함하고, 상기 비아 홀 생성 단계는, 상기 비아 홀을 상기 기판 노출공과 정렬되게 생성하되, 상기 비아 홀의 입구를 상기 기판 노출공 내부에 형성하고 상기 입구의 내경을 상기 기판 노출공의 내경보다 작게 형성하는 단계를 포함하고, 상기 고온 산화 단계에서 형성된 산화물층은 제2 산화물층이고, 본 발명의 비아 홀 형성 방법은, 상기 고온 산화 단계 이후에, 상기 실리콘 기판 상에 적층된, 상기 질화물층 및 상기 제1 산화물층을 식각하여 제거하는 적층물 제거 단계를 더 포함하고, 상기 고온 산화 단계에서, 상기 비아 홀 입구의 주변부의 내부에 상기 제2 산화물층과 상기 실리콘(Si)으로 이루어진 층 사이의 경계면이 곡면으로 형성되고, 상기 산화물층 제거 단계에서 상기 곡면이 노출될 수 있다 .The via hole forming method of the present invention is characterized in that, prior to the via hole forming step, a first oxide layer forming step of forming a first oxide layer made of SiO 2 on one side of the silicon (Si) substrate, Forming a nitride layer by depositing Si 3 N 4 on the first oxide layer and the nitride layer, and forming a nitride layer by depositing Si 3 N 4 on the first oxide layer and the nitride layer, Wherein the step of forming the via hole includes the step of forming the via hole in alignment with the substrate exposing hole, wherein an inlet of the via hole is formed in the substrate exposure hole and an inner diameter of the inlet The oxide layer formed in the high-temperature oxidation step is a second oxide layer, and the via hole forming method of the present invention is characterized in that the oxide layer formed in the step Further comprising a step of removing the nitride layer and the first oxide layer, which are laminated on the silicon substrate, after the high-temperature oxidation step, by etching, and in the high-temperature oxidation step, A boundary surface between the second oxide layer and the silicon (Si) layer is formed in a curved surface, and the curved surface may be exposed in the oxide layer removing step.

또한 본 발명은, 상기한 비아 홀 형성 방법에 의해 비아 홀이 형성된, 상기 실리콘 기판의 일 측면과 상기 비아 홀의 내주면을 산화시켜 이산화실리콘(SiO2)으로 이루어진 절연층을 형성하는 절연층 형성 단계, 상기 절연층에 금속을 증착하여 전해 도금용 시드층(seed layer)를 형성하는 시드층 형성 단계, 상기 시드층 상에 금속을 전해 도금하여 상기 비아 홀 내부에 금속을 채우는 전해 도금 단계, 및 상기 실리콘 기판을 연마하여, 상기 비아 홀 내부에 도금된 금속만 남기고 상기 비아 홀 이외의 영역에 도금된 금속을 제거하는 연마 단계를 포함하는 비아 콘택 제조 방법을 제공한다.The present invention also provides an insulating layer forming step of forming an insulating layer made of silicon dioxide (SiO 2 ) by oxidizing a side surface of the silicon substrate and an inner circumferential surface of the via hole, the via hole being formed by the via hole forming method, A seed layer forming step of depositing a metal on the insulating layer to form a seed layer for electroplating; an electrolytic plating step of electroplating a metal on the seed layer to fill metal in the via hole; And a polishing step of polishing the substrate and leaving only the metal plated in the via hole and removing the plated metal in a region other than the via hole.

본 발명에 의하면, 블라인드 비아 홀 또는 관통 비아 홀을 형성하는 과정에서 비아 홀의 입구 주변부에 예각으로 돌출 형성되는 언더컷이 제거되고, 상기 비아 홀 입구 주변부에 둔각의 경사면이나 완만하게 굽어지는 곡면이 형성된다. 그러므로, 이후에 도금 작업을 통해 상기 비아 홀에 금속을 채울 때 상기 비아 홀 입구 주변부에 금속 적층이 집중되지 않고 비아 홀 내부에서도 균일한 속도로 도금되어 비아 홀에 금속이 빈틈없이 채워지게 되며, 비아 콘택에서 심(seam) 불량이나 보이드(void) 불량이 방지된다.According to the present invention, in the process of forming the blind via hole or the via via hole, the undercut protruding at an acute angle is removed at the periphery of the entrance of the via hole, and an obtuse inclined surface or a gently curved surface is formed in the periphery of the via hole entrance . Therefore, when the metal is filled in the via hole through the plating operation, the metal laminate is not concentrated on the periphery of the via hole but is plated at a uniform rate in the via hole, Seam defects or void defects are prevented at the contacts.

도 1 내지 도 6은 본 발명의 제1 실시예에 따른 비아 콘택 제조 방법을 순차적으로 도시한 단면도이다.
도 7 내지 도 10은 본 발명의 제2 실시예에 따른 비아 홀 형성 방법을 순차적으로 도시한 단면도이다.
도 11 내지 도 17은 본 발명의 제3 실시예에 따른 비아 홀 형성 방법을 순차적으로 도시한 단면도이다.1 to 6 are sectional views sequentially illustrating a via contact manufacturing method according to a first embodiment of the present invention.
7 to 10 are sectional views sequentially illustrating a via hole forming method according to a second embodiment of the present invention.
11 to 17 are sectional views sequentially illustrating a via hole forming method according to a third embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른, 비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법을 상세하게 설명한다. 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자 또는 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, a via hole forming method and a via contact forming method including the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The terminology used herein is a term used to properly express the preferred embodiment of the present invention, which may vary depending on the intention of the user or operator or the custom in the field to which the present invention belongs. Therefore, the definitions of these terms should be based on the contents throughout this specification.

도 1 내지 도 6은 본 발명의 제1 실시예에 따른 비아 콘택 제조 방법을 순차적으로 도시한 단면도로서, 그 중에서 도 1 내지 도 4는 본 발명의 제1 실시예에 따른 비아 홀 형성 방법을 순차적으로 도시한 단면도이다. 본 발명의 제1 실시예에 따른 비아 홀 형성 방법은, 비아 홀 생성 단계, 고온 산화 단계, 및 산화물층 제거 단계를 포함한다. 또한, 본 발명의 제1 실시예에 따른 비아 콘택 제조 방법은, 상기 산화물층 제거 단계 이후에 절연층 형성 단계, 시드층(seed layer) 형성 단계, 전해 도금 단계, 및 연마 단계를 포함한다. 1 to 6 are sectional views sequentially illustrating a via contact manufacturing method according to a first embodiment of the present invention. Of these, FIGS. 1 to 4 show a via hole forming method according to a first embodiment of the present invention, Fig. The via hole forming method according to the first embodiment of the present invention includes a via hole forming step, a high temperature oxidizing step, and an oxide layer removing step. In addition, the via contact manufacturing method according to the first embodiment of the present invention includes an insulating layer forming step, a seed layer forming step, an electrolytic plating step, and a polishing step after the oxide layer removing step.

도 1을 참조하면, 비아 홀 생성 단계는, 실리콘(Si) 재질로 이루어진 실리콘 기판(1)의 일 측면을 실리콘 기판(1)의 두께 방향, 즉 Z축과 평행한 방향으로 파서 실리콘 기판(1)에 비아 홀(via hole)(3)을 생성하는 단계이다. 실리콘 기판(1)에 내경에 비해 상대적으로 깊이가 깊은, 즉 종횡비(aspect ratio)가 큰 비아 홀(3)을 생성하기 위하여 보쉬 프로세스(Bosch process)라는 공지된 방법이 적용될 수 있다. 보쉬 프로세스는, 기판(1)의 일 측면에 액상의 포토레지스트(photoresist)를 도포하고 건조하여 포토레지스트층(11)을 형성하고, 부분적인 노광(露光)과 현상(現像)을 통해 상기 포토레지스트층(11)에 비아 홀(53) 형성을 위한 식각공(孔)(12)을 형성한 후에, 플라즈마(plasma) 상태의 식각용 가스(gas)를 상기 식각공(12)에 의해 노출된 실리콘 기판(1)의 일 측면에 투입하여 실리콘 기판(1)을 식각하는 식각 단계, 및 보호막 형성용 가스를 투입하여 식각된 부분의 측면에 보호막(4)을 형성하는 보호막 형성 단계를 빠르게 교번하여 수행함으로써 비아 홀(3)을 형성하는 방법이다. Referring to FIG. 1, the via hole forming step is a step of forming a via hole in a silicon substrate 1 made of a silicon (Si) material in a thickness direction of the silicon substrate 1, A via hole 3 is formed in the via hole 3. A known method called Bosch process can be applied to the silicon substrate 1 to create a via hole 3 having a depth deeper than the inner diameter, that is, having a large aspect ratio. The Bosch process is a process in which a liquid photoresist is coated on one side of a substrate 1 and dried to form a photoresist layer 11 and the photoresist layer 11 is exposed through partial exposure and development, After forming an etching hole 12 for forming a via hole 53 in the layer 11, a plasma etching gas is introduced into the silicon layer 12 exposed by the etching hole 12, An etching step of etching the silicon substrate 1 by putting it on one side of the substrate 1 and a protective film forming step of forming a protective film 4 on the side of the etched part by injecting gas for forming the protective film are alternately performed Thereby forming the via-hole 3.

상기 식각 단계와 상기 보호막 형성 단계로 이루어진 사이클(cycle)을 한번씩 수행할 때마다 비아 홀(3)의 깊이가 단계적으로 커지며(i 내지 vi 참조), 비아 홀(3)의 측면에는 스캘럽(scallop)이라는 물결 무늬가 형성될 수 있다. 상기 식각용 가스는 예컨대, SF6 일 수 있고, 상기 보호막 형성용 가스는 예컨대, C4F8 일 수 있다. 상기 식각 단계와 보호막 형성 단계로 이루어진 사이클을 실리콘 기판(1)의 반대 측면에 개구가 형성될 때까지 반복하면 관통 비아 홀(through via hole)이 형성되고, 그 전에 상시 사이클을 중단하면 블라인드 비아 홀(blind via hole)이 형성된다. The depth of the via hole 3 gradually increases (see i to vi) every time a cycle consisting of the etching step and the protective film forming step is performed once, and a scallop is formed on the side surface of the via hole 3, Can be formed. The etching gas may be, for example, SF 6 , and the protective film forming gas may be, for example, C 4 F 8 . A cycle consisting of the etching step and the protective film forming step is repeated until the openings are formed on the opposite side of the silicon substrate 1 to form a through via hole. When the cycle is interrupted beforehand, the blind via holes a blind via hole is formed.

상기 비아 홀 생성 단계를 통해 형성된 비아 홀(3)의 입구(7)의 주변부에는 내측, 즉 비아 홀(3)의 중심 측으로 예각을 이루며 날카롭게 돌출된 언더컷(undercut)(5)이 형성된다. 상기 언더컷(5)은, 상기 식각공(12)에 의해 노출된 실리콘 기판(1)의 부분으로 상기 식각용 가스가 침투하면서 실리콘 기판(1)을 식각하는 초기에 상기 식각용 가스가 실리콘 기판(1)의 두께 방향에 직교하는 방향으로도 침투하여 식각이 진행되기 때문에 형성된다. An undercut 5 is formed at the periphery of the inlet 7 of the via hole 3 formed through the via hole forming step so as to protrude at an acute angle to the inside, that is, the center of the via hole 3. The undercut 5 is formed in such a manner that the etching gas is introduced into the silicon substrate 1 at the initial stage of etching the silicon substrate 1 while the etching gas penetrates into the portion of the silicon substrate 1 exposed by the etching hole 12, 1 in the direction orthogonal to the thickness direction, and the etching progresses.

도 2에 도시된 바와 같이, 비아 홀(3)이 형성된 후에는 실리콘 기판(1)의 일 측면에 적층된 포토레지스트층(11)이 제거된다. 예컨대, 포토레지스트 제거액(stripper)를 투여하여 실리콘 기판(1)의 손상 없이 포토레지스트층(11)을 실리콘 기판(1)에서 제거할 수 있다. As shown in Fig. 2, after the via hole 3 is formed, the photoresist layer 11 laminated on one side of the silicon substrate 1 is removed. For example, a photoresist stripper may be applied to remove the photoresist layer 11 from the silicon substrate 1 without damaging the silicon substrate 1.

도 3을 참조하면, 상기 고온 산화 단계는 비아 홀(3)의 내주면과, 비아 홀(3)의 입구(7)의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층(15)을 형성하는 단계이다. 본 발명의 제1 실시예에서는, 상기 고온 산화 단계를 통하여 비아 홀(3)의 입구(7)가 존재하는 실리콘 기판(1)의 일 측면에도 산화물층(15)이 형성된다. 상기 고온 산화 단계는, 1000 내지 1300℃ 의 고온 환경에서 수소(H2)와 산소(O2)를 상기 실리콘 기판(1)에 투입하여 산화물층(15)을 형성하거나, 1000 내지 1300℃의 고온 환경에서 수증기(H2O)를 상기 실리콘 기판(1)에 투입하여 산화물층(15)을 형성하는 단계를 포함한다. 3, the high-temperature oxidation step is an oxide consisting of a via hole 3, the inner peripheral surface and the via hole (3) of silicon dioxide (SiO 2) is oxidized in the 1000 to 1300 ℃ environment, the perimeter of the inlet 7 of the To form a layer (15). In the first embodiment of the present invention, the oxide layer 15 is also formed on one side of the silicon substrate 1 where the inlet 7 of the via hole 3 is present through the high-temperature oxidation step. The high-temperature oxidation step may be performed by introducing hydrogen (H 2 ) and oxygen (O 2 ) into the silicon substrate 1 at a high temperature of 1000 to 1300 ° C to form an oxide layer 15, And introducing water vapor (H 2 O) into the silicon substrate 1 in an environment to form an oxide layer 15.

실리콘 기판(1)의 일 측면과 상기 비아 홀(3)의 내주면이 산화되어 언더컷(5)의 재질이 실리콘(Si)에서 이산화실리콘(SiO2)으로 변화되고, 언더컷(5)의 날카롭게 돌출된 형상도 뭉툭해진다. 언더컷(5)이 구비된 비아 홀 입구(7)의 주변부에 형성된 산화물층(15)의 두께가, 비아 홀(3) 내주면과 실리콘 기판(1) 일 측면에 형성된 산화물층(15)의 두께보다 더 두껍게 형성된다. 고온 산화 단계에서 비아 홀 입구(7)의 주변부의 내부에서 산화물층(15)과 실리콘(Si)으로 이루어진 층 사이의 경계면이 곡면(8)으로 형성될 수 있다. One side of the silicon substrate 1 and the inner circumferential surface of the via hole 3 are oxidized so that the material of the undercut 5 is changed from silicon to silicon dioxide (SiO 2 ) and the undercut 5 is sharply projected The shape also becomes stout. The thickness of the oxide layer 15 formed in the peripheral portion of the via hole inlet 7 provided with the undercut 5 is larger than the thickness of the oxide layer 15 formed on the inner peripheral surface of the via hole 3 and the silicon substrate 1 Is formed thicker. The interface between the oxide layer 15 and the layer made of silicon (Si) at the inside of the periphery of the via hole inlet 7 in the high-temperature oxidation step can be formed into the curved surface 8.

도 3 및 도 4를 함께 참조하면, 상기 산화물층 제거 단계는 상기 고온 산화 단계에서 형성된 산화물층(15)을 식각하여 제거하는 단계이다. 산화물층(15)을 식각하는 산화물층 식각액은 불산 용액(HF solution) 또는 상기 불산 용액에 완충액이 첨가된 버퍼드 불산 용액(BHF: buffered HF solution)일 수 있다. 또는, 불산 가스(gas)를 투입하여 산화물층(15)을 식각할 수도 있다. 상기 산화물층 제거 단계를 통해 상기 비아 홀 입구(7) 주변부에서 언더컷(5)이 제거되고, 실리콘(Si) 재질의 곡면(8)이 노출된다. 상기 곡면(8)은 실리콘 기판(1)의 일 측면과 비아 홀(3) 내주면을 절곡되는 모서리 없이 부드럽게 연결한다. Referring to FIGS. 3 and 4, the oxide layer removing step is a step of removing the oxide layer 15 formed in the high-temperature oxidizing step by etching. The oxide layer etch solution for etching the oxide layer 15 may be a HF solution or a buffered HF solution to which a buffer solution is added to the hydrofluoric acid solution. Alternatively, the oxide layer 15 may be etched by introducing a hydrofluoric acid gas. Through the oxide layer removing step, the undercut 5 is removed from the periphery of the via hole inlet 7, and the curved surface 8 of the silicon material is exposed. The curved surface 8 smoothly connects one side of the silicon substrate 1 and the inner peripheral surface of the via hole 3 without bending edges.

한편, 상기 고온 산화 단계와 상기 산화물층 제거 단계를 한번씩 수행하여 언더컷(5)이 충분히 제거되지 않은 경우에는, 언더컷(5)이 완전히 제거되고 곡면(8)이 형성될 때까지 상기 고온 산화 단계와 상기 산화물층 제거 단계를 교번하여 복수 회 반복 수행할 수 있다. On the other hand, if the undercut 5 is not sufficiently removed by performing the high-temperature oxidation step and the oxide layer removing step once, the high-temperature oxidation step and the low-temperature oxidation step are performed until the undercut 5 is completely removed and the curved surface 8 is formed The oxide layer removing step may be alternately repeated a plurality of times.

한편, 작업자는 비아 홀(3)의 내경의 크기가 과도하게 커지는 것을 예방하기 위하여, 상기 비아 홀 생성 단계에서는 목표로 하는 비아 홀(3)의 내경의 크기보다 작은 내경을 갖는 비아 홀(3)을 생성하고, 상기 산화물층 제거 단계에서 상기 비아 홀(3)의 내주면에 형성된 산화물층(15)이 제거되어 상기 비아 홀(3)의 내경의 크기가 상기 목표로 하는 내경의 크기로 되도록 작업할 수 있다. Meanwhile, in order to prevent the inner diameter of the via hole 3 from becoming excessively large, the operator may insert the via hole 3 having an inner diameter smaller than the inner diameter of the intended via hole 3 in the via hole forming step, And the oxide layer 15 formed on the inner peripheral surface of the via hole 3 is removed in the oxide layer removing step so that the inner diameter of the via hole 3 becomes the desired inner diameter .

도 5를 참조하면, 상기 절연층 형성 단계는, 입구(7)의 주변부에 곡면(8)이 형성된 비아 홀(3)을 갖는 실리콘 기판(1)의 일 측면과 비아 홀(3)의 내주면을 산화시켜 이산화실리콘(SiO2)으로 이루어진 절연층(22)을 형성하는 단계이다. 상기 절연층(22)의 성분은 도 3을 참조하여 언급한 산화물층(15)의 성분과 동일하다. 예를 들어, 이산화실리콘(SiO2)를 증착하여 절연층(22)을 형성할 수도 있고, 고온 환경에서 수소(H2)와 산소(O2)를 투입하거나, 고온 환경에서 수증기(H2O)를 투입하여 실리콘 기판(1)의 표면을 산화시켜 절연층(22)을 형성할 수도 있다. 5, the insulating layer forming step may include a step of forming an insulating layer on one side of the silicon substrate 1 having the via hole 3 formed with the curved surface 8 at the periphery of the inlet 7 and the inner peripheral surface of the via hole 3 Thereby forming an insulating layer 22 made of silicon dioxide (SiO 2 ). The components of the insulating layer 22 are the same as those of the oxide layer 15 mentioned with reference to Fig. For example, by depositing a silicon dioxide (SiO 2) may form an insulating layer 22, In the hydrogen (H 2) and oxygen (O 2) in a high temperature environment, or water vapor in a high temperature environment (H 2 O ) May be injected to oxidize the surface of the silicon substrate 1 to form the insulating layer 22.

상기 시드층 형성 단계는 상기 절연층(22)에 금속을 증착하여 전해 도금용 시드층(24)을 형성하는 단계이다. 상기 전해 도금 단계는 상기 시드층(24) 상에 금속(25)을 전해 도금하여 상기 비아 홀(3) 내부에 금속(25)을 채우는 단계이다. 상기 금속(25)은 예컨대, 구리(Cu)일 수 있다. The seed layer forming step is a step of depositing a metal on the insulating layer 22 to form a seed layer 24 for electroplating. The electroplating is a step of electroplating the metal layer 25 on the seed layer 24 to fill the via holes 3 with the metal 25. The metal 25 may be, for example, copper (Cu).

도 5 및 도 6을 함께 참조하면, 상기 연마 단계는 상기 실리콘 기판(1)을 연마하여, 상기 비아 홀(3) 내부에 도금된 금속(25)만 남기고 상기 비아 홀(3) 이외의 영역에 도금된 금속(25)을 제거하는 단계이다. 상기 연마 단계는 CMP(chemical mechanical polishing) 방법을 적용하여 수행할 수 있다. 5 and 6, the polishing step polishes the silicon substrate 1 to leave only the plated metal 25 in the via-hole 3, And removing the plated metal 25. The polishing step may be performed by applying a chemical mechanical polishing (CMP) method.

도 7 내지 도 10은 본 발명의 제2 실시예에 따른 비아 홀 형성 방법을 순차적으로 도시한 단면도이다. 본 발명의 제2 실시예에 따른 비아 홀 형성 방법은, 비아 홀 생성 단계, 고온 산화 단계, 감광 필름 부착 단계, 감광 필름 노광 및 현상 단계, 산화물층 제거 단계, 비아 홀 입구 식각 단계, 감광 필름 제거 단계, 및 잔존 산화물층 제거 단계를 포함한다. 7 to 10 are sectional views sequentially illustrating a via hole forming method according to a second embodiment of the present invention. The via hole forming method according to the second embodiment of the present invention is characterized in that the via hole forming step includes a via hole forming step, a high temperature oxidizing step, a photoresist film attaching step, a photoresist film exposure and development step, an oxide layer removing step, a via hole inlet etching step, And removing the remaining oxide layer.

도 7을 참조하면, 상기 비아 홀 생성 단계는 본 발명의 제1 실시예의 비아 홀 생성 단계와 마찬가지로, 실리콘 기판(51)의 일 측면을 상기 실리콘 기판(51)의 두께 방향으로 파서 비아 홀(53)을 생성하는 단계이다. 여기서, 상기 실리콘 기판(51)은 결정면 타입(type)이 (1 0 0)인 실리콘(Si) 기판(51)이다. 결정면이 (1 0 0) 타입이라는 것은, 실리콘 기판(51)의 두께 방향의 양 측면, 즉 상측면 및 하측면이 결정 방향 [1 0 0]에 대해 직교하는 면인 것을 의미한다. 상기 비아 홀 생성 단계의 구체적인 방법은 도 1을 참조하여 본 발명의 제1 실시예의 비아 홀 생성 단계를 설명하면서 이미 언급한 바 있으므로, 중복된 언급은 생략한다. 상기 비아 홀 생성 단계를 통해 생성된 비아 홀(53)의 입구(57)의 주변부에는 내측, 즉 비아 홀(53)의 중심 측으로 예각을 이루며 날카롭게 돌출된 언더컷(도 2의 참조번호 '5' 참조)이 형성된다. Referring to FIG. 7, in the via hole forming step, one side of the silicon substrate 51 is pierced in the thickness direction of the silicon substrate 51 to form via holes 53 ). Here, the silicon substrate 51 is a silicon (Si) substrate 51 having a crystal face type of (1 0 0). (1 0 0) type means that both sides in the thickness direction of the silicon substrate 51, that is, the upper side and the lower side are planes perpendicular to the crystal direction [100]. A specific method of the via hole generating step is already described with reference to FIG. 1 in the description of the via hole generating step of the first embodiment of the present invention, so redundant description will be omitted. (See reference numeral 5 'in FIG. 2) is formed at the periphery of the entrance 57 of the via hole 53 generated through the above-described via hole forming step to form an acute angle with the inner side, that is, the center side of the via hole 53, Is formed.

상기 고온 산화 단계는, 비아 홀(53)의 내주면과, 비아 홀(53)의 입구(57)의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층(65)을 형성하는 단계이다. 본 발명의 제2 실시예에서는, 상기 고온 산화 단계를 통하여 비아 홀(53)의 입구(57)가 존재하는 실리콘 기판(51)의 일 측면에도 산화물층(65)이 형성된다. 상기 고온 산화 단계는, 1000 내지 1300℃ 의 고온 환경에서 수소(H2)와 산소(O2)를 상기 실리콘 기판(51)에 투입하여 산화물층(65)을 형성하거나, 1000 내지 1300℃의 고온 환경에서 수증기(H2O)를 상기 실리콘 기판(51)에 투입하여 산화물층(65)을 형성하는 단계를 포함한다. The high-temperature oxidation step oxidizes the inner circumferential surface of the via hole 53 and the periphery of the inlet 57 of the via hole 53 in an environment of 1000 to 1300 ° C to form an oxide layer 65 made of silicon dioxide (SiO 2 ) . In the second embodiment of the present invention, an oxide layer 65 is also formed on one side of the silicon substrate 51 where the entrance 57 of the via hole 53 is present through the high-temperature oxidation step. The high-temperature oxidation step may be performed by introducing hydrogen (H 2 ) and oxygen (O 2 ) into the silicon substrate 51 at a high temperature of 1000 to 1300 ° C to form an oxide layer 65, (H 2 O) into the silicon substrate 51 to form an oxide layer 65.

실리콘 기판(51)의 일 측면과 상기 비아 홀(53)의 내주면이 산화되어 상기 언더컷(도 2의 참조번호 '5' 참조)의 재질이 실리콘(Si)에서 이산화실리콘(SiO2)으로 변화되고, 상기 언더컷의 날카롭게 돌출된 형상도 뭉툭해진다. 상기 언더컷이 구비된 비아 홀 입구(57)의 주변부에 형성된 산화물층(65)의 두께가, 비아 홀(53) 내주면과 실리콘 기판(51) 일 측면에 형성된 산화물층(65)의 두께보다 더 두껍게 형성된다. 고온 산화 단계에서 비아 홀 입구(57)의 주변부의 내부에서 산화물층(65)과 실리콘(Si)으로 이루어진 층 사이의 경계면이 곡면(58)으로 형성될 수 있다. One side of the silicon substrate 51 and the inner circumferential surface of the via hole 53 are oxidized to change the material of the undercut (see reference numeral 5 'in FIG. 2) from silicon (Si) to silicon dioxide (SiO 2 ) , The sharpened protruding shape of the undercut is also blunted. The thickness of the oxide layer 65 formed on the periphery of the via hole inlet 57 provided with the undercut is larger than the thickness of the oxide layer 65 formed on the inner circumferential surface of the via hole 53 and the silicon substrate 51 . The interface between the oxide layer 65 and the layer made of silicon (Si) in the periphery of the via hole inlet 57 in the high-temperature oxidation step may be formed as a curved surface 58. [

상기 감광 필름 부착 단계는 감광 필름(70)을 상기 비아 홀(53)이 형성된 실리콘 기판(51)의 일 측면에 부착하는 단계이다. 상기 감광 필름(70)은 광(光)에 노출된 부분의 물성이 변경되는 필름(film)으로서, 실리콘 기판(51)의 일 측면에 감광 필름(70)을 올리고 롤러(roller)와 같은 기구로 밀어서 상기 실리콘 기판(51)의 일 측면에 감광 필름(70)을 밀착 고정할 수 있다. The step of attaching the photosensitive film is a step of attaching the photosensitive film 70 to one side of the silicon substrate 51 on which the via hole 53 is formed. The photosensitive film 70 is a film in which the physical properties of a portion exposed to light are changed. The photosensitive film 70 is placed on one side of the silicon substrate 51, The photosensitive film 70 can be closely fixed to one side of the silicon substrate 51 by pushing.

상기 감광 필름 노광 및 현상 단계는, 상기 감광 필름(70)을 선택적으로 노광(露光)하고 현상(現像)하여 상기 감광 필름(70)에 비아 홀(53)의 입구(57)와 정렬되며 상기 비아 홀 입구(57)의 내경보다 큰 내경을 갖는 산화물층 노출공(71)을 형성하는 단계이다. 감광 필름(70)이 네거티브 타입(negative type)인 경우에는 노광된 부분이 경화되고 노광되지 않은 부분이 현상 과정에서 제거되어 산화물층 노출공(71)이 형성되며, 반대로 감광 필름(70)이 포지티브 타입(positive type)인 경우에는 노광된 부분이 현상 과정에서 제거되어 산화물층 노출공(71)이 형성된다. The photosensitive film exposure and development step selectively exposes and develops the photosensitive film 70 and is aligned with the entrance 57 of the via hole 53 in the photosensitive film 70, And an oxide layer exposure hole 71 having an inner diameter larger than the inner diameter of the hole inlet 57 is formed. When the photosensitive film 70 is a negative type, the exposed portion is cured and the unexposed portion is removed in the developing process to form the oxide layer exposure hole 71. On the contrary, when the photosensitive film 70 is positive In the case of the positive type, the exposed portion is removed in the developing process to form the oxide layer exposure hole 71.

상기 산화물층 노출공(71)에 의해 실리콘 기판(51)의 일 측면에서 비아 홀(53)의 입구(57) 및 그 주변부의 산화물층(65)이 노출된다. 상기 산화물층 노출공(71)의 내주면과 상기 비아 홀(53)의 내주면 사이의 최단 수평 거리(RS1)는 0.5 내지 20㎛ 이다. 상기 최단 수평 거리(RS1)가 0.5㎛ 보다 작으면 후술할 산화물층 제거 단계와 비아 홀 입구 식각 단계에서 비아 홀 입구(57) 주변부의 돌출된 부분이 충분히 제거되지 않아, 추후의 전해 도금 단계에서 이 부분에 금속 적층이 집중되는 현상이 재현되고, 이로 인해 비아 홀(53) 내부에 금속이 채워지지 않은 공간이 형성될 수 있다. 즉, 불량을 예방할 수 없다. 반면에, 상기 최단 수평 거리(RS1)가 20㎛ 보다 크면 상기 비아 홀 입구 식각 단계에서 비아 홀(53)의 입구(57)의 내경이 너무 커지고, 식각 작업 시간도 많이 소요되어 비효율적이다. The oxide layer 65 exposed at the inlet 57 of the via hole 53 and its periphery is exposed at one side of the silicon substrate 51 by the oxide layer exposure hole 71. [ The shortest horizontal distance RS1 between the inner peripheral surface of the oxide layer exposing hole 71 and the inner peripheral surface of the via hole 53 is 0.5 to 20 占 퐉. If the shortest horizontal distance RS1 is less than 0.5 탆, protruded portions around the via hole inlet 57 are not sufficiently removed in the oxide layer removing step and the via hole inlet etching step to be described later, So that a space in which the metal is not filled in the via hole 53 can be formed. In other words, the failure can not be prevented. On the other hand, if the shortest horizontal distance RS1 is larger than 20 mu m, the inner diameter of the inlet 57 of the via hole 53 becomes too large in the step of etching the via hole inlet, and the etching operation time becomes long, which is inefficient.

한편, 감광 필름(70)은 사용하는 대신에, 액상의 포토레지스트를 도포하고 경화한 후에 노광과 현상을 통해 통공(71)을 형성하는 경우에는, 액상의 포토레지스트가 비아 홀(53) 내부에 채워져 노광 및 현상 과정에 불구하고 비아 홀(53)에서 제거되지 않고 잔존하게 되므로, 감광 필름(70)을 사용하는 것이 바람직하다. On the other hand, in the case of forming the through hole 71 through exposure and development after coating and curing the liquid photoresist instead of using the photosensitive film 70, a liquid photoresist is formed inside the via hole 53 It is preferable to use the photosensitive film 70 because it is filled and remains unremoved in the via hole 53 despite the exposure and development processes.

도 8을 참조하면, 상기 산화물층 제거 단계는, 상기 고온 산화 단계에서 형성된 산화물층(65)을 식각하여 제거하는 단계이다. 본 발명의 제2 실시예의 산화물층 제거 단계에서는 상기 산화물층 노출공(71)에 의해 노출된 산화물층(65)의 부분만 식각 제거되고 감광 필름(70)에 의해 가려진 산화물층(65)의 부분은 제거되지 않고 남는다. 이에 따라 상기 산화물층(65)에 산화물층 노출공(71)에 대응되는 실리콘 노출공(66)이 형성된다. 상기 실리콘 노출공(66)은 상기 산화물층 노출공(71)과 겹쳐지게 형성된다.Referring to FIG. 8, the step of removing the oxide layer is a step of etching and removing the oxide layer 65 formed in the high-temperature oxidation step. In the oxide layer removing step of the second embodiment of the present invention, only the portion of the oxide layer 65 exposed by the oxide layer exposure hole 71 is etched away and the portion of the oxide layer 65 covered by the photosensitive film 70 Is left unremoved. Thus, a silicon exposing hole 66 corresponding to the oxide layer exposing hole 71 is formed in the oxide layer 65. The silicon exposing holes 66 are formed so as to overlap with the oxide layer exposing holes 71.

산화물층(65)을 식각하는 산화물층 식각액은 불산 용액(HF solution) 또는 상기 불산 용액에 완충액이 첨가된 버퍼드 불산 용액(BHF: buffered HF solution)일 수 있다. 또는, 불산 가스(gas)를 투입하여 산화물층(65)을 식각할 수도 있다. 상기 산화물층 제거 단계를 통해 상기 비아 홀 입구(57) 주변부에서 언더컷(도 2의 참조번호 '5' 참조)과 같이 날카롭게 돌출된 부분이 제거되고, 실리콘(Si) 재질의 곡면(58)이 노출될 수 있다. The oxide layer etch solution for etching the oxide layer 65 may be a HF solution or a buffered HF solution to which a buffer solution is added to the hydrofluoric acid solution. Alternatively, the oxide layer 65 may be etched by introducing a hydrofluoric acid gas. The oxide layer removing step removes a sharp protruding portion such as an undercut (see reference numeral 5 'in FIG. 2) at the periphery of the via hole inlet 57, and a curved surface 58 of a silicon (Si) .

도 8 및 도 9를 참조하면, 상기 비아 홀 입구 식각 단계는 상기 실리콘 노출공(66)을 통해 노출된 비아 홀 입구(57)의 주변부를 실리콘 식각액으로 식각하여 비아 홀 입구(57) 주변부에 둔각(obtuse angle)(AN)의 경사면(56)을 형성하는 단계이다. 실리콘 기판(51)의 일 측면에 적층된 산화물층(65)이 비아 홀 입구(57)의 주변부의 과도한 식각을 막아준다. 상기 실리콘 식각액은 TMAH(tetramethylammonium hydroxide), 수산화칼륨(KOH), 및 EDP(ethylenediamine pyro-catechol) 중 적어도 하나가 포함된 수용액일 수 있다. 8 and 9, the via hole inlet etching step may include etching the periphery of the via hole inlet 57 exposed through the silicon exposure hole 66 with a silicon etchant to form an obtuse angle (56) of an obtuse angle (AN). The oxide layer 65 laminated on one side of the silicon substrate 51 prevents excessive etching of the periphery of the via hole inlet 57. [ The silicon etchant may be an aqueous solution containing at least one of TMAH (tetramethylammonium hydroxide), potassium hydroxide (KOH), and EDP (ethylenediamine pyro-catechol).

단결정으로 성장한 실리콘 기판(51)은 실리콘 식각액을 투입하여 습식 식각하는 경우 그 결정 방향에 따라 식각 속도에 차이가 발생한다. 부연하면, [1 1 1] 방향의 식각 속도가 [1 0 0] 방향이나 [1 1 0] 방향의 식각 속도보다 느리다. 이러한 식각 속도의 차이로 인해 (1 0 0)인 결정면을 갖는 실리콘 기판(51)의 표면에 실리콘 식각액이 투입되면 도 9에 도시된 바와 같이 경사지게 식각되어 경사면(56)이 형성된다. 실리콘 기판(51)의 일 측면, 즉 상측면에 대해서 식각되는 각도는 이론적으로 54.74°이며, 이에 따라 상기 실리콘 기판(51)의 일 측면에 대한 상기 경사면(56)의 경사각(AN)은, 125.26°이다. 상기 경사면(56)이 형성됨으로 인하여 비아 홀 입구(57)의 내경이 커지게 된다. When the silicon substrate 51 grown by a single crystal is wet-etched with a silicon etchant, the etching rate varies depending on the crystal orientation. In other words, the etch rate in the [1 1 1] direction is slower than the etch rate in the [1 0 0] direction and [1 1 0] direction. When the silicon etchant is applied to the surface of the silicon substrate 51 having a crystal plane of (1 0 0) due to the difference of the etching rates, the silicon substrate 51 is etched obliquely to form the inclined surface 56 as shown in FIG. The angle of etching with respect to one side of the silicon substrate 51, that is, the upper side face is theoretically 54.74 degrees, and accordingly, the inclination angle AN of the inclined surface 56 with respect to one side of the silicon substrate 51 is 125.26 Deg.]. The inner diameter of the via-hole inlet 57 is increased due to the inclined surface 56 being formed.

상술한 바와 같이 결정 방향에 따라 식각 속도가 다르고, 경사면(56)이 형성될 정도의 짧은 시간 동안만 실리콘 기판(51)을 식각하게 되므로, 비아 홀 입구 식각 단계가 진행되는 동안 비아 홀(53)의 내주면은 거의 식각되지 않는다. 한편, 블라인드 비아 홀(blind via hole)인 경우에 비아 홀(53)의 바닥은 비아 홀 입구(57)의 주변부가 식각되는 속도와 같은 속도로 식각되므로, 비아 홀(53)의 깊이가 그 전 단계까지의 비아 홀(53)의 깊이보다 약간 더 깊어질 수 있다. 관통 비아 홀(through via hole)인 경우에는 비아 홀(53)이 이미 실리콘 기판(51)을 관통하고 있으므로 비아 홀(53)의 깊이 변화는 없다. The silicon substrate 51 is etched only for a short time such that the etching rate is different according to the crystal direction and the inclined surface 56 is formed as described above. The inner circumferential surface of the substrate is hardly etched. On the other hand, in the case of a blind via hole, the bottom of the via hole 53 is etched at the same speed as the peripheral portion of the via hole inlet 57 is etched, so that the depth of the via- Hole 53 in the step of forming the via hole. In the case of a through via hole, since the via hole 53 has already passed through the silicon substrate 51, there is no change in the depth of the via hole 53.

상기 감광 필름 제거 단계는 감광 필름(70)을 실리콘 기판(51)에서 제거하는 단계이다. 예컨대, 감광 필름 제거액(stripper)를 투여하여 잔존한 산화물층(65)의 손상 없이 감광 필름(70)을 제거할 수 있다. 한편, 본 발명의 제2 실시예에서 상기 감광 필름 제거 단계는 상기 비아 홀 입구 식각 단계 이후에 진행되는 것으로 설명되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 상기 실리콘 노출공을 형성하는 산화물층 제거 단계 이후 상기 비아 홀 입구 식각 단계 전에 진행될 수도 있다. The step of removing the photosensitive film is a step of removing the photosensitive film 70 from the silicon substrate 51. For example, a photosensitive film removing stripper may be administered to remove the photosensitive film 70 without damaging the remaining oxide layer 65. In the second embodiment of the present invention, the step of removing the photosensitive film is described after the step of etching the via hole inlet. However, the present invention is not limited thereto, and an oxide layer After the removing step, before the etching process of the via hole inlet.

도 9 및 도 10을 함께 참조하면, 상기 잔존 산화물층 제거 단계는 상기 감광 필름(70)(도 8 참조)이 제거되어 노출된 산화물층(65)을 식각하여 제거하는 단계이다. 상기 잔존하는 산화물층(65)을 식각하는 산화물층 식각액은 불산 용액(HF solution) 또는 상기 불산 용액에 완충액이 첨가된 버퍼드 불산 용액(BHF: buffered HF solution)일 수 있다. 또는, 불산 가스(gas)를 투입하여 산화물층(65)을 식각할 수도 있다. 한편, 상기 잔존하는 산화물층(65)의 성분과, 추후에 비아 콘택 제조를 위해 실리콘 기판(51)의 일 측면 및 비아 홀(53)의 내주면에 적층되는 절연층(도 5의 참조번호 '22' 참조)의 성분은 동일하므로, 상기 잔존 산화물층 제거 단계는 생략될 수도 있다. 9 and 10, the step of removing the residual oxide layer is a step of removing the photoresist film 70 (see FIG. 8) to etch the exposed oxide layer 65. The oxide layer etch solution for etching the remaining oxide layer 65 may be a HF solution or a buffered HF solution to which a buffer solution is added to the hydrofluoric acid solution. Alternatively, the oxide layer 65 may be etched by introducing a hydrofluoric acid gas. On the other hand, an insulating layer (reference numeral " 22 " in Fig. 5) stacked on one side of the silicon substrate 51 and the inner circumferential surface of the via hole 53 for the later- ') Are the same, the step of removing the remaining oxide layer may be omitted.

상술한 본 발명의 제2 실시예에 따른 비아 홀 형성 방법을 통해 형성된 비아 홀(53)에 금속을 채워 비아 콘택을 제조할 수 있다. 본 발명의 제2 실시예에 따른 비아 콘택 제조 방법은, 본 발명의 제2 실시예에 따른 비아 홀 형성 방법 이후에 절연층 형성 단계, 시드층 형성 단계, 전해 도금 단계, 및 연마 단계를 포함한다. 상기 절연층 형성 단계는 비아 홀(53)의 내주면을 산화시켜 이산화실리콘(SiO2)으로 이루어진 절연층을 형성하는 단계이고, 상기 시드층 형성 단계는 상기 절연층에 금속을 증착하여 전해 도금용 시드층(seed layer)을 형성하는 단계이고, 상기 전해 도금 단계는 상기 시드층 상에 금속을 전해 도금하여 상기 비아 홀 내부에 금속을 채우는 단계이며, 상기 연마 단계는 상기 실리콘 기판을 연마하여, 상기 비아 홀 내부에 도금된 금속만 남기고 상기 비아 홀 이외의 영역에 도금된 금속을 제거하는 단계이다.The via hole 53 formed through the via hole forming method according to the second embodiment of the present invention can be filled with metal to make the via contact. The via contact forming method according to the second embodiment of the present invention includes an insulating layer forming step, a seed layer forming step, an electrolytic plating step, and a polishing step after the via hole forming method according to the second embodiment of the present invention . The forming of the insulating layer is a step of forming an insulating layer made of silicon dioxide (SiO 2 ) by oxidizing the inner peripheral surface of the via hole 53. In the forming of the seed layer, a metal is deposited on the insulating layer, Forming a seed layer on the seed layer, wherein the step of electrolytic plating is a step of electrolytically plating a metal on the seed layer to fill a metal in the via hole, the polishing step polishing the silicon substrate, Leaving only the plated metal in the hole and removing the plated metal in the region other than the via hole.

상기 절연층 형성 단계, 시드층 형성 단계, 전해 도금 단계, 및 연마 단계는, 도 5 및 도 6을 참조하여 설명한 본 발명의 제1 실시예에 따른 비아 콘택에 포함된 절연층 형성 단계, 시드층 형성 단계, 전해 도금 단계, 및 연마 단계와 동일하여 중복되는 설명은 생략한다.  The insulating layer forming step, the seed layer forming step, the electrolytic plating step, and the polishing step may include an insulating layer forming step included in the via contact according to the first embodiment of the present invention described with reference to FIGS. 5 and 6, The forming step, the electrolytic plating step, and the polishing step are the same, and duplicate explanations are omitted.

도 11 내지 도 17은 본 발명의 제3 실시예에 따른 비아 홀 형성 방법을 순차적으로 도시한 단면도이다. 본 발명의 제3 실시예에 따른 비아 홀 형성 방법은, 제1 산화물층 형성 단계, 질화물층 형성 단계, 기판 노출공 형성 단계, 비아 홀 생성 단계, 고온 산화 단계, 및 적층물 제거 단계를 포함한다. 도 11을 참조하면, 상기 제1 산화물층 형성 단계는 실리콘(Si) 기판(101)의 일 측면에 이산화실리콘(SiO2)으로 이루어진 제1 산화물층(111)을 형성하는 단계이다. 이산화실리콘(SiO2)를 증착하여 제1 산화물층(111)을 형성할 수도 있고, 1000 내지 1300℃의 환경에서 수소(H2)와 산소(O2)를 실리콘 기판(101)에 투입하거나, 수증기(H2O)를 투입하여 실리콘 기판(101)의 표면을 산화시켜 제1 산화물층(111)을 형성할 수도 있다. 11 to 17 are sectional views sequentially illustrating a via hole forming method according to a third embodiment of the present invention. The via hole forming method according to the third embodiment of the present invention includes a first oxide layer forming step, a nitride layer forming step, a substrate exposure hole forming step, a via hole forming step, a high temperature oxidizing step, and a laminate removing step . Referring to FIG. 11, the first oxide layer forming step is a step of forming a first oxide layer 111 made of silicon dioxide (SiO 2 ) on one side of a silicon (Si) substrate 101. The first oxide layer 111 may be formed by depositing silicon dioxide (SiO 2 ), or hydrogen (H 2 ) and oxygen (O 2 ) may be introduced into the silicon substrate 101 in an environment of 1000 to 1300 ° C., The surface of the silicon substrate 101 may be oxidized by introducing water vapor (H 2 O) to form the first oxide layer 111.

상기 질화물층 형성 단계는 상기 제1 산화물층(111)에 Si3N4 를 증착하여 질화물층(nitride layer)(120)을 형성하는 단계이다. 구체적으로, 600℃ 이상의 고온 환경에서 SiH4 와 NH3 를 운반 가스인 질소(N2) 가스에 싣고 상기 제1 산화물층(111)에 투사하여 Si3N4 로 이루어진 질화물층(120)을 증착 형성할 수 있다.The nitride layer forming step is a step of forming a nitride layer 120 by depositing Si 3 N 4 on the first oxide layer 111. Specifically, SiH 4 and NH 3 are loaded in a nitrogen gas (N 2 ) gas as a carrier gas at a high temperature of 600 ° C. or higher and are projected onto the first oxide layer 111 to deposit a nitride layer 120 made of Si 3 N 4 .

도 11 및 도 12를 함께 참조하면, 상기 기판 노출공 형성 단계는 제1 산화물층(111) 및 질화물층(120)에 실리콘 기판(101)의 일 측면이 부분적으로 노출되도록 기판 노출공(133)을 형성하는 단계이다. 상기 기판 노출공 형성 단계는, 포토레지스트(photoresist)로 이루어지며 상기 기판 노출공(133)에 대응되는 적층물 식각공(131)이 형성된 제1 포토레지스트층(130)을 질화물층(120)에 적층하는 제1 포토레지스트층 적층 단계, 상기 적층물 식각공(131)에 의해 노출된 질화물층(120)을 식각하여 제거하는 질화물층 부분 식각 단계, 상기 질화물층(120)이 제거되어 노출된 제1 산화물층(111)을 식각하여 제거하는 제1 산화물층 부분 식각 단계, 및 상기 제1 포토레지스트층(130)을 전부 제거하는 제1 포토레지스트층 제거 단계를 포함한다. 11 and 12, the substrate exposure hole forming step may include a step of exposing the substrate through holes 133 so that one side of the silicon substrate 101 is partially exposed to the first oxide layer 111 and the nitride layer 120, . The step of exposing the substrate includes exposing a first photoresist layer 130 formed of photoresist and having a laminate etch hole 131 corresponding to the substrate exposure hole 133 to the nitride layer 120 A nitride layer partial etching step of etching the nitride layer 120 exposed by the multilayer etching hole 131 and removing the nitride layer 120, A first oxide layer partial etching step for etching and removing the oxide layer 111, and a first photoresist layer removing step for removing all of the first photoresist layer 130.

상기 제1 포토레지스트층 적층 단계는, 액상(液狀)의 포토레지스트를 제1 산화물층(111)과 질화물층(120)이 적층된 실리콘 기판(101)의 일 측면에 도포하는 단계와, 상기 도포된 포토레지스트를 선택적으로 노광(露光)하고 현상(現像)하여 상기 포토레지스트에 상기 기판 노출공(133)과 실질적으로 동일한 내경을 갖는 적층물 식각공(131)을 형성하는 단계를 포함한다. 상기 포토레지스트가 네거티브 타입(negative type)인 경우에는 노광된 부분이 경화되고 노광되지 않은 부분이 현상 과정에서 제거되어 적층물 식각공(131)이 형성되며, 반대로 포토레지스트가 포지티브 타입(positive type)인 경우에는 노광된 부분이 현상 과정에서 제거되어 적층물 식각공(131)이 형성된다.The step of laminating the first photoresist layer includes the steps of applying a liquid photoresist to one side of the silicon substrate 101 on which the first oxide layer 111 and the nitride layer 120 are stacked, Selectively exposing and developing the applied photoresist to form a stacked etch hole 131 having substantially the same inner diameter as the substrate exposing hole 133 in the photoresist. When the photoresist is a negative type, the exposed portion is cured and the unexposed portion is removed in the developing process to form the stacked etch hole 131. In contrast, when the photoresist is a positive type, The exposed portion is removed in the developing process, so that the stacked etch hole 131 is formed.

상기 질화물층 부분 식각 단계 및 제1 산화물층 부분 식각 단계는, 각 단계별로 다른 종류의 식각액을 실리콘 기판(101)에 투입하여 순차적으로 수행할 수 있다. 이 경우에, 질화물층(120)을 식각하는 질화물층 식각액은 예컨대, 150 내지 200℃의 인산(H3PO4) 용액일 수 있다. 또한, 제1 산화물층(111)을 식각하는 산화물층 식각액은 불산 용액(HF solution) 또는 상기 불산 용액에 완충액이 첨가된 버퍼드 불산 용액(BHF: buffered HF solution)일 수 있다. The nitride layer partial etching step and the first oxide layer partial etching step may be sequentially performed by injecting different types of etching solutions into the silicon substrate 101 for each step. In this case, the nitride layer etchant for etching the nitride layer 120 may be, for example, a phosphoric acid (H 3 PO 4 ) solution at 150 to 200 ° C. The oxide layer etchant for etching the first oxide layer 111 may be a HF solution or a buffered HF solution to which a buffer solution is added to the hydrofluoric acid solution.

한편, 단일 종류의 식각 가스를 투입하여 질화물층(120)과 제1 산화물층(111)을 건식 식각함으로써 상기 질화물층 부분 식각 단계와 상기 제1 산화물층 부분 식각 단계를 동시에 수행할 수도 있다. 상기 단일 종류의 식각 가스는 질화물과 산화물 모두를 식각할 수 있는 예컨대, CF4, CHF3, SF6 가스일 수 있다. 상기 질화물층 부분 식각 단계와 상기 제1 산화물층 부분 식각 단계를 통하여 적층물 식각공(131)과 겹쳐지고, 적층물 식각공(131)의 내경과 실질적으로 같은 내경을 갖는 기판 노출공(133)이 형성된다. Meanwhile, the nitride layer partial etching step and the first oxide layer partial etching step may be simultaneously performed by dry etching the nitride layer 120 and the first oxide layer 111 by injecting a single kind of etching gas. The single kind of etching gas may be, for example, CF 4 , CHF 3 , or SF 6 gas capable of etching both nitride and oxide. A substrate exposing hole 133 overlapped with the multilayer etching hole 131 through the nitride layer partial etching step and the first oxide layer partial etching step and having an inner diameter substantially equal to the inner diameter of the multilayer etching hole 131, .

상기 제1 포토레지스트층 제거 단계에서 예컨대, 포토레지스트 제거액(stripper)를 투여하여 잔존한 질화물층(120) 및 제1 산화물층(111)의 손상 없이 제1 포토레지스트층(130)을 실리콘 기판(101)에서 제거할 수 있다. In the first photoresist layer removing step, for example, a photoresist stripper is applied to remove the first photoresist layer 130 from the silicon substrate (not shown) without damaging the remaining nitride layer 120 and the first oxide layer 111 101).

도 13 내지 도 15를 함께 참조하면, 상기 비아 홀 생성 단계는 실리콘 기판(101)의 일 측면을 실리콘 기판(101)의 두께 방향으로 파서 비아 홀(103)을 생성하는 단계로서, 실리콘 기판(101)에 기판 노출공(133)(도 12 참조)과 정렬되는 비아 홀(via hole)(103)이 생성된다. 이 단계에서 상기 비아 홀(103)의 입구(107)가 기판 노출공(133)과 정렬되게 기판 노출공(133)의 내부에 형성되고, 상기 비아 홀 입구(107)의 내경이 기판 노출공(133)의 내경보다 작게 형성된다. 13 to 15, the via hole forming step is a step of forming a via hole 103 by pouring one side of the silicon substrate 101 in the thickness direction of the silicon substrate 101, A via hole 103 is formed which is aligned with the substrate exposing hole 133 (see FIG. 12). The inlet 107 of the via hole 103 is formed inside the substrate exposure hole 133 so as to be aligned with the substrate exposure hole 133 and the inside diameter of the via hole entrance 107 is equal to the substrate exposure hole 133).

상기 비아 홀 생성 단계는, 포토레지스트로 이루어지며 상기 비아 홀(103)의 입구(107)에 대응되는 비아 홀 식각공(136)이 형성된 제2 포토레지스트층(135)을, 제1 산화물층(111) 및 질화물층(120)이 적층된 실리콘 기판(101)에 적층하는 제2 포토레지스트층 적층 단계, 상기 비아 홀 식각공(136)에 의해 노출된 실리콘 기판(101)의 부분을 실리콘 기판(101)의 두께 방향으로 깊게 식각하는 두께 방향 식각 단계, 및 상기 제2 포토레지스트층(135)을 전부 제거하는 제2 포토레지스트층 제거 단계를 포함한다. The via hole forming step may include forming a second photoresist layer 135 made of photoresist and having a via hole etching hole 136 corresponding to an opening 107 of the via hole 103 in a first oxide layer A second photoresist layer laminating step of laminating a portion of the silicon substrate 101 exposed by the via hole etching hole 136 on the silicon substrate 101 101), and a second photoresist layer removing step of removing all of the second photoresist layer (135).

도 13을 참조하면, 상기 제2 포토레지스트층 적층 단계는, 액상(液狀)의 포토레지스트를 제1 산화물층(111)과 질화물층(120)이 적층된 실리콘 기판(101)의 일 측면에 도포하는 단계와, 상기 도포된 포토레지스트를 선택적으로 노광(露光)하고 현상(現像)하여, 상기 기판 노출공(133)(도 12 참조)과 정렬되지만 그보다 작은 내경을 갖는 비아 홀 식각공(136)을 상기 포토레지스트에 형성하는 단계를 포함한다. 상기 포토레지스트가 네거티브 타입(negative type)인 경우에는 노광된 부분이 경화되고 노광되지 않은 부분이 현상 과정에서 제거되어 비아 홀 식각공(136)이 형성되며, 반대로 포토레지스트가 포지티브 타입(positive type)인 경우에는 노광된 부분이 현상 과정에서 제거되어 비아 홀 식각공(136)이 형성된다.13, the second photoresist layer laminating step is a step of laminating a liquid photoresist on one side of the silicon substrate 101 on which the first oxide layer 111 and the nitride layer 120 are stacked And selectively exposing and applying the applied photoresist to a via hole etching hole 136 (see FIG. 12) having an inner diameter that is aligned with the substrate exposure hole 133 (see FIG. 12) ) On the photoresist. When the photoresist is a negative type, the exposed portion is cured and the unexposed portion is removed in the developing process to form the via hole etching hole 136. On the other hand, when the photoresist is a positive type, The exposed portion is removed in the developing process to form the via hole etching hole 136. [

도 14를 참조하면, 상기 두께 방향 식각 단계는, 플라즈마(plasma) 상태의 식각용 가스(gas)를 상기 비아 홀 식각공(136)에 의해 노출된 실리콘 기판(101)의 부분에 투입하여 실리콘 기판(101)을 식각하는 단계와, 보호막 형성용 가스를 투입하여 식각된 부분의 측면에 보호막(104)을 형성하는 단계를 교번 수행함으로써, 내경에 대한 깊이의 비, 즉 종횡비(aspect ratio)가 큰 비아 홀(103)을 형성하게 된다. 14, etching in a thickness direction is performed by injecting a plasma etching gas into a portion of the silicon substrate 101 exposed by the via hole etching hole 136, Etching the substrate 101 and forming a protective film 104 on the side surface of the etched portion by injecting a gas for forming a protective film are alternately performed so that the ratio of the depth to the inside diameter, Thereby forming a via hole 103.

상기 식각하는 단계 및 상기 보호막(104)을 형성하는 단계로 이루어진 사이클(cycle)을 한번씩 수행할 때마다 비아 홀(103)의 깊이가 단계적으로 커지며, 비아 홀(103)의 측면에는 스캘럽(scallop)이라는 물결 무늬가 형성될 수 있다. 상기 식각용 가스는 예컨대, SF6 일 수 있고, 상기 보호막 형성용 가스는 예컨대, C4F8 일 수 있다. 상기 식각하는 단계 및 상기 보호막(104)을 형성하는 단계로 이루어진 사이클을 실리콘 기판(101)의 반대 측면에 개구가 형성될 때까지 반복하면 관통 비아 홀(through via hole)이 형성되고, 그 전에 상시 사이클을 중단하면 블라인드 비아 홀(blind via hole)이 형성된다. The depth of the via hole 103 increases step by step and the scallop is formed on the side surface of the via hole 103 every time a cycle including the etching step and the protective film 104 is performed once. Can be formed. The etching gas may be, for example, SF 6 , and the protective film forming gas may be, for example, C 4 F 8 . The etching step and the step of forming the protective film 104 are repeated until the openings are formed on the opposite side of the silicon substrate 101. A through via hole is formed, When the cycle is stopped, a blind via hole is formed.

상기 두께 방향 식각 단계를 통해 형성된 비아 홀(103)의 입구(107)의 주변부에는 내측, 즉 비아 홀(103)의 중심 측으로 예각을 이루며 날카롭게 돌출된 언더컷(105)이 형성된다. 상기 언더컷(105)은, 상기 비아 홀 식각공(136)에 의해 노출된 실리콘 기판(101)의 부분으로 상기 식각용 가스가 침투하면서 실리콘 기판(101)을 식각하는 초기에 상기 식각용 가스가 실리콘 기판(101)의 두께 방향에 직교하는 방향으로도 침투하여 식각이 진행되기 때문에 형성된다. An undercut 105 is formed at the periphery of the opening 107 of the via hole 103 formed through the thickness direction etching step so as to protrude at an acute angle to the inside, that is, the center side of the via hole 103. The undercut 105 may be formed in such a manner that the etching gas is introduced into the portion of the silicon substrate 101 exposed by the via hole etching hole 136 at an initial stage of etching the silicon substrate 101 while the etching gas penetrates the silicon substrate 101, But also penetrates in a direction perpendicular to the thickness direction of the substrate 101 and is etched.

도 15를 참조하면, 상기 제2 포토레지스트층 제거 단계에서 예컨대, 포토레지스트 제거액(stripper)를 투여하여 잔존한 질화물층(120) 및 제1 산화물층(111)의 손상 없이 제2 포토레지스트층(135)을 실리콘 기판(101)에서 제거할 수 있다. 제2 포토레지스트층(135)이 제거됨에 따라 실리콘 기판(101)의 일 측면으로 비아 홀 식각공(136)(도 13 참조)보다 내경이 큰 기판 노출공(133)이 다시 나타나고, 비아 홀 입구(107)의 주변부에 형성된 언더컷(105)도 노출된다. 15, in the second photoresist layer removing step, for example, a photoresist stripper is applied to remove the remaining nitride layer 120 and the first oxide layer 111 without damaging the second photoresist layer 135 can be removed from the silicon substrate 101. As the second photoresist layer 135 is removed, the substrate exposure hole 133 having an inner diameter larger than that of the via hole etching hole 136 (see FIG. 13) appears again on one side of the silicon substrate 101, The undercut 105 formed in the peripheral portion of the substrate 107 is also exposed.

상기 기판 노출공(133)의 내주면과 상기 비아 홀 입구(107)의 내주면, 즉 언더컷(105)의 내측 말단 사이의 최단 수평 거리(RS2)는 0.5 내지 20㎛ 이다. 상기 최단 수평 거리(RS2)가 0.5㎛ 보다 작으면 추후의 고온 산화 단계 및 적층물 제거 단계를 통하여 상기 언더컷(105)이 충분히 제거되지 않아, 추후의 전해 도금 단계에서 상기 언더컷(105)에 금속 적층이 집중되는 현상이 재현되고, 이로 인해 비아 홀(103) 내부에 금속이 채워지지 않은 공간이 형성될 수 있다. 즉, 불량을 예방할 수 없다. 반면에, 상기 최단 수평 거리(RS2)가 20㎛ 보다 크면 추후의 고온 산화 단계 및 적층물 제거 단계를 통하여 비아 홀(103)의 입구(107)의 내경이 너무 커질 뿐 아니라 작업 시간도 많이 소요되어 비효율적이다. The shortest horizontal distance RS2 between the inner peripheral surface of the substrate exposure hole 133 and the inner peripheral surface of the via hole inlet 107, that is, the inner end of the undercut 105 is 0.5 to 20 占 퐉. If the shortest horizontal distance RS2 is less than 0.5 mu m, the undercut 105 is not sufficiently removed through the subsequent high-temperature oxidation step and the laminate removal step, and the metal underlayer 105 is formed in the undercut 105 in the subsequent electrolytic plating step. So that a space in which the metal is not filled in the via hole 103 can be formed. In other words, the failure can not be prevented. On the other hand, if the shortest horizontal distance RS2 is larger than 20 mu m, the inner diameter of the inlet 107 of the via hole 103 is increased not only by the subsequent high-temperature oxidation step and the stack removing step, It is inefficient.

도 16을 참조하면, 상기 고온 산화 단계는 상기 비아 홀(103)의 내주면과 상기 비아 홀 입구(107)의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층(113A, 113B)을 형성하는 단계이다. 상기 산화물층(113A, 113B)을 제1 산화물층(111)(도 11 참조)과 구별되게 제2 산화물층이라고 한다. 16, the high-temperature oxidation step oxidizes the inner circumferential surface of the via hole 103 and the peripheral portion of the via hole inlet 107 in an environment of 1000 to 1300 ° C to form an oxide layer 113A made of silicon dioxide (SiO 2 ) , And 113B. The oxide layers 113A and 113B are referred to as a second oxide layer so as to be distinguished from the first oxide layer 111 (see FIG. 11).

부연하면, 상기 고온 산화 단계는 1000 내지 1300℃의 고온 환경에서 수소(H2)와 산소(O2)를 상기 실리콘 기판(101)에 투입하여 제2 산화물층(113A, 113B)을 형성하거나, 1000 내지 1300℃의 고온 환경에서 수증기(H2O)를 상기 실리콘 기판(101)에 투입하여 제2 산화물층(113A, 113B)을 형성하는 단계를 포함한다. In addition, the high-temperature oxidation step may be performed by injecting hydrogen (H 2 ) and oxygen (O 2 ) into the silicon substrate 101 in a high temperature environment of 1000 to 1300 ° C. to form the second oxide layers 113 A and 113 B, (H 2 O) into the silicon substrate 101 in a high temperature environment of 1000 to 1300 ° C to form the second oxide layers 113A and 113B.

질화물층(120)으로 가려지지 않고 실리콘(Si) 재질이 노출된 비아 홀 입구(107)의 주변부와 비아 홀(103)의 내주면에 제2 산화물층(113A, 113B)이 형성되는데, 날카롭게 돌출된 언더컷(105)이 구비된 비아 홀 입구(107)의 주변부에 형성된 제2 산화물층(113A)의 두께가, 비아 홀(103) 내주면에 형성된 제2 산화물층(113B)의 두께보다 더 두껍게 형성된다. 비아 홀 입구(107) 주변부에 형성된 두꺼운 제2 산화물층(113A)으로 인해 기판 노출공(133) 주변의 질화물층(120)이 위로 굽어지고 질화물층(120)과 실리콘 기판(101)의 표면 사이의 틈이 확대될 수 있고, 이로 인해 상기 비아 홀 입구(107)의 주변부에 형성된 제2 산화물층(113A)이 질화물층(120)과 실리콘 기판(101)의 표면 사이로 침투하듯 성장하여 제1 산화물층(111)와 연결될 수 있다. The second oxide layers 113A and 113B are formed on the peripheral portion of the via hole entrance 107 exposed on the silicon (Si) material and on the inner peripheral surface of the via hole 103 without being covered with the nitride layer 120, The thickness of the second oxide layer 113A formed in the peripheral portion of the via hole entrance 107 provided with the undercut 105 is formed to be thicker than the thickness of the second oxide layer 113B formed in the inner peripheral surface of the via hole 103 . The nitride layer 120 around the substrate exposure hole 133 is bent upward and the gap between the nitride layer 120 and the surface of the silicon substrate 101 due to the thick second oxide layer 113A formed around the via hole entrance 107 The second oxide layer 113A formed on the peripheral portion of the via hole entrance 107 is grown as it penetrates between the nitride layer 120 and the surface of the silicon substrate 101, Layer 111 may be connected.

상기 고온 산화 단계(S50)에서 비아 홀 입구(107)의 주변부의 내부에서 제2 산화물층(113A)과 실리콘(Si)으로 이루어진 층 사이의 경계면이 곡면(108)으로 형성된다. 상기 곡면(108)은 질화물층(120)이 적층된 실리콘 기판(101)의 일 측면과 비아 홀(103) 내주면을 경계가 불분명하도록 부드럽게 연결한다. An interface between the second oxide layer 113A and the layer made of silicon (Si) is formed as a curved surface 108 inside the periphery of the via hole inlet 107 in the high-temperature oxidation step S50. The curved surface 108 smoothly connects one side of the silicon substrate 101 on which the nitride layer 120 is stacked and the inner peripheral surface of the via hole 103 so that the boundary is unclear.

도 16 및 도 17을 함께 참조하면, 상기 적층물 제거 단계는 실리콘 기판(101) 상에 적층된, 상기 질화물층(120), 상기 제1 산화물층(111), 및 상기 제2 산화물층(113A, 113B)을 식각하여 제거하는 단계로서, 질화물층(120)을 식각하여 제거하는 질화물층 전부 식각 단계와, 상기 제1 산화물층(111) 및 제2 산화물층(113A, 113B)을 식각하여 제거하는 산화물층 전부 식각 단계를 포함한다. 16 and 17, the stack removing step may include removing the nitride layer 120, the first oxide layer 111, and the second oxide layer 113A, which are stacked on the silicon substrate 101, Etching the nitride layer 120 to remove the nitride layer 120; and etching and removing the first oxide layer 111 and the second oxide layers 113A and 113B, Etching the entire oxide layer.

상기 질화물층 전부 식각 단계 및 상기 산화물층 전부 식각 단계는, 상술한 질화물층 부분 식각 단계 및 제1 산화물층 부분 식각 단계와 마찬가지로, 각 단계별로 다른 종류의 식각액을 실리콘 기판(101)에 투입하여 순차적으로 수행할 수 있다. 이 경우에, 질화물층(120)을 식각하는 질화물층 식각액은 예컨대, 150 내지 200℃의 인산(H3PO4) 용액일 수 있다. 또한, 제1 산화물층(111) 및 제2 산화물층(13A, 13B)을 식각하는 산화물층 식각액은 불산 용액(HF solution) 또는 상기 불산 용액에 완충액이 첨가된 버퍼드 불산 용액(BHF: buffered HF solution)일 수 있다. The nitride layer front etching step and the oxide layer front etching step may be the same as the nitride layer partial etching step and the first oxide layer partial etching step, by injecting different kinds of etching liquid into the silicon substrate 101 for each step, . ≪ / RTI > In this case, the nitride layer etchant for etching the nitride layer 120 may be, for example, a phosphoric acid (H 3 PO 4 ) solution at 150 to 200 ° C. The oxide layer etchant for etching the first oxide layer 111 and the second oxide layers 13A and 13B can be formed by a HF solution or a buffered HF solution in which a buffer solution is added to the hydrofluoric acid solution solution.

한편, 단일 종류의 식각 가스를 투입하여 질화물층(120)과 제1 및 제2 산화물층(11, 113A, 113B)을 건식 식각함으로써 상기 질화물층 전부 식각 단계와 상기 산화물층 전부 식각 단계를 동시에 수행할 수도 있다. 상기 단일 종류의 식각 가스는 질화물과 산화물 모두를 식각할 수 있는 예컨대, CF4, CHF3, SF6 가스일 수 있다. 상기 적층물 제거 단계를 통하여 비아 홀 입구(107)의 주변부에서 언더컷(105)(도 15 참조)이 제거되고, 상기 곡면(108)이 노출된다. On the other hand, by etching the nitride layer 120 and the first and second oxide layers 11, 113A, and 113B by a single kind of etch gas, the entire nitride layer etch step and the oxide layer etch step are simultaneously performed You may. The single kind of etching gas may be, for example, CF 4 , CHF 3 , or SF 6 gas capable of etching both nitride and oxide. The undercut 105 (see FIG. 15) is removed from the periphery of the via hole inlet 107 through the stack removing step, and the curved surface 108 is exposed.

상술한 본 발명의 제3 실시예에 따른 비아 홀 형성 방법을 통해 형성된 비아 홀(53)에 금속을 채워 비아 콘택을 제조할 수 있다. 본 발명의 제3 실시예에 따른 비아 콘택 제조 방법은, 본 발명의 제3 실시예에 따른 비아 홀 형성 방법 이후에 절연층 형성 단계, 시드층 형성 단계, 전해 도금 단계, 및 연마 단계를 포함한다. 상기 절연층 형성 단계는 비아 홀(103)의 내주면을 산화시켜 이산화실리콘(SiO2)으로 이루어진 절연층을 형성하는 단계이고, 상기 시드층 형성 단계는 상기 절연층에 금속을 증착하여 전해 도금용 시드층(seed layer)을 형성하는 단계이고, 상기 전해 도금 단계는 상기 시드층 상에 금속을 전해 도금하여 상기 비아 홀 내부에 금속을 채우는 단계이며, 상기 연마 단계는 상기 실리콘 기판을 연마하여, 상기 비아 홀 내부에 도금된 금속만 남기고 상기 비아 홀 이외의 영역에 도금된 금속을 제거하는 단계이다.The via hole 53 formed through the via hole forming method according to the third embodiment of the present invention can be filled with metal to make the via contact. The via contact manufacturing method according to the third embodiment of the present invention includes an insulating layer forming step, a seed layer forming step, an electrolytic plating step, and a polishing step after the via hole forming method according to the third embodiment of the present invention . The forming of the insulating layer is a step of oxidizing the inner circumferential surface of the via hole 103 to form an insulating layer made of silicon dioxide (SiO 2 ). In the forming of the seed layer, a metal is deposited on the insulating layer, Forming a seed layer on the seed layer, wherein the step of electrolytic plating is a step of electrolytically plating a metal on the seed layer to fill a metal in the via hole, the polishing step polishing the silicon substrate, Leaving only the plated metal in the hole and removing the plated metal in the region other than the via hole.

상기 절연층 형성 단계, 시드층 형성 단계, 전해 도금 단계, 및 연마 단계는, 도 5 및 도 6을 참조하여 설명한 본 발명의 제1 실시예에 따른 비아 콘택에 포함된 절연층 형성 단계, 시드층 형성 단계, 전해 도금 단계, 및 연마 단계와 동일하여 중복되는 설명은 생략한다.  The insulating layer forming step, the seed layer forming step, the electrolytic plating step, and the polishing step may include an insulating layer forming step included in the via contact according to the first embodiment of the present invention described with reference to FIGS. 5 and 6, The forming step, the electrolytic plating step, and the polishing step are the same, and duplicate explanations are omitted.

이상에서 설명한 본 발명의 비아 홀 형성 방법, 및 이를 포함하는 비아 콘택 제조 방법에 의하면, 비아 홀을 형성하는 과정에서 비아 홀 입구의 주변부에 예각으로 돌출 형성되는 언더컷이 제거되고, 상기 비아 홀 입구 주변부에 둔각의 경사면이나 완만하게 굽어지는 곡면이 형성된다. 그러므로, 전해 도금 작업을 통해 상기 비아 홀에 금속을 채울 때 상기 비아 홀 입구 주변부에 금속 적층이 집중되지 않고 비아 홀 내부에서도 균일한 속도로 도금되어 비아 홀에 금속이 빈틈없이 채워지게 되며, 완성된 비아 콘택에서 심(seam) 불량이나 보이드(void) 불량이 방지된다.According to the via hole forming method and the via contact forming method of the present invention described above, the undercut protruding at an acute angle to the peripheral portion of the via hole entrance is removed in the process of forming the via hole, An obtuse inclined surface or a gently curved surface is formed. Therefore, when the metal is filled in the via hole through the electrolytic plating operation, the metal laminate is not concentrated on the periphery of the via hole but is plated in the via hole at a uniform rate, Seam defects or void defects are prevented in the via contact.

한편, 도 1 내지 도 17을 참조하여 블라인드 비아 홀을 기준으로 본 발명을 설명하였으나 이에 한정되는 것은 아니며, 본 발명의 비아 홀 형성 방법 및 비아 콘택 제조 방법은 관통 비아 홀의 경우도 적용 가능하다. Although the present invention has been described with reference to FIGS. 1 to 17 on the basis of a blind via hole, the present invention is not limited thereto, and the via hole forming method and the via contact manufacturing method of the present invention are also applicable to the through via hole.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the scope of the present invention. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

1: 실리콘 기판 3: 비아 홀
5: 언더컷 8: 곡면
15: 산화물층 22: 절연층
24: 시드층 25: 금속1: silicon substrate 3: via hole
5: undercut 8: curved surface
15: oxide layer 22: insulating layer
24: seed layer 25: metal

Claims (7)

실리콘(Si) 기판의 일 측면을 상기 실리콘 기판의 두께 방향으로 파서 상기 실리콘 기판에 비아 홀(via hole)을 생성하는 비아 홀 생성 단계; 상기 비아 홀의 내주면과 상기 비아 홀의 입구의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 산화물층을 형성하는 고온 산화 단계; 및, 불산 용액, 버퍼드 불산 용액, 및 불산 가스 중 하나를 사용하여 상기 고온 산화 단계에서 형성된 산화물층을 식각하여 제거하는 산화물층 제거 단계;를 포함하고,
상기 비아 홀 생성 단계에서 상기 비아 홀 입구의 주변부에는 내측으로 돌출된 언더컷(undercut)이 형성되고, 상기 고온 산화 단계에서 상기 언더컷의 재질이 실리콘(Si)에서 이산화실리콘(SiO2)으로 변화되며, 상기 산화물층 제거 단계에서 상기 언더컷이 제거되는 것을 특징으로 하는 비아 홀 형성 방법. A via hole forming step of forming a via hole in the silicon substrate by punching one side of the silicon substrate in the thickness direction of the silicon substrate; A high temperature oxidation step of oxidizing the inner peripheral surface of the via hole and the peripheral portion of the inlet of the via hole at an environment of 1000 to 1300 캜 to form an oxide layer of silicon dioxide (SiO 2 ); And an oxide layer removing step of etching and removing the oxide layer formed in the high temperature oxidation step using one of a hydrofluoric acid solution, a buffered hydrofluoric acid solution, and a hydrofluoric acid gas,
An undercut protruding inward is formed in a peripheral portion of the via hole inlet in the via hole forming step, and the material of the undercut is changed from silicon (Si) to silicon dioxide (SiO 2 ) in the high- And the undercut is removed in the oxide layer removing step. 삭제delete 제1 항에 있어서,
상기 고온 산화 단계는, 수소(H2)와 산소(O2)를 상기 실리콘 기판에 투입하는 단계, 또는 수증기(H2O)를 상기 실리콘 기판에 투입하는 단계를 포함하는 것을 특징으로 하는 비아 홀 형성 방법.The method according to claim 1,
Wherein the high-temperature oxidation step comprises the steps of introducing hydrogen (H 2 ) and oxygen (O 2 ) into the silicon substrate, or introducing water vapor (H 2 O) into the silicon substrate / RTI > 제1 항에 있어서,
상기 고온 산화 단계와 상기 산화물층 제거 단계를 교번하여 복수 회 반복하는 것을 특징으로 하는 비아 홀 형성 방법.The method according to claim 1,
Wherein the high-temperature oxidation step and the oxide layer removing step are alternately repeated a plurality of times. 제1 항에 있어서,
상기 실리콘 기판은 결정면 타입(type)이 (1 0 0)인 실리콘(Si) 기판이고,
상기 비아 홀 형성 방법은, 상기 고온 산화 단계와 상기 산화물층 제거 단계 사이에, 감광 필름을 상기 실리콘 기판의 일 측면에 부착하는 감광 필름 부착 단계; 및, 상기 감광 필름을 선택적으로 노광(露光)하고 현상(現像)하여 상기 감광 필름에 상기 비아 홀의 입구 및 그 주변부가 노출되도록 산화물층 노출공을 형성하는 감광 필름 노광 및 현상 단계;를 더 포함하고,
상기 산화물층 제거 단계는, 상기 산화물층 노출공을 통해 노출된 산화물층의 부분을 산화물층 식각액으로 식각 제거하여 상기 산화물층 노출공에 대응되는 실리콘 노출공을 형성하는 단계를 포함하고,
상기 비아 홀 형성 방법은, 상기 실리콘 노출공을 통해 노출된 상기 비아 홀 입구의 주변부를 실리콘 식각액으로 식각하여 상기 비아 홀 입구의 주변부에 둔각(obtuse angle)의 경사면을 형성하는 비아 홀 입구 식각 단계; 및, 상기 산화물층 노출공이 형성된 감광 필름을 상기 실리콘 기판에서 제거하는 감광 필름 제거 단계;를 더 포함하는 것을 특징으로 하는 비아 홀 형성 방법.The method according to claim 1,
The silicon substrate is a silicon (Si) substrate having a crystal face type of (1 0 0)
The via hole forming method may include a step of attaching a photosensitive film to one side of the silicon substrate between the high temperature oxidizing step and the oxide layer removing step; And a photosensitive film exposure and development step of selectively exposing and developing the photosensitive film to form an oxide layer exposure hole such that an opening of the via hole and a periphery thereof are exposed to the photosensitive film ,
Wherein the oxide layer removing step includes a step of etching a portion of the oxide layer exposed through the oxide layer exposed hole with an oxide layer etch to form a silicon exposure hole corresponding to the oxide layer exposed hole,
The method of forming a via hole includes etching a via hole inlet etching step of etching a peripheral portion of the via hole opening exposed through the silicon exposure hole with a silicon etchant to form an obtuse angle inclined surface in a peripheral portion of the via hole entrance; And removing the photoresist film having the oxide layer exposed hole formed thereon from the silicon substrate. 실리콘(Si) 기판의 일 측면에 (SiO2)으로 이루어진 제1 산화물층을 형성하는 제1 산화물층 형성 단계; 상기 제1 산화물층에 Si3N4 를 증착하여 질화물층(nitride layer)을 형성하는 질화물층 형성 단계; 및, 상기 제1 산화물층 및 상기 질화물층에 상기 실리콘 기판의 일 측면이 부분적으로 노출되도록 기판 노출공(孔)을 형성하는 기판 노출공 형성 단계; 상기 실리콘(Si) 기판의 일 측면을 상기 실리콘 기판의 두께 방향으로 파서 상기 실리콘 기판에 비아 홀(via hole)을 생성하는 비아 홀 생성 단계; 상기 비아 홀의 내주면과 상기 비아 홀의 입구의 주변부를 1000 내지 1300℃ 환경에서 산화시켜 이산화실리콘(SiO2)으로 이루어진 제2 산화물층을 형성하는 고온 산화 단계; 및, 상기 실리콘 기판 상에 적층된, 상기 질화물층, 상기 제1 산화물층, 및 상기 제2 산화물층을 식각하여 제거하는 적층물 제거 단계;를 구비하고,
상기 기판 노출공 형성 단계는, 포토레지스트로 이루어지며 상기 기판 노출공에 대응되는 적층물 식각공이 형성된 제1 포토레지스트층을 상기 질화물층에 적층하는 제1 포토레지스트층 적층 단계, 상기 적층물 식각공에 의해 노출된 질화물층을 식각하여 제거하는 질화물층 부분 식각 단계, 상기 질화물층이 제거되어 노출된 제1 산화물층을 식각하여 제거하는 제1 산화물층 부분 식각 단계, 및 상기 제1 포토레지스트층을 전부 제거하는 제1 포토레지스트층 제거 단계를 포함하고,
상기 비아 홀 생성 단계는, 포토레지스트로 이루어진 제2 포토레지스트층을 상기 제1 산화물층 및 질화물층이 적층된 실리콘 기판에 적층하되, 상기 제2 포토레지스트층에 상기 비아 홀의 입구에 대응되며 상기 기판 노출공과 정렬되지만 그보다 작은 내경을 가진 비아 홀 식각공을 형성하는 제2 포토레지스트층 적층 단계, 상기 비아 홀 식각공에 의해 노출된 실리콘 기판의 부분을 상기 실리콘 기판의 두께 방향으로 식각하여 상기 비아 홀을 형성하는 두께 방향 식각 단계, 및 상기 제2 포토레지스트층을 전부 제거하는 제2 포토레지스트층 제거 단계를 포함하고,
상기 비아 홀 생성 단계에서, 상기 비아 홀이 상기 기판 노출공과 정렬되게 생성되되, 상기 비아 홀의 입구가 상기 기판 노출공 내부에 형성되어 상기 비아 홀 입구의 내경이 상기 기판 노출공의 내경보다 작게 형성되고, 상기 비아 홀 입구의 주변부에는 내측으로 돌출된 언더컷(undercut)이 형성되고, 상기 기판 노출공의 내주면과 상기 언더컷의 내측 말단 사이의 최단 수평 거리는 0.5 내지 20㎛이고,
상기 고온 산화 단계에서, 상기 언더컷의 재질이 실리콘(Si)에서 이산화실리콘(SiO2)으로 변화되며, 상기 적층물 제거 단계에서 상기 언더컷이 제거되는 것을 특징으로 하는 비아 홀 형성 방법. A first oxide layer forming step of forming a first oxide layer made of (SiO 2 ) on one side of a silicon (Si) substrate; A nitride layer forming step of depositing Si 3 N 4 on the first oxide layer to form a nitride layer; And forming a substrate exposure hole in the first oxide layer and the nitride layer to partially expose one side of the silicon substrate; A via hole forming step of forming a via hole in the silicon substrate by punching one side of the silicon substrate in a thickness direction of the silicon substrate; A high-temperature oxidation step of oxidizing the inner peripheral face of the via hole and the peripheral portion of the inlet of the via hole at a temperature of 1000 to 1300 캜 to form a second oxide layer made of silicon dioxide (SiO 2 ); And a stack removing step of etching and removing the nitride layer, the first oxide layer, and the second oxide layer stacked on the silicon substrate,
The step of exposing the substrate may include: a first photoresist layer laminating step of laminating a first photoresist layer, which is made of photoresist and has a multilayer etch hole corresponding to the substrate exposure hole, on the nitride layer; Etching the nitride layer exposed by the first oxide layer to remove the nitride layer, removing the nitride layer and etching the exposed first oxide layer, and removing the first oxide layer by etching the first oxide layer, A first photoresist layer removing step of removing the photoresist layer completely,
The via hole may be formed by stacking a second photoresist layer made of a photoresist on a silicon substrate on which the first oxide layer and the nitride layer are stacked, the second photoresist layer corresponding to the entrance of the via hole, A second photoresist layer stacking step of forming a via hole etching hole having an inner diameter smaller than that of the via hole, the second photoresist layer being etched in a thickness direction of the silicon substrate exposed by the via hole etching hole, And a second photoresist layer removing step of removing all of the second photoresist layer,
In the via hole forming step, the via hole is formed so as to be aligned with the substrate exposing hole, wherein an entrance of the via hole is formed in the substrate exposure hole, and an inner diameter of the via hole entrance is formed to be smaller than an inner diameter of the substrate exposure hole An undercut protruding inward is formed in a periphery of the via hole entrance, a shortest horizontal distance between an inner circumferential surface of the substrate exposure hole and an inner end of the undercut is 0.5 to 20 占 퐉,
Wherein in the high-temperature oxidation step, the material of the undercut is changed from silicon (Si) to silicon dioxide (SiO 2 ), and the undercut is removed in the step of removing the laminate. 제1 항, 및 제3 항 내지 제6 항 중 어느 한 항의 방법에 의해 비아 홀이 형성된, 상기 실리콘 기판의 일 측면과 상기 비아 홀의 내주면을 산화시켜 이산화실리콘(SiO2)으로 이루어진 절연층을 형성하는 절연층 형성 단계; 상기 절연층에 금속을 증착하여 전해 도금용 시드층(seed layer)를 형성하는 시드층 형성 단계; 상기 시드층 상에 금속을 전해 도금하여 상기 비아 홀 내부에 금속을 채우는 전해 도금 단계; 및, 상기 실리콘 기판을 연마하여, 상기 비아 홀 내부에 도금된 금속만 남기고 상기 비아 홀 이외의 영역에 도금된 금속을 제거하는 연마 단계;를 포함하는 것을 특징으로 하는 비아 콘택 제조 방법.A method of forming an insulating layer made of silicon dioxide (SiO 2 ) by oxidizing a side surface of the silicon substrate and an inner circumferential surface of the via hole, the via hole being formed by the method according to any one of claims 1 and 3 to 6 An insulating layer forming step A seed layer forming step of depositing a metal on the insulating layer to form a seed layer for electrolytic plating; An electrolytic plating step of electroplating a metal on the seed layer to fill metal in the via hole; And polishing the silicon substrate to polish the plated metal in a region other than the via hole by leaving only the metal plated in the via hole.
KR1020160130859A 2016-10-10 2016-10-10 Method for forming via hole and for manufacturing via contact with the same KR101873834B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160130859A KR101873834B1 (en) 2016-10-10 2016-10-10 Method for forming via hole and for manufacturing via contact with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160130859A KR101873834B1 (en) 2016-10-10 2016-10-10 Method for forming via hole and for manufacturing via contact with the same

Publications (2)

Publication Number Publication Date
KR20180039495A KR20180039495A (en) 2018-04-18
KR101873834B1 true KR101873834B1 (en) 2018-07-11

Family

ID=62082739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160130859A KR101873834B1 (en) 2016-10-10 2016-10-10 Method for forming via hole and for manufacturing via contact with the same

Country Status (1)

Country Link
KR (1) KR101873834B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312688A (en) * 2020-02-28 2020-06-19 西安微电子技术研究所 Chip TSV (through silicon Via) through hole etching structure and preparation method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005484A (en) * 1996-06-24 1998-03-30 김주용 Via contact hole formation method of semiconductor device
KR20020014895A (en) * 2000-08-19 2002-02-27 윤종용 Metal Via Contact of Semiconductor Devices and Method of Forming it
KR20100043436A (en) * 2008-10-20 2010-04-29 서울시립대학교 산학협력단 Method for manufacturing tapered sidewall via
KR20100108293A (en) * 2009-03-27 2010-10-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Via structure and via etching process of forming the same
KR20110070707A (en) * 2009-12-18 2011-06-24 한국전자통신연구원 Conductive via hole and method for forming conductive via hole

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005484A (en) * 1996-06-24 1998-03-30 김주용 Via contact hole formation method of semiconductor device
KR20020014895A (en) * 2000-08-19 2002-02-27 윤종용 Metal Via Contact of Semiconductor Devices and Method of Forming it
KR20100043436A (en) * 2008-10-20 2010-04-29 서울시립대학교 산학협력단 Method for manufacturing tapered sidewall via
KR20100108293A (en) * 2009-03-27 2010-10-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Via structure and via etching process of forming the same
KR20110070707A (en) * 2009-12-18 2011-06-24 한국전자통신연구원 Conductive via hole and method for forming conductive via hole

Also Published As

Publication number Publication date
KR20180039495A (en) 2018-04-18

Similar Documents

Publication Publication Date Title
JP3859637B2 (en) Method for forming via hole in glass substrate
JP2007053149A (en) Semiconductor wafer and its manufacturing method
KR101873834B1 (en) Method for forming via hole and for manufacturing via contact with the same
US9859159B2 (en) Interconnection structure and manufacturing method thereof
JP2005038942A (en) Substrate with through electrode, manufacturing method thereof, and electronic device
JPH07226434A (en) Formation of via plug of semiconductor element
KR101868596B1 (en) Method for forming via hole and for manufacturing via contact with the same
JP2005093954A (en) Substrate having through electrode, its manufacturing method, and electronic device
KR101868457B1 (en) Method for forming via hole and for manufacturing via contact with the same
JP2008085238A (en) Substrate having through electrode, and manufacturing method thereof
EP3358612A1 (en) Method for selective etching using dry film photoresist
CN108632732B (en) Microphone and method for manufacturing the same
JP2007311507A (en) Method for manufacturing semiconductor device
EP1432026A1 (en) Method of forming a metal interconnect in a trench
KR0124638B1 (en) Manufacturing method of multilayer lining for semiconductor device
JPH03248429A (en) Manufacture of semiconductor device
KR20040004988A (en) Method for forming isolation layer of semiconductor device
KR20070046379A (en) Method of manufacturing semiconductor device
CN115831864A (en) Wafer processing method and wafer bonding structure
JP2001127062A (en) Method of forming wiring
KR100917812B1 (en) method for manufacturing a semiconductor device having a dual damascene
KR20060077739A (en) A method for cleaning a semiconductor device
US6955935B2 (en) Method for chemical mechanical polishing for fabricating semiconductor device
JP2002203897A (en) Method for manufacturing semiconductor device
KR20030059465A (en) Method for forming trench isolation in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right