KR101858250B1 - A liquid crystal device and method for manufacturing the same - Google Patents

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Abstract

실시예에 따른 액정표시장치는, 기판 상의 게이트 라인; 게이트 라인과 평행한 공통 라인; 게이트 라인 및 공통 라인 상의 게이트 절연층; 게이트 절연층 상에 게이트 라인과 교차하는 데이터 라인; 게이트 라인과 데이터 라인과 연결된 박막 트랜지스터; 공통 라인과 이격되고 데이터 라인과 연결된 형성된 더미 패턴; 공통 라인에 연결된 복수의 공통 전극들; 및 공통 전극들과 교대로 배치된 복수의 화소 전극들을 포함한다.A liquid crystal display device according to an embodiment includes a gate line on a substrate; A common line parallel to the gate line; A gate insulating layer on the gate line and the common line; A data line crossing the gate line on the gate insulating layer; A thin film transistor connected to the gate line and the data line; A dummy pattern spaced apart from the common line and connected to the data line; A plurality of common electrodes connected to a common line; And a plurality of pixel electrodes alternately arranged with the common electrodes.

Figure R1020100103104
Figure R1020100103104

Description

액정표시장치 및 그 제조 방법{A liquid crystal device and method for manufacturing the same}[0001] The present invention relates to a liquid crystal display device and a manufacturing method thereof,

실시예는 액정표시장치 및 그 제조 방법에 관한 것이다.The embodiments relate to a liquid crystal display device and a manufacturing method thereof.

정보를 표시하여 주는 표시장치가 활발히 개발되고 있다. 표시장치는 액정표시장치, 플라즈마 표시장치, 유기전계발광 표시장치, 전계방출 표시장치 등을 포함한다.Display devices that display information are actively being developed. The display device includes a liquid crystal display device, a plasma display device, an organic electroluminescence display device, a field emission display device, and the like.

이 중에서, 액정표시장치는 풀컬러 구현, 고휘도, 저 소비전력 및 경량 박형과 같은 장점을 가지고 있어, 표시장치의 주류로 각광받고 있다. Among these, liquid crystal display devices have advantages such as full color realization, high luminance, low power consumption and lightweight thin type, and are attracting attention as a mainstream of display devices.

일반적으로 액정표시장치는 시야각이 비교적 좋지 못하다는 단점이 있다. 이러한 단점을 해결하기 위해 횡전계 방식(in-plane switching mode) 액정표시장치가 개발되었다.Generally, the liquid crystal display device has a disadvantage that the viewing angle is relatively poor. In order to overcome such disadvantages, an in-plane switching mode liquid crystal display device has been developed.

도 1은 종래의 횡전계 방식 액정표시장치를 도시한 평면도이고, 도 2는 도 1의 A-A'라인을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'라인을 따라 절단한 단면도이다.1 is a cross-sectional view taken along line A-A 'of FIG. 1, and FIG. 3 is a cross-sectional view taken along line B-B' of FIG. 1 Sectional view.

도 1 내지 도 3을 참조하면, 종래의 횡전계 방식 액정표시장치는 어레이 기판(100), 컬러필터 기판(200) 및 이들 기판들(100, 200) 사이에 배치된 액정층(300)을 포함한다.1 to 3, a conventional transverse electric field type liquid crystal display device includes an array substrate 100, a color filter substrate 200, and a liquid crystal layer 300 disposed between the substrates 100 and 200 do.

상기 어레이 기판(100)은 제1 기판(101) 상에 게이트 라인(103)과 공통 라인(107)이 형성되고, 그 위에 게이트 절연층(109)이 형성된다. In the array substrate 100, a gate line 103 and a common line 107 are formed on a first substrate 101, and a gate insulating layer 109 is formed thereon.

상기 게이트 절연층(109) 상에 채널층(111)과 오믹 콘택층(113)을 포함하는 액티브층(115)을 형성하고, 상기 게이트 라인(103)과 교차하는 데이터 라인(117)이 형성된다. 상기 데이터 라인(117)과 함께 상기 액티브층(115) 상에 소오스 전극(119)과 드레인 전극(121)이 형성된다. An active layer 115 including a channel layer 111 and an ohmic contact layer 113 is formed on the gate insulating layer 109 and a data line 117 intersecting with the gate line 103 is formed . A source electrode 119 and a drain electrode 121 are formed on the active layer 115 together with the data line 117.

상기 게이트 라인(103)과 상기 데이터 라인(117)의 교차에 의해 픽셀이 정의된다. A pixel is defined by the intersection of the gate line 103 and the data line 117.

상기 게이트 전극(105), 상기 액티브층(115), 상기 소오스(119) 및 드레인 전극(121)에 의해 박막 트랜지스터(123)가 형성된다.The thin film transistor 123 is formed by the gate electrode 105, the active layer 115, the source 119, and the drain electrode 121.

상기 데이터 라인(117)을 포함하는 상기 제1 기판(101) 상에 패시베이션층(125)이 형성된다. 상기 패시베이션층(125)에는 상기 드레인 전극(121)이 노출되도록 제1 콘택홀(140)과 상기 공통 라인(107)이 노출되도록 제2 콘택홀(150)이 형성된다.A passivation layer 125 is formed on the first substrate 101 including the data lines 117. A second contact hole 150 is formed in the passivation layer 125 such that the first contact hole 140 and the common line 107 are exposed so that the drain electrode 121 is exposed.

상기 제1 콘택홀(140)을 통해 화소 전극(127)이 상기 드레인 전극(121)과 연결되고, 상기 제2 콘택홀(150)을 통해 상기 공통 전극(129)이 상기 공통 라인(107)과 연결된다. 상기 화소 전극(127)은 공통 전극(129)과 교대로 배치된다. The pixel electrode 127 is connected to the drain electrode 121 through the first contact hole 140 and the common electrode 129 is connected to the common line 107 through the second contact hole 150. [ . The pixel electrodes 127 are alternately arranged with the common electrode 129.

상기 컬러필터 기판(200)은 상기 어레이 기판(100)에 정의된 픽셀 사이의 영역에 대응하도록 블랙 매트릭스(203)가 제2 기판(201) 상에 형성되고, 상기 픽셀에 대응하는 상기 제2 기판(201) 상에 컬러필터(205)가 형성된다. The color filter substrate 200 is formed on the second substrate 201 such that a black matrix 203 corresponds to a region between pixels defined in the array substrate 100, A color filter 205 is formed on the transparent substrate 201.

이와 같이 구성된 종래의 액정표시장치에서, 상기 게이트 라인(203)으로 공급된 게이트 신호에 대한 응답으로 상기 박막 트랜지스터(123)가 턴온되면, 데이터 라인(117)으로 공급된 데이터 전압이 상기 박막 트랜지스터(123)를 경유하여 상기 화소 전극(127)으로 공급된다. 한편, 상기 공통 라인(107)으로 공급된 공통 전압은 상기 공통 전극(129)으로 공급된다. 따라서, 상기 어레이 기판(100)의 동일층에 형성된 상기 화소 전극(127)과 상기 공통 전극(129)으로 각각 공급된 데이터 전압과 공통 전압에 의해 횡전계가 발생되고, 이러한 횡전계에 의해 상기 액정층(300)의 액정 분자들이 변위되어 상기 어레이 기판(100)의 배면에 배치된 백라이트 유닛(미도시)에서 제공된 광의 투과량이 조절되어 영상이 표시된다. When the thin film transistor 123 is turned on in response to the gate signal supplied to the gate line 203 in the conventional liquid crystal display device configured as described above, the data voltage supplied to the data line 117 is applied to the thin film transistor 123 to the pixel electrode 127. [0064] On the other hand, a common voltage supplied to the common line 107 is supplied to the common electrode 129. Therefore, a transverse electric field is generated by a data voltage and a common voltage supplied to the pixel electrode 127 and the common electrode 129 formed on the same layer of the array substrate 100, respectively. By this transverse electric field, The liquid crystal molecules of the layer 300 are displaced and the amount of light transmitted through the backlight unit (not shown) disposed on the rear surface of the array substrate 100 is adjusted to display an image.

종래의 액정표시장치는 상기 공통 라인(107)이 상기 데이터 라인(117)와 중첩되도록 배치된다. 상기 데이터 라인(117)과 상기 공통 라인(107) 사이의 상기 게이트 절연층(109)에 의해 기생 캐패시턴스(Cpara)가 형성된다. 이러한 기생 캐패시턴스(Cpara)에 의해 상기 데이터 라인(117)으로 공급된 데이터 전압이 지연되는 데이터 지연 현상이 발생한다. 이러한 데이터 지연 현상은 대형 패널 사이즈일수록 더욱 심각한 문제로 대두되고 있다. 아울러, 이러한 데이터 지연 현상은 수직/수평 크로스토크를 야기하여 화질 불량의 원인이 되기도 한다.The conventional liquid crystal display device is arranged such that the common line 107 overlaps with the data line 117. The parasitic capacitance Cpara is formed by the gate insulating layer 109 between the data line 117 and the common line 107. [ A data delay phenomenon occurs in which the data voltage supplied to the data line 117 is delayed by the parasitic capacitance Cpara. Such a data delay phenomenon is becoming more serious as the size of a large panel is increased. In addition, such a data delay phenomenon causes vertical / horizontal crosstalk, which may cause image quality failure.

한편, 종래의 액정표시장치는 마스크 수를 줄이기 위해, 액티브층(115)과 데이터 라인(117)을 함께 형성한다. 이러한 경우, 데이터 라인(117)을 따라 데이터 라인(117)의 하부에 액티브층(115)이 형성된다. On the other hand, in the conventional liquid crystal display device, the active layer 115 and the data line 117 are formed together to reduce the number of masks. In this case, an active layer 115 is formed below the data line 117 along the data line 117. [

이러한 경우, 상기 어레이 기판(100)의 배면에서 제공된 광에 의해 데이터 라인(117)의 하부에 형성된 액티브층(115)에서 광 전류(photo current)가 발생하게 된다. 이러한 광 전류에 의한 전류 누설로 인해, 잔상과 박막 트랜지스터의 오동작을 야기하는 문제가 있다. In this case, photo current is generated in the active layer 115 formed on the lower portion of the data line 117 by the light provided on the rear surface of the array substrate 100. Such current leakage due to the photocurrent causes a problem of causing a residual image and a malfunction of the thin film transistor.

실시예는 데이터 지연 현상을 방지하는 액정표시장치 및 그 제조 방법을 제공한다.Embodiments provide a liquid crystal display device and a method of manufacturing the same that prevent a data delay phenomenon.

실시예는 광 전류에 의한 전류 누설을 방지하는 액정표시장치 및 그 제조 방법을 제공한다.Embodiments provide a liquid crystal display device and a method of manufacturing the same that prevent current leakage due to a photocurrent.

실시예는 데이터 라인의 전도성을 강화한 액정표시장치 및 그 제조 방법을 제공한다.Embodiments provide a liquid crystal display device with enhanced conductivity of a data line and a method of manufacturing the same.

실시예는 액정 배향의 신뢰성을 향상시킨 액정표시장치 및 그 제조 방법을 제공한다. Embodiments provide a liquid crystal display device with improved reliability of liquid crystal alignment and a method of manufacturing the same.

실시예에 따른 액정표시장치는, 기판 상의 게이트 라인; 상기 게이트 라인과 평행한 공통 라인; 상기 게이트 라인 및 상기 공통 라인 상의 게이트 절연층; 상기 게이트 절연층 상에 상기 게이트 라인과 교차하는 데이터 라인; 상기 게이트 라인과 상기 데이터 라인과 연결된 박막 트랜지스터; 상기 공통 라인과 이격되고 상기 데이터 라인과 연결된 형성된 더미 패턴; 상기 공통 라인에 연결된 복수의 공통 전극들; 및 상기 공통 전극들과 교대로 배치된 복수의 화소 전극들을 포함한다.A liquid crystal display device according to an embodiment includes a gate line on a substrate; A common line parallel to the gate line; A gate insulating layer on the gate line and the common line; A data line crossing the gate line on the gate insulating layer; A thin film transistor connected to the gate line and the data line; A dummy pattern spaced apart from the common line and connected to the data line; A plurality of common electrodes connected to the common line; And a plurality of pixel electrodes alternately arranged with the common electrodes.

실시예에 따른 액정표시장치는, 기판 상의 게이트 라인; 상기 게이트 라인과 평행한 공통 라인; 상기 게이트 라인 및 상기 공통 라인 상의 게이트 절연층; 상기 게이트 절연층 상에 상기 게이트 라인과 교차하는 데이터 라인; 상기 게이트 라인과 상기 데이터 라인과 연결된 박막 트랜지스터; 및 상기 공통 라인과 이격되고 상기 데이터 라인과 접촉 형성된 더미 패턴을 포함하고, 상기 더미 패턴은 상기 공통 라인과 동일한 층에 상기 데이터 라인의 길이 방향을 따라 배치된다.A liquid crystal display device according to an embodiment includes a gate line on a substrate; A common line parallel to the gate line; A gate insulating layer on the gate line and the common line; A data line crossing the gate line on the gate insulating layer; A thin film transistor connected to the gate line and the data line; And a dummy pattern spaced apart from the common line and formed in contact with the data line, the dummy pattern being disposed along the longitudinal direction of the data line in the same layer as the common line.

실시예에 따른 액정표시장치의 제조 방법은, 기판 상에 투명한 도전막과 제1 금속층을 포함하는 게이트 라인, 게이트 전극, 더미 패턴, 복수의 화소 전극들 및 복수의 공통 전극들을 형성하는 단계; 상기 더미 패턴과 상기 화소 전극들 및 공통 전극들을 제외한 상기 기판 상에 게이트 절연층을 형성하는 단계; 상기 게이트 전극에 대응하는 상기 게이트 절연층 상에 액티브 패턴을 형성하는 단계; 및 제2 금속층을 포함하는 데이터 라인, 소오스 전극 및 드레인 전극을 형성하고, 상기 도전막을 포함하는 상기 화소 전극들과 상기 공통 전극들을 형성하는 단계를 포함하고, 상기 더미 패턴은 상기 공통 라인과 이격되고, 상기 데이터 라인과 접촉 형성된다. A method of manufacturing a liquid crystal display according to an embodiment includes forming a gate line, a gate electrode, a dummy pattern, a plurality of pixel electrodes, and a plurality of common electrodes each including a transparent conductive film and a first metal layer on a substrate; Forming a gate insulation layer on the substrate except for the dummy pattern and the pixel electrodes and the common electrodes; Forming an active pattern on the gate insulating layer corresponding to the gate electrode; Forming a data line, a source electrode, and a drain electrode including a first metal layer and a second metal layer, and forming the pixel electrodes and the common electrodes including the conductive film, wherein the dummy pattern is spaced apart from the common line , And is formed in contact with the data line.

실시예는 데이터 지연 현상을 방지할 수 있다. The embodiment can prevent the data delay phenomenon.

실시예는 광 전류에 의한 전류 누설을 방지할 수 있다. The embodiment can prevent current leakage due to a photocurrent.

실시예는 데이터 라인의 전도성을 강화할 수 있다. Embodiments can enhance the conductivity of the data lines.

실시예는 액정 배향의 신뢰성을 향상시킬 수 있다. The embodiment can improve the reliability of liquid crystal alignment.

도 1은 종래의 횡전계 방식 액정표시장치를 도시한 평면도.
도 2는 도 1의 A-A'라인을 따라 절단한 단면도.
도 3은 도 1의 B-B'라인을 따라 절단한 단면도.
도 4는 실시예에 따른 액정표시장치를 도시한 평면도.
도 5는 도 4의 액정표시장치를 도시한 단면도.
도 6 내지 도 9는 실시예에 따른 액정표시장치의 제조 공정을 도시한 도면.
도 10 내지 도 13은 도 7에 도시된 액티브 패턴을 형성하는 공정을 도시한 도면.1 is a plan view showing a conventional transverse electric field type liquid crystal display device.
2 is a cross-sectional view taken along line A-A 'of FIG. 1;
3 is a cross-sectional view taken along the line B-B 'of FIG. 1;
4 is a plan view showing a liquid crystal display device according to an embodiment.
5 is a cross-sectional view of the liquid crystal display device of FIG.
6 to 9 are views showing a manufacturing process of a liquid crystal display device according to an embodiment.
Figs. 10 to 13 are diagrams showing a step of forming the active pattern shown in Fig. 7; Fig.

도 4는 실시예에 따른 액정표시장치를 도시한 평면도이고, 도 5는 도 4의 액정표시장치를 도시한 단면도이다.FIG. 4 is a plan view showing a liquid crystal display device according to an embodiment, and FIG. 5 is a cross-sectional view illustrating the liquid crystal display device of FIG.

도 4 및 도 5를 참고하면, 기판(1) 상에 게이트 라인(3), 게이트 전극(5), 더미 패턴(15), 공통 라인(9), 다수의 화소 전극들(13a), 다수의 공통 전극들(11a) 및 게이트 패드(7a)를 배치한다. 상기 게이트 라인(3), 상기 게이트 전극(5), 상기 더미 패턴(15), 상기 공통 라인(9), 상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 상기 게이트 패드(7a) 모두는 동일층에 형성될 수 있다.4 and 5, a gate line 3, a gate electrode 5, a dummy pattern 15, a common line 9, a plurality of pixel electrodes 13a, The common electrodes 11a and the gate pad 7a are disposed. The gate line 3, the gate electrode 5, the dummy pattern 15, the common line 9, the pixel electrodes 13a, the common electrodes 11a, All may be formed on the same layer.

상기 게이트 전극(5)은 상기 게이트 라인(3)으로부터 상기 공통 라인(9)으로 돌출 형성될 수 있다. 상기 게이트 패드(7a)는 상기 게이트 라인(3)의 끝단에 형성될 수 있다. 상기 게이트 패드(7a)는 외부의 회로부에 연결하기 위한 접점 역할을 한다. 상기 회로부터에서 제공된 게이트 신호는 상기 게이트 패드(7a)를 통해 상기 게이트 라인(3)으로 공급될 수 있다. The gate electrode 5 may protrude from the gate line 3 to the common line 9. The gate pad 7a may be formed at the end of the gate line 3. The gate pad 7a serves as a contact for connecting to an external circuit unit. The gate signal provided from the circuit can be supplied to the gate line 3 through the gate pad 7a.

상기 공통 라인(9)은 상기 게이트 라인(3)에 인접하도록 형성되고 상기 게이트 라인(3)과 평행하게 형성될 수 있다. 상기 공통 라인(9)은 상기 게이트 전극(5)에 대응하기 위해 상기 게이트 전극(5)에 인접한 영역에 오목한 홈을 가질 수 있다. 따라서, 상기 게이트 전극(5)이 상기 공통 라인(9)의 오목한 홈으로 돌출 형성됨에 따라, 상기 게이트 라인(3)과 상기 공통 라인(9)의 전체 폭을 일정하게 유지하고 가능한 한 전체 폭을 줄일 수 있다.The common line 9 may be formed adjacent to the gate line 3 and formed parallel to the gate line 3. The common line 9 may have a concave groove in a region adjacent to the gate electrode 5 to correspond to the gate electrode 5. Therefore, the gate electrode 5 and the common line 9 are formed to protrude into the concave grooves of the common line 9, so that the total width of the gate line 3 and the common line 9 is kept constant, Can be reduced.

상기 공통 전극들(11a)은 상기 게이트 라인(3)의 수직 방향으로 상기 공통 라인(9)으로부터 연장 형성될 수 있다. 또한 상기 공통 전극들(11a)은 상기 게이트 라인(3)에 대해 경사진 방향으로 상기 공통 라인(9)으로부터 연장 형성될 수도 있다. 상기 공통 전극들(11a)이 형성된 방향성에 대해서는 한정하지 않는다.The common electrodes 11a may extend from the common line 9 in the vertical direction of the gate line 3. [ In addition, the common electrodes 11a may be extended from the common line 9 in an inclined direction with respect to the gate line 3. The directionality in which the common electrodes 11a are formed is not limited.

상기 더미 패턴(15)과 상기 화소 전극들(13a)은 상기 공통 라인(9)으로부터 소정 거리(d)로 이격되어 형성될 수 있다. 상기 거리의 최적화에 대해서는 나중에 설명하기로 한다.The dummy pattern 15 and the pixel electrodes 13a may be spaced apart from the common line 9 by a predetermined distance d. The optimization of the distance will be described later.

상기 게이트 라인(3), 상기 게이트 전극(5) 및 상기 더미 패턴(15)은 투명한 도전막과 그 위에 형성된 제1 금속막을 포함할 수 있다. 상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 게이트 패드(7a)는 투명한 도전막만을 포함할 수 있다. The gate line 3, the gate electrode 5, and the dummy pattern 15 may include a transparent conductive film and a first metal film formed thereon. The pixel electrodes 13a, the common electrodes 11a, and the gate pad 7a may include only a transparent conductive layer.

따라서, 상기 공통 전극들(11a)과 상기 화소 전극들(13a)은 광이 투과될 수 있게 되어, 픽셀의 개구율을 확보할 수 있다. Therefore, the common electrodes 11a and the pixel electrodes 13a can transmit light, thereby securing the aperture ratio of the pixels.

상기 기판(1) 상에 게이트 절연층(17)을 형성하고, 상기 게이트 전극(5)에 대응하는 상기 게이트 절연층(17) 상에 액티브 패턴(19)을 배치한다.A gate insulating layer 17 is formed on the substrate 1 and an active pattern 19 is disposed on the gate insulating layer 17 corresponding to the gate electrode 5. [

상기 게이트 절연층(17)은 상기 더미 패턴(15), 상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 게이트 패드(7a) 상에는 형성되지 않는다. 다시 말해, 상기 게이트 절연층(17)은 상기 더미 패턴(15), 상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 상기 게이트 패드(7a)를 제외한 상기 기판(1)의 전 영역에 형성될 수 있다. The gate insulating layer 17 is not formed on the dummy pattern 15, the pixel electrodes 13a, the common electrodes 11a, and the gate pad 7a. In other words, the gate insulating layer 17 is formed on the entire region of the substrate 1 except for the dummy pattern 15, the pixel electrodes 13a, the common electrodes 11a, and the gate pad 7a. As shown in FIG.

상기 더미 패턴(15) 상에 상기 게이트 절연층(17)을 형성하지 않는 이유는 나중에 형성될 데이터 라인(31)을 상기 더미 패턴(15)에 직접 접촉 형성시키기 위함이다. The reason why the gate insulating layer 17 is not formed on the dummy pattern 15 is to form the data line 31 to be formed later on the dummy pattern 15 directly.

상기 화소 전극들(13a)과 상기 공통 전극들(11a) 상에 상기 게이트 절연층(17)을 형성하지 않는 이유는 나중에 데이터 라인(31)의 형성을 위한 식각 공정시에 상기 화소 전극들(13a)과 상기 공통 전극들(11a)의 상기 제1 금속막을 제거하기 위함이다.The reason why the gate insulating layer 17 is not formed on the pixel electrodes 13a and the common electrodes 11a is that the pixel electrodes 13a are formed later in the etching process for forming the data lines 31 And the first metal film of the common electrodes 11a.

상기 게이트 패드(7a) 상에 게이트 절연층(17)을 형성하지 않은 이유는 외부의 회로부와의 전기적인 접점을 위해 오픈시켜야 하기 때문이다. 물론 상기 게이트 패드(7a) 상에는 게이트 절연층(17)을 형성하고 나중에 패시베이션층(41)에 게이트 콘택홀(43)을 형성할 때 게이트 패드(7a) 상의 게이트 절연층(17)을 제거할 수도 있다. 따라서, 게이트 패드(7a) 상에 게이트 절연층(17)을 형성할지 아니면 형성하지 않을지에 대해서는 한정하지 않는다.The reason why the gate insulating layer 17 is not formed on the gate pad 7a is that it must be opened for an electrical contact with an external circuit portion. Of course, it is also possible to form the gate insulating layer 17 on the gate pad 7a and to remove the gate insulating layer 17 on the gate pad 7a when the gate contact hole 43 is formed later in the passivation layer 41 have. Therefore, whether the gate insulating layer 17 is formed on the gate pad 7a or not is not limited.

상기 액티브 패턴(19)은 상기 게이트 전극(5) 상에 한정되어 형성될 수 있다. 따라서, 상기 액티브 패턴(19)이 상기 더미 패턴(15) 상에 형성되지 않음에 주목할 필요가 있다. 상기 더미 패턴(15)은 나중에 데이터 패턴과 접촉 연결되는데, 상기 더미 패턴(15)과 상기 데이터 패턴 사이에 액티브 패턴(19)이 형성되지 않게 되어 액티브 패턴(19)으로 인한 광 전류가 생성되지 않게 된다. 이에 따라 박막 트랜지스터의 누설 전류를 최소화하여 박막 트랜지스터의 오동작이나 화질 불량을 방지할 수 있다. The active pattern 19 may be formed on the gate electrode 5. Therefore, it should be noted that the active pattern 19 is not formed on the dummy pattern 15. The active pattern 19 is not formed between the dummy pattern 15 and the data pattern so that a photocurrent due to the active pattern 19 is not generated do. Accordingly, leakage current of the thin film transistor can be minimized, and malfunction of the thin film transistor and image quality defect can be prevented.

한편, 앞서 상기 더미 패턴(15)과 상기 공통 라인(9) 사이의 거리(d)를 언급한바 있다. 상기 공통 라인(9) 상에 형성된 게이트 절연층(17)의 두께를 w하고 할 때, 상기 더미 패턴(15)과 상기 공통 라인(9) 사이의 거리(d)는 다음과 같은 범위로 정의될 수 있다.On the other hand, the distance d between the dummy pattern 15 and the common line 9 has been previously mentioned. The distance d between the dummy pattern 15 and the common line 9 is defined as the following range when the thickness of the gate insulating layer 17 formed on the common line 9 is w .

1≤d/w≤31? D / w? 3

다시 말해, 상기 더미 패턴(15)과 상기 공통 라인(9) 사이의 거리(d)는 상기 공통 라인(9) 상의 게이트 절연층(17)의 두께(w)의 1배 내지 3배 범위일 수 있다. In other words, the distance d between the dummy pattern 15 and the common line 9 may be in the range of 1 to 3 times the thickness w of the gate insulating layer 17 on the common line 9. [ have.

즉, 상기 더미 패턴(15)은 상기 상기 공통 라인(9) 상의 게이트 절연층(17)의 두께(w)의 1배 내지 3배 범위 내에서 상기 공통 라인(9)과 이격되도록 배치될 수 있다.That is, the dummy pattern 15 may be arranged to be spaced apart from the common line 9 within a range of 1 to 3 times the thickness w of the gate insulating layer 17 on the common line 9 .

상기 거리(d)가 상기 두께(w)의 1배 이하인 경우, 상기 더미 패턴(15)과 상기 공통 라인(9) 사이가 너무 가까워 상기 더미 패턴(15)과 상기 공통 라인(9) 간에 전기적인 쇼트 가능성이 있다. 상기 거리(d)가 상기 두께(w)의 3배 이상인 경우, 상기 더미 패턴(15)의 사이즈가 줄어들게 되고 이는 곧 상기 데이터 라인(31)과의 접촉 면적을 감소시키게 되어, 데이터 지연을 원천적으로 차단하지 못하게 될 수 있다.The distance between the dummy pattern 15 and the common line 9 is too close to the distance between the dummy pattern 15 and the common line 9 when the distance d is less than 1 times the thickness w, There is a possibility of a short circuit. When the distance d is three times or more the thickness w, the size of the dummy pattern 15 is reduced, which reduces the contact area with the data line 31, It may not be able to block.

상기 기판(1) 상에 데이터 라인(31), 소오스 전극(33), 드레인 전극(35) 및 데이터 패드(37)를 배치한다. 상기 데이터 라인(31), 상기 소오스 전극(33), 상기 드레인 전극(35) 및 상기 데이터 패드(37)는 동일층에 형성될 수 있다. A data line 31, a source electrode 33, a drain electrode 35, and a data pad 37 are disposed on the substrate 1. The data line 31, the source electrode 33, the drain electrode 35, and the data pad 37 may be formed on the same layer.

상기 데이터 라인(31)은 상기 게이트 라인(3) 및 상기 공통 라인(9)고 교차하도록 배치되고, 상기 더미 패턴(15)과 적어도 직접 접촉 형성될 수 있다. 상기 더미 패턴(15)은 상기 데이터 라인(31)의 길이 방향을 따라 형성되므로, 상기 데이터 라인(31) 또한 상기 더미 패턴(15)의 길이 방향을 따라 접촉 형성될 수 있다. 상기 데이터 라인(31)은 상기 게이트 절연층(17)을 관통하여 상기 더미 패턴(15)에 접촉 형성될 수 있다. The data lines 31 are arranged so as to intersect the gate lines 3 and the common lines 9 and may be at least in direct contact with the dummy patterns 15. [ Since the dummy pattern 15 is formed along the longitudinal direction of the data line 31, the data line 31 may also be formed along the longitudinal direction of the dummy pattern 15. The data line 31 may be formed in contact with the dummy pattern 15 through the gate insulating layer 17.

상기 더미 패턴(15)이 최대한 상기 데이터 라인(31)에 접촉되도록 하기 위해 상기 더미 패턴(15)은 적어도 상기 데이터 라인(31)보다 큰 폭을 가질 수 있다. The dummy pattern 15 may have a width larger than at least the data line 31 so that the dummy pattern 15 contacts the data line 31 as much as possible.

이와 같이 상기 데이터 라인(31)이 상기 더미 패턴(15)과 직접 접촉 형성됨으로써, 상기 데이터 라인(31)과 상기 더미 패턴(15) 사이에 기생 캐패시턴스가 존재하지 않아 데이터 지연 현상을 원천적으로 차단할 수 있다. Since the data line 31 is directly in contact with the dummy pattern 15, parasitic capacitance does not exist between the data line 31 and the dummy pattern 15, have.

상기 소오스 전극(33)은 상기 데이터 라인(31)으로부터 상기 게이트 전극(5)으로 연장 형성되고, 상기 액티브 패턴(19)의 에지 영역 상에 형성될 수 있다. The source electrode 33 extends from the data line 31 to the gate electrode 5 and may be formed on the edge region of the active pattern 19. [

상기 드레인 전극(35)은 상기 액티브 패턴(19) 상에서 상기 소오스 전극(33)과 이격되고 상기 액티브 패턴(19)의 또 다른 에지 영역 상에 형성되고, 상기 공통 라인(9)과 오버랩되도록 형성되고, 상기 화소 전극들(13a)에 전기적으로 연결될 수 있다. 상기 드레인 전극(35)은 상기 화소 전극들(13a)의 에지 영역들의 상기 제1 금속막 상에 형성될 수 있다.The drain electrode 35 is formed on the active pattern 19 so as to be spaced apart from the source electrode 33 and formed on another edge region of the active pattern 19 and overlapped with the common line 9 , And may be electrically connected to the pixel electrodes 13a. The drain electrode 35 may be formed on the first metal film of the edge regions of the pixel electrodes 13a.

상기 드레인 전극(35)과 상기 공통 라인(9) 사이의 오버랩 면적에 의해 스토리지 캐패시턴스의 용량이 결정될 수 있다. 바람직하게 상기 드레인 전극(35)의 전 영역은 모두 상기 공통 라인(9)과 오버랩될 수 있다. The capacitance of the storage capacitance can be determined by the overlap area between the drain electrode 35 and the common line 9. [ Preferably, the entire area of the drain electrode 35 may overlap with the common line 9.

상기 드레인 전극(35)과 상기 공통 라인(9)은 그 사이에 배치된 게이트 절연층(17)을 매개로 하여 데이터 전압을 1 프레임 동안 저장하는 스토리지 캐패시턴스가 형성될 수 있다. A storage capacitance for storing the data voltage for one frame via the gate insulating layer 17 disposed between the drain electrode 35 and the common line 9 may be formed.

상기 드레인 전극(35)과 연결되는 상기 화소 전극들(13a)의 에지 영역들은 상기 도전막과 상기 제1 금속막을 포함할 수 있다. 상기 드레인 전극(35)은 상기 제1 금속막 상에 형성될 수 있다. The edge regions of the pixel electrodes 13a connected to the drain electrode 35 may include the conductive film and the first metal film. The drain electrode 35 may be formed on the first metal film.

상기 데이터 패드(37)는 상기 데이터 라인(31)의 끝단에 형성될 수 있다. The data pad 37 may be formed at the end of the data line 31.

상기 게이트 전극(5), 상기 액티브 패턴(19), 상기 소오스 전극(33) 및 상기 드레인 전극(35)에 이해 박막 트랜지스터가 형성될 수 있다. 상기 게이트 라인(3)은 상기 박막 트랜지스터의 상기 게이트 전극(5)에 전기적으로 연결되고, 상기 데이터 라인(31)은 상기 박막 트랜지스터의 소오스 전극(33)에 전기적으로 연결되며, 상기 화소 전극들(13a)은 상기 박막 트랜지스터의 드레인 전극(35)에 전기적으로 연결될 수 있다. The thin film transistor may be formed on the gate electrode 5, the active pattern 19, the source electrode 33, and the drain electrode 35. The gate line 3 is electrically connected to the gate electrode 5 of the thin film transistor and the data line 31 is electrically connected to the source electrode 33 of the thin film transistor, 13a may be electrically connected to the drain electrode 35 of the thin film transistor.

상기 기판(1) 상에 패시베이션층(41)을 형성하고, 게이트 콘택홀(43)과 데이터 콘택홀(45)을 형성한다. 상기 게이트 콘택홀(43)은 상기 도전막을 포함하는 상기 게이트 패드(7a)를 노출시키기 위해 형성되고, 상기 데이터 콘택홀(45)은 상기 제2 금속막을 포함하는 상기 데이터 패드(37)를 노출시키기 위해 형성될 수 있다. A passivation layer 41 is formed on the substrate 1 and a gate contact hole 43 and a data contact hole 45 are formed. The gate contact hole 43 is formed to expose the gate pad 7a including the conductive film and the data contact hole 45 is formed to expose the data pad 37 including the second metal film Lt; / RTI >

상기 화소 전극들(13a)과 상기 공통 전극들(11a)이 상기 패시베이션층(41) 상에 형성되지 않고, 상기 패시베이션층(41)이 상기 화소 전극들(13a)과 상기 공통 전극들(11a) 상에 형성됨으로써, 상기 패시베이션층(41)의 상면은 평평하게 유지된다. 따라서, 이후 공정인 러빙 공정시 일정한 방향각으로 러빙되어, 액정 분자들의 프리틸트각을 일정하게 유지할 수 있어 액정의 정확한 구동에 의해 화질이 향상될 수 있다. The pixel electrodes 13a and the common electrodes 11a are not formed on the passivation layer 41 and the passivation layer 41 is formed between the pixel electrodes 13a and the common electrodes 11a. So that the upper surface of the passivation layer 41 is kept flat. Therefore, in the subsequent rubbing process, the liquid crystal molecules are rubbed at a predetermined direction angle, and the pretilt angle of the liquid crystal molecules can be kept constant, so that the image quality can be improved by correct driving of the liquid crystal.

도 6 내지 도 9는 실시예에 따른 액정표시장치의 제조 공정을 도시한 도면이다.6 to 9 are views showing a manufacturing process of the liquid crystal display device according to the embodiment.

도 6a 및 도 6b를 참고하면, 기판(1) 상에 게이트 라인(3), 게이트 전극(5), 공통 라인(9), 다수의 화소 전극들(13), 다수의 공통 전극들(11), 더미 패턴(15) 및 게이트 패드(7)를 형성한다. 6A and 6B, a gate line 3, a gate electrode 5, a common line 9, a plurality of pixel electrodes 13, a plurality of common electrodes 11, A dummy pattern 15 and a gate pad 7 are formed.

게이트 전극(5)은 상기 게이트 라인(3)으로부터 공통 라인(9)에 인접하도록 돌출되어 형성될 수 있다. 상기 게이트 라인(3)의 끝단에는 상기 게이트 패드(7)가 형성될 수 있다. The gate electrode 5 may be formed so as to protrude from the gate line 3 so as to be adjacent to the common line 9. [ The gate pad 7 may be formed at an end of the gate line 3.

상기 게이트 라인(3)과 상기 게이트 전극(5)과 인접하여 상기 공통 라인(9)이 형성될 수 있다. 상기 공통 라인(9)과 상기 게이트 라인(3) 또는 상기 게이트 전극(5)과의 전기적인 쇼트를 방지하기 위해 상기 공통 라인(9)은 상기 게이트 라인(3)과 상기 게이트 전극(5)과 이격된다.The common line 9 may be formed adjacent to the gate line 3 and the gate electrode 5. The common line 9 is formed between the gate line 3 and the gate electrode 5 to prevent an electrical short circuit between the common line 9 and the gate line 3 or the gate electrode 5. It is separated.

상기 게이트 라인(3), 상기 게이트 전극(5) 및 상기 공통 라인(9)은 각각 비교적 넓은 폭을 가지고 있어, 이들의 넓은 폭에 의해 피셀의 개구율이 작아질 수 있다. 이러한 문제를 해결하기 위해, 상기 게이트 전극(5)에 인접하는 상기 공통 라인(9)은 오목한 홈을 가지게 되어 상기 게이트 전극(5)에 인접하지 않은 상기 공통 라인(9)보다 작은 폭을 가지게 된다. 이와 같은 구조에 의해 상기 게이트 라인(3)과 상기 공통 라인(9)의 전체 폭은 일정하게 유지될 수 있다. 만일 게이트 전극(5)에 인접한 공통 라인(9)에 오목한 홈이 형성되지 않는 경우, 상기 공통 라인(9)에 인접하도록 돌출된 게이트 라인(3)으로 인해, 상기 게이트 라인(3)은 상기 공통 라인(9)으로부터 적어도 상기 돌출된 게이트 전극(5)의 길이만큼 이격되어야 하므로, 상기 공통 라인(9)과 상기 게이트 라인(3)의 전체 폭은 상당히 넓게 된다. 이러한 경우, 픽셀의 개구율은 이와 같이 상당히 넓은 공통 라인(9)과 게이트 라인(3)의 전체 폭으로 인해 현저하게 줄어들게 된다.Since the gate line 3, the gate electrode 5 and the common line 9 each have a relatively wide width, the aperture ratio of the pixel can be reduced by their wide width. In order to solve this problem, the common line 9 adjacent to the gate electrode 5 has a concave groove and has a smaller width than the common line 9 not adjacent to the gate electrode 5 . With this structure, the entire width of the gate line 3 and the common line 9 can be kept constant. If the gate line 3 is adjacent to the common line 9, the gate line 3 is not connected to the common line 9, The total width of the common line 9 and the gate line 3 is considerably wider since it must be separated from the line 9 at least by the length of the projected gate electrode 5. [ In this case, the aperture ratio of the pixel is remarkably reduced due to the entire width of the common line 9 and the gate line 3, which are thus significantly wider.

상기 공통 전극들(11)은 상기 공통 라인(9)으로부터 연장 형성될 수 있다. 도면에는 3개의 공통 전극들(11)이 도시되고 있지만, 픽셀의 개구율과 설계 규정을 고려하여 3개 이상의 공통 전극들(11)이 하나의 픽셀에 형성될 수도 있다.The common electrodes 11 may extend from the common line 9. Although three common electrodes 11 are shown in the figure, three or more common electrodes 11 may be formed in one pixel in consideration of the aperture ratio of the pixel and the design rule.

상기 화소 전극들(13)은 상기 공통 전극들(11)과 교대로 이격되어 형성될 수 있다. The pixel electrodes 13 may be spaced apart from the common electrodes 11 alternately.

실시예에서는 게이트 라인(3)이 형성될 때, 화소 전극들(13)과 공통 전극들(11)이 기판(1) 상에 직접 그리고 동시에 형성될 수 있다. 따라서, 화소 전극들(13)과 공통 전극들(11)을 별도로 형성하는 공정이 필요하지 않게 되어, 공정 수와 공정 시간이 줄어들게 된다.In the embodiment, when the gate line 3 is formed, the pixel electrodes 13 and the common electrodes 11 can be formed directly on the substrate 1 and at the same time. Therefore, it is not necessary to separately form the pixel electrodes 13 and the common electrodes 11, so that the number of process steps and the process time are reduced.

상기 더미 패턴(15)은 후 공정에 의해 형성될 데이터 라인(31)과 중첩되는 위치에 형성될 수 있다. 실시예에서는 데이터 라인(31)이 상기 더미 패턴(15)에 직접적인 접촉으로 형성될 수 있다. 이에 따라, 데이터 라인(31)의 저항이 감소되고 종래에 데이터 라인(31)과 공통 라인(9) 사이에 존재하는 기생 캐패시턴스가 제거되어, 데이터 지연 현상을 원천적으로 차단하여 수직/수평 크로스토크를 방지하는 한편 대형 패널에서도 데이터 지연없이 안정적인 데이터 공급이 가능해진다. 또한, 데이터 라인(31)과 더미 패턴(15) 사이에 후공정에 의해 형성될 어떠한 액티브 패턴도 형성되지 않게 되어 광전류에 의한 전류 누설을 최소화할 수 있다. 이와 관련된 구체적인 설명은 나중에 상세히 하기로 한다.The dummy pattern 15 may be formed at a position overlapping with the data line 31 to be formed by a subsequent process. In an embodiment, the data line 31 may be formed in direct contact with the dummy pattern 15. Accordingly, the resistance of the data line 31 is reduced, and the parasitic capacitance existing between the data line 31 and the common line 9 is removed in the related art, so that the data delay phenomenon is fundamentally cut off, In addition, it is possible to supply stable data even on large panels without data delay. Further, no active pattern to be formed by a post-process is formed between the data line 31 and the dummy pattern 15, so that current leakage due to the photocurrent can be minimized. A detailed explanation will be given later.

구체적인 공정을 설명하면, 기판(1) 상에 투명한 도전막과 제1 금속막을 순차적으로 한다. 상기 도전막은 예를 들면, ITO, IZO, ITZO, GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga_ZnO), IGZO(In-Ga-ZnO), IrOx, RuOx 및 RuOx/ITO으로 이루어지는 그룹 중에서 선택적으로 적어도 하나를 포함할 수 있다. A specific process will be described. A transparent conductive film and a first metal film are successively formed on the substrate 1. The conductive film may be made of, for example, ITO, IZO, ITZO, GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga_ZnO), IGZO ≪ / RTI > may optionally include at least one of the group consisting of < RTI ID = 0.0 >

상기 제1 금속막은 예를 들면, Au, Ti, Ni, Cu, Al, Cr, Ag, Pt, W, Pd, Ir, Ru, Zn, Hr 및 Co으로 이루어지는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 금속막은 이들 금속 물질들로 이루어진 단일층이나 멀티층을 포함할 수 있다. The first metal film may include at least one selected from the group consisting of Au, Ti, Ni, Cu, Al, Cr, Ag, Pt, W, Pd, Ir, Ru, Zn, Hr and Co . The first metal film may include a single layer or multiple layers of these metal materials.

이어서, 상기 도전막과 상기 제1 금속막을 대상으로 세정 공정, 노광 공정, 현상 공정 및 식각 공정을 순차적으로 수행하여, 상기 게이트 라인(3), 상기 게이트 전극(5), 상기 공통 라인(9), 상기 화소 전극들(13), 상기 공통 전극들(11), 상기 더미 패턴(15) 및 상기 게이트 패드(7)를 형성할 수 있다. 상기 게이트 라인(3), 상기 게이트 전극(5), 상기 공통 라인(9), 상기 화소 전극들(13), 상기 공통 전극들(11), 상기 더미 패턴(15) 및 상기 게이트 패드(7) 각각은 상기 도전막과 상기 제1 금속막을 포함할 수 있다. The gate line 3, the gate electrode 5, the common line 9, and the second line are sequentially subjected to a cleaning process, an exposure process, a development process, and an etching process on the conductive film and the first metal film, The pixel electrodes 13, the common electrodes 11, the dummy pattern 15, and the gate pad 7 can be formed. The gate line 3, the gate electrode 5, the common line 9, the pixel electrodes 13, the common electrodes 11, the dummy pattern 15, Each of which may include the conductive film and the first metal film.

도 7a 및 도 7b를 참고하면, 상기 게이트 라인(3)을 적어도 포함하는 상기 기판(1) 상에 게이트 절연층(17)과 액티브 패턴(19)을 형성한다.Referring to FIGS. 7A and 7B, a gate insulating layer 17 and an active pattern 19 are formed on the substrate 1 including at least the gate line 3.

상기 게이트 절연층(17)은 상기 더미 패턴(15), 게이트 패드(7), 상기 화소 전극들(13) 및 상기 공통 전극들(11)을 제외한 상기 기판(1) 상의 모든 영역에 형성될 수 있다. The gate insulating layer 17 may be formed on all regions of the substrate 1 except for the dummy pattern 15, the gate pad 7, the pixel electrodes 13, have.

상기 더미 패턴(15)은 바람직하게는 상기 게이트 절연층(17)에 의해 모두 노출될 수 있다. 또는 상기 더미 패턴(15)은 상기 게이트 절연층(17)에 의해 상기 더미 패턴(15)의 전체 사이즈의 70%가 노출될 수 있다. 이를 정리하면, 상기 더미 패턴(15)은 상기 게이트 절연층(17)에 의해 상기 더미 패턴(15)의 전체 사이즈의 70% 내지 100%의 범위로 노출될 수 있다. The dummy pattern 15 may preferably be all exposed by the gate insulating layer 17. Alternatively, the dummy pattern 15 may be exposed to 70% of the entire size of the dummy pattern 15 by the gate insulating layer 17. In summary, the dummy pattern 15 can be exposed to the gate insulation layer 17 in a range of 70% to 100% of the entire size of the dummy pattern 15. [

상기 화소 전극들(13)은 상기 게이트 절연층(17)에 의해 모두 노출될 수 있다.The pixel electrodes 13 may be all exposed by the gate insulating layer 17.

상기 공통 전극들(11)은 상기 공통 라인(9)으로부터 연장 형성되는데, 상기 게이트 절연층(17)에 의해 모두 노출될 수도 있고 그렇지 않을 수도 있다. 상기 공통 전극들(11)이 상기 게이트 절연층(17)에 의해 보다 많이 노출될수록 픽셀의 개구율은 확대될 수 있다. The common electrodes 11 extend from the common line 9 and may or may not be all exposed by the gate insulating layer 17. As the common electrodes 11 are more exposed by the gate insulating layer 17, the aperture ratio of the pixels can be enlarged.

만일 상기 게이트 절연층(17)에 의해 상기 공통라인의 일부 영역까지 노출되는 경우, 후공정에 의해 상기 공통 라인(9)에 중첩되도록 형성될 드레인 전극(35)이 상기 공통 라인(9)과 전기적인 쇼트가 발생될 가능성이 있다. 따라서, 상기 게이트 절연층(17)에 의해 상기 공통 라인(9)은 노출되지 않는 것이 바람직하다. Drain electrodes 35 to be formed so as to overlap with the common line 9 by a subsequent process are formed on the common line 9 and the common line 9, There is a possibility that a short circuit may occur. Therefore, it is preferable that the common line 9 is not exposed by the gate insulating layer 17.

결국, 상기 게이트 절연층(17)에 의해 상기 공통 전극들(11)은 모두 노출될 수 있지만, 상기 공통 라인(9)은 노출되지 않는 것이 바람직하다.As a result, although the common electrodes 11 can be all exposed by the gate insulating layer 17, the common line 9 is preferably not exposed.

상기 게이트 절연층(17)에 의해 상기 더미 패턴(15), 상기 게이트 패드(7), 상기 화소 전극들(13) 및 상기 공통 전극들(11)이 노출될 수 있다.The dummy pattern 15, the gate pad 7, the pixel electrodes 13, and the common electrodes 11 can be exposed by the gate insulating layer 17.

상기 액티브 패턴(19)은 상기 게이트 전극(5)에 대응하는 상기 게이트 절연층(17) 상에 형성될 수 있다. 상기 액티브 패턴(19)은 상기 게이트 전극(5)의 면적보다 적어도 작은 면적을 가질 수 있다. The active pattern 19 may be formed on the gate insulating layer 17 corresponding to the gate electrode 5. [ The active pattern 19 may have an area that is at least smaller than the area of the gate electrode 5.

구체적인 공정을 도 10 내지 도 13을 참고하여 설명한다.The specific process will be described with reference to FIGS. 10 to 13. FIG.

도 10을 참고하면, 상기 기판(1) 상에 게이트 절연막(17a), 제1 액티브막(19a) 및 감광성 막(21)을 순차적으로 형성한다. 상기 게이트 절연막(17a)은 SiO2, Si3N4, Al2O3 및 TiO2으로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 제1 액티브막(19a)은 비정질 실리콘으로 이루어지는 채널막과 비정질 실리콘에 불순물들 주입하여 형성된 오믹콘택막을 포함할 수 있다. 상기 감광성 막(21)은 광에 반응하는 포토 레지스트을 포함할 수 있다. Referring to FIG. 10, a gate insulating film 17a, a first active film 19a, and a photosensitive film 21 are sequentially formed on the substrate 1. The gate insulating film (17a) may include at least one selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3 and TiO 2. The first active layer 19a may include a channel layer made of amorphous silicon and an ohmic contact layer formed by implanting impurities into the amorphous silicon. The photosensitive film 21 may comprise a photoresist that is responsive to light.

상기 기판(1) 상에 하프톤 마스크(23)를 얼라인한다. 상기 하프톤 마스크(23)는 차단 패턴(23a), 회절 패턴(23b) 및 투과 패턴(23c)을 포함할 수 있다. 상기 차단 패턴(23a)은 광을 차단시켜 출사시키지 못하게 하고, 상기 회절 패턴(23b)은 광을 회절시켜 서로 간섭되도록 하여 광 에너지를 줄이게 되며, 상기 투과 패턴(23c)은 광을 그대로 모두 출사시키게 된다.And the halftone mask 23 is aligned on the substrate 1. The halftone mask 23 may include a blocking pattern 23a, a diffraction pattern 23b, and a transmission pattern 23c. The blocking pattern 23a prevents light from being emitted and the diffraction pattern 23b diffracts light to interfere with each other to reduce light energy. The transmission pattern 23c emits light as it is do.

상기 하프톤 마스크(23)를 향해 노광 공정을 이용하여 광을 조사한다. 이러한 경우, 상기 하프톤 마스크(23)의 상기 차단 패턴(23a)으로 입사된 광은 출사되지 못하게 되어, 상기 차단 패턴(23a)에 대응하는 상기 기판(1)의 영역에는 어떠한 광도 조사되지 않은 미감광 영역이 된다. 상기 회절 패턴(23b)으로 입사된 광은 그 에너지가 줄어든 상태로 상기 회절 패턴(23b)에 대응하는 상기 기판(1)의 영역으로 조사된다. 이에 따라, 상기 회절 패턴(23b)에 대응하는 상기 기판(1)의 영역은 반감광 영역이 된다. 상기 투과 패턴(23c)으로 입사된 광은 그대로 상기 투과 패턴(23c)에 대응하는 상기 기판(1)의 영역으로 조사된다. 이에 따라, 상기 투과 패턴(23c)에 대응하는 상기 기판(1)의 영역은 감광 영역이 된다. And irradiates light toward the halftone mask 23 using an exposure process. In this case, the light incident on the cutoff pattern 23a of the halftone mask 23 is not emitted, so that no light is irradiated to the region of the substrate 1 corresponding to the cutoff pattern 23a. Becomes a photosensitive region. The light incident on the diffraction pattern 23b is irradiated to the region of the substrate 1 corresponding to the diffraction pattern 23b in a state in which the energy is reduced. Accordingly, the region of the substrate 1 corresponding to the diffraction pattern 23b becomes a half-light-emitting region. The light incident on the transmission pattern 23c is directly irradiated onto the region of the substrate 1 corresponding to the transmission pattern 23c. Accordingly, the region of the substrate 1 corresponding to the transmissive pattern 23c becomes a light-sensitive region.

도 11을 참고하면, 노광 공정 후 현상 공정을 이용하여 상기 기판(1)을 현상하면, 상기 기판(1)의 미감광 영역의 감광성 막(21)은 어떠한 변화도 없이 그대로 존재하는 제1 감광성 패턴(21a)이 형성되고, 상기 기판(1)의 반감광 영역의 감광성 막(21)은 상기 감광성 막(21)의 반 정도의 두께로 줄어드는 제2 감광성 패턴(21b)이 형성되며, 상기 기판(1)의 감광 영역의 감광성 막(21)은 상기 제1 액티브막(19a)이 노출되도록 상기 제1 액티브막(19a) 상의 상기 감광성 막(21)이 모두 제거된다. 11, when the substrate 1 is developed using the development process after the exposure process, the photosensitive film 21 of the non-photosensitive region of the substrate 1 is exposed to the first photosensitive pattern A second photosensitive pattern 21b is formed on the photosensitive film 21 in the semi-light-sensitive region of the substrate 1 to a thickness of about half the thickness of the photosensitive film 21, The photosensitive film 21 in the photosensitive region of the first active film 19a is completely removed so that the first active film 19a is exposed.

도 12을 참고하면, 상기 제1 및 제2 감광성 패턴들(21a, 21b)을 마스크로 하여 식각 공정을 수행하여 상기 제1 및 제2 감광성 패턴들(21a, 21b)이 없는 상기 기판(1)의 영역 상에 있는 제1 액티브막(19a)과 게이트 절연막(17a)이 순차적으로 제거된다. 상기 식각 공정은 습식 식각 공정이나 건식 식각 공정을 포함할 수 있다. 상기 제1 액티브막(19a)과 상기 게이트 절연막(17a)은 서로 상이한 물질들로 이루어지어, 동일한 식각 용액 또는 식각 가스에 의해 한번에 일괄적으로 제거될 수 없으므로, 상기 제1 액티브막(19a)과 상기 게이트 절연막(17a)은 서로 상이한 식각 공정들에 의해 제거될 수 있다. 만일 동일한 식각 용액이나 식각 가스에 의해 식각 공정이 가능하다면, 상기 제1 액티브막(19a)과 상기 게이트 절연막(17a)은 단일 식각 공정에 의해 한번에 일괄적으로 제거될 수도 있다. 상기 제1 액티브막(19a)로부터 제거되고 남은 액티브막은 제2 액티브막(19b)이 된다.Referring to FIG. 12, an etching process is performed using the first and second photosensitive patterns 21a and 21b as a mask to form the substrate 1 without the first and second photosensitive patterns 21a and 21b. The first active film 19a and the gate insulating film 17a are sequentially removed. The etching process may include a wet etching process or a dry etching process. Since the first active layer 19a and the gate insulating layer 17a are made of different materials and can not be removed all at once by the same etching solution or etching gas, the first active layer 19a, The gate insulating film 17a may be removed by different etching processes. If the etching process is possible by the same etching solution or etching gas, the first active film 19a and the gate insulating film 17a may be collectively removed at one time by a single etching process. The remaining active film removed from the first active film 19a becomes the second active film 19b.

상기 제1 액티브막(19a)과 상기 게이트 절연막(17a)의 제거로 인해 상기 게이트 절연막(17a) 하부에 형성된 상기 더미 패턴(15), 상기 게이트 패드(7), 상기 화소 전극들(13) 및 상기 공통 전극들(11)이 노출될 수 있다. The dummy pattern 15, the gate pad 7, the pixel electrodes 13, and the gate electrode 17 formed under the gate insulating film 17a due to the removal of the first active film 19a and the gate insulating film 17a, The common electrodes 11 may be exposed.

도 13을 참고하면, 애싱(ashing) 공정을 수행하여, 상기 제1 및 제2 감광성 패턴들(21a, 21b)을 그 상부 표면으로부터 순차적으로 제거한다. 이러한 애싱 공정은 상기 제2 감광성 패턴(21b)이 모두 제거되어 상기 제2 감광성 패턴(21b)의 하부에 형성된 상기 제2 액티브막(19b)이 노출될때까지 지속될 수 있다. Referring to FIG. 13, an ashing process is performed to sequentially remove the first and second photosensitive patterns 21a and 21b from the upper surface thereof. This ashing process can be continued until all the second photosensitive patterns 21b are removed and the second active film 19b formed under the second photosensitive patterns 21b is exposed.

그 결과, 상기 제2 감광성 패턴(21b)은 모두 제거되고, 상기 제1 감광성 패턴(21a)은 그 두께가 줄어든 제3 감광성 패턴(21c)이 될 수 있다. As a result, the second photosensitive pattern 21b is all removed, and the first photosensitive pattern 21a may become the third photosensitive pattern 21c whose thickness is reduced.

상기 제3 감광성 패턴(21c)을 마스크로 하여 상기 제2 액티브막(19b)을 제거할 수 있는 식각 공정을 수행한다. 따라서, 상기 제2 감광성 패턴(21b)의 하부에 형성된 상기 제2 액티브막(19b)은 모두 제거되지만, 상기 제3 감광성 패턴(21c)은 마스크의 역할을 하게 되어 상기 제3 감광성 패턴(21c)의 하부에 형성된 상기 제2 액티브막(19b)은 그대로 존재하여 액티브 패턴(19)이 된다. And the second active layer 19b can be removed using the third photosensitive pattern 21c as a mask. Therefore, the second active film 19b formed under the second photosensitive pattern 21b is all removed, but the third photosensitive pattern 21c serves as a mask, so that the third photosensitive pattern 21c, The second active film 19b formed at the lower portion of the first active layer 19 is present as it is and becomes the active pattern 19.

이후, 남아 있는 상기 제3 감광성 패턴(21c)은 스트립 공정을 이용하여 제거할 수 있다.Thereafter, the remaining third photosensitive pattern 21c may be removed using a strip process.

도 8a 및 도 8b를 참고하면, 상기 게이트 절연층(17)을 포함하는 상기 기판(1) 상에 데이터 라인(31), 소오스 전극(33), 드레인 전극(35) 및 데이터 패드(37)를 형성한다. 8A and 8B, a data line 31, a source electrode 33, a drain electrode 35 and a data pad 37 are formed on the substrate 1 including the gate insulating layer 17, .

상기 데이터 라인(31)은 상기 게이트 라인(3) 및 상기 공통 라인(9)과 교차하도록 배치될 수 있다. 상기 데이터 라인(31)은 상기 더미 패턴(15)을 따라 중첩되도록 배치될 수 있다. 상기 더미 패턴(15)은 상기 게이트 절연층(17)에 의해 노출되므로, 상기 데이터 라인(31)에 직접 접촉하여 전기적으로 연결될 수 있다. 다시 말해, 상기 데이터 라인(31)과 상기 더미 패턴(15) 사이에는 어떠한 층도 게재되지 않고 상기 게이트 라인(3)과 상기 더미 패턴(15)만이 직접 접촉 형성될 수 있다. The data line 31 may be arranged to intersect the gate line 3 and the common line 9. The data lines 31 may be disposed so as to overlap the dummy patterns 15. Since the dummy pattern 15 is exposed by the gate insulating layer 17, it can be directly connected to the data line 31 and electrically connected thereto. In other words, no layer is shown between the data line 31 and the dummy pattern 15, and only the gate line 3 and the dummy pattern 15 can be directly in contact with each other.

상기 소오스 전극(33)은 상기 데이터 라인(31)으로부터 상기 게이트 전극(5)으로 연장 형성될 수 있다. 상기 소오스 전극(33)은 적어도 상기 액티브 패턴(19)의 에지 영역 상에 접촉 형성될 수 있다. 상기 드레인 전극(35)은 상기 액티브 패턴(19) 상에서 상기 소오스 전극(33)과 이격되는 한편 상기 화소 전극들(13a)에 전기적으로 연결된다.The source electrode 33 may extend from the data line 31 to the gate electrode 5. The source electrode 33 may be formed in contact with at least the edge region of the active pattern 19. The drain electrode 35 is spaced apart from the source electrode 33 on the active pattern 19 and is electrically connected to the pixel electrodes 13a.

상기 데이터 패드(37)는 상기 기판(1) 상에 직접 형성되는 한편, 상기 데이터 라인(31)의 끝단에 형성될 수 있다. The data pad 37 may be formed directly on the substrate 1, and may be formed at the end of the data line 31.

상기 게이트 전극(5), 상기 액티브 패턴(19), 상기 소오스 전극(33) 및 상기 드레인 전극(35)에 의해 박막 트랜지스터가 형성될 수 있다. A thin film transistor may be formed by the gate electrode 5, the active pattern 19, the source electrode 33, and the drain electrode 35.

상기 데이터 라인(31), 상기 소오스 전극(33), 상기 드레인 전극(35) 상기 데이터 패드(37)는 각각 제2 금속막으로부터 형성될 수 있다. 상기 제2 금속막은 상기 제1 금속막과 동일한 물질을 가질 수도 있고 상이한 물질을 가질 수도 있다.The data line 31, the source electrode 33, the drain electrode 35 and the data pad 37 may be formed from a second metal film, respectively. The second metal film may have the same material as the first metal film or may have a different material.

상기 제2 금속막은 예를 들면, Au, Ti, Ni, Cu, Al, Cr, Ag, Pt, W, Pd, Ir, Ru, Zn, Hr 및 Co으로 이루어지는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 금속막은 이들 금속 물질들로 이루어진 단일층이나 멀티층을 포함할 수 있다. The second metal film may include at least one selected from the group consisting of Au, Ti, Ni, Cu, Al, Cr, Ag, Pt, W, Pd, Ir, Ru, Zn, . The second metal film may comprise a single layer or multiple layers of these metal materials.

상기 화소 전극들(13a)과 상기 공통 전극들(11a)은 상기 도전막만을 포함할 수 있다. 이는 상기 데이터 라인(31), 상기 소오스 전극(33), 상기 드레인 전극(35) 상기 데이터 패드(37)를 형성할 때, 상기 도전막 상에 형성된 상기 제1 금속막이 제거됨으로써, 상기 화소 전극들(13a)과 상기 공통 전극들(11a)은 상기 도전막만을 포함하게 된다.The pixel electrodes 13a and the common electrodes 11a may include only the conductive layer. This is because the first metal film formed on the conductive film is removed when the data line 31, the source electrode 33 and the drain electrode 35 are formed in the data pad 37, (13a) and the common electrodes (11a) include only the conductive film.

또한, 상기 게이트 패드(7a) 또한 상기 도전막만을 포함할 수 있다. 상기 게이트 패드(7) 는 상기 데이터 라인(31), 상기 소오스 전극(33), 상기 드레인 전극(35) 상기 데이터 패드(37)를 형성할 때, 상기 도전막 상에 형성된 상기 제1 금속막이 제거됨으로써, 상기 게이트 패드(7a)는 상기 도전막만을 포함하게 된다.Also, the gate pad 7a may include only the conductive film. The gate pad 7 is formed on the data line 31, the source electrode 33 and the drain electrode 35 to form the data pad 37, Thus, the gate pad 7a includes only the conductive film.

구체적인 공정을 설명하면, 상기 기판(1) 상에 제2 금속막을 형성한다. 상기 제2 금속막을 대상으로 세정 공정, 노광 공정, 현상 공정 및 식각 공정을 순차적으로 수행하여, 상기 데이터 라인(31), 상기 소오스 전극(33), 상기 드레인 전극(35) 및 상기 데이터 패드(37)를 형성할 수 있다. A specific process will be described. A second metal film is formed on the substrate 1. The source electrode 33, the drain electrode 35, and the data pad 37 (see FIG. 1) are successively performed on the second metal film in the cleaning process, the exposure process, the developing process, ) Can be formed.

상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 상기 게이트 패드(7) 상에 형성된 제2 금속막을 식각 공정을 이용하여 제거할 때, 상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 상기 게이트 패드(7)의 제1 금속막 또한 제거함으로써, 상기 화소 전극들(13a), 상기 공통 전극들(11a) 및 상기 게이트 패드(7a)는 상기 도전막만을 포함하게 된다. When the second metal film formed on the pixel electrodes 13a, the common electrodes 11a and the gate pad 7 is removed by an etching process, the pixel electrodes 13a, The pixel electrodes 13a, the common electrodes 11a and the gate pad 7a include only the conductive film by removing the first metal film of the gate pad 11a and the gate pad 7. [

이와 같이, 상기 화소 전극들(13a)과 상기 공통 전극들(11a)이 투명한 도전막으로 형성됨으로써, 상기 기판(1)의 배면에 설치된 백라이트 유닛으로부터 제공된 광이 화소 전극들(13a)과 공통 전극들(11a)을 투과하여 전방으로 진행할 수 있다. As described above, since the pixel electrodes 13a and the common electrodes 11a are formed of a transparent conductive film, light provided from the backlight unit provided on the back surface of the substrate 1 passes through the pixel electrodes 13a, The light can be transmitted through the light emitting elements 11a and forward.

상기 데이터 라인(31)과 상기 더미 패턴(15)은 직접 접촉 형성되어, 상기 데이터 라인(31)과 상기 더미 패턴(15) 사이에 어떠한 게이트 절연층(17)도 형성되지 않게 된다. 따라서, 상기 데이터 라인(31)과 상기 더미 패턴(15) 사이에 어떠한 기생 캐패시턴스도 존재하지 않게 된다. 그러므로, 기생 캐패시턴스로 인한 데이터 지연 현상을 원천적으로 차단하여 수직/수평 크로스토크를 방지하여 줄 수 있다. 아울러, 대형 패널에서도 전 영역에 걸쳐 균일한 데이터 전압을 공급하여 줄 수 있어, 안정적인 구동과 함께 화질 향상을 기대할 수 있다.The data line 31 and the dummy pattern 15 are in direct contact with each other so that no gate insulating layer 17 is formed between the data line 31 and the dummy pattern 15. [ Therefore, no parasitic capacitance is present between the data line 31 and the dummy pattern 15. FIG. Therefore, the data latency due to the parasitic capacitance can be essentially prevented, thereby preventing vertical / horizontal crosstalk. In addition, even a large panel can supply uniform data voltage over the entire area, and stable driving and image quality improvement can be expected.

게다가, 데이터 라인(31)뿐만 아니라 더미 패턴(15) 또한 도전성을 가지게 되므로, 상기 더미패턴에 접하는 데이터 라인(31)의 경우, 상기 더미 패턴(15)과의 접촉으로 인해 데이터 라인(31)과 더미패턴의 단위 면적이 상기 더미 패턴(15)의 면적만큼 확대되어 내부 저항을 획기적으로 줄여주어 데이터 전압의 지연을 원천적으로 방지하여 줄 수 있다.In addition, since the data line 31 as well as the dummy pattern 15 also have conductivity, the data line 31 in contact with the dummy pattern is in contact with the data line 31 The unit area of the dummy pattern is enlarged by the area of the dummy pattern 15, so that the internal resistance is drastically reduced, and the delay of the data voltage can be originally prevented.

또한, 상기 액티브 패턴(19)이 상기 소오스 전극(33)과 상기 드레인 전극(35) 사이에만 형성되고, 그 이외에는 기판(1)의 어떠한 영역에도 형성되지 않는다. 따라서, 상기 데이터 라인(31)과 상기 더미 패턴(15) 사이에 액티브 패턴(19)이 형성되지 않게 되어, 상기 데이터 라인(31)과 상기 더미 패턴(15) 사이에서 상기 백라이트 유닛으로부터 광으로 인한 광 전류가 발생되지 않게 되어, 광 전류로 인한 전류 누설을 최소화할 수 있다. The active pattern 19 is formed only between the source electrode 33 and the drain electrode 35 and is not formed in any other region of the substrate 1. [ Therefore, no active pattern 19 is formed between the data line 31 and the dummy pattern 15, so that the light from the backlight unit between the data line 31 and the dummy pattern 15 The photocurrent is not generated and the leakage of the current due to the photocurrent can be minimized.

도 9a 및 도 9b를 참조하면, 상기 기판(1) 상에 패시베이션층(41)을 형성하고 패터닝하여 상기 도전막을 포함하는 상기 게이트 패드(7a)를 노출시키는 게이트 콘택홀(43)과 상기 제2 금속막을 포함하는 데이터 패드(37)를 노출시키는 데이터 콘택홀(45)이 형성될 수 있다.9A and 9B, a passivation layer 41 is formed on the substrate 1 and is patterned to form a gate contact hole 43 exposing the gate pad 7a including the conductive film, A data contact hole 45 exposing a data pad 37 including a metal film may be formed.

상기 픽셀에는 상기 공통 전극들(11a)과 상기 화소 전극들(13a)이 상기 기판(1) 상에 직접 형성되고, 그 위에 패시베이션층(41)이 형성됨으로써, 상기 공통 전극들(11a)과 상기 화소 전극들(13a)은 상기 패시베이션층(41)에 의해 외부에 노출되지 않게 되어 상기 공통 전극과 상기 화소 전극들(13a)이 공중 중에 이물질에 의해 오염되는 것을 방지할 수 있다. 또한, 상기 픽셀에 형성된 패시베이션층(41)의 상면이 평평한 면을 가지게 됨으로써, 후공정인 러빙 공정시 일정한 방향으로 러빙되어 액정 분자들이 일정한 프리틸트각으로 설정되어 액정의 정확한 구동에 의해 화질이 향상될 수 있다.
The common electrodes 11a and the pixel electrodes 13a are formed directly on the substrate 1 and the passivation layer 41 is formed thereon so that the common electrodes 11a, The pixel electrodes 13a are not exposed to the outside by the passivation layer 41 and the common electrode and the pixel electrodes 13a can be prevented from being contaminated with foreign substances in the air. Further, since the upper surface of the passivation layer 41 formed on the pixel has a flat surface, the liquid crystal molecules are rubbed in a predetermined direction during the rubbing process as a subsequent process, and the liquid crystal molecules are set to a predetermined pretilt angle, .

1: 기판 3: 게이트 라인
5: 게이트 전극 7, 7a: 게이트 패드
9: 공통 라인 11, 11a: 공통 전극
13, 13a: 화소 전극 15: 더미 패턴
17: 게이트 절연층 17a: 게이트 절연막
19: 액티브 패턴 19a: 제1 액티브막
19b: 제2 액티브막 21: 감광성 막
21a, 21b, 21c: 감광성 패턴 23: 하프톤 마스크
23a: 차단 패턴 23b: 회절 패턴
23c: 투과 패턴 31: 데이터 라인
33: 소오스 전극 35: 드레인 전극
37: 데이터 패드 41: 패시베이션층
43: 게이트 콘택홀 45: 데이터 콘택홀1: substrate 3: gate line
5: gate electrode 7, 7a: gate pad
9: common line 11, 11a: common electrode
13, 13a: pixel electrode 15: dummy pattern
17: gate insulating layer 17a: gate insulating film
19: active pattern 19a: first active film
19b: second active film 21: photosensitive film
21a, 21b, 21c: photosensitive pattern 23: halftone mask
23a: Blocking pattern 23b: Diffraction pattern
23c: transmission pattern 31: data line
33: source electrode 35: drain electrode
37: Data pad 41: Passivation layer
43: gate contact hole 45: data contact hole

Claims (20)

기판 상의 게이트 라인;
상기 게이트 라인과 평행한 공통 라인;
상기 게이트 라인 및 상기 공통 라인 상의 게이트 절연층;
상기 게이트 절연층 상에 상기 게이트 라인과 교차하는 데이터 라인;
상기 게이트 라인과 상기 데이터 라인과 연결된 박막 트랜지스터;
상기 공통 라인과 이격되고 상기 데이터 라인과 연결된 더미 패턴;
상기 공통 라인에 연결된 복수의 공통 전극들; 및
상기 공통 전극들과 교대로 배치된 복수의 화소 전극들을 포함하며,
상기 게이트 라인, 상기 더미 패턴, 상기 화소 전극들 및 상기 공통 전극들은 동일층에 배치되며, 상기 더미 패턴은 상기 데이터 라인보다 큰 폭을 갖고,
상기 더미 패턴은 상기 데이터 라인에 직접 접촉되는 액정표시장치.A gate line on the substrate;
A common line parallel to the gate line;
A gate insulating layer on the gate line and the common line;
A data line crossing the gate line on the gate insulating layer;
A thin film transistor connected to the gate line and the data line;
A dummy pattern spaced apart from the common line and connected to the data line;
A plurality of common electrodes connected to the common line; And
And a plurality of pixel electrodes arranged alternately with the common electrodes,
Wherein the gate line, the dummy pattern, the pixel electrodes, and the common electrode are disposed on the same layer, the dummy pattern has a width larger than the data line,
Wherein the dummy pattern is in direct contact with the data line. 삭제delete 제1항에 있어서,
상기 게이트 라인의 끝단에 게이트 패드를 더 포함하는 액정표시장치.The method according to claim 1,
And a gate pad at an end of the gate line. 제3항에 있어서,
상기 게이트 패드는 상기 게이트 라인과 동일층에 배치하는 액정표시장치.The method of claim 3,
And the gate pad is disposed on the same layer as the gate line. 제3항에 있어서,
상기 화소 전극들, 상기 공통 전극들 및 상기 게이트 패드는 투명한 도전막을 포함하는 액정표시장치.The method of claim 3,
Wherein the pixel electrodes, the common electrodes, and the gate pad each include a transparent conductive film. 제1항에 있어서,
상기 게이트 라인, 상기 공통 라인 및 상기 더미 패턴은 투명한 도전막 및 제1 금속막을 포함하는 액정표시장치.The method according to claim 1,
Wherein the gate line, the common line, and the dummy pattern include a transparent conductive film and a first metal film. 제1항에 있어서,
상기 데이터 라인의 끝단에 데이터 패드를 더 포함하는 액정표시장치.The method according to claim 1,
And a data pad at the end of the data line. 제7항에 있어서,
상기 박막 트랜지스터는 게이트 전극, 액티브 패턴, 소오스 전극 및 드레인 전극을 포함하는 액정표시장치.8. The method of claim 7,
Wherein the thin film transistor includes a gate electrode, an active pattern, a source electrode, and a drain electrode. 제8항에 있어서,
상기 액티브 패턴은 상기 게이트 전극에 대응하는 상기 게이트 절연층 상에 배치되는 액정표시장치.9. The method of claim 8,
Wherein the active pattern is disposed on the gate insulating layer corresponding to the gate electrode. 제8항에 있어서,
상기 드레인 전극은 상기 화소 전극들에 전기적으로 연결되는 액정표시장치.9. The method of claim 8,
And the drain electrode is electrically connected to the pixel electrodes. 제10항에 있어서,
상기 드레인 전극에 연결되는 상기 화소 전극들 각각의 에지 영역은 투명한 도전막 및 제1 금속막을 포함하는 액정표시장치.11. The method of claim 10,
And an edge region of each of the pixel electrodes connected to the drain electrode includes a transparent conductive film and a first metal film. 제11항에 있어서,
상기 드레인 전극은 상기 제1 금속막 상에 배치되는 액정표시장치.12. The method of claim 11,
And the drain electrode is disposed on the first metal film. 제8항에 있어서,
상기 드레인 전극은 상기 공통 라인과 오버랩되는 액정표시장치.9. The method of claim 8,
And the drain electrode overlaps with the common line. 제1항에 있어서,
상기 더미 패턴과 상기 공통 라인 사이의 거리는 상기 공통 라인 상의 상기 게이트 절연층의 두께의 1배 내지 3배인 액정표시장치.The method according to claim 1,
Wherein the distance between the dummy pattern and the common line is one to three times the thickness of the gate insulating layer on the common line. 제1항에 있어서,
상기 더미 패턴은 상기 데이터 라인의 길이 방향을 따라 배치되는 액정표시장치.The method according to claim 1,
Wherein the dummy pattern is disposed along the longitudinal direction of the data line. 삭제delete 제1항에 있어서,
상기 화소 전극들과 상기 공통 전극들 상의 패시베이션층을 더 포함하는 액정표시장치.The method according to claim 1,
And a passivation layer on the pixel electrodes and the common electrodes. 기판 상의 게이트 라인;
상기 게이트 라인과 평행한 공통 라인;
상기 게이트 라인 및 상기 공통 라인 상의 게이트 절연층;
상기 게이트 절연층 상에 상기 게이트 라인과 교차하는 데이터 라인;
상기 게이트 라인과 상기 데이터 라인과 연결된 박막 트랜지스터; 및
상기 공통 라인과 이격되고 상기 데이터 라인과 접촉 형성된 더미 패턴
을 포함하고,
상기 더미 패턴은 상기 공통 라인과 동일한 층에 상기 데이터 라인의 길이 방향을 따라 배치되며,
상기 게이트 라인, 상기 더미 패턴, 화소 전극들 및 공통 전극들은 동일층에 배치되며, 상기 더미 패턴은 상기 데이터 라인보다 큰 폭을 갖고,
상기 더미 패턴은 상기 데이터 라인에 직접 접촉되는 액정표시장치.A gate line on the substrate;
A common line parallel to the gate line;
A gate insulating layer on the gate line and the common line;
A data line crossing the gate line on the gate insulating layer;
A thin film transistor connected to the gate line and the data line; And
A dummy pattern spaced apart from the common line and formed in contact with the data line
/ RTI >
Wherein the dummy pattern is disposed along the longitudinal direction of the data line in the same layer as the common line,
Wherein the gate line, the dummy pattern, the pixel electrodes, and the common electrodes are disposed on the same layer, the dummy pattern has a width larger than the data line,
Wherein the dummy pattern is in direct contact with the data line. 기판 상에 투명한 도전막과 제1 금속층을 포함하는 게이트 라인, 게이트 전극, 공통 라인, 더미 패턴, 복수의 화소 전극들 및 복수의 공통 전극들을 형성하는 단계;
상기 더미 패턴과 상기 화소 전극들 및 공통 전극들을 제외한 상기 기판 상에 게이트 절연층을 형성하는 단계;
상기 게이트 전극에 대응하는 상기 게이트 절연층 상에 액티브 패턴을 형성하는 단계; 및
제2 금속층을 포함하는 데이터 라인, 소오스 전극 및 드레인 전극을 형성하고, 상기 투명한 도전막을 포함하는 상기 화소 전극들과 상기 공통 전극들을 형성하는 단계를 포함하고,
상기 더미 패턴은 상기 공통 라인과 이격되고, 상기 데이터 라인과 접촉 형성되고,
상기 게이트 라인, 상기 더미 패턴, 상기 화소 전극들 및 상기 공통 전극들은 동일층에 배치되며, 상기 더미 패턴은 상기 데이터 라인보다 큰 폭을 갖고,
상기 더미 패턴은 상기 데이터 라인에 직접 접촉되는 액정표시장치의 제조 방법.Forming a gate line, a gate electrode, a common line, a dummy pattern, a plurality of pixel electrodes, and a plurality of common electrodes including a transparent conductive film and a first metal layer on a substrate;
Forming a gate insulation layer on the substrate except for the dummy pattern and the pixel electrodes and the common electrodes;
Forming an active pattern on the gate insulating layer corresponding to the gate electrode; And
Forming a data line including a second metal layer, a source electrode and a drain electrode, and forming the pixel electrodes and the common electrodes including the transparent conductive film,
The dummy pattern being spaced apart from the common line, being in contact with the data line,
Wherein the gate line, the dummy pattern, the pixel electrodes, and the common electrode are disposed on the same layer, the dummy pattern has a width larger than the data line,
Wherein the dummy pattern is in direct contact with the data line. 제19항에 있어서,
상기 화소 전극들 및 상기 공통 전극들 상에 패시베이션층을 형성하는 단계를 포함하는 액정표시장치의 제조 방법.

20. The method of claim 19,
And forming a passivation layer on the pixel electrodes and the common electrodes.

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