JP4928712B2 - Thin film transistor array substrate and liquid crystal display device including the same - Google Patents

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Abstract

A gate wire including a gate line and a gate electrode is formed on an insulating substrate of a TFT array panel. A semiconductor pattern made of amorphous silicon is formed on the gate insulating layer covering the gate wire. A data wire including a data line, a source electrode, and a drain electrode is formed on the semiconductor pattern or the gate insulating layer covering the gate wire. A part of the semiconductor pattern extends under the data line, and a light blocking member overlapping the semiconductor pattern under the data line is formed using the same layer as the gate wire. The light blocking member is to prevent light incident upon the substrate from a backlight from entering the amorphous silicon layers; therefore, the stripes of different brightness and waterfall phenomenon in which the stripes move up and down can be removed in an LCD using a backlight driven by a rectangular wave of ON/OFF signals outputted from inverter.

Description

本発明は薄膜トランジスタアレイ基板及びこれを含む液晶表示装置に関する。   The present invention relates to a thin film transistor array substrate and a liquid crystal display device including the same.

液晶表示装置は現在最も広く使われている平板表示装置の一つで、電極が形成されている二枚の基板とその間に挿入されている液晶層から構成され、電極に電圧を印加して液晶層の液晶分子を再配列することにより、透過する光の量を調節する表示装置である。液晶表示装置の中でも現在主流となっているものは、二つの基板に電極が各々形成されて、電極に印加される電圧をスイッチングする薄膜トランジスタを有する液晶表示装置である。   The liquid crystal display device is one of the most widely used flat panel display devices, and is composed of two substrates on which electrodes are formed and a liquid crystal layer inserted between them. A display device that adjusts the amount of light transmitted by rearranging liquid crystal molecules in a layer. Among liquid crystal display devices, what is currently mainstream is a liquid crystal display device having electrodes formed on two substrates, each having a thin film transistor that switches a voltage applied to the electrodes.

このような液晶表示装置の一つの基板には、ゲート信号を伝達するゲート線または画像信号を伝達するデータ線を含む信号用配線と、データ線を通じて印加された画像信号が伝達される画素電極及びゲート信号を通じて各画素の画素電極に伝達される画像信号を制御する薄膜トランジスタなどが形成されている。他の基板には、様々な色の画像を実現するためのカラーフィルター及び画素間の光漏れを遮断したりコントラスト比の低下を防止するためのブラックマトリックスが形成されている。   One substrate of such a liquid crystal display device includes a signal line including a gate line for transmitting a gate signal or a data line for transmitting an image signal, a pixel electrode for transmitting an image signal applied through the data line, and A thin film transistor or the like for controlling an image signal transmitted to the pixel electrode of each pixel through a gate signal is formed. On the other substrate, a color filter for realizing images of various colors and a black matrix for blocking light leakage between pixels and preventing a decrease in contrast ratio are formed.

この時、薄膜トランジスタの半導体層としては、水素化された非晶質シリコンが主に用いられるが、製造工程の時に配線下部の非晶質シリコン層が除去できないので、配線の断線を防止するために、データ線の下部に非晶質シリコン層を残留させることが望ましい。   At this time, hydrogenated amorphous silicon is mainly used as the semiconductor layer of the thin film transistor. However, since the amorphous silicon layer under the wiring cannot be removed during the manufacturing process, in order to prevent disconnection of the wiring. It is desirable to leave an amorphous silicon layer below the data line.

しかし、液晶表示装置の光源であるバックライトから出る光は、非晶質シリコン層に入射して、非晶質シリコン層に電孔や電子を発生させ、光漏れ電流を生成する。このような光漏れ電流は液晶表示装置の特性を低下させる原因になる。特に、このような光漏れ電流はデータ線を通じて伝えられる画像信号を変化させる。結果的に、画素電極に伝達される画素電圧を変化させ、画像表示の時に輝度差のある帯が上下に動く現象が生じ、画質を低下させる。
(先行技術文献)
(特許文献)
(特許文献1) 米国特許出願公開第2002/0080295号明細書
However, light emitted from a backlight, which is a light source of the liquid crystal display device, enters the amorphous silicon layer, generates holes and electrons in the amorphous silicon layer, and generates a light leakage current. Such a light leakage current causes the characteristics of the liquid crystal display device to deteriorate. In particular, such a light leakage current changes an image signal transmitted through the data line. As a result, the pixel voltage transmitted to the pixel electrode is changed to cause a phenomenon in which a band having a luminance difference moves up and down during image display, thereby degrading image quality.
(Prior art documents)
(Patent Literature)
(Patent Document 1) US Patent Application Publication No. 2002/0080295 Specification

本発明が目的とする技術的課題は、液晶表示装置の表示特性を向上させることができる薄膜トランジスタアレイ基板及びこれを含む液晶表示装置を提供することである。   An object of the present invention is to provide a thin film transistor array substrate capable of improving the display characteristics of a liquid crystal display device and a liquid crystal display device including the same.

本発明による薄膜トランジスタアレイ基板及びこれを含む液晶表示装置には、データ線下部に位置する非晶質シリコン層下部に光遮断膜が形成されている。   In the thin film transistor array substrate and the liquid crystal display device including the same according to the present invention, a light blocking film is formed under the amorphous silicon layer located under the data line.

参考発明として示す液晶表示装置用薄膜トランジスタアレイ基板では、絶縁基板上部にゲート線及びゲート線と連結されたゲート電極を含むゲート配線が形成されている。ゲート配線を覆うゲート絶縁膜上部には、ゲート線と交差するデータ線、データ線に連結されているソース電極、ゲート電極を中心にソース電極と対向するドレーン電極を含むデータ配線が形成されている。ここで、ゲート電極のゲート絶縁膜上部には半導体層が形成され、半導体層の一部はデータ線下部まで延びており、基板上部にはゲート配線と同一層でデータ線の下の半導体層と重なっている光遮断膜が形成されている。また、基板上部にはドレーン電極と電気的に連結されている画素電極が形成されている。 In the thin-film transistor array substrate for a liquid crystal display device for reference invention, a gate wiring including a gate electrode connected to the gate line and the gate line on an insulating substrate top is formed. A data line including a data line intersecting the gate line, a source electrode connected to the data line, and a drain electrode facing the source electrode with the gate electrode as the center is formed on the gate insulating film covering the gate line. . Here, a semiconductor layer is formed on the gate insulating film of the gate electrode, a part of the semiconductor layer extends to the lower part of the data line, and the upper part of the substrate is the same layer as the gate wiring and below the data line. An overlapping light blocking film is formed. A pixel electrode electrically connected to the drain electrode is formed on the substrate.

この時、半導体層と重なる光遮断膜の幅は、半導体層の幅に比して少なくとも60%以上であることが好ましい。データ線下部の半導体層はデータ線と同じであるかデータ線より広い幅を有するように構成できる。ここで、ソース電極とドレーン電極との間のチャンネル部を除いた半導体層は、データ配線と同一のパターンで構成することができ、半導体層の一部をデータ配線の周縁の外部に露出させることもできる。   At this time, the width of the light blocking film overlapping the semiconductor layer is preferably at least 60% or more as compared with the width of the semiconductor layer. The semiconductor layer under the data line can be configured to have the same width as the data line or a wider width than the data line. Here, the semiconductor layer excluding the channel portion between the source electrode and the drain electrode can be configured in the same pattern as the data wiring, and a part of the semiconductor layer is exposed outside the periphery of the data wiring. You can also.

データ配線は下部膜と下部膜の上部に形成され、下部膜と異なる模様を有する上部膜を含む構成にすることができる。   The data wiring is formed on the lower film and the upper part of the lower film, and can include an upper film having a pattern different from that of the lower film.

本発明に係る薄膜トランジスタアレイ基板は、絶縁基板と、絶縁基板上に形成され、ゲート線及びゲート線と連結されているゲート電極を含むゲート配線と、ゲート配線を覆うゲート絶縁膜と、ゲート線と交差するデータ線、データ線に連結されているソース電極、ゲート電極を中心にソース電極と対向するドレーン電極を含むデータ配線と、ゲート絶縁膜上部に形成され、一部はデータ線の下部まで延びている半導体層と、データ線の下部の半導体層と重なり、ゲート配線と同一層に形成されている光遮断膜と、ドレーン電極と電気的に連結されている画素電極とを含み、データ配線は下部膜と、下部膜の上部に形成されている上部膜とを含み、ドレーン電極は画素電極と連結される部分で上部膜が除去されており、下部膜が凹凸を有する。A thin film transistor array substrate according to the present invention includes an insulating substrate, a gate wiring formed on the insulating substrate and including a gate line and a gate electrode connected to the gate line, a gate insulating film covering the gate wiring, a gate line, Data lines including intersecting data lines, source electrodes connected to the data lines, drain electrodes facing the source electrodes around the gate electrodes, and upper portions of the gate insulating film, part of which extends to the lower portions of the data lines The pixel layer electrically connected to the drain electrode, and the data line is formed of a light shielding film formed on the same layer as the gate line. The drain film includes a lower film and an upper film formed on the upper part of the lower film, and the drain electrode is removed at the portion connected to the pixel electrode, and the lower film has irregularities

ここで、半導体層と重なる光遮断膜の幅は、半導体層の幅に比べて少なくとも60%以上であることが好ましい。Here, the width of the light blocking film overlapping with the semiconductor layer is preferably at least 60% or more as compared with the width of the semiconductor layer.

また、データ線の下部の半導体層は、データ線と同一であるか、より広い幅で形成されていることが好ましい。In addition, the semiconductor layer below the data line is preferably the same as or wider than the data line.

ソース電極とドレーン電極との間のチャンネル部を除いた半導体層は、データ配線と同一のパターンで形成されていることが好ましい。The semiconductor layer excluding the channel portion between the source electrode and the drain electrode is preferably formed in the same pattern as the data wiring.

また、半導体層の一部は、データ配線の周縁外部に露出していることが好ましい。Moreover, it is preferable that a part of the semiconductor layer is exposed outside the periphery of the data wiring.

このような本発明による薄膜トランジスタアレイ基板を含む液晶表示装置の光源として使用されるバックライトは、オン/オフの矩形波信号を出力するインバータにより駆動される。   The backlight used as the light source of the liquid crystal display device including the thin film transistor array substrate according to the present invention is driven by an inverter that outputs an on / off rectangular wave signal.

本発明では、データ線の下部に位置する非晶質シリコン層に入射されるバックライトの光を遮断する光遮断膜が配置されて液晶表示装置の表示特性を向上させることができる。特に、インバータにより駆動されるバックライトを利用する液晶表示装置において、画像が表示される時に輝度差のある帯が発生することを防止でき、帯が動く滝現象を除去することができる。   In the present invention, the light blocking film that blocks the light of the backlight incident on the amorphous silicon layer located below the data line is disposed to improve the display characteristics of the liquid crystal display device. In particular, in a liquid crystal display device using a backlight driven by an inverter, it is possible to prevent a band having a luminance difference from occurring when an image is displayed, and to eliminate a waterfall phenomenon in which the band moves.

添付した図面を参照して本発明の実施例に対して本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態で実現することができ、ここで説明する実施例に限定されない。   The embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily implement the embodiments. However, the present invention can be realized in various forms and is not limited to the embodiments described herein.

図面は、種々の層及び領域を明確に表現するために厚さを拡大して示している。明細書全体を通じて類似した部分については同一の図面符号を付けている。層、膜、領域、板などの部分が他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時は、中間に他の部分がないことを意味する。   In the drawings, the thickness is shown enlarged to clearly represent the various layers and regions. Throughout the specification, similar parts are denoted by the same reference numerals. When a layer, film, region, plate, etc. is “on top” of another part, this is not limited to being “immediately above” other parts, and there is another part in the middle Including cases. Conversely, when a part is “just above” another part, it means that there is no other part in the middle.

以下、本発明の実施例による薄膜トランジスタアレイ基板及びこれを含む液晶表示装置に対して図面を参照して詳細に説明する。
(参考例)
まず、図1及び図2を参照して本発明の第1の参考例による液晶表示装置用薄膜トランジスタアレイ基板の構造について詳細に説明する。図1は本発明の参考例による液晶表示装置用薄膜トランジスタアレイ基板の配置図で、図2は図1のII-II'線に沿った断面図で、薄膜トランジスタアレイ基板とこれと対向する対向基板と一緒に示されている。
Hereinafter, a thin film transistor array substrate and a liquid crystal display device including the same according to embodiments of the present invention will be described in detail with reference to the drawings.
(Reference example)
First, the structure of a thin film transistor array substrate for a liquid crystal display device according to a first reference example of the present invention will be described in detail with reference to FIGS. FIG. 1 is a layout view of a thin film transistor array substrate for a liquid crystal display device according to a reference example of the present invention. FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. Shown together.

薄膜トランジスタアレイ基板100には、下部絶縁基板110上に単一のアルミニウム(Al)からなる下部膜201と、モリブデンまたはクロムなどと他の物質と接触特性の良い上部膜202を含むゲート線121がテーパ構造で形成されている。ゲート線121は、端部125を通じて外部からのゲート信号の印加を受ける。ゲート線121には薄膜トランジスタのゲート電極123が含まれている。また、ゲート線121は、以降形成される画素電極190と連結されている維持蓄電器用導電体パターン177と重なって、画素の電荷保存能力を向上させる維持蓄電器を構成する。ここで、電荷保存能力が不足する場合は、ゲート配線と分離する維持配線を追加することもできる。また、絶縁基板110上部には縦方向に延びて、フローティングされている光遮断膜129が形成されている。光遮断膜129は、以降形成されるデータ線171下部に位置する非晶質シリコン層150、163と重なって、基板110の下部から入射されるバックライト光が、非晶質シリコン層150、163に入射されることを遮断する機能を有する。   In the thin film transistor array substrate 100, a gate line 121 including a lower film 201 made of a single aluminum (Al) and an upper film 202 having good contact characteristics with molybdenum or chromium and other substances on a lower insulating substrate 110 is tapered. It is formed with a structure. The gate line 121 receives an external gate signal through the end portion 125. The gate line 121 includes a gate electrode 123 of a thin film transistor. In addition, the gate line 121 overlaps with the storage capacitor conductive pattern 177 connected to the pixel electrode 190 to be formed later, and constitutes a storage capacitor that improves the charge storage capability of the pixel. Here, if the charge storage capability is insufficient, a maintenance wiring separated from the gate wiring can be added. Further, a floating light blocking film 129 is formed on the insulating substrate 110 so as to extend in the vertical direction. The light blocking film 129 overlaps with the amorphous silicon layers 150 and 163 located below the data line 171 to be formed later, and the backlight light incident from the bottom of the substrate 110 is reflected by the amorphous silicon layers 150 and 163. Has a function of blocking incident light.

基板110上には、窒化ケイ素(SiNx)などからなるゲート絶縁膜140がゲート線121と光遮断膜129を覆っている。   On the substrate 110, a gate insulating film 140 made of silicon nitride (SiNx) or the like covers the gate line 121 and the light blocking film 129.

ゲート電極125のゲート絶縁膜140上部には、非晶質シリコンなどの半導体からなる半導体層150が形成されている。半導体層150上部には、シリサイドまたはn型不純物が高濃度でドーピングされているn+水素化非晶質シリコンなどの物質で作られた抵抗接触層163、165が各々形成されている。この場合、非晶質シリコン層150、163は、以降形成されるデータ線171が段差のため断線されることを防止するために、データ線171に沿って縦方向に延びて、光遮断膜129と重なっている。ここでは、光遮断膜129の幅が非晶質シリコン層150、163の幅より広いが、狭い幅を有することができる。光遮断膜129と非晶質シリコン層が重なる幅は、非晶質シリコン層150、163の幅に対して少なくとも60%以上であることが好ましい。また、光遮断膜129は、以降形成される互いに隣接する画素領域の画素電極190間に位置するが、画素電極190と重ならないことが好ましい。   A semiconductor layer 150 made of a semiconductor such as amorphous silicon is formed on the gate insulating film 140 of the gate electrode 125. Resistive contact layers 163 and 165 made of a material such as n + hydrogenated amorphous silicon doped with a high concentration of silicide or n-type impurities are formed on the semiconductor layer 150, respectively. In this case, the amorphous silicon layers 150 and 163 extend in the vertical direction along the data line 171 to prevent the data line 171 formed thereafter from being disconnected due to a step, and the light blocking film 129. It overlaps with. Here, the light blocking film 129 is wider than the amorphous silicon layers 150 and 163, but may have a narrow width. The width where the light blocking film 129 and the amorphous silicon layer overlap is preferably at least 60% or more of the width of the amorphous silicon layers 150 and 163. In addition, the light blocking film 129 is located between the pixel electrodes 190 in the pixel regions formed adjacent to each other, but preferably does not overlap the pixel electrode 190.

抵抗接触層163、165またはゲート絶縁膜140上には、モリブデンやモリブデン合金からなる複数のデータ線171及びドレーン電極175が形成されている。データ線171は、縦方向に延びてゲート線121と交差して画素領域を定義しており、光遮断膜129及び縦方向に延びた非晶質シリコン層150、163と重なっている。データ線171のうち抵抗接触層163上部まで延びている部分は、薄膜トランジスタのソース電極173である。データ線171の一端に連結されている端部179は外部からの画像信号の印加を受ける。また、データ線171と同一層には、保持容量を向上させるためにゲート線121と重なっており、以降形成される画素電極190と電気的に連結されている維持蓄電器用導電体パターン177が形成されている。   A plurality of data lines 171 and drain electrodes 175 made of molybdenum or a molybdenum alloy are formed on the resistive contact layers 163 and 165 or the gate insulating film 140. The data line 171 extends in the vertical direction and intersects the gate line 121 to define a pixel region, and overlaps the light blocking film 129 and the amorphous silicon layers 150 and 163 extending in the vertical direction. A portion of the data line 171 extending to the upper portion of the resistive contact layer 163 is a source electrode 173 of the thin film transistor. An end 179 connected to one end of the data line 171 receives an external image signal. Further, in the same layer as the data line 171, a storage capacitor conductor pattern 177 that overlaps with the gate line 121 and is electrically connected to the pixel electrode 190 to be formed later is formed in order to improve the storage capacity. Has been.

ここで、データ線171及びドレーン電極175は、ゲート線121と同様にアルミニウムやアルミニウム合金または銀や銀合金の導電膜を含むことが好ましく、クロムまたはモリブデンやモリブデン合金の導電膜を含む多層膜から構成されることができる。また、モリブデンやモリブデン合金の導電膜/アルミニウムの導電膜/モリブデンまたはモリブデン合金の導電膜の3層膜から構成されることもできる。   Here, like the gate line 121, the data line 171 and the drain electrode 175 preferably include a conductive film of aluminum, an aluminum alloy, or silver or a silver alloy, and are formed of a multilayer film including a conductive film of chromium, molybdenum, or molybdenum alloy. Can be configured. Further, it may be composed of a three-layer film of molybdenum or molybdenum alloy conductive film / aluminum conductive film / molybdenum or molybdenum alloy conductive film.

データ線171とドレーン電極175及びこれらに覆われない半導体層150上部には、窒化ケイ素またはa-Si:C:O:Hなどを含む低誘電率絶縁物質の保護膜180が形成されている。ここで、保護膜180は、平坦化特性が優れて感光性を有する有機物質からなる有機絶縁膜をさらに含むことができる。このような場合、有機絶縁膜はソース及びドレーン電極173、175の間に露出される半導体層150を直接覆わないことが好ましい。また、ゲート線121及びデータ線171それぞれの端部125、179が位置するパッド部からは有機絶縁物質を完全に取り除くことが好ましい。このような構造は、パッド部のゲート線121及びデータ線171上部に走査信号及び映像信号を各々伝達するために、薄膜トランジスタ基板上部にゲート駆動集積回路及びデータ駆動集積回路を直接実装するCOG(chip on glass)方式の液晶表示装置に適用する時にさらに有効である。   A protective film 180 of a low dielectric constant insulating material including silicon nitride or a-Si: C: O: H is formed on the data line 171 and the drain electrode 175 and the semiconductor layer 150 not covered with the data line 171 and the drain electrode 175. Here, the protective film 180 may further include an organic insulating film made of an organic material having excellent planarization characteristics and photosensitivity. In such a case, it is preferable that the organic insulating film does not directly cover the semiconductor layer 150 exposed between the source and drain electrodes 173 and 175. In addition, it is preferable to completely remove the organic insulating material from the pad portion where the end portions 125 and 179 of the gate line 121 and the data line 171 are located. In such a structure, the gate driving integrated circuit and the data driving integrated circuit are directly mounted on the thin film transistor substrate in order to transmit the scanning signal and the video signal to the gate line 121 and the data line 171 in the pad portion, respectively. This is more effective when applied to an on-glass type liquid crystal display device.

保護膜180には、ドレーン電極175、維持蓄電器用導電体パターン177及びデータ線端部179を各々露出する接触孔185、187、189が形成されており、ゲート絶縁膜140と一緒にゲート線端部125を露出する接触孔182が形成されている。   The protective film 180 is formed with contact holes 185, 187, and 189 that expose the drain electrode 175, the storage capacitor conductive pattern 177, and the data line end 179, respectively. A contact hole 182 exposing the portion 125 is formed.

保護膜180上部には、接触孔185を通じてドレーン電極175と電気的に連結され、画素領域に位置し、透明な導電物質であるITO(indium tin oxide)またはIZO(indium zinc oxide)から構成される画素電極190が形成されている。この時、開口率を確保するために画素電極190はデータ線171またはゲート線121と重なることが好ましい。しかし、保護膜180の誘電率を考慮して、データ線171及びゲート線121を通じて伝えられる信号の干渉を最少化するために、画素電極190はデータ線171またはゲート線121と重ならない構成にすることもできる。また、保護膜180上には、接触孔182、189を通じて各々ゲート線及びデータ線それぞれの端部125、179と連結されている補助ゲート部材92及び補助データ部材97が形成されている。ここで、補助ゲート及びデータ部材92、97は、ゲート線及びデータ線それぞれの端部125、179を保護するためのもので必須ではない。   The upper portion of the protective film 180 is electrically connected to the drain electrode 175 through the contact hole 185, and is formed of ITO (indium tin oxide) or IZO (indium zinc oxide), which is a transparent conductive material, located in the pixel region. A pixel electrode 190 is formed. At this time, the pixel electrode 190 preferably overlaps with the data line 171 or the gate line 121 in order to ensure the aperture ratio. However, the pixel electrode 190 does not overlap the data line 171 or the gate line 121 in order to minimize interference of signals transmitted through the data line 171 and the gate line 121 in consideration of the dielectric constant of the protective film 180. You can also Further, the auxiliary gate member 92 and the auxiliary data member 97 are formed on the protective film 180 and connected to the ends 125 and 179 of the gate line and the data line through the contact holes 182 and 189, respectively. Here, the auxiliary gate and data members 92 and 97 are not essential for protecting the end portions 125 and 179 of the gate line and the data line, respectively.

薄膜トランジスタアレイ基板100と対向する対向基板200には、上部絶縁基板210に、画素領域に開口部を有するブラックマトリックス(図示せず)が形成されている。そして、それぞれの画素領域には赤色、緑色、青色のカラーフィルター(図示せず)が形成されており、画素電極190と対向して液晶分子を駆動するために、共通電圧が伝達される共通電極210が全面に形成されている。   On the counter substrate 200 facing the thin film transistor array substrate 100, a black matrix (not shown) having an opening in the pixel region is formed on the upper insulating substrate 210. A red, green, and blue color filter (not shown) is formed in each pixel region, and a common electrode that transmits a common voltage to drive the liquid crystal molecules facing the pixel electrode 190 is provided. 210 is formed on the entire surface.

このような第1の参考例による薄膜トランジスタアレイ基板100を含む液晶表示装置は、薄膜トランジスタ基板100と対向する対向基板200及び薄膜トランジスタアレイ基板100を中心に対向基板200の反対側から入射する光を発光するバックライト500を含む。この時、バックライト500はインバータを通じて出力されるオン/オフの信号の矩形波により駆動される。 The liquid crystal display device including the thin film transistor array substrate 100 according to the first reference example emits light incident from the opposite side of the counter substrate 200 with the counter substrate 200 facing the thin film transistor substrate 100 and the thin film transistor array substrate 100 as a center. A backlight 500 is included. At this time, the backlight 500 is driven by a rectangular wave of an on / off signal output through an inverter.

第1の参考例とは異なって、光遮断膜129を有しない液晶表示装置の場合、バックライトがオンになった時は、バックライトから発光した光が非晶質シリコン層150、163に入射する。入射したバックライトの光により非晶質シリコン層150、163には電子と正孔が生成され、これらは画像信号印加の際にデータ線171を通じて伝達される電荷と再結合する。一方、バックライトがオフになった時は、非晶質シリコン層150、163には電子と正孔が生成されず、データ線171を通じて伝達される画像信号の遅延だけが発生する。これにより、バックライトのオン/オフによりデータ線171を通じて伝達される画像信号が変化して、以降の画素電極190に伝達される画素電圧を変化させることになる。その結果、画像表示の時に輝度差のある帯が発生する。さらに、バックライトを駆動するインバータの周波数、つまりバックライトのオン/オフ周波数とフレーム周波数、即ち全てのゲート線121に対して順次にゲート信号が印加される周波数が同期されなかった時には、輝度差のある帯が上下に動く滝現象が発生する。 Unlike the first reference example , in the case of a liquid crystal display device having no light blocking film 129, when the backlight is turned on, light emitted from the backlight is incident on the amorphous silicon layers 150 and 163. To do. Incident light from the backlight generates electrons and holes in the amorphous silicon layers 150 and 163, which are recombined with charges transmitted through the data line 171 when an image signal is applied. On the other hand, when the backlight is turned off, electrons and holes are not generated in the amorphous silicon layers 150 and 163, and only a delay of an image signal transmitted through the data line 171 occurs. Accordingly, the image signal transmitted through the data line 171 is changed by turning on / off the backlight, and the pixel voltage transmitted to the subsequent pixel electrode 190 is changed. As a result, a band having a luminance difference is generated during image display. Further, when the frequency of the inverter that drives the backlight, that is, the backlight on / off frequency and the frame frequency, that is, the frequency at which the gate signals are sequentially applied to all the gate lines 121 are not synchronized, the luminance difference is obtained. A waterfall phenomenon occurs in which a strip with sway moves up and down.

第1の参考例による薄膜トランジスタアレイ基板を含む液晶表示装置は、データ線171に沿って形成された非晶質シリコン層150、163下部に光遮断膜129を備えており、バックライトがオンになった時非晶質シリコン層150、163に入射するバックライトの光を遮断することができる。従って、光遮断膜129は、非晶質シリコン層150、163にバックライトによる電子または正孔が生成することを防止して、画像表示の時に輝度差のある帯の発生や滝現象が発生することを防止し、液晶表示装置の画質を向上させることができる。 The liquid crystal display device including the thin film transistor array substrate according to the first reference example includes the light blocking film 129 below the amorphous silicon layers 150 and 163 formed along the data lines 171, and the backlight is turned on. Then, the light of the backlight incident on the amorphous silicon layers 150 and 163 can be blocked. Therefore, the light blocking film 129 prevents the generation of electrons or holes due to the backlight in the amorphous silicon layers 150 and 163, and a band having a luminance difference or a waterfall phenomenon occurs during image display. This can be prevented and the image quality of the liquid crystal display device can be improved.

一方、このような第1の参考例による液晶表示装置用薄膜トランジスタアレイ基板は、ゲート配線121またはデータ線171が比抵抗の低いアルミニウムを含んでおり、大型の液晶表示装置に適用することができ、表示特性を向上させることができる。 On the other hand, in the thin film transistor array substrate for a liquid crystal display device according to the first reference example , the gate wiring 121 or the data line 171 contains aluminum having a low specific resistance, and can be applied to a large liquid crystal display device. Display characteristics can be improved.

以下、図3a乃至図6b、図1及び図2を参照して参考例による薄膜トランジスタアレイ基板の製造方法について具体的に説明する。 Hereinafter, a method of manufacturing the thin film transistor array substrate according to the reference example will be described in detail with reference to FIGS. 3A to 6B, FIGS.

まず、図3a及び図3bに示したように、ガラス基板110上部にアルミニウムの下部膜201とクロムまたはモリブデンやモリブデン合金の上部膜202を各々2000Å〜4000Å及び500Å〜2000Å程の厚さに順次積層し、マスクを利用した写真エッチング工程により上部膜202と下部膜201を一緒にパターニングして、ゲート線121と光遮断膜29を形成する。この時、ゲート線121及び光遮断膜129は、20〜80゜範囲のテーパ角を有するテーパ構造に形成する。エッチング工程は湿式エッチングが好ましい。上部膜202がモリブデンやモリブデン合金である場合は、同一なエッチング液を利用して一つのエッチング条件でパターニングすることもできる。   First, as shown in FIGS. 3a and 3b, an aluminum lower film 201 and a chromium or molybdenum or molybdenum alloy upper film 202 are sequentially stacked on the glass substrate 110 in thicknesses of about 2000 to 4000 mm and 500 to 2000 mm, respectively. Then, the upper film 202 and the lower film 201 are patterned together by a photo etching process using a mask to form the gate line 121 and the light blocking film 29. At this time, the gate line 121 and the light blocking film 129 are formed in a tapered structure having a taper angle in the range of 20 to 80 °. The etching process is preferably wet etching. In the case where the upper film 202 is made of molybdenum or a molybdenum alloy, patterning can be performed under one etching condition using the same etching solution.

次に、図4a及び図4bに示したように、窒化ケイ素(SiNX)からなるゲート絶縁膜140、非晶質シリコン(a-Si:H)からなる半導体層150、ドーピングされた非晶質シリコン層(n+a-Si:H)160の3層膜を連続して積層し、マスクを利用したパターニング工程により半導体層150とドーピングされた非晶質シリコン層160をパターニングして、ゲート電極125と対向するゲート絶縁膜140上部に半導体層150と抵抗接触層160を形成する。この時、非晶質シリコン層150、160は、乾式エッチングで一度にパターニングして、以降形成されるデータ線171が非晶質シリコン層150、160の段差のため断線されることを防止するために、データ線171に沿って縦方向に形成する。しかし、前述のように、インバータを利用して駆動するバックライトの光が非晶質シリコン層150、160に入射する時は、液晶表示装置の特性が低下する。本発明の実施例においては、バックライトの光が非晶質シリコン層150、160に入射することを防止するために、データ線171下部に位置する非晶質シリコン層150、160下部に光遮断膜129を形成する。 Next, as shown in FIGS. 4a and 4b, a gate insulating film 140 made of silicon nitride (SiN x ), a semiconductor layer 150 made of amorphous silicon (a-Si: H), and doped amorphous Three layers of a silicon layer (n + a-Si: H) 160 are successively stacked, and the semiconductor layer 150 and the doped amorphous silicon layer 160 are patterned by a patterning process using a mask to obtain a gate electrode. A semiconductor layer 150 and a resistive contact layer 160 are formed on the gate insulating film 140 facing the layer 125. At this time, the amorphous silicon layers 150 and 160 are patterned at one time by dry etching, so that the data lines 171 formed thereafter are prevented from being disconnected due to the steps of the amorphous silicon layers 150 and 160. And formed in the vertical direction along the data line 171. However, as described above, when backlight light driven using an inverter is incident on the amorphous silicon layers 150 and 160, the characteristics of the liquid crystal display device are degraded. In an embodiment of the present invention, in order to prevent backlight light from entering the amorphous silicon layers 150 and 160, light is blocked at the lower portions of the amorphous silicon layers 150 and 160 located under the data lines 171. A film 129 is formed.

次に、図5a乃至図5bに示したように、アルミニウムやアルミニウム合金の導電膜、またはクロムまたはモリブデンやモリブデン合金の導電膜を2000Å程度の厚さに積層し、マスクを利用した写真エッチング工程によりパターニングして、ゲート線121と交差するデータ線171、ドレーン電極175、維持蓄電器用導電体パターン177をテーパ構造で形成する。   Next, as shown in FIGS. 5a to 5b, a conductive film made of aluminum or aluminum alloy, or a conductive film made of chromium or molybdenum or molybdenum alloy is laminated to a thickness of about 2000 mm, and a photolithography process using a mask is performed. By patterning, a data line 171 intersecting with the gate line 121, a drain electrode 175, and a storage capacitor conductor pattern 177 are formed in a taper structure.

この時、データ配線171はアルミニウムの導電膜を含む構成とすることができ、このような場合には、アルミニウムの導電膜が中央に位置させて、その上部及び下部にモリブデンやモリブデン合金の導電膜を形成することが好ましい。   At this time, the data wiring 171 can be configured to include an aluminum conductive film. In such a case, the aluminum conductive film is located in the center, and a molybdenum or molybdenum alloy conductive film is formed above and below the aluminum conductive film. Is preferably formed.

次に、データ配線171及びドレーン電極175で覆われないドーピングされた非晶質シリコン層パターン160をエッチングし、ゲート電極123を中心に両側に分離させる一方、両側のドーピングされた非晶質シリコン層163、165間の半導体層パターン150を露出させる。次に、露出された半導体層150表面を安定化させるために酸素プラズマ処理を実施することが好ましい。   Next, the doped amorphous silicon layer pattern 160 that is not covered with the data wiring 171 and the drain electrode 175 is etched and separated on both sides around the gate electrode 123, while the doped amorphous silicon layers on both sides are separated. The semiconductor layer pattern 150 between 163 and 165 is exposed. Next, oxygen plasma treatment is preferably performed to stabilize the exposed surface of the semiconductor layer 150.

次に、図6a及び6bのように、窒化ケイ素を積層したり、PECVD(plasma enhanced chemical vapor deposition)方法によりa-Si:C:O膜またはa-Si:O:F膜などの低誘電率CVD膜を蒸着して保護膜180を形成する。次いで、マスクを利用した写真エッチング工程によりゲート絶縁膜140と一緒にパターニングし、ゲート線端部125、ドレーン電極175、データ線端部179及び維持蓄電器用導電体パターン177を露出する接触孔182、185、189、187を形成する。この時、接触孔182、185、189、187を通じて露出された部分からアルミニウムの導電膜が露出する場合は、以降形成されるITOまたはIZOの画素電極190との接触特性を考慮して、アルミニウムの導電膜を取り除くことが好ましい。   Next, as shown in FIGS. 6a and 6b, a low dielectric constant such as an a-Si: C: O film or an a-Si: O: F film is formed by stacking silicon nitride or by PECVD (plasma enhanced chemical vapor deposition). A protective film 180 is formed by depositing a CVD film. Next, a contact hole 182 exposing the gate line end 125, the drain electrode 175, the data line end 179, and the storage capacitor conductor pattern 177 is patterned together with the gate insulating film 140 by a photoetching process using a mask, 185, 189 and 187 are formed. At this time, if the aluminum conductive film is exposed from the portions exposed through the contact holes 182, 185, 189, 187, the contact characteristics with the ITO or IZO pixel electrode 190 to be formed later are taken into consideration. It is preferable to remove the conductive film.

次に、図1及び図2のように、ITOまたはIZOの透明導電物質を900Å程度の厚さに蒸着し、マスクを写真エッチング工程によりパターニングして、接触孔187、185を通じてドレーン電極175及び維持蓄電器用導電体パターン177と連結される画素電極190と接触孔182、189を通じてゲート線及びデータ線の各端部125、179とそれぞれ連結される補助ゲート部材92及び補助データ部材97を形成する。   Next, as shown in FIGS. 1 and 2, a transparent conductive material of ITO or IZO is deposited to a thickness of about 900 mm, the mask is patterned by a photo etching process, and the drain electrode 175 and the sustain electrode 175 are maintained through the contact holes 187 and 185. The auxiliary gate member 92 and the auxiliary data member 97 are formed to be connected to the ends 125 and 179 of the gate line and the data line through the pixel electrode 190 connected to the capacitor pattern 177 and the contact holes 182 and 189, respectively.

前記、半導体層とデータ線を互いに異なるマスクを利用した写真エッチング工程により形成する方法に基づいて本発明の実施例を説明した。ところが、製造コストを最少化するために、半導体層とデータ線を一つの感光膜パターンを利用した写真エッチング工程により形成する液晶表示装置用薄膜トランジスタアレイ基板の製造方法によっても、データ線下部に非晶質シリコン層が残されて光遮断膜を有する参考例を同様に適用できる。これについて図面を参照して詳細に説明する。 The embodiment of the present invention has been described based on the method of forming the semiconductor layer and the data line by a photolithography process using different masks. However, in order to minimize the manufacturing cost, a thin film transistor array substrate for a liquid crystal display device in which a semiconductor layer and a data line are formed by a photo etching process using a single photosensitive film pattern is also used to form an amorphous layer below the data line. A reference example having a light blocking film with a porous silicon layer left is also applicable. This will be described in detail with reference to the drawings.

まず、図7〜図9を参照して第2の参考例による液晶表示装置用薄膜トランジスタ基板の単位画素構造について詳細に説明する。 First, a unit pixel structure of a thin film transistor substrate for a liquid crystal display device according to a second reference example will be described in detail with reference to FIGS.

図7は第2の参考例による液晶表示装置用薄膜トランジスタ基板の配置図で、図8及び図9は各々図7に示した薄膜トランジスタ基板のVIII-VIII'線及びIX-IX'線に沿った断面図である。図8及び図9には対向基板が省略されている。 FIG. 7 is a layout view of a thin film transistor substrate for a liquid crystal display device according to a second reference example , and FIGS. 8 and 9 are cross sections taken along lines VIII-VIII ′ and IX-IX ′ of the thin film transistor substrate shown in FIG. FIG. 8 and 9, the counter substrate is omitted.

まず、絶縁基板110上に、アルミニウムからなる導電膜を含む複数のゲート線121がテーパ構造で形成されている。ゲート線121と同一の層には、ゲート線121と平行で、対向基板200(図2参照)の共通電極220(図2参照)に入力される共通電極電圧または隣接する画素行の薄膜トランジスタにゲート信号を伝達する前段のゲート線121に電気的に連結されて、前段のゲート電圧などの電圧の印加を受ける維持電極線131が形成されている。維持電極線131は、後述する画素電極190と連結されたドレーン電極175と重なって、画素の電荷保存能力を向上させる維持蓄電器を構成するが、後述する画素電極190とゲート線121の重畳で発生する保持容量が充分な場合には形成しないこともある。また、ゲート線121と同一の層には、以降形成されるデータ線171下部に位置する非晶質シリコン層152、163と重なって、基板110の下部から非晶質シリコン層152、163に入射する光を遮断するための光遮断膜129が形成されている。ここでは、光遮断膜129が第1の参考例と異なって、非晶質シリコン層152、163より狭い幅を有する。そして、第1の参考例と同様に、光遮断膜129と非晶質シリコン層152、163が重なる幅は非晶質シリコン層152、163の幅に対して少なくとも60%以上であることが好ましい。 First, a plurality of gate lines 121 including a conductive film made of aluminum are formed on the insulating substrate 110 in a tapered structure. In the same layer as the gate line 121, the gate is connected to the common electrode voltage input to the common electrode 220 (see FIG. 2) of the counter substrate 200 (see FIG. 2) or the thin film transistor in the adjacent pixel row in parallel with the gate line 121. A storage electrode line 131 is formed which is electrically connected to a previous gate line 121 for transmitting a signal and receives a voltage such as a previous gate voltage. The storage electrode line 131 overlaps with a drain electrode 175 connected to a pixel electrode 190, which will be described later, and constitutes a storage capacitor that improves the charge storage capability of the pixel, but is generated by the overlap of the pixel electrode 190, which will be described later, and the gate line 121. If the holding capacity is sufficient, it may not be formed. Further, the same layer as the gate line 121 overlaps with the amorphous silicon layers 152 and 163 located below the data line 171 to be formed later, and enters the amorphous silicon layers 152 and 163 from the lower portion of the substrate 110. A light blocking film 129 for blocking the light to be formed is formed. Here, unlike the first reference example , the light blocking film 129 has a narrower width than the amorphous silicon layers 152 and 163. As in the first reference example , the width where the light blocking film 129 and the amorphous silicon layers 152 and 163 overlap is preferably at least 60% or more of the width of the amorphous silicon layers 152 and 163. .

ゲート線121及び維持電極線131上には、窒化ケイ素(SiNx)などからなるゲート絶縁膜140が形成され、ゲート線121、維持電極線131及び光遮断膜129を覆っている。 A gate insulating film 140 made of silicon nitride (SiN x ) or the like is formed on the gate line 121 and the storage electrode line 131 to cover the gate line 121, the storage electrode line 131, and the light blocking film 129.

ゲート絶縁膜140上には、多結晶シリコンまたは非晶質シリコンなどからなる半導体パターン152が形成されている。半導体パターン152上には、リン(P)などのn型またはp型不純物で高濃度にドーピングされた非晶質シリコンなどから構成される抵抗性接触層パターンまたは中間層パターン163、165が形成されている。   A semiconductor pattern 152 made of polycrystalline silicon or amorphous silicon is formed on the gate insulating film 140. Resistive contact layer patterns or intermediate layer patterns 163 and 165 made of amorphous silicon or the like doped with n-type or p-type impurities such as phosphorus (P) at a high concentration are formed on the semiconductor pattern 152. ing.

抵抗性接触層パターン163、165上には、クロムまたはモリブデンやモリブデン合金からなる導電膜またはアルミニウムやアルミニウム合金の導電膜を含むデータ線171及びドレーン電極175がテーパ構造で形成されている。データ線171は縦方向に延びてゲート線121と交差しており、外部から画像信号の印加を受けるデータ線端部179と薄膜トランジスタのソース電極173を有する。ソース電極173は、薄膜トランジスタのチャンネル部(C)に対して維持電極線131と重なる薄膜トランジスタのドレーン電極175の反対側に位置する。   On the resistive contact layer patterns 163 and 165, a data line 171 and a drain electrode 175 including a conductive film made of chromium, molybdenum, or a molybdenum alloy or a conductive film made of aluminum or an aluminum alloy are formed in a tapered structure. The data line 171 extends in the vertical direction and intersects with the gate line 121, and includes a data line end portion 179 that receives an image signal applied from the outside and a source electrode 173 of a thin film transistor. The source electrode 173 is positioned on the opposite side of the drain electrode 175 of the thin film transistor that overlaps the storage electrode line 131 with respect to the channel portion (C) of the thin film transistor.

接触層パターン163、165は、その下部の半導体パターン152とその上部のデータ線171及びドレーン電極175の接触抵抗を低くする役割をし、データ線171及びドレーン電極175と完全に同一な形態を有する。即ち、データ線部中間層パターン163はデータ線171と同一で、ドレーン電極用中間層パターン163はドレーン電極173と同一である。   The contact layer patterns 163 and 165 serve to lower the contact resistance between the lower semiconductor pattern 152 and the upper data line 171 and drain electrode 175, and have the same configuration as the data line 171 and drain electrode 175. . That is, the data line portion intermediate layer pattern 163 is the same as the data line 171, and the drain electrode intermediate layer pattern 163 is the same as the drain electrode 173.

一方、半導体パターン152は、薄膜トランジスタのチャンネル部Cを除けば、データ線171及びドレーン電極175とその下部の抵抗性接触層パターン163、165とパターンが同一である。具体的には、薄膜トランジスタのチャンネル部(C)において、データ線部171、特にソース電極173とドレーン電極175が分離されており、データ線部中間層163とドレーン電極用接触層パターン165も分離されている。しかし、薄膜トランジスタ用半導体パターン152は、ここで分離されず連結されて薄膜トランジスタのチャンネルを生成する。ここで、半導体パターン152はデータ線171周縁外部に露出されており、データ線171下部に位置する半導体パターン152は光遮断膜129より広い幅を有する。   On the other hand, except for the channel portion C of the thin film transistor, the semiconductor pattern 152 has the same pattern as the data line 171 and the drain electrode 175 and the underlying resistive contact layer patterns 163 and 165. Specifically, in the channel portion (C) of the thin film transistor, the data line portion 171, particularly the source electrode 173 and the drain electrode 175 are separated, and the data line portion intermediate layer 163 and the drain electrode contact layer pattern 165 are also separated. ing. However, the thin film transistor semiconductor patterns 152 are connected without being separated here to generate a thin film transistor channel. Here, the semiconductor pattern 152 is exposed outside the periphery of the data line 171, and the semiconductor pattern 152 positioned below the data line 171 has a width wider than that of the light blocking film 129.

データ線171及びドレーン電極175とこれらにより覆われない半導体層152上部には、低い誘電率を有する有機物質から構成される有機絶縁膜または第1の実施例と同様の低誘電率PECVD膜を含む保護膜180が形成されている。保護膜180は、データ線端部179及びドレーン電極175を露出する接触孔189、185を有し、さらにゲート絶縁膜140と共にゲート線端部125を露出する接触孔182を有する。   The data line 171 and the drain electrode 175 and the upper portion of the semiconductor layer 152 not covered by these include an organic insulating film made of an organic material having a low dielectric constant or a low dielectric constant PECVD film similar to the first embodiment. A protective film 180 is formed. The protective film 180 has contact holes 189 and 185 exposing the data line end 179 and the drain electrode 175, and further has a contact hole 182 exposing the gate line end 125 together with the gate insulating film 140.

保護膜180上には、薄膜トランジスタから画像信号を受けて、上板の電極と共に電場を生成する画素電極190が形成されている。画素電極190は、ITOまたはIZOなどの透明な導電物質、またはアルミニウムまたは銀のような反射度を有する導電物質から構成されており、接触孔185を通じてドレーン電極175と物理的・電気的に連結され、画像信号の伝達を受ける。ここで、保護膜180は低誘電率を有する有機絶縁膜を含み、画素電極190は隣接するゲート線121及びデータ線171と重なり開口率を高めても、これらの重畳のため信号の干渉は殆ど生じない。そして、光遮断膜129は、互いに隣接する画素領域の画素電極190と重なり、隣接する画素領域間に漏れる光を遮断するように構成できる。一方、ゲート線及びデータ線の各端部125、179上には、接触孔182、189を通じて各々これらと連結される補助ゲート部材92及び補助データ部材97が形成されている。これらは、ゲート線及びデータ線それぞれの端部125、179と外部回路装置との接着性を補完し、保護する役割をするもので、必須ではなく適用の可否は選択的である。   A pixel electrode 190 that receives an image signal from a thin film transistor and generates an electric field together with an electrode on the upper plate is formed on the protective film 180. The pixel electrode 190 is made of a transparent conductive material such as ITO or IZO, or a conductive material having reflectivity such as aluminum or silver, and is physically and electrically connected to the drain electrode 175 through the contact hole 185. The image signal is transmitted. Here, even though the protective film 180 includes an organic insulating film having a low dielectric constant, and the pixel electrode 190 overlaps with the adjacent gate line 121 and the data line 171 to increase the aperture ratio, signal interference is hardly caused due to the overlap. Does not occur. The light blocking film 129 can be configured to overlap the pixel electrodes 190 in the adjacent pixel regions and block light leaking between the adjacent pixel regions. Meanwhile, an auxiliary gate member 92 and an auxiliary data member 97 are formed on the end portions 125 and 179 of the gate line and the data line, respectively, and are connected to the end portions 125 and 179 through the contact holes 182 and 189, respectively. These complement and protect the adhesion between the end portions 125 and 179 of the gate line and the data line and the external circuit device, and are not essential but applicability is optional.

このような第2の参考例による薄膜トランジスタアレイ基板においても、第1の参考例と同様に、バックライトがオンになった時、データ線171下部の非晶質シリコン層163に入射される光を遮断する光遮断膜129を備えている。そのため、画像表示の時に輝度差のある帯が発生したり、帯が動く滝現象が発生することを防止し、液晶表示装置の画質を向上させることができる。 In the thin film transistor array substrate according to the second reference example , similarly to the first reference example , when the backlight is turned on, the light incident on the amorphous silicon layer 163 below the data line 171 is reflected. A light blocking film 129 for blocking is provided. Therefore, it is possible to prevent the occurrence of a band having a luminance difference during image display and the occurrence of a waterfall phenomenon in which the band moves, thereby improving the image quality of the liquid crystal display device.

以下、図7〜図9の構造を有する液晶表示装置用薄膜トランジスタアレイ基板を製造する方法について図7〜図9及び図10a〜図16cを参照して詳細に説明する。   Hereinafter, a method for manufacturing a thin film transistor array substrate for a liquid crystal display device having the structure of FIGS. 7 to 9 will be described in detail with reference to FIGS. 7 to 9 and FIGS. 10a to 16c.

まず、図10a〜10cに示したように、アルミニウムやアルミニウムを含む導電膜またはモリブデンやモリブデン合金またはクロムの導電膜を積層し、マスクを利用した写真エッチング工程によりパターニングして、ゲート線121、維持電極線131及び光遮断膜129をテーパ構造で形成する。   First, as shown in FIGS. 10a to 10c, a conductive film of aluminum, aluminum, or a conductive film of molybdenum, molybdenum alloy, or chromium is stacked, and patterned by a photo etching process using a mask to maintain the gate line 121. The electrode line 131 and the light blocking film 129 are formed with a taper structure.

次に、図11a及び11bに示したように、窒化ケイ素からなるゲート絶縁膜140、ドーピングされない非晶質シリコンの半導体層150、ドーピングされた非晶質シリコンの中間層160を化学気相蒸着法を利用して各々1500Å〜5000Å、500Å〜2000Å、1400Å〜600Åの厚さに連続蒸着する。次いで、モリブデンやモリブデン合金からなる導電物質またはアルミニウムを含む導電物質の導電体層170をスパッタリング方法等により1500Å〜3000Åの厚さに蒸着した後、その上に感光膜210を1μm〜2μmの厚さに塗布する。   Next, as shown in FIGS. 11a and 11b, the gate insulating film 140 made of silicon nitride, the semiconductor layer 150 of undoped amorphous silicon, and the intermediate layer 160 of doped amorphous silicon are formed by chemical vapor deposition. Are continuously deposited to a thickness of 1500 to 5000 mm, 500 to 2000 mm, and 1400 to 600 mm, respectively. Next, a conductive layer 170 of a conductive material made of molybdenum or a molybdenum alloy or a conductive material containing aluminum is deposited to a thickness of 1500 to 3000 by a sputtering method or the like, and then a photosensitive film 210 is formed thereon to a thickness of 1 to 2 μm. Apply to.

その後、マスクを通じて感光膜210に光を照射した後現像し、図12b及び12cに示したように、感光膜パターン212、214を形成する。この時、感光膜パターン212、214のうち薄膜トランジスタのチャンネル部C、即ちソース電極173とドレーン電極175との間に位置した第1部分214は、データ配線部A、つまりデータ線171が形成される部分に位置した第2部分212より厚さを薄くし、その他の部分Bの感光膜は全て取り除く。ここで、チャンネル部Cに残っている感光膜214の厚さとデータ配線部Aに残っている感光膜212の厚さとの比は、後述するエッチング工程における工程条件により異ならせる必要があるが、第1部分214の厚さが第2部分212の厚さの1/2以下であることが好ましく、例えば、4000Å以下が好適である。   Thereafter, the photosensitive film 210 is irradiated with light through a mask and then developed to form photosensitive film patterns 212 and 214 as shown in FIGS. 12b and 12c. At this time, the data wiring portion A, that is, the data line 171 is formed in the channel portion C of the thin film transistor, that is, the first portion 214 located between the source electrode 173 and the drain electrode 175 in the photosensitive film patterns 212 and 214. The thickness is made thinner than that of the second portion 212 located in the portion, and all the photosensitive film in the other portion B is removed. Here, the ratio between the thickness of the photosensitive film 214 remaining in the channel portion C and the thickness of the photosensitive film 212 remaining in the data wiring portion A needs to be varied depending on process conditions in an etching process described later. The thickness of the first portion 214 is preferably 1/2 or less of the thickness of the second portion 212, and for example, 4000 mm or less is preferable.

このように、位置によって感光膜の厚さを異ならせるには様々の方法があって、A領域の光透過量を調節するために主にスリットや格子形態のパターンを形成したり、半透明膜を使用する。この時、スリット間に位置したパターンの線幅やパターン間の間隔、つまりスリットの幅は露光時に使用する露光器の分解能より小さいのが好ましい。半透明膜を利用する場合には、マスク作製の時に透過率を調節するために、透過率の異なる薄膜を利用したり、厚さの異なる薄膜を利用することができる。   As described above, there are various methods for varying the thickness of the photosensitive film depending on the position. In order to adjust the light transmission amount of the area A, a slit or lattice pattern is mainly formed. Is used. At this time, it is preferable that the line width of the pattern located between the slits and the interval between the patterns, that is, the width of the slit is smaller than the resolution of the exposure device used at the time of exposure. When using a translucent film, it is possible to use thin films with different transmittances or thin films with different thicknesses in order to adjust the transmittance during mask fabrication.

このようにマスクを通じて感光膜に光を照射すれば、光に直接露出される部分は高分子が完全に分解されるが、スリットパターンや半透明膜が形成されている部分は光の照射量が少ないので高分子は不完全分解の状態となり、遮光幕で遮った部分は高分子がほとんど分解されない。次いで、感光膜を現像すれば分子が分解されない高分子だけが残され、照射光が少ない中央部分には光が全く照射されなかった部分より厚さの薄い感光膜を残すことができる。この時、露光時間が長いと全ての分子が分解されてしまうため、そうならないように注意が必要である。   In this way, when the photosensitive film is irradiated with light through the mask, the polymer is completely decomposed in the part directly exposed to the light, but the light irradiation amount is in the part where the slit pattern or the translucent film is formed. Since the amount is small, the polymer is in an incompletely decomposed state, and the polymer is hardly decomposed at the portion blocked by the light-shielding curtain. Next, if the photosensitive film is developed, only the polymer whose molecules are not decomposed is left, and a thinner photosensitive film can be left in the central part where the irradiation light is less than the part where no light is irradiated. At this time, if the exposure time is long, all molecules are decomposed, so care must be taken not to do so.

このような薄い厚さの感光膜214はリフローが可能な物質からなる感光膜を利用して、光が完全に透過できる部分と光が完全に透過できない部分に分けられた通常のマスクにより露光して現像し、リフローさせて、感光膜が残留しない部分に感光膜の一部が流れるようにして形成することもできる。   The thin photosensitive film 214 is exposed to a normal mask which is divided into a portion where light can be completely transmitted and a portion where light cannot be completely transmitted, using a photosensitive film made of a reflowable material. Then, development and reflow may be performed so that a part of the photosensitive film flows in a portion where the photosensitive film does not remain.

次に、感光膜パターン214及びその下部の膜、つまり導電体層170、中間層160及び半導体層150に対するエッチングを行う。この時、データ配線部Aにはデータ線及びその下部の膜がそのまま残ること、そしてチャンネル部Cには半導体層だけ残る必要がある。他の部分Bには、前記三つの層170、160、150が全て除去され、ゲート絶縁膜140が露出される必要がある。   Next, the photosensitive film pattern 214 and the underlying film, that is, the conductor layer 170, the intermediate layer 160, and the semiconductor layer 150 are etched. At this time, the data line and the film under the data line remain as they are in the data wiring portion A, and only the semiconductor layer needs to remain in the channel portion C. In the other portion B, all of the three layers 170, 160, 150 are removed, and the gate insulating film 140 needs to be exposed.

まず、図13a及び13bに示したように、その他の部分Bの露出されている導電体層170を除去し、その下の中間層160を露出させる。この過程では、乾式エッチングまたは湿式エッチングを両方用いることができる。この時、導電体層170はエッチングされ、感光膜パターン212、214はほぼエッチングされない条件下で行うことが良い。しかし、乾式エッチングの場合、導電体層170のみをエッチングし、感光膜パターン212、214はエッチングされない条件を見つけ出すことが難しいため、感光膜パターン212、214も共にエッチングされる条件下で行っても良い。その時は、湿式エッチングの場合より第1部分214の厚さを厚くして、第1部分214が取り除かれて下部の導電体層170が露出されることがないように注意する。   First, as shown in FIGS. 13a and 13b, the exposed conductor layer 170 in the other portion B is removed, and the underlying intermediate layer 160 is exposed. In this process, both dry etching and wet etching can be used. At this time, the conductive layer 170 is preferably etched and the photosensitive film patterns 212 and 214 are preferably not etched. However, in the case of dry etching, it is difficult to find the condition that only the conductive layer 170 is etched and the photosensitive film patterns 212 and 214 are not etched. good. At that time, the thickness of the first portion 214 is made thicker than in the case of wet etching so that the first portion 214 is not removed and the lower conductor layer 170 is not exposed.

このようにすれば、図13a及び図13bに示したように、チャンネル部C及びデータ配線部Aの導電体層、つまりソース/ドレーン用導電体パターン178のみが残る。その他の部分Bの導電体層170は全て取り除かれ、その下の中間層160が露出される。残った導電体パターン178は、ソース及びドレーン電極173、175が分離されず連結されている点を除けば、データ線171とドレーン電極175の形態と同一である。また、乾式エッチングを使用した場合、感光膜パターン212、214もある程度の厚さがエッチングされる。   Thus, as shown in FIGS. 13a and 13b, only the conductor layers of the channel portion C and the data wiring portion A, that is, the source / drain conductor pattern 178 remain. The conductor layer 170 in the other part B is all removed, and the intermediate layer 160 under it is exposed. The remaining conductor pattern 178 is the same as the data line 171 and the drain electrode 175 except that the source and drain electrodes 173 and 175 are connected without being separated. Further, when dry etching is used, the photosensitive film patterns 212 and 214 are also etched to a certain degree.

次に、図14a及び14bに示したように、その他の部分Bの露出された中間層160及びその下部の半導体層150を感光膜の第1部分214と一緒に乾式エッチング方法により同時に取り除く。この時のエッチングは、感光膜パターン212、214と中間層160及び半導体層150(半導体層と中間層はエッチング選択性がほとんど無い。)が同時にエッチングされ、ゲート絶縁膜140はエッチングされない条件下で行う必要がある。特に、感光膜パターン212、214と半導体層150に対するエッチング比がほぼ同じな条件下でエッチングすることが好ましい。例えば、SF6とHClの混合気体や、SF6とO2の混合気体を使用すれば、ほぼ同じ厚さに二つの膜をエッチングすることができる。感光膜パターン212、214と半導体層150に対するエッチング比が同じである場合、第1部分214の厚さは半導体層150と中間層160の厚さを合せたものと同じか、それより小さいことが好ましい。 Next, as shown in FIGS. 14a and 14b, the exposed intermediate layer 160 of the other part B and the semiconductor layer 150 therebelow are simultaneously removed together with the first part 214 of the photosensitive film by a dry etching method. At this time, the photoresist patterns 212 and 214, the intermediate layer 160, and the semiconductor layer 150 (the semiconductor layer and the intermediate layer have almost no etching selectivity) are simultaneously etched, and the gate insulating film 140 is not etched. There is a need to do. In particular, it is preferable to perform etching under conditions where the etching ratios of the photosensitive film patterns 212 and 214 and the semiconductor layer 150 are substantially the same. For example, if a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 is used, the two films can be etched to substantially the same thickness. When the etching ratios for the photoresist patterns 212 and 214 and the semiconductor layer 150 are the same, the thickness of the first portion 214 is equal to or smaller than the combined thickness of the semiconductor layer 150 and the intermediate layer 160. preferable.

このようにすれば、図14a及び14bに示したように、チャンネル部Cの第1部分214が取り除かれ、ソース/ドレーン用導電体パターン178が露出される。そして、その他の部分Bの中間層160及び半導体層150が取り除かれ、その下のゲート絶縁膜140が露出される。一方、データ配線部Aの第2部分212もエッチングされて厚さが薄くなる。また、この段階で、半導体パターン152が完成する。図面符号168は各々ソース/ドレーン用導電体パターン178下部の中間層パターンを示す。   In this way, as shown in FIGS. 14a and 14b, the first portion 214 of the channel portion C is removed, and the source / drain conductor pattern 178 is exposed. Then, the intermediate layer 160 and the semiconductor layer 150 in the other part B are removed, and the underlying gate insulating film 140 is exposed. On the other hand, the second portion 212 of the data wiring portion A is also etched to reduce the thickness. At this stage, the semiconductor pattern 152 is completed. Reference numeral 168 denotes an intermediate layer pattern below the source / drain conductor pattern 178.

次に、アッシングによりチャンネル部Cのソース/ドレーン用導電体パターン178の表面に残っている感光膜を取り除く。このようにすれば、感光膜パターン212の厚さ及び幅も一部が取り除かれて、ソース/ドレーン用導電体パターン178とその下部の中間層パターン168及び半導体パターン152の縁周部分が感光膜パターン212外部に露出される。   Next, the photosensitive film remaining on the surface of the source / drain conductor pattern 178 in the channel portion C is removed by ashing. In this way, a part of the thickness and width of the photosensitive film pattern 212 is removed, and the peripheral portions of the source / drain conductor pattern 178 and the intermediate layer pattern 168 and the semiconductor pattern 152 thereunder are exposed to the photosensitive film. The pattern 212 is exposed to the outside.

次に、図15a及び15bに示したように、チャンネル部Cのソース/ドレーン用導電体パターン178及びその下部のソース/ドレーン用中間層パターン168をエッチングして取り除く。この時、エッチングは、ソース/ドレーン用導電体パターン178と中間層パターン168全てに対して乾式エッチングのみを行うことができる。また、ソース/ドレーン用導電体パターン178に対してはエッチング液を利用する湿式エッチングを、中間層パターン168に対しては乾式エッチングを行うこともできる。前者の場合、ソース/ドレーン用導電体パターン178と中間層パターン168のエッチング選択比の大きい条件下でエッチングを行うことが好ましい。その理由は、エッチング選択比の大きくない場合にはエッチング終了点を見つけることが難しく、チャンネル部Cに残る半導体パターン152の厚さを調節することが容易ではないためである。中間層パターン168及び半導体パターン152をエッチングする時に使用するエッチング気体の例としては、CF4とHClの混合気体やCF4とO2の混合気体があり、CF4とO2を用いると半導体パターン152を均一な厚さに残すことができる。この時、図15bに示したように、半導体パターン152の一部が除去されて厚さが薄くなることがあり、感光膜パターンの第2部分212もこの時ある程度の厚さがエッチングされる。この際のエッチングは、ゲート絶縁膜140がエッチングされない条件下で行う必要があり、第2部分212がエッチングされて、その下のデータ線171及びドレーン電極175が露出されないように感光膜パターンの厚いことが好ましい。 Next, as shown in FIGS. 15a and 15b, the source / drain conductor pattern 178 and the underlying source / drain intermediate layer pattern 168 of the channel portion C are removed by etching. At this time, the etching can be performed only on the source / drain conductor pattern 178 and the intermediate layer pattern 168 only by dry etching. The source / drain conductor pattern 178 may be wet-etched using an etchant, and the intermediate layer pattern 168 may be dry-etched. In the former case, it is preferable to perform etching under conditions where the etching selectivity of the source / drain conductor pattern 178 and the intermediate layer pattern 168 is large. This is because it is difficult to find the etching end point when the etching selectivity is not large, and it is not easy to adjust the thickness of the semiconductor pattern 152 remaining in the channel portion C. Examples of the etching gas used when etching the intermediate layer pattern 168 and the semiconductor pattern 152 include a mixed gas of CF 4 and HCl and a mixed gas of CF 4 and O 2. When CF 4 and O 2 are used, the semiconductor pattern 152 can remain in a uniform thickness. At this time, as shown in FIG. 15b, a part of the semiconductor pattern 152 may be removed to reduce the thickness, and the second portion 212 of the photosensitive film pattern is also etched to a certain thickness at this time. Etching at this time needs to be performed under the condition that the gate insulating film 140 is not etched, and the photosensitive film pattern is thick so that the second portion 212 is not etched and the underlying data line 171 and drain electrode 175 are not exposed. It is preferable.

前記のようにして、図12aのように、データ線171からドレーン電極175が分離されながらこれらの下の接触層パターン163、165が完成する。   As described above, as shown in FIG. 12a, the drain electrode 175 is separated from the data line 171, and the underlying contact layer patterns 163 and 165 are completed.

最後に、データ配線部Aに残っていた感光膜第2部分212を取り除く。しかし、第2部分212の除去はチャンネル部Cソース/ドレーン用導電体パターン178を取り除いた後、その下の中間層パターン168を取り除く前に行うこともできる。   Finally, the photosensitive film second portion 212 remaining in the data wiring portion A is removed. However, the second portion 212 may be removed after removing the channel portion C source / drain conductor pattern 178 and before removing the underlying intermediate layer pattern 168.

前述のように、湿式エッチングと乾式エッチングを交互に実施したり、乾式エッチングのみを用いることもできる。後者の場合には、一種類のエッチングのみを使用するため工程が比較的に簡便だが、適当なエッチング条件を見つけだすことが難しい。前者の場合には、エッチング条件を見つけることは比較的に簡単だが工程が後者に比べて面倒な点がある。   As described above, wet etching and dry etching can be performed alternately, or only dry etching can be used. In the latter case, since only one type of etching is used, the process is relatively simple, but it is difficult to find appropriate etching conditions. In the former case, it is relatively easy to find the etching conditions, but the process is more complicated than the latter.

このようにして、データ線171及びドレーン電極175を形成した後、図16a〜16cに示したように、有機絶縁物質を積層して保護膜180を形成し、マスクを利用して保護膜180をゲート絶縁膜140と一緒にエッチングし、ゲート線及びデータ線それぞれの端部125、179及びドレーン電極175を各々露出する接触孔182、189、185を形成する。   After forming the data line 171 and the drain electrode 175 in this manner, as shown in FIGS. 16A to 16C, an organic insulating material is stacked to form the protective film 180, and the protective film 180 is formed using a mask. Etching is performed together with the gate insulating layer 140 to form contact holes 182, 189 and 185 exposing the ends 125 and 179 of the gate line and the data line and the drain electrode 175, respectively.

次に、図7〜図9に示したように、500Å〜1000Å厚さのITOまたはIZOを蒸着し、マスクにより湿式エッチングし、ドレーン電極175と連結された画素電極190、ゲート線及びデータ線それぞれの端部125、179と連結された補助ゲート部材92及び補助データ部材97を形成する。   Next, as shown in FIGS. 7 to 9, ITO or IZO having a thickness of 500 to 1000 mm is deposited, wet-etched with a mask, and the pixel electrode 190 connected to the drain electrode 175, the gate line and the data line, respectively. The auxiliary gate member 92 and the auxiliary data member 97 connected to the end portions 125 and 179 are formed.

このような第2の参考例においては、データ線171とその下部の接触層パターン163、165、167及び半導体パターン152、157を一つのマスクを利用して形成し、この過程でソース電極173とドレーン電極175が分離され、製造工程を単純化することができる。 In the second reference example , the data line 171 and the underlying contact layer patterns 163, 165, and 167 and the semiconductor patterns 152 and 157 are formed using a single mask. The drain electrode 175 is separated, and the manufacturing process can be simplified.

前記第1及び第2の参考例においては、非晶質シリコン層150、152がデータ線171より幅が広い場合と狭い場合について説明したが、非晶質シリコン層がデータ線と同じ幅を有することもできる。これについて図面を参照して具体的に説明する。 In the first and second reference examples , the case where the amorphous silicon layers 150 and 152 are wider and narrower than the data line 171 has been described. However, the amorphous silicon layer has the same width as the data line. You can also. This will be specifically described with reference to the drawings.

図17は本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板であり、図18は図17に示した薄膜トランジスタアレイ基板のXVIII-XVIII'線に沿った断面図である。 FIG. 17 is a thin film transistor array substrate for a liquid crystal display device according to the first embodiment of the present invention, and FIG. 18 is a cross-sectional view taken along line XVIII-XVIII ′ of the thin film transistor array substrate shown in FIG.

絶縁基板110上に、低抵抗を有する銀や銀合金またはアルミニウムやアルミニウム合金の金属物質からなる導電膜を含むゲート線121と、上板の共通電極に入力される共通電極電圧または隣接する画素行の薄膜トランジスタに伝達されるゲート電圧等の印加を外部から受ける維持電極線131が30〜70゜範囲のテーパ角を有するテーパ構造で形成されている。また、基板110上部には、第1及び第2の実施例と同様に、縦方向に光遮断膜129が形成されている。   On the insulating substrate 110, a gate line 121 including a conductive film made of silver, a silver alloy having low resistance, or a metal material of aluminum or aluminum alloy, and a common electrode voltage input to the common electrode on the upper plate or an adjacent pixel row A storage electrode line 131 that receives an external application of a gate voltage or the like transmitted to the thin film transistor is formed in a taper structure having a taper angle in the range of 30 to 70 °. A light blocking film 129 is formed on the substrate 110 in the vertical direction, as in the first and second embodiments.

ゲート電極125のゲート絶縁膜140上部には、非晶質シリコンなどの半導体からなる半導体層パターン152及び抵抗性接触層163、165が、30〜80゜範囲のテーパ角を有するテーパ構造で形成されている。   A semiconductor layer pattern 152 made of a semiconductor such as amorphous silicon and resistive contact layers 163 and 165 are formed on the gate insulating film 140 of the gate electrode 125 in a tapered structure having a taper angle in a range of 30 to 80 °. ing.

抵抗接触層163、165上には、モリブデン(Mo)やモリブデン-タングステン(MoW)合金、クロム(Cr)、タンタル(Ta)、チタニウム(Ti)などのバリア金属(barrier metal)からなる下部膜701と、低抵抗の銀や銀合金またはアルミニウム(Al)やアルミニウム合金(Al alloy)からなる上部膜702を含むデータ線171及びドレーン電極175が形成されている。   On the resistance contact layers 163 and 165, a lower film 701 made of a barrier metal such as molybdenum (Mo), molybdenum-tungsten (MoW) alloy, chromium (Cr), tantalum (Ta), or titanium (Ti). Then, the data line 171 and the drain electrode 175 including the upper film 702 made of low resistance silver, silver alloy, aluminum (Al), or aluminum alloy (Al alloy) are formed.

この時、データ配線171のうちアルミニウムやアルミニウム合金からなる上部膜702は、接触部、つまりドレーン電極175及びデータ線端部179の一部では取り除かれている。上部膜702が取り除かれた接触部では、他の物質との接触特性が良く、アルミニウムやアルミニウム合金がケイ素層150、163、165に拡散されることを防止するためのバリア金属からなる下部膜701が露出されて、上部膜702の境界線が下部膜701の上部に位置し、データ線171は互いに異なる模様のパターンを有する下部膜701と上部膜702を含む。   At this time, the upper film 702 made of aluminum or aluminum alloy in the data wiring 171 is removed at the contact portion, that is, at the drain electrode 175 and a part of the data line end portion 179. The contact portion from which the upper film 702 has been removed has good contact characteristics with other substances, and the lower film 701 made of a barrier metal for preventing aluminum or aluminum alloy from diffusing into the silicon layers 150, 163, 165. Is exposed, the boundary line of the upper film 702 is located above the lower film 701, and the data line 171 includes a lower film 701 and an upper film 702 having patterns with different patterns.

ここで、半導体層パターン152は、ゲート電極123、ドレーン電極175及びソース電極173が位置する薄膜トランジスタ部を除けば、データ線171及びドレーン電極175は抵抗性接触層パターン163、165と同じ模様である。特に、データ線171下部の半導体パターン152は、データ線171と同じ幅を有するが、これは、製造工程の時にデータ線171またはこのデータ線171をパターニングするための感光膜パターンをエッチングマスクとして用いて、半導体パターン152をパターニングするためである。   Here, the semiconductor layer pattern 152 has the same pattern as the resistive contact layer patterns 163 and 165 except for the thin film transistor portion where the gate electrode 123, the drain electrode 175, and the source electrode 173 are located. . In particular, the semiconductor pattern 152 under the data line 171 has the same width as the data line 171. This is because the data line 171 or a photosensitive film pattern for patterning the data line 171 is used as an etching mask during the manufacturing process. This is because the semiconductor pattern 152 is patterned.

平坦化特性が優れた感光性を有する有機物質またはa-Si:C:O膜またはa-Si:O:F膜等を含む低誘電率絶縁物質または窒化ケイ素を含む保護膜には、接触部であるドレーン電極175及びデータ線端部179の下部膜701を各々露出させる接触孔185、189が形成され、ゲート絶縁膜140と共にゲート線端部125を露出させる接触孔182が形成されている。この時、接触孔185、187、189を通じて露出された下部膜701の表面は段差のある凹凸構造で、アンダーカットの構造なしに保護膜180は接触孔185、189の周縁で下部膜701と接触し、接触孔185、189を通じて露出された下部膜701を覆っている。   A contact portion is formed on an organic material having excellent planarization characteristics or a low dielectric constant insulating material including an a-Si: C: O film or an a-Si: O: F film or a protective film including silicon nitride. The contact holes 185 and 189 exposing the drain electrode 175 and the lower film 701 of the data line end 179 are formed, and the contact hole 182 exposing the gate line end 125 together with the gate insulating film 140 is formed. At this time, the surface of the lower film 701 exposed through the contact holes 185, 187, and 189 has a stepped uneven structure, and the protective film 180 contacts the lower film 701 at the periphery of the contact holes 185 and 189 without an undercut structure. The lower film 701 exposed through the contact holes 185 and 189 is covered.

保護膜180上には、第1または第2の参考例と同様に、画素電極190、補助ゲート部材92及び補助データ部材97が形成されている。画素電極190と補助データ部材97は、接触孔を通じて露出されたドレーン電極175とデータ部材179の凹凸構造に接触している。 Similar to the first or second reference example , the pixel electrode 190, the auxiliary gate member 92, and the auxiliary data member 97 are formed on the protective film 180. The pixel electrode 190 and the auxiliary data member 97 are in contact with the uneven structure of the drain electrode 175 and the data member 179 exposed through the contact hole.

このような本発明の第1の実施例による薄膜トランジスタアレイ基板にも、光遮断膜129が形成され、第1及び第2の参考例による効果を得ることができる。ITO膜またはIZO膜190、92、97は、接触部でドレーン電極175及びデータ線端部179の下部膜701上部で下部膜701にのみ接触して、接触部の接触抵抗を低く確保することができ、表示装置の特性を向上させることができる。 The light blocking film 129 is also formed on the thin film transistor array substrate according to the first embodiment of the present invention, and the effects of the first and second reference examples can be obtained. The ITO film or the IZO film 190, 92, 97 is in contact with only the lower film 701 on the drain electrode 175 and the lower film 701 of the data line end 179 at the contact portion, and the contact resistance of the contact portion can be ensured low. And the characteristics of the display device can be improved.

ここでは、画素電極190の材料の例として透明なIZOまたはITOを挙げたが、透明な導電性ポリマーなどで形成することもでき、反射型液晶表示装置の場合には不透明な導電物質を用いても構わない。   Here, transparent IZO or ITO is given as an example of the material of the pixel electrode 190, but it can also be formed of a transparent conductive polymer or the like. In the case of a reflective liquid crystal display device, an opaque conductive material is used. It doesn't matter.

以下、このような本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板の製造方法について図17及び図18、図19a〜図23bを参照して詳細に説明する。 Hereinafter, a method of manufacturing the thin film transistor array substrate for a liquid crystal display according to the first embodiment of the present invention will be described in detail with reference to FIGS. 17 and 18, and FIGS. 19a to 23b.

まず、図19a及び図19bに示したように、ガラス基板110上部にゲート線121及び維持電極線131を含むゲート配線をテーパ構造で形成する。   First, as shown in FIGS. 19A and 19B, a gate wiring including a gate line 121 and a storage electrode line 131 is formed on the glass substrate 110 in a tapered structure.

次に、図20a及び図20bに示したように、ゲート絶縁膜140、非晶質シリコンからなる半導体層150、ドーピングされた非晶質シリコン層160の3層膜を連続積層する。ここで、ゲート絶縁膜140は窒化ケイ素を250〜400℃の範囲、2000〜5000Å程の厚さに積層して形成することが好ましい。次いで、その上部に、半導体層150またはドーピングされた非晶質シリコン層160により他の物質が拡散されることを防止すると共に、ITOまたはIZOなどのように他の物質との接触特性の良いバリアー金属のうちモリブデンやモリブデン合金またはクロムなどからなる下部膜701を500Å程の厚さに積層し、低抵抗のアルミニウムやアルミニウム合金のうち2at%のNdを含むAl-Nd合金の標的を利用して、上部膜702を150℃で2500Å程の厚さに順次に積層する。次に、データ配線用マスクを利用した写真エッチング工程により上部膜702と下部膜701をパターニングし、データ線171及びドレーン電極175を形成する。ここで、上部膜702及び下部膜701は全て湿式エッチングでエッチングすることができ、上部膜702は湿式エッチングで、下部膜701は乾式エッチングでエッチングすることもできる。そして、下部膜701がモリブデンやモリブデン合金膜である場合は、下部膜701と上部膜702を一つのエッチング条件でパターニングすることができる。   Next, as shown in FIGS. 20a and 20b, a three-layer film of a gate insulating film 140, a semiconductor layer 150 made of amorphous silicon, and a doped amorphous silicon layer 160 is successively stacked. Here, the gate insulating film 140 is preferably formed by laminating silicon nitride in a range of 250 to 400 ° C. and a thickness of about 2000 to 5000 mm. Next, a barrier having good contact characteristics with other materials, such as ITO or IZO, is prevented from being diffused by the semiconductor layer 150 or the doped amorphous silicon layer 160 thereon. A lower film 701 made of molybdenum, molybdenum alloy or chromium among metals is laminated to a thickness of about 500 mm, and a target of an Al—Nd alloy containing 2 at% Nd of low resistance aluminum or aluminum alloy is used. The upper film 702 is sequentially laminated at 150 ° C. to a thickness of about 2500 mm. Next, the upper film 702 and the lower film 701 are patterned by a photo etching process using a data wiring mask to form a data line 171 and a drain electrode 175. Here, the upper film 702 and the lower film 701 can all be etched by wet etching, the upper film 702 can be etched by wet etching, and the lower film 701 can be etched by dry etching. When the lower film 701 is molybdenum or a molybdenum alloy film, the lower film 701 and the upper film 702 can be patterned under one etching condition.

次に、図21a及び図21bのように、半導体パターン用マスクを利用した写真工程により露光及び現像して、半導体パターン用感光膜パターン210を形成する。この時、感光膜パターン210は少なくともデータ配線のうち接触部として使用するデータ線端部179及びドレーン電極175を覆わないように形成する。次いで、まず感光膜パターン210をエッチングマスクとしてアルミニウムを含む上部膜702をエッチングし、接触部でデータ線端部179及びドレーン電極175の下部膜701を露出させる。この時、感光膜パターン210は少なくとも接触部として使用するデータ線端部179及びドレーン電極175の上部にも一部残し、以降形成される接触孔185、187、189を通じて露出される接触部に上部膜702を残すようにする。これは、以降の乾式エッチング工程の時に接触部で下部膜701が全面的に露出された場合、下部膜701の表面が損傷を受けることがあるので、それを防止するためである。この時、データ線端部179及びドレーン電極175の接触部に残した上部膜702は、以降形成される保護膜180の接触孔185、189より小さく、島状であることが好ましい。次いで、データ配線171及びドレーン電極175と感光膜パターン210をエッチングマスクとして用いて、露出されたドーピングされた非晶質シリコン層160と半導体層150をエッチングして半導体層パターン152を完成し、その上部にドーピングされた非晶質シリコン層160を残す。ここで、半導体層パターン152は、データ線171及びドレーン電極175の下部と感光膜パターン210で覆われない部分にのみ残るので、少なくともデータ線171及びドレーン電極175より広い面積を有することになる。ここで、感光膜パターン210をエッチングマスクとして利用して接触部でアルミニウムを含む上部膜702を取り除かなければならないため、感光膜パターン210は少なくともデータ配線の一部分であるデータ線端部179及びドレーン電極175の一部を覆わないことが必要である。そして、ソース電極173とドレーン電極175との間のチャンネル部では、半導体層がエッチングされることを防止するために、少なくともチャンネル部を覆うことが必要である。   Next, as shown in FIGS. 21a and 21b, exposure and development are performed by a photographic process using a semiconductor pattern mask to form a semiconductor pattern photosensitive film pattern 210. At this time, the photosensitive film pattern 210 is formed so as not to cover at least the data line end 179 and the drain electrode 175 used as a contact portion of the data wiring. Next, the upper film 702 containing aluminum is first etched using the photoresist pattern 210 as an etching mask, and the data line end 179 and the lower film 701 of the drain electrode 175 are exposed at the contact portion. At this time, the photosensitive film pattern 210 is left at least partly on the data line end 179 and the drain electrode 175 used as the contact part, and the upper part on the contact part exposed through the contact holes 185, 187, and 189 formed thereafter. The film 702 is left. This is to prevent the surface of the lower film 701 from being damaged if the lower film 701 is completely exposed at the contact portion during the subsequent dry etching process. At this time, the upper film 702 left at the contact portion between the data line end portion 179 and the drain electrode 175 is preferably smaller than the contact holes 185 and 189 of the protective film 180 to be formed later and in an island shape. Next, the exposed doped amorphous silicon layer 160 and the semiconductor layer 150 are etched using the data wiring 171 and the drain electrode 175 and the photoresist pattern 210 as an etching mask to complete the semiconductor layer pattern 152. The doped amorphous silicon layer 160 is left on top. Here, since the semiconductor layer pattern 152 remains only under the data line 171 and the drain electrode 175 and in a portion not covered with the photosensitive film pattern 210, the semiconductor layer pattern 152 has at least a larger area than the data line 171 and the drain electrode 175. Here, since the upper film 702 containing aluminum is to be removed at the contact portion using the photosensitive film pattern 210 as an etching mask, the photosensitive film pattern 210 includes at least a data line end 179 and a drain electrode which are part of the data wiring. It is necessary not to cover a part of 175. In the channel portion between the source electrode 173 and the drain electrode 175, it is necessary to cover at least the channel portion in order to prevent the semiconductor layer from being etched.

ここで、データ線171及びドレーン電極175は二重膜で形成されているが、単一膜で形成することもできる。感光膜パターン210はデータ線171を完全に覆うように形成することもできる。   Here, the data line 171 and the drain electrode 175 are formed of a double film, but may be formed of a single film. The photosensitive film pattern 210 may be formed to completely cover the data line 171.

次に、感光膜パターン210を取り除いて、図22のように、データ線171及びドレーン電極175で覆われないドーピングされた非晶質シリコン層パターン160をエッチングしてゲート電極123を中心に両側に分離する一方、両側のドーピングされた非晶質シリコン層163、165間の半導体層パターン152を露出させる。ドーピングされた非晶質シリコン層パターン160をエッチングする方法として乾式エッチングを適用するが、乾式エッチングの時にデータ線端部179及びドレーン電極175の接触部で下部膜701が完全に露出される時は全面に損傷を受けることがあるため、前述のように、データ線端部179及びドレーン電極175の接触部に上部膜702を残した後、乾式エッチングを実施する。   Next, the photoresist pattern 210 is removed, and the doped amorphous silicon layer pattern 160 that is not covered with the data line 171 and the drain electrode 175 is etched as shown in FIG. While separating, the semiconductor layer pattern 152 between the doped amorphous silicon layers 163 and 165 on both sides is exposed. Dry etching is applied as a method for etching the doped amorphous silicon layer pattern 160. When the lower film 701 is completely exposed at the contact portion between the data line end 179 and the drain electrode 175 during dry etching. Since the entire surface may be damaged, as described above, after the upper film 702 is left at the contact portion between the data line end portion 179 and the drain electrode 175, dry etching is performed.

次に、図23a及び図23bのように、保護膜180を形成し、ゲート絶縁膜140と一緒に乾式エッチングによりパターニングし、ゲート線端部125とドレーン電極175及びデータ線端部179の下部膜701を各々露出させる接触孔182、185、187、189を形成する。この時、接触孔185、189は保護膜180を乾式エッチングによりパターニングして形成するが、乾式エッチングの時に、接触孔185、189を通じて露出されたデータ線端部179及びドレーン電極175の接触部で上部膜702により覆われず露出された下部膜701が一部エッチングされ、上部膜702により覆われた部分はエッチングされないため、接触部の下部膜701は段差を有する凹凸構造になる。   Next, as shown in FIGS. 23a and 23b, a protective film 180 is formed and patterned by dry etching together with the gate insulating film 140, and a lower film of the gate line end 125, the drain electrode 175, and the data line end 179 is formed. Contact holes 182, 185, 187 and 189 are formed to expose 701. At this time, the contact holes 185 and 189 are formed by patterning the protective film 180 by dry etching. At the time of dry etching, the contact holes 185 and 189 are contact portions of the data line end 179 and the drain electrode 175 exposed through the contact holes 185 and 189. Since the lower film 701 exposed without being covered by the upper film 702 is partially etched and the portion covered by the upper film 702 is not etched, the lower film 701 at the contact portion has an uneven structure having a step.

次に、アルミニウム全面エッチングにより、接触孔185、189を通じて露出されたアルミニウムやアルミニウム合金からなる上部膜702を取り除き、最後に、図17及び18に示したように、接触孔185を通じてドレーン電極175の下部膜701と連結される画素電極190と、接触孔182、189を通じてゲート線及びデータ線のそれぞれの端部125、179の下部膜701と各々連結される補助ゲート部材92及び補助データ部材97を各々形成する。本発明の実施例におけるIZO膜190、92、97を形成するための標的は、出光(idemitsu)社のIDIXO(indiumx-metal oxide)という商品を使用し、標的はIn23及びZnOを含む。In+ZnのZn含有量は15〜20at%範囲であることが好ましい。また、接触抵抗を最少化するためにIZO膜は250℃以下の範囲で積層することが好ましい。 Next, the upper film 702 made of aluminum or aluminum alloy exposed through the contact holes 185 and 189 is removed by etching the entire surface of the aluminum, and finally the drain electrode 175 is formed through the contact hole 185 as shown in FIGS. The auxiliary gate member 92 and the auxiliary data member 97 respectively connected to the lower film 701 of the end portions 125 and 179 of the gate lines and data lines through the contact holes 182 and 189 and the pixel electrodes 190 connected to the lower film 701, respectively. Each form. The target for forming the IZO films 190, 92, and 97 in the embodiment of the present invention uses a product called IDIXO (indiumx-metal oxide) of Idemitsu Corporation, and the target includes In 2 O 3 and ZnO. . The Zn content of In + Zn is preferably in the range of 15 to 20 at%. In order to minimize contact resistance, the IZO film is preferably laminated at a temperature of 250 ° C. or lower.

一方、本発明の第1の実施例による薄膜トランジスタアレイ基板の製造方法において、半導体パターン用感光膜パターン210の幅をデータ線171より広い幅に現像して形成することができる。このような製造工程で完成した構造について図面を参照して具体的に説明する。 Meanwhile, in the method of manufacturing a thin film transistor array substrate according to the first embodiment of the present invention, the width of the semiconductor pattern photosensitive film pattern 210 may be developed to be wider than the data line 171. The structure completed in such a manufacturing process will be specifically described with reference to the drawings.

図24は本発明の第2の実施例による液晶表示装置用薄膜トランジスタアレイ基板で、図25は図24に示した薄膜トランジスタアレイ基板のXXV-XXV'線に沿った断面図である。 24 is a thin film transistor array substrate for a liquid crystal display device according to a second embodiment of the present invention, and FIG. 25 is a cross-sectional view of the thin film transistor array substrate shown in FIG. 24 taken along line XXV-XXV ′.

図24及び図25によれば、構造に関しては大部分本発明の第1の実施例と同様である。しかし、半導体パターン152の幅がデータ線171より広い幅を有し、アルミニウムを含む上部膜702はデータ線171の全面に形成されている。また、光遮断膜129の幅はデータ線171より狭い幅で形成されている。 According to FIGS. 24 and 25, the structure is almost the same as that of the first embodiment of the present invention. However, the width of the semiconductor pattern 152 is wider than the data line 171, and the upper film 702 containing aluminum is formed on the entire surface of the data line 171. Further, the width of the light blocking film 129 is narrower than that of the data line 171.

一方、基板にほぼ平行に配列されている液晶分子を同一な基板上に線形で対向して配置されている画素電極と共通電極を利用して制御する平面駆動方式の液晶表示装置用薄膜トランジスタ基板にも、同様に第1〜第2の参考例及び第1〜第2の実施例のような光遮断膜を適用することができる。 On the other hand, in a thin film transistor substrate for a liquid crystal display device of a plane drive system that controls liquid crystal molecules arranged substantially parallel to a substrate by using pixel electrodes and a common electrode arranged linearly and oppositely on the same substrate Similarly, the light blocking films as in the first to second reference examples and the first to second embodiments can be applied.

図26は本発明の第3の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を示した配置図で、図27は図26に示した薄膜トランジスタアレイ基板のXXVII-XXVII'線に沿った断面図で、図28は本発明の第4の実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図で、図29は図28に示した薄膜トランジスタアレイ基板のXXIX-XXIX'線に沿った断面図である。 26 is a layout view showing the structure of a thin film transistor array substrate for a liquid crystal display device according to a third embodiment of the present invention. FIG. 27 is a cross-sectional view of the thin film transistor array substrate shown in FIG. 26 taken along line XXVII-XXVII '. FIG. 28 is a layout view of a thin film transistor array substrate for a liquid crystal display device according to a fourth embodiment of the present invention, and FIG. 29 is a cross-sectional view of the thin film transistor array substrate shown in FIG. 28 taken along line XXIX-XXIX ′. .

図26及び図27に示したように、絶縁基板110上にゲート線121及び共通配線が形成されている。共通配線は、ゲート線121と平行に横方向に延びている共通信号線136及び共通信号線136に連結されて共通信号線136を通じて共通信号が印加される共通電極138を含む。ここで、共通配線136、138は、以降形成される画素配線176、178と重なって保持容量を形成する維持電極の機能を有することができる。また、絶縁基板110上部には、以降形成されるデータ線171下部に位置する半導体層150と重なる光遮断膜129が縦方向に延びている。   As shown in FIGS. 26 and 27, the gate line 121 and the common wiring are formed on the insulating substrate 110. The common wiring includes a common signal line 136 extending in the horizontal direction in parallel with the gate line 121 and a common electrode 138 connected to the common signal line 136 and applied with a common signal through the common signal line 136. Here, the common wirings 136 and 138 can function as a sustain electrode that overlaps with pixel wirings 176 and 178 to be formed later to form a storage capacitor. Further, on the insulating substrate 110, a light blocking film 129 that overlaps with the semiconductor layer 150 located below the data line 171 to be formed later extends in the vertical direction.

ゲート線121及び共通配線136、138を覆っているゲート絶縁膜140上部には、以降形成されるデータ線171に沿って縦方向に延びて光遮断膜と重なる一部を有する半導体層150が形成され、その上部には抵抗性接触層165、163が形成されている。   A semiconductor layer 150 is formed on the gate insulating film 140 covering the gate line 121 and the common wirings 136 and 138. The semiconductor layer 150 extends in the vertical direction along the data line 171 to be formed later and has a part overlapping the light blocking film. Resistive contact layers 165 and 163 are formed thereon.

抵抗性接触層163、165またはゲート絶縁膜140上部には、データ線171及びドレーン電極175が形成されている。また、データ線と同一層には、ドレーン電極175と連結され、横方向に延びて共通信号線136と対向するかまたは重なって維持蓄電器を構成する画素信号線176及び画素信号線176と連結され、縦に延びて共通電極138と平行に対向する画素電極178を含む画素配線が形成されている。   A data line 171 and a drain electrode 175 are formed on the resistive contact layers 163 and 165 or the gate insulating film 140. In addition, in the same layer as the data line, it is connected to the drain electrode 175 and extends in the horizontal direction so as to face or overlap the common signal line 136 and to be connected to the pixel signal line 176 and the pixel signal line 176 constituting the storage capacitor. A pixel wiring including a pixel electrode 178 extending vertically and facing the common electrode 138 in parallel is formed.

基板110の上部には保護膜180が形成されている。保護膜180には、第1〜第4の実施例のように、ゲート線及びデータ線のそれぞれの端部を露出する接触孔を有することができる。保護膜の上部には、データ配線171と連結される補助データ線が形成されることができ、ゲート線及びデータ線のそれぞれの端部と電気的に連結される補助部材が形成されることができる。   A protective film 180 is formed on the substrate 110. As in the first to fourth embodiments, the protective film 180 may have contact holes that expose the ends of the gate lines and the data lines. An auxiliary data line connected to the data line 171 may be formed on the protective film, and an auxiliary member electrically connected to each end of the gate line and the data line may be formed. it can.

一方、本発明の第4の実施例の構造は、大概第3の実施例による構造と同様である。しかし、チャンネル部を除いた半導体層152がデータ線171及びドレーン電極175と同一のパターンを有する。 On the other hand, the structure of the fourth embodiment of the present invention is almost the same as the structure of the third embodiment. However, the semiconductor layer 152 excluding the channel portion has the same pattern as the data line 171 and the drain electrode 175.

本発明の第3及び第4の実施例における画素配線176、178は、データ線171及びドレーン電極175と同一層に位置しているが、ゲート線121と同一層または保護膜180の上部に形成することができる。共通配線136、138はゲート線121と異なる層に形成することができ、画素配線176、178と同一層に形成することもできる。 The pixel wirings 176 and 178 in the third and fourth embodiments of the present invention are located in the same layer as the data line 171 and the drain electrode 175, but are formed in the same layer as the gate line 121 or on the protective film 180. can do. The common wirings 136 and 138 can be formed in a different layer from the gate line 121, and can also be formed in the same layer as the pixel wirings 176 and 178.

一方、赤色、緑色、青色のカラーフィルターは主に対向基板に配置されるが、薄膜トランジスタアレイ基板に配置することもできる。これについて図面を参照して具体的に説明する。   On the other hand, the red, green, and blue color filters are mainly disposed on the counter substrate, but may be disposed on the thin film transistor array substrate. This will be specifically described with reference to the drawings.

図30は本発明の第5の実施例による薄膜トランジスタアレイ基板の配置図で、図31は図30に示す薄膜トランジスタアレイ基板のXXXI-XXXI'線に沿った断面図である。 30 is a layout view of a thin film transistor array substrate according to a fifth embodiment of the present invention, and FIG. 31 is a cross-sectional view of the thin film transistor array substrate shown in FIG. 30 taken along line XXXI-XXXI ′.

図30及び図31に示すように、本発明の第5の実施例による構造は概ね図1及び図2と同様である。この時、本発明の第5の実施例による薄膜トランジスタアレイ基板には画素電極190の上部及び保護膜180の下部に赤色(R)、緑色(G)、青色(B)のカラーフィルターが形成されている。 As shown in FIGS. 30 and 31, the structure according to the fifth embodiment of the present invention is substantially the same as that shown in FIGS. At this time, red (R), green (G), and blue (B) color filters are formed on the upper portion of the pixel electrode 190 and the lower portion of the protective layer 180 on the TFT array substrate according to the fifth embodiment of the present invention . Yes.

ここで、赤色(R)、緑色(G)、青色(B)のカラーフィルターが有する接触孔は、保護膜180が有する接触孔185、187より大きいが、小さく構成することもでき、接触孔185、187の側壁を階段状にすることもできる。接触孔を定義する側壁はテーパ構造であることが好ましい。   Here, the contact holes of the red (R), green (G), and blue (B) color filters are larger than the contact holes 185 and 187 of the protective film 180, but may be configured smaller. , 187 can be stepped. The side walls defining the contact holes are preferably tapered structures.

また、赤色(R)、緑色(G)、青色(B)のカラーフィルターは、ゲート線121と基板110との間に配置することができ、これらは互いにデータ線171と重なる周縁部が重なる構成とすることもできる。   In addition, the red (R), green (G), and blue (B) color filters can be arranged between the gate line 121 and the substrate 110, and they have a configuration in which peripheral portions that overlap with the data line 171 overlap each other. It can also be.

以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属するものである。   The preferred embodiments of the present invention have been described in detail above, but the scope of the present invention is not limited thereto, and various modifications and variations of those skilled in the art using the basic concept of the present invention defined in the claims. Improvements are also within the scope of the present invention.

第1の参考例による液晶表示装置用薄膜トランジスタ基板の構造を示す配置図である。FIG. 5 is a layout diagram illustrating a structure of a thin film transistor substrate for a liquid crystal display device according to a first reference example . 図1のII-II'線に沿った液晶表示装置の断面図である。It is sectional drawing of the liquid crystal display device along the II-II 'line | wire of FIG. 参考例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。It is a layout view of a thin film transistor substrate in an intermediate process of manufacturing a thin film transistor substrate for a liquid crystal display device according to a reference example . 図3aのIIIb-IIIb'線に沿った断面図である。FIG. 3b is a cross-sectional view taken along line IIIb-IIIb ′ of FIG. 3a. 参考例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。It is a layout view of a thin film transistor substrate in an intermediate process of manufacturing a thin film transistor substrate for a liquid crystal display device according to a reference example . 図4aのIVb-IVb'線に沿った断面図で図3bの次の段階を示す。FIG. 4B is a sectional view taken along line IVb-IVb ′ in FIG. 参考例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。It is a layout view of a thin film transistor substrate in an intermediate process of manufacturing a thin film transistor substrate for a liquid crystal display device according to a reference example . 図5aのVb-Vb'線に沿った断面図で図4bの次の段階を示す。FIG. 5B is a cross-sectional view taken along the line Vb-Vb ′ in FIG. 参考例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。It is a layout view of a thin film transistor substrate in an intermediate process of manufacturing a thin film transistor substrate for a liquid crystal display device according to a reference example . 図6aのVIb-VIb'線に沿った断面図で図5bの次の段階を示す。FIG. 6B is a cross-sectional view taken along the line VIb-VIb ′ of FIG. 第2の参考例による液晶表示装置用薄膜トランジスタアレイ基板の配置図である。It is a layout view of a thin film transistor array substrate for a liquid crystal display device according to a second reference example . 図7に示した薄膜トランジスタアレイ基板のVIII-VIII'線に沿った断面図である。FIG. 8 is a cross-sectional view taken along line VIII-VIII ′ of the thin film transistor array substrate shown in FIG. 7. 図7に示した薄膜トランジスタアレイ基板のIX-IX'線に沿った断面図である。FIG. 8 is a cross-sectional view taken along line IX-IX ′ of the thin film transistor array substrate shown in FIG. 7. 第2の参考例に基づいて製造する第1段階の薄膜トランジスタアレイ基板の配置図である。FIG. 10 is a layout view of a first stage thin film transistor array substrate manufactured based on a second reference example . 図10aのXb-Xb'線に沿った断面図である。It is sectional drawing along the Xb-Xb 'line | wire of FIG. 10a. 図10aのXc-Xc'線に沿った断面図である。It is sectional drawing along the Xc-Xc 'line | wire of FIG. 10a. 図10aのXb-Xb'線に沿った断面図で図10bの次の段階を示す。FIG. 10B is a sectional view taken along line Xb-Xb ′ in FIG. 図10aのXc-Xc'線に沿った断面図で図10cの次の段階を示す。FIG. 10C is a cross-sectional view taken along the line Xc-Xc ′ in FIG. 図11a及び11bの次の段階の薄膜トランジスタアレイ基板の配置図である。FIG. 12 is a layout view of a thin film transistor array substrate at the next stage of FIGS. 11a and 11b. 図12aのXIIb-XIIb'線に沿った断面図である。It is sectional drawing along the XIIb-XIIb 'line | wire of FIG. 12a. 図12aのXIIc-XIIc'線に沿った断面図である。It is sectional drawing along the XIIc-XIIc 'line | wire of FIG. 12a. 図12aのXIIb-XIIb'線に沿った断面図で、図12bの次の段階を工程順によって示すものである。FIG. 12C is a cross-sectional view taken along line XIIb-XIIb ′ in FIG. 12A, showing the next stage of FIG. 図12aのXIIc-XIIc'線に沿った断面図で、図12cの次の段階を工程順によって示すものである。FIG. 12C is a cross-sectional view taken along line XIIc-XIIc ′ of FIG. 12A, showing the next stage of FIG. 図12aのXIIb-XIIb'線に沿った断面図で、図12bの次の段階を工程順によって示すものである。FIG. 12C is a cross-sectional view taken along line XIIb-XIIb ′ in FIG. 12A, showing the next stage of FIG. 図12aのXIIc-XIIc'線に沿った断面図で、図12cの次の段階を工程順によって示すものである。FIG. 12C is a cross-sectional view taken along line XIIc-XIIc ′ of FIG. 12A, showing the next stage of FIG. 図12aのXIIb-XIIb'線に沿った断面図で、図12bの次の段階を工程順によって示すものである。FIG. 12C is a cross-sectional view taken along line XIIb-XIIb ′ in FIG. 12A, showing the next stage of FIG. 図12aのXIIc-XIIc'線に沿った断面図で、図12cの次の段階を工程順によって示すものである。FIG. 12C is a cross-sectional view taken along line XIIc-XIIc ′ of FIG. 12A, showing the next stage of FIG. 図15a及び図15bの次の段階の薄膜トランジスタアレイ基板の配置図である。FIG. 16 is a layout view of a thin film transistor array substrate at the next stage of FIGS. 15a and 15b. 図16aのXVIb-XVIb'線に沿った断面図である。It is sectional drawing which followed the XVIb-XVIb 'line | wire of FIG. 16a. 図16aのXVIc-XVIc'線に沿った断面図である。It is sectional drawing along the XVIc-XVIc 'line | wire of FIG. 16a. 本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を示す配置図である。 1 is a layout view showing a structure of a thin film transistor array substrate for a liquid crystal display device according to a first embodiment of the present invention. 図17に示す薄膜トランジスタアレイ基板のXVIII-XVIII'線に沿った断面図である。FIG. 18 is a cross-sectional view taken along line XVIII-XVIII ′ of the thin film transistor array substrate shown in FIG. 本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程をその工程順によって示した薄膜トランジスタアレイ基板の配置図である。FIG. 5 is a layout view of a thin film transistor array substrate illustrating an intermediate process of manufacturing a thin film transistor array substrate for a liquid crystal display device according to a first embodiment of the present invention in the order of the steps. 図19aのXIXb-XIXb'線に沿った断面図である。It is sectional drawing which followed the XIXb-XIXb 'line | wire of FIG. 19a. 本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程をその工程順によって示した薄膜トランジスタアレイ基板の配置図である。FIG. 5 is a layout view of a thin film transistor array substrate illustrating an intermediate process of manufacturing a thin film transistor array substrate for a liquid crystal display device according to a first embodiment of the present invention in the order of the steps. 図20aのXXb-XXb'線に沿った断面図で図19bの次の段階を示す。FIG. 19B is a sectional view taken along line XXb-XXb ′ in FIG. 本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程をその工程順によって示した薄膜トランジスタアレイ基板の配置図である。FIG. 5 is a layout view of a thin film transistor array substrate illustrating an intermediate process of manufacturing a thin film transistor array substrate for a liquid crystal display device according to a first embodiment of the present invention in the order of the steps. 図21aのXXIb-XXIb'線に沿った断面図で図20bの次の段階を示す。FIG. 21B is a sectional view taken along line XXIb-XXIb ′ in FIG. 図21aのXXIb-XXIb'線に沿った断面図で図21bの次の段階を示す。FIG. 21B is a sectional view taken along line XXIb-XXIb ′ in FIG. 本発明の第1の実施例による液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程をその工程順によって示した薄膜トランジスタアレイ基板の配置図である。FIG. 5 is a layout view of a thin film transistor array substrate illustrating an intermediate process of manufacturing a thin film transistor array substrate for a liquid crystal display device according to a first embodiment of the present invention in the order of the steps. 図23aのXXIIIb-XXIIIb'線に沿った断面図で図22の次の段階を示す。FIG. 22 is a sectional view taken along line XXIIIb-XXIIIb ′ in FIG. 本発明の第2の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を示した配置図である。FIG. 6 is a layout view illustrating a structure of a thin film transistor array substrate for a liquid crystal display device according to a second embodiment of the present invention. 図24に示した薄膜トランジスタアレイ基板のXXV-XXV'線に沿った断面図である。FIG. 25 is a cross-sectional view taken along line XXV-XXV ′ of the thin film transistor array substrate shown in FIG. 24. 本発明の第3の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を示した配置図である。FIG. 6 is a layout view illustrating a structure of a thin film transistor array substrate for a liquid crystal display device according to a third embodiment of the present invention. 図26に示した薄膜トランジスタアレイ基板のXXVII-XXVII'線に沿った断面図である。FIG. 27 is a sectional view taken along line XXVII-XXVII ′ of the thin film transistor array substrate shown in FIG. 26. 本発明の第4の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を示す配置図である。FIG. 6 is a layout view illustrating a structure of a thin film transistor array substrate for a liquid crystal display device according to a fourth embodiment of the present invention. 図28に示した薄膜トランジスタアレイ基板のXXIX-XXIX'線に沿った断面図である。FIG. 29 is a cross-sectional view taken along line XXIX-XXIX ′ of the thin film transistor array substrate shown in FIG. 28. 本発明の第5の実施例による薄膜トランジスタアレイ基板の配置図である。FIG. 6 is a layout view of a thin film transistor array substrate according to a fifth embodiment of the present invention. 図30に示した薄膜トランジスタアレイ基板のXXXI-XXXI'線に沿った断面図である。FIG. 31 is a cross-sectional view taken along line XXXI-XXXI ′ of the thin film transistor array substrate shown in FIG. 30.

92 補助ゲート部材
97 補助データ部材
100 薄膜トランジスタアレイ基板
110 絶縁基板
121 ゲート線
123 ゲート電極
129 光遮断膜
131 維持電極線
136、138 共通配線
140 ゲート絶縁膜
150 半導体層
152 半導体パターン
160 抵抗接触層
163、165 抵抗性接触層パターン
170 導電体層
171 データ線
175 ドレーン電極
177 維持蓄電器用導電体パターン
178 ソース/ドレーン用導電体パターン
176、178 画素配線
180 保護膜
190 画素電極
200 対向基板
201 下部膜
202 上部膜
210、212、214 感光膜パターン
500 バックライト
92 Auxiliary gate member 97 Auxiliary data member 100 Thin film transistor array substrate 110 Insulating substrate 121 Gate line 123 Gate electrode 129 Light blocking film 131 Storage electrode lines 136 and 138 Common wiring 140 Gate insulating film 150 Semiconductor layer 152 Semiconductor pattern 160 Resistive contact layer 163 165 Resistive contact layer pattern 170 Conductor layer 171 Data line 175 Drain electrode 177 Storage capacitor conductor pattern 178 Source / drain conductor pattern 176, 178 Pixel wiring 180 Protective film 190 Pixel electrode 200 Counter substrate 201 Lower film 202 Upper part Films 210, 212, 214 Photosensitive film pattern 500 Backlight

Claims (3)

絶縁基板と、
前記絶縁基板上に形成され、ゲート線及び前記ゲート線と連結されているゲート電極を含むゲート配線と、
前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート線と交差するデータ線、前記データ線に連結されているソース電極、前記ゲート電極を中心に前記ソース電極と対向するドレーン電極を含むデータ配線と、
前記ゲート絶縁膜上部に形成され、一部は前記データ線の下部まで延びている半導体層と、
前記データ線の下部の前記半導体層と重なり、前記ゲート配線と同一層に形成されている光遮断膜と、
前記ドレーン電極と電気的に連結されている画素電極と、
前記ドレーン電極上に形成され、前記ドレーン電極と前記画素電極とを連結するための接触孔を備える保護膜と、
を含み、前記データ配線は下部膜と、前記下部膜の上部に形成されている上部膜とを含み、前記ドレーン電極は前記画素電極と連結される部分で前記上部膜が除去されており、前記保護膜の接触孔の縁に沿う凹部と、前記凹部の中央部に位置する凸部とよりなる凹凸が前記下部膜に形成され、前記半導体層と重なる前記光遮断膜の幅は、前記半導体層の幅に比べて少なくとも60%以上であり、前記ソース電極と前記ドレーン電極との間のチャンネル部を除いた前記半導体層は、前記データ配線と同一のパターンで形成されている薄膜トランジスタアレイ基板。
An insulating substrate;
A gate line formed on the insulating substrate and including a gate line and a gate electrode connected to the gate line;
A gate insulating film covering the gate wiring;
A data line including a data line intersecting with the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode around the gate electrode;
A semiconductor layer formed on the gate insulating film and partially extending to a lower portion of the data line;
A light blocking film that overlaps the semiconductor layer below the data line and is formed in the same layer as the gate wiring;
A pixel electrode electrically connected to the drain electrode;
A protective film that is formed on the drain electrode and includes a contact hole for connecting the drain electrode and the pixel electrode;
Wherein the said data lines comprising an upper layer formed and the lower layer, the upper portion of the lower layer, the drain electrode is the upper layer is removed in portions which are connected to the pixel electrode, wherein Concavities and convexities formed by a concave portion along the edge of the contact hole of the protective film and a convex portion located at the central portion of the concave portion are formed in the lower film , and the width of the light blocking film overlapping the semiconductor layer is the semiconductor layer The thin film transistor array substrate is at least 60% larger than the width of the semiconductor layer, and the semiconductor layer excluding the channel portion between the source electrode and the drain electrode is formed in the same pattern as the data wiring.
前記データ線の下部の前記半導体層は、前記データ線と同一であるか、より広い幅で形成されている請求項1に記載の薄膜トランジスタアレイ基板。   2. The thin film transistor array substrate according to claim 1, wherein the semiconductor layer under the data line is the same as or wider than the data line. 前記半導体層の一部は、前記データ配線の周縁外部に露出している請求項1に記載の薄膜トランジスタアレイ基板。
The thin film transistor array substrate according to claim 1, wherein a part of the semiconductor layer is exposed outside a peripheral edge of the data wiring.
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