KR101851620B1 - Power semiconductor module and method for stabling thereof - Google Patents

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Abstract

본 발명은 Sense-FET를 사용한 안정화 회로 구조를 제안한다. 본 발명에 따른 전력 반도체 모듈은 D-Mode FET와 상기 D-Mode FET와 동일한 구조를 가지며 면적을 달리하는 Sense-FET를 포함한다. 전력 반도체 모듈은 Sense-FET의 구동을 위해 필요한 E-Mode FET 뿐만 아니라, 저항, 커패시터, 인덕터, 또는 다이오드 등과 같은 회로 소자를 포함하는 안정화 회로를 포함한다.The present invention proposes a stabilization circuit structure using a sense-FET. The power semiconductor module according to the present invention includes a D-mode FET and a sense-FET having the same structure as the D-mode FET and having a different area. The power semiconductor module includes a stabilization circuit including a circuit element such as a resistor, a capacitor, an inductor, or a diode, as well as an E-Mode FET necessary for driving the sense-FET.

Figure R1020160040357
Figure R1020160040357

Description

전력 반도체 모듈 및 그것의 안정화 방법{POWER SEMICONDUCTOR MODULE AND METHOD FOR STABLING THEREOF}[0001] POWER SEMICONDUCTOR MODULE AND METHOD FOR STABLING THEREOF [0002]

본 발명은 전력 반도체에 관한 것으로, 특히, 캐스코드 구조에서 공핍형 전력 반도체의 센스 펫(Sense-FET)을 이용하여 캐스코드 전력반도체 동작을 안정화시킬 수 있는 공핍형 전력 반도체 모듈 및 그것의 안정화 방법에 관한 것이다.The present invention relates to a power semiconductor, and more particularly, to a depletion type power semiconductor module capable of stabilizing a cascode power semiconductor operation by using a sense-FET of a depletion type power semiconductor in a cascode structure, .

브러쉬레스 직류(BLDC)모터 등의 구동과 같은 산업 분야에 고전압 및 대전류 전력 반도체 모듈이 흔히 사용된다. High voltage and high current power semiconductor modules are commonly used in industries such as driving brushless direct current (BLDC) motors and the like.

캐스코드 구조에서 부동 노드(Floating Node)는 고전압/고전류 스위칭시에 과전압이 발생되는 지점이다. 부동 노드는 공핍형(Depletion-Mode)소자의 소스(Source)와 증가형(Enhancement-Mode)소자의 드레인(Drain)이 접하는 노드이다. 소자들의 스위칭 동작 시에 부동 노드에 나타나는 과전압은 증가형 소자 혹은 공핍형 소자의 게이트를 파괴시키는 요인이 될 수 있다.In a cascode structure, a floating node is a point where overvoltage occurs at high voltage / high current switching. A floating node is a node where a source of a depletion-mode element contacts with a drain of an enhancement-mode element. Overvoltages appearing at the floating node during the switching operation of the devices may cause the gates of the increased type device or the depletion type device to be destroyed.

본 발명의 목적은 안정화된 전력 반도체 모듈 및 그것의 안정화 방법을 제공함에 있다.It is an object of the present invention to provide a stabilized power semiconductor module and a stabilization method thereof.

본 발명의 다른 목적은 캐스코드 구조의 부동 노드에서 발생되는 과전압을 억제 또는 방지할 수 있는 전력 반도체 모듈 및 그것의 안정화 방법을 제공함에 있다.Another object of the present invention is to provide a power semiconductor module capable of suppressing or preventing an overvoltage generated in a floating node of a cascode structure, and a stabilization method thereof.

본 발명의 실시 예에 따른 전력 반도체 모듈은, 전력 스위칭을 위한 메인 트랜지스터로서 기능하도록 구성되며 게이트, 드레인, 및 소스를 갖는 공핍형 전계효과 트랜지스터와, 상기 공핍형 전계효과 트랜지스터의 게이트 및 드레인을 공유하도록 구성되고 상기 공핍형 전계효과 트랜지스터에 비해 전류 구동능력이 작은 센스 전계효과 트랜지스터와, 캐스코드 구조를 이루기 위해 상기 공핍형 전계효과 트랜지스터의 소스인 부동 노드에 드레인이 연결되도록 구성되며, 상기 공핍형 전계효과 트랜지스터를 구동하는 증가형 전계효과 트랜지스터와, 상기 부동 노드와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제1 안정화 회로와, 상기 증가형 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제2 안정화 회로를 포함한다. A power semiconductor module according to an embodiment of the present invention includes a depletion type field effect transistor having a gate, a drain, and a source, the depletion type field effect transistor being configured to function as a main transistor for power switching and a gate and a drain of the depletion type field effect transistor And a drain connected to a floating node, which is a source of the depletion field effect transistor, for establishing a cascode structure, and the depletion type field effect transistor is connected to the depletion type field effect transistor, A first stabilization circuit coupled between the floating node and the source of the sense field effect transistor and configured to perform voltage stabilization for the floating node; And the sense And a second stabilization circuit coupled between the sources of the field effect transistors and configured to perform voltage stabilization for the floating node.

본 발명의 실시 예에 따르면, 제1항에 있어서, 공핍형 전계효과 트랜지스터는 AlGaN/GaN HEMT의 D-Mode FET이며 전류 도통 방향이 기판에 대하여 수평일 수 있다. 상기 공핍형 전계효과 트랜지스터와 상기 센스 전계효과 트랜지스터의 게이트 폭(width)비는 N:1 이며, 여기서 N은 1보다 큰 정수일 수 있다. 또한, 상기 제1 안정화 회로는 저항이나, 커패시터, 인덕터와 같은 수동 회로 소자를 포함할 수 있다. According to an embodiment of the present invention, the depletion mode field effect transistor is a D-mode FET of an AlGaN / GaN HEMT, and the current conduction direction may be horizontal with respect to the substrate. The gate width ratio of the depletion field effect transistor to the sense field effect transistor is N: 1, where N may be an integer greater than one. In addition, the first stabilization circuit may include a resistor, a passive circuit element such as a capacitor and an inductor.

본 발명의 실시 예에 따른 전력 반도체 모듈은, 전력 스위칭을 위한 메인 트랜지스터로서 기능하도록 구성되며 게이트, 드레인, 및 소스를 갖는 제1 모드 전계효과 트랜지스터와, 상기 제1 모드 전계효과 트랜지스터의 게이트 및 드레인을 공유하도록 구성되고 상기 제1 모드 전계효과 트랜지스터에 비해 게이트 폭이 작은 센스 전계효과 트랜지스터와, 상기 제1 모드 전계효과 트랜지스터와 함께 캐스코드 구조를 이루기 위해, 상기 제1 모드 전계효과 트랜지스터의 소스인 부동 노드에 드레인이 연결되도록 구성되며, 상기 제1 모드 전계효과 트랜지스터를 구동하는 제2 모드 전계효과 트랜지스터와,상기 부동 노드와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 전력 스위칭 시에 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제1 안정화 소자와, 상기 제2 모드 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 상기 전력 스위칭 시에 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제2 안정화 소자를 포함한다. A power semiconductor module according to an embodiment of the present invention includes a first mode field effect transistor configured to function as a main transistor for power switching and having a gate, a drain, and a source; a first mode field effect transistor having a gate and a drain A sense field effect transistor having a gate width smaller than the first mode field effect transistor and configured to share a first mode field effect transistor and a second mode field effect transistor, A second mode field effect transistor configured to couple a drain to the floating node and driving the first mode field effect transistor; and a second mode field effect transistor coupled between the floating node and the source of the sense field effect transistor, A first eye configured to perform voltage stabilization Is connected between the screen element and the second mode field-effect transistor and the source of said sense source of the field effect transistor and a second stabilization element configured to perform voltage stabilization for the floating node at the time of the power switch.

공핍형 전계효과 트랜지스터 및 증가형 전계효과 트랜지스터를 구비한 전력 반도체 모듈의 부동 노드 전압 안정화 방법은, 상기 공핍형 전계효과 트랜지스터의 게이트 및 드레인을 공유하도록 구성되고 상기 공핍형 전계효과 트랜지스터에 비해 전류 구동능력이 작은 센스 전계효과 트랜지스터를 제공하고, 상기 공핍형 전계효과 트랜지스터의 소스와 상기 증가형 전계효과 트랜지스터가 연결되는 부동 노드의 전압 안정화를 위해 상기 부동 노드와 상기 센스 전계효과 트랜지스터의 소스간에 수동 회로 소자를 제공하는 것을 포함한다. 본 발명의 실시 예에서, 상기 부동 노드의 전압 안정화를 위해 상기 증가형 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터이 소스간에 능동 회로 소자를 제공하는 것을 더 포함할 수 있다. 또한, 상기 부동 노드의 전압 안정화를 위해 상기 증가형 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 수동 회로 소자를 제공하는 것을 더 포함할 수 있다. A method for stabilizing a floating node voltage of a power semiconductor module having a depletion field effect transistor and an enhancement field effect transistor includes the steps of: And a source of said depletion field effect transistor and a source of said sense field effect transistor for stabilizing the voltage of a floating node to which said source of said depletion field effect transistor is connected, Lt; / RTI > device. In an embodiment of the present invention, it may further comprise providing an active circuit element between the source of the enhancement field effect transistor and the sense field effect transistor source for stabilizing the voltage at the floating node. The method may further include providing a passive circuit element between a source of the enhancement field effect transistor and a source of the sense field effect transistor for voltage stabilization of the floating node.

본 발명의 실시 예는 Sense-FET를 사용한 전력 반도체 모듈에서 안정화 회로구조를 제시한다. 이에 따라 부동 노드에서의 전압 상승이 억제된다. 또한, 전력 반도체 모듈에서 소모되는 전류량이 감소된다. 따라서, 공핍형 전계효과 트랜지스터의 형성 스펙(사양)과 증가형 전계효과 트랜지스터의 항복전압 요구 스펙이 낮아질 수 있다. 낮은 스펙 요구에 의해 캐스코드 구조를 가지는 전력 반도체 모듈의 생산 코스트도 상대적으로 낮아질 수 있다. An embodiment of the present invention provides a stabilization circuit structure in a power semiconductor module using a sense-FET. As a result, the voltage rise at the floating node is suppressed. Also, the amount of current consumed in the power semiconductor module is reduced. Therefore, the formation specification (specification) of the depletion-type field effect transistor and the breakdown voltage requirement specification of the increasing-type field effect transistor can be lowered. The production cost of the power semiconductor module having the cascode structure can be relatively lowered due to the low specification requirement.

도 1은 본 발명에 따른 전력 반도체 모듈의 회로 구조를 보여주는 도면이다.
도 2는 도 1중 Sense-FET를 포함하는 공핍형 전계효과 트랜지스터 그룹의 레이아웃 구조를 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 전력 반도체 모듈의 구현 상세도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈의 구현 상세도이다.
도 5는 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈의 구현 상세도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈의 구현 상세도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈의 구현 상세도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈의 구현 상세도이다. 1 is a circuit diagram of a power semiconductor module according to the present invention.
FIG. 2 is a view showing a layout structure of a depletion-type field effect transistor group including a sense-FET in FIG.
3 is an implementation detail view of a power semiconductor module according to an embodiment of the present invention.
4 is an implementation detail view of a power semiconductor module according to another embodiment of the present invention.
5 is an implementation detail view of a power semiconductor module according to another embodiment of the present invention.
6 is an implementation detail view of a power semiconductor module according to another embodiment of the present invention.
7 is an implementation detail view of a power semiconductor module according to another embodiment of the present invention.
8 is an implementation detail view of a power semiconductor module according to another embodiment of the present invention.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted in order to avoid obscuring the gist of the present invention.

도 1은 본 발명에 따른 전력 반도체 모듈의 회로 구조(100)를 보여주는 도면이다. 1 is a diagram showing a circuit structure 100 of a power semiconductor module according to the present invention.

먼저, 전형적인 전력 반도체 모듈의 회로 구조(10)는 도 1에서 캐스코드 구조를 형성하는 공핍형(디플레션 모드 혹은 제1 모드)전계효과 트랜지스터(2)와, 증가형(인핸스 모드 혹은 제2 모드)전계효과 트랜지스터(8)를 포함한다. 도 1에서 노드 참조문자 B는 드레인을 나타내고, A는 게이트를 가리키며, C는 소스를 나타낸다. 이러한 캐스코드 구조로 된 회로 소자들을 보호하기 위해 D-Mode FET(2)의 게이트 및 소스(부동 노드)에 R, C, 또는 Diode로 구성될 수 있는 안정화 유닛들(4,6)이 추가로 연결된다. 상기 안정화 유닛들(4,6)은 상기 D-Mode FET(2) 및 E-Mode FET(8)의 스위칭 동작 시에 상기 D-Mode FET(2) 및 E-Mode FET(8)를 보호하는 소자이다. First, a circuit structure 10 of a typical power semiconductor module includes a depletion mode (a deflection mode or a first mode) field effect transistor 2 forming a cascode structure in Fig. 1, an enhancement mode ) Field effect transistor (8). In FIG. 1, the node reference character B denotes a drain, A denotes a gate, and C denotes a source. Stabilizing units 4, 6, which can be composed of R, C, or Diodes at the gate and source (floating node) of the D-Mode FET 2 to further protect circuit elements in this cascode structure, . The stabilization units 4 and 6 protect the D-Mode FET 2 and the E-Mode FET 8 in the switching operation of the D-Mode FET 2 and the E-Mode FET 8 Device.

상기한 전력 반도체 모듈의 회로 구조(10)에서 부동 노드의 전압은 D-MODE FET(2)와 E-MODE FET(8)의 누설전류에 의하여 결정된다. 스위칭 오프 시 누설전류가 흐른다고 가정하였을 때 드레인(B)에 고전압이 인가된다. 스위칭 오프 시의 D-MODE FET(2)와 E-MODE FET(8)의 저항 관계에 따라 상기 부동 노드의 전압이 결정된다. 결국 드레인(B)의 전압이 증가하게 되면 그에 따라 부동 노드의 전압도 동반 상승한다. 부동 노드의 전압 안정화를 위하여 상기 D-Mode FET(2)의 게이트 및 소스(부동 노드)에 R, C, 또는 Diode로 구성될 수 있는 안정화 유닛들(4,6)이 추가로 구성된다. 예를 들어 저항이 안정화 유닛들(4,6)에 구현될 경우 스위치 오프 시 E-Mode FET(2)의 병렬 저항을 감소시켜 부동 노드의 전압이 다소 감소될 수 있다. 그러나 상기한 저항 관계에 따라 드레인(B)의 전압이 상승되면 부동 노드의 전압도 같이 상승되는 문제가 있다. 한편, 제너 다이오드가 안정화 유닛들(4,6)에 구현되는 경우에도 부동 노드의 전압이 제너 다이오드의 역전압 근방의 레벨로 나타날 수는 있지만 스위칭 온/오프에서 동작 딜레이가 발생되고 전류 소모가 많게 된다. In the circuit structure 10 of the power semiconductor module, the voltage of the floating node is determined by the leakage current of the D-MODE FET 2 and the E-MODE FET 8. High voltage is applied to the drain (B) when it is assumed that a leakage current flows in switching off. The voltage of the floating node is determined according to the resistance relationship between the D-MODE FET 2 and the E-MODE FET 8 at the time of switching off. As a result, as the voltage of the drain B increases, the voltage of the floating node increases accordingly. Stabilization units 4 and 6, which can be composed of R, C, or Diodes, are further provided at the gate and source (floating node) of the D-Mode FET 2 for stabilizing the voltage of the floating node. For example, when a resistor is implemented in the stabilization units 4 and 6, the parallel resistance of the E-Mode FET 2 may be reduced at switch-off so that the voltage at the floating node may be somewhat reduced. However, when the voltage of the drain B rises according to the resistance relationship described above, the voltage of the floating node rises as well. On the other hand, even when the Zener diode is implemented in the stabilization units 4 and 6, the voltage of the floating node may appear at a level near the reverse voltage of the Zener diode, but an operation delay occurs in switching on / off, do.

이에 비해 본 발명에 따른 전력 반도체 모듈(100)은 Sense-FET(24)를 포함하는 공핍형 전계효과 트랜지스터 그룹(20)을 포함한다. 즉, 공핍형 전계효과 트랜지스터 그룹(20)은 전력 스위칭을 위한 메인 트랜지스터로서 기능하도록 구성되며 게이트, 드레인, 및 소스를 갖는 공핍형 전계효과 트랜지스터(22)와, 상기 공핍형 전계효과 트랜지스터(22)의 게이트 및 드레인을 공유하도록 구성되고 상기 공핍형 전계효과 트랜지스터(22)에 비해 전류 구동능력이 작은 센스 전계효과 트랜지스터(24)를 포함한다. 결국, 상기 공핍형 전계효과 트랜지스터(22)와 센스 전계효과 트랜지스터(24)는 병렬 구조로 연결되며 게이트 폭의 비가 N:1 로 구성될 수 있다. 여기서 N은 1보다 큰 정수이다.In contrast, the power semiconductor module 100 according to the present invention includes a depletion field effect transistor group 20 including a sense-FET 24. That is, the depletion-type field effect transistor group 20 includes a depletion type field effect transistor 22 configured to function as a main transistor for power switching and having a gate, a drain, and a source, And a sense field effect transistor (24) configured to share a gate and a drain of the depletion field effect transistor (22) and having a smaller current driving capability than the depletion field effect transistor (22). As a result, the depletion type field effect transistor 22 and the sense field effect transistor 24 are connected in a parallel structure, and the ratio of the gate width may be N: 1. Where N is an integer greater than one.

상기 전력 반도체 모듈(100)은 또한, 상기 D-Mode FET(22)에 대하여 캐스코드 구조를 이루기 위해, 상기 D-Mode FET(22)의 소스인 부동 노드(NO2)에 드레인이 연결되도록 구성되며, 상기 공핍형 전계효과 트랜지스터(22:D-Mode FET)를 구동하는 증가형 전계효과 트랜지스터(80)를 포함한다. The power semiconductor module 100 is further configured such that a drain is connected to a floating node NO2 which is a source of the D-Mode FET 22 in order to achieve a cascode structure with respect to the D-Mode FET 22 And an enhancement field effect transistor 80 for driving the depletion field effect transistor 22 (D-Mode FET).

또한, 상기 전력 반도체 모듈(100)은 상기 부동 노드(NO2)와 상기 센스 전계효과 트랜지스터(24)의 소스간에 연결되어 상기 부동 노드(NO2)에 대한 전압 안정화를 수행하도록 구성된 제1 안정화 회로(FSC: 62)를 포함한다. The power semiconductor module 100 further includes a first stabilization circuit FSC connected between the floating node NO2 and the source of the sense field effect transistor 24 and configured to perform voltage stabilization on the floating node NO2, : 62).

대안적으로 혹은 선택적으로 상기 전력 반도체 모듈(100)은 상기 증가형 전계효과 트랜지스터(80)의 소스와 상기 센스 전계효과 트랜지스터(24)의 소스간에 연결되어 상기 부동 노드(NO2)에 대한 전압 안정화를 수행하도록 구성된 제2 안정화 회로(SSC: 60)를 포함할 수 있다. Alternatively or alternatively, the power semiconductor module 100 may be connected between the source of the enhancement field effect transistor 80 and the source of the sense field effect transistor 24 to provide voltage stabilization for the floating node NO2 And a second stabilization circuit (SSC) 60 configured to perform.

또한, 추가적으로 혹은 선택적으로 상기 전력 반도체 모듈(100)은 상기 센스 전계효과 트랜지스터(24)의 소스와 상기 제2 안정화 회로(SSC: 60)의 사이에 연결되어 상기 부동 노드(NO2)에 대한 전압 안정화를 수행하도록 구성된 제3 안정화 회로(TSC: 64)를 포함할 수 있다. Additionally or alternatively, the power semiconductor module 100 may be connected between the source of the sense field effect transistor 24 and the second stabilization circuit (SSC) 60 to provide a voltage stabilization And a third stabilization circuit (TSC) 64 configured to perform the second stabilization.

FSC는 First Stabilizing Circuit 를 의미하고 SSC는 Second Stabilizing Circuit 를 나타낸다. 또한, TSC는 Third Stabilizing Circuit 을 의미한다. FSC stands for First Stabilizing Circuit and SSC stands for Second Stabilizing Circuit. Also, TSC stands for Third Stabilizing Circuit.

안정화 회로 내에 하나의 소자가 사용되는 경우에 안정화 회로는 안정화 소자가 된다. When one element is used in the stabilization circuit, the stabilization circuit becomes a stabilization element.

추가적으로 혹은 선택적으로, 상기 전력 반도체 모듈(100)은 상기 공핍형(예를 들어 제1 모드) 전계효과 트랜지스터(22)의 게이트와 상기 증가형(예를 들어 제2 모드) 전계효과 트랜지스터(80)의 소스 사이에 저항이나, 커패시터, 또는 다이오드로 이루어진 보호 회로(40)를 포함할 수 있다. Additionally or alternatively, the power semiconductor module 100 may be coupled to the gate of the depletion mode (e.g., first mode) field effect transistor 22 and the gate of the enhancement mode (e.g., second mode) A protection circuit 40 made up of a resistor, a capacitor, or a diode between the sources of the transistors.

상기 전력 반도체 모듈(100)은 캐스코드 구조의 전계효과 트랜지스터들(22,80)의 기본적 구조를 갖는다. 그러한 기본적 구조에 더하여 공핍형 전계효과 트랜지스터(22)와는 병렬 구조를 이루는 센스 전계효과 트랜지스터(24)가 형성된다. 또한, 전력 반도체 모듈(100)은 부동 노드(NO2)에 제1 안정화 회로(62)를 연결한 회로 구조를 갖는다.The power semiconductor module 100 has the basic structure of the field effect transistors 22, 80 of the cascode structure. In addition to the basic structure, a sense field effect transistor 24 having a parallel structure with the depletion-type field effect transistor 22 is formed. Further, the power semiconductor module 100 has a circuit structure in which the first stabilization circuit 62 is connected to the floating node NO2.

따라서, R(저항), C(커패시터), L(인덕터), 또는 Diode(다이오드)로 구현될 수 있는 안정화 회로가 구비되도록 캐스코드 구조의 전력 반도체 모듈을 제작하면, 전형적인 전력 반도체 모듈(10)대비 우수한 성능 및 동작 안정성이 얻어진다. 그리고, 구현 가격이 상대적으로 저렴해질 수 있다.  Thus, if a power semiconductor module of a cascode structure is fabricated to include a stabilization circuit that can be implemented with R (resistor), C (capacitor), L (inductor), or diode (diode) Excellent performance and operational stability are obtained. And, the implementation price can be relatively cheap.

도 1에서 Sense-FET(24)의 사이즈와 공핍형 전계효과 트랜지스터(22)의 사이즈의 비율은 N:1 이다. Sense-FET(24)이 함께 제작되는 AlGaN/GaN HFET의 소자 구조는 도 2에서 보여진다. Sense-FET(24)는 Main-FET인 공핍형 전계효과 트랜지스터(22)의 드레인 및 게이트를 공유하며, Sense-FET(24)의 소스는 공핍형 전계효과 트랜지스터(22)의 소스와 격리된다. Sense-FET(24)의 전류량은 Main-FET(22)와 Sense-FET(24)의 채널 사이즈(예를 들어 게이트 폭)의 비율에 따라 정해진다.1, the ratio of the size of the sense-FET 24 to the size of the depletion-mode field-effect transistor 22 is N: 1. The device structure of the AlGaN / GaN HFET in which the sense-FET 24 is fabricated together is shown in FIG. Sense-FET 24 shares the drain and gate of depletion field effect transistor 22, which is the Main-FET, and the source of sense-FET 24 is isolated from the source of depletion field effect transistor 22. The amount of current of the sense-FET 24 is determined according to the ratio of the channel size (for example, gate width) of the main-FET 22 and the sense-FET 24.

도 2는 도 1중 Sense-FET를 포함하는 공핍형 전계효과 트랜지스터 그룹(20)의 레이아웃 구조를 보여주는 도면이다. 도 2를 참조하면, AlGaN/GaN HEMT의 공핍형 전계효과 트랜지스터 그룹(20)의 레이아웃이 보여진다. 여기서, D-Mode FET(22)의 전류 도통 방향은 버퍼 층(L10)에 대해 수평이다. 상기 버퍼 층(L10)은 메사 격리(Mesa Isolation)에 의한 버퍼 층으로 기판으로서의 기능을 한다. FIG. 2 is a view showing the layout structure of the depletion-type field effect transistor group 20 including the sense-FET in FIG. Referring to FIG. 2, the layout of the depletion-type field effect transistor group 20 of the AlGaN / GaN HEMT is shown. Here, the current conduction direction of the D-mode FET 22 is horizontal with respect to the buffer layer L10. The buffer layer L10 is a buffer layer formed by mesa isolation and functions as a substrate.

D-Mode FET(22)과 Sense-FET(24)는 기판(L10)의 상부에 형성되는 활성(Active) 영역(L20)에 함께 형성된다. 참조 문자 부호 D1,G1은 드레인, 게이트를 각기 나타내고, S1은 소스, S2는 Sense-FET(24)의 센스 노드를 나타낸다. D-Mode FET(22)과 Sense-FET(24)의 전류 비는 D-Mode FET(22)과 Sense-FET(24)의 전류 도통 방향의 넓이 비에 비례한다. 즉, 전류비는 설계된 소자의 게이트 폭(width)의 비에 비례할 수 있다. D-Mode FET(22)과 Sense-FET(24)의 폭 비를 N:1이라 할 경우에 항복전압은 동일하다. 또한 도통되는 전류의 크기와 누설전류는 N:1의 비율로 되며, 온 저항은 그 반대로 1:N이다. The D-mode FET 22 and the sense-FET 24 are formed together in an active region L20 formed on the substrate L10. Reference character letters D1 and G1 denote drains and gates respectively, S1 denotes a source, and S2 denotes a sense node of the sense-FET 24. The current ratio of the D-Mode FET 22 and the Sense-FET 24 is proportional to the ratio of the width of the D-Mode FET 22 and the sense FET 24 in the current conduction direction. That is, the current ratio may be proportional to the ratio of the gate width of the designed device. When the width ratio of the D-mode FET 22 and the sense-FET 24 is N: 1, the breakdown voltage is the same. Also, the magnitude of the conducted current and the leakage current are in a ratio of N: 1, and the on-resistance is 1: N on the contrary.

도 3은 본 발명의 실시 예에 따른 전력 반도체 모듈(100a)의 구현 상세도이다. 도 3을 참조하면, 도 1의 구조에서 제1 안정화 회로(62)는 저항(R2)으로 구성되고, 제2 안정화 회로(60)는 저항(R3)으로 구성된다. 한편, 보호 회로(40)도 저항(R1)으로 구성된다. 이와 같이 수동 회로 소자인 저항으로 안정화 회로들을 구현할 경우에, 전력 반도체 모듈의 스위치-온 구간에서는 E-MODE FET(80)와 D-MODE FET(22)의 저항이 다른 저항들(R1,R2,R3)보다 상대적으로 매우 작으므로 대부분의 전류는 E-MODE FET(80)으로 흐르게 된다. 한편, 스위칭-오프 구간에서는 D-MODE FET(22)와 Sense-FET(24)가 모두 턴 오프되므로 부동 노드(NO2)는 설정된 저항값에 의해 안정화될 수 있다. 도 3과 같은 회로 구조에서는 상기 저항들(R2,R3)에 대한 저항값 설정이 중요하다.3 is an implementation detail view of a power semiconductor module 100a according to an embodiment of the present invention. Referring to Fig. 3, in the structure of Fig. 1, the first stabilization circuit 62 is constituted by a resistor R2 and the second stabilization circuit 60 is constituted by a resistor R3. On the other hand, the protection circuit 40 also comprises a resistor R1. When the stabilization circuits are implemented by the resistor as the passive circuit element, the resistance of the E-MODE FET 80 and the resistance of the D-MODE FET 22 are different from each other in the switch-on period of the power semiconductor module. R3), so most of the current flows to the E-MODE FET 80. As a result, On the other hand, since the D-MODE FET 22 and the sense-FET 24 are both turned off in the switching-off period, the floating node NO2 can be stabilized by the set resistance value. In the circuit structure as shown in FIG. 3, it is important to set the resistance value for the resistors R2 and R3.

도 4는 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈(100b)의 구현 상세도이다. 도 4를 참조하면, 도 1의 구조에서 제1 안정화 회로(62)는 저항(R2)으로 구성되고, 제2 안정화 회로(60)는 다이오드 예컨대 제너 다이오드(D1)로 구성된다. 한편, 보호 회로(40)는 저항(R1)으로 구성된다. 이와 같이 도 4는 안정화 회로로서의 저항(R2)을 노드들(NO2,NO3)사이에 설치하고, 제너 다이오드(D1)를 E-MODE FET(80)의 소스인 접지 노드(NO1)와 Sense-FET(24)의 소스인 노드(NO3)사이에 설치한 구조이다. 스위치-온 구간에서는 저항과 다이오드에 의하여 전류는 E-MODE FET(80)로 흐른다. 저항과 다이오드 사이에 전류통로가 발생되어 상대적으로 미미한 전류소모가 발생할 수 있다. 스위치-오프 구간에서 저항(R2)과 제너 다이오드(D1)에 의하여 부동 노드(NO2)의 전압 상승이 억제되어 전압이 안정화된다. 저항(R2)의 저항값의 설정과 드레인(B)에 인가되는 전압에 따라 부동 노드(NO2)에 나타나는 전압의 레벨은 변동될 수 있다.4 is an implementation detail view of a power semiconductor module 100b according to another embodiment of the present invention. Referring to Fig. 4, in the structure of Fig. 1, the first stabilization circuit 62 is composed of a resistor R2 and the second stabilization circuit 60 is composed of a diode, for example a zener diode D1. On the other hand, the protection circuit 40 is constituted by a resistor R1. 4, the resistor R2 as the stabilization circuit is provided between the nodes NO2 and NO3, and the zener diode D1 is connected to the ground node NO1, which is the source of the E-MODE FET 80, And the node NO3, which is the source of the node 24. In the switch-on period, the current flows to the E-MODE FET 80 by the resistor and the diode. A current path may be generated between the resistor and the diode, resulting in a relatively small current consumption. The rise of the voltage of the floating node NO2 is suppressed by the resistor R2 and the zener diode D1 in the switch-off period, and the voltage is stabilized. The level of the voltage appearing at the floating node NO2 may vary depending on the setting of the resistance value of the resistor R2 and the voltage applied to the drain B. [

도 5는 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈(100c)의 구현 상세도이다. 도 5를 참조하면, 도 1의 구조에서 제1 안정화 회로(62)는 다이오드(D1)으로 구성되고, 제2 안정화 회로(60)는 저항(R2)로 구성된다. 한편, 보호 회로(40)는 저항(R1)으로 구성된다. 결국, 도 5의 구조는 부동 노드(NO2)와 Sense-FET(24)의 소스인 노드(NO3)사이에 다이오드(D1)를 설치하고, E-MODE FET(80)의 소스 노드(NO1)와 상기 노드(NO3)사이에 저항(R2)를 설치한 구조이다. 스위치-온 구간에서는 대부분의 전류가 Main-FET인 공핍형 전계효과 트랜지스터(22)를 통해 흐른다. 저항(R2)의 설정된 저항값에 따라서 Sense-FET(24)는 오프구간을 그대로 유지한다. 스위치-오프 구간에서는 부동 노드(NO2)에서 나타나는 전압은 다이오드(D1)와 저항(R2)에 의하여 안정화될 수 있다.5 is an implementation detail view of a power semiconductor module 100c according to another embodiment of the present invention. Referring to Fig. 5, in the structure of Fig. 1, the first stabilization circuit 62 is constituted by a diode D1 and the second stabilization circuit 60 is constituted by a resistor R2. On the other hand, the protection circuit 40 is constituted by a resistor R1. 5 has the diode D1 between the floating node NO2 and the node NO3 which is the source of the sense-FET 24 and the source node NO1 of the E-MODE FET 80 And a resistor R2 is provided between the nodes NO3. In the switch-on period, most of the current flows through the depletion field effect transistor 22, which is the Main-FET. The sense-FET 24 maintains the off-period in accordance with the set resistance value of the resistor R2. In the switch-off period, the voltage appearing at the floating node NO2 can be stabilized by the diode D1 and the resistor R2.

도 6은 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈(100d)의 구현 상세도이다. 도 6을 참조하면, 도 1의 구조에서 제1 안정화 회로(62)는 다이오드(D1)로 구성되고, 제2 안정화 회로(60)는 제너 다이오드(D2)로 구성된다. 한편, 보호 회로(40)는 저항(R1)으로 구성된다. 도 6의 구조에서, 전력 반도체 모듈의 스위치-온 구간에서 Sense-FET(24)는 오프 상태를 유지하게 되어 전류는 Main-FET인 공핍형 전계효과 트랜지스터(22)를 통해 흐른다. 두 다이오드들(D1,D2)에서 누설전류가 소모될 수도 있다. 한편, 스위치-오프 구간에서는 증가되는 부동 노드(NO2)의 전압이 제너 다이오드(D2)의 역방향 전압으로 유지된다. 그러므로 부동 노드(NO2)의 전압 상승이 억제된다. 따라서 전압 안정화가 달성된다. 6 is an implementation detail view of a power semiconductor module 100d according to another embodiment of the present invention. Referring to FIG. 6, in the structure of FIG. 1, the first stabilization circuit 62 is composed of a diode D1 and the second stabilization circuit 60 is composed of a Zener diode D2. On the other hand, the protection circuit 40 is constituted by a resistor R1. In the structure of FIG. 6, the sense-FET 24 remains off in the switch-on period of the power semiconductor module, and current flows through the depletion field effect transistor 22 which is the Main-FET. Leakage current may be consumed in the two diodes D1 and D2. On the other hand, the voltage of the floating node NO2, which is increased in the switch-off period, is maintained at the reverse voltage of the zener diode D2. Therefore, the voltage rise of the floating node NO2 is suppressed. Thus, voltage stabilization is achieved.

도 7은 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈(100e)의 구현 상세도이다. 도 7을 참조하면, 도 1의 구조에서 제1 안정화 회로(62)는 수동 회로 소자인 커패시터(C1)로 구성되고, 제2 안정화 회로(60)는 제너 다이오드(D1)로 구성된다. 한편, 보호 회로(40)는 저항(R1)으로 구성된다. 도 7의 구조에서, 전력 반도체 모듈의 스위치-온 구간에서 Sense-FET(24)는 제너 다이오드(D1)에 의해 오프 상태를 유지하게 된다. 전류는 Main-FET인 공핍형 전계효과 트랜지스터(22)를 통해 흐른다. 한편, 스위치-오프 구간에서는 부동 노드(NO2)의 전압 상승은 커패시터(C1)에 의한 전하량이 조절에 기인하여 억제된다. 즉, 커패시터(C1)의 작용에 의해 부동 노드(NO2)의 전압은 안정화된다. 7 is an implementation detail view of a power semiconductor module 100e according to another embodiment of the present invention. Referring to Fig. 7, in the structure of Fig. 1, the first stabilization circuit 62 is composed of a capacitor C1 which is a passive circuit element, and the second stabilization circuit 60 is composed of a zener diode D1. On the other hand, the protection circuit 40 is constituted by a resistor R1. 7, in the switch-on period of the power semiconductor module, the sense-FET 24 is kept off by the zener diode D1. The current flows through the depletion field effect transistor 22 which is the Main-FET. On the other hand, in the switch-off period, the voltage rise of the floating node NO2 is suppressed due to the control of the amount of charge by the capacitor C1. That is, the voltage of the floating node NO2 is stabilized by the action of the capacitor C1.

도 8은 본 발명의 또 다른 실시 예에 따른 전력 반도체 모듈(100f)의 구현 상세도이다. 도 8을 참조하면, 도 1의 구조에서 제1 안정화 회로(62)는 수동 회로 소자인 커패시터(C1)로 구성되고, 제2 안정화 회로(60)는 저항(R2)으로 구성된다. 또한, 제3 안정화 회로(64)는 저항(R3)으로 구성된다FIG. 8 is an implementation detail view of a power semiconductor module 100f according to another embodiment of the present invention. Referring to Fig. 8, in the structure of Fig. 1, the first stabilization circuit 62 is constituted by a capacitor C1 which is a passive circuit element, and the second stabilization circuit 60 is constituted by a resistor R2. Further, the third stabilization circuit 64 is composed of a resistor R3

한편, 보호 회로(40)는 저항(R1)으로 구성된다. 도 8의 구조에서, 전력 반도체 모듈의 스위치-온 구간에서 Sense-FET(24)는 저항(R2)에 의해 오프 상태를 유지하게 된다. 전류는 Main-FET인 공핍형 전계효과 트랜지스터(22)를 통해 흐른다. 한편, 스위치-오프 구간에서는 부동 노드(NO2)의 전압 상승은 도 7과 유사하게 커패시터(C1)에 의한 전하량이 조절에 기인하여 억제된다. 즉, 커패시터(C1)의 작용에 의해 부동 노드(NO2)의 전압은 안정화된다. On the other hand, the protection circuit 40 is constituted by a resistor R1. In the structure of Fig. 8, the sense-FET 24 is kept off by the resistor R2 in the switch-on period of the power semiconductor module. The current flows through the depletion field effect transistor 22 which is the Main-FET. On the other hand, in the switch-off period, the voltage rise of the floating node NO2 is suppressed due to the control of the amount of charge by the capacitor C1 similarly to FIG. That is, the voltage of the floating node NO2 is stabilized by the action of the capacitor C1.

또한, 도 8에서는 제3 안정화 회로(64)가 부가됨으로써, 저항(R3)과 제2 안정화 회로(60)의 저항(R2)간의 저항 비에 따른 분압 전압이 상기 노드(NO3)에 나타난다. 따라서, 저항(R3)의 저항값을 조절하면 부동 노드(NO2)의 전압은 안정화될 수 있다8, the third stabilization circuit 64 is added so that the divided voltage corresponding to the resistance ratio between the resistor R3 and the resistance R2 of the second stabilization circuit 60 appears at the node NO3. Therefore, by adjusting the resistance value of the resistor R3, the voltage of the floating node NO2 can be stabilized

상술한 바와 같이, 캐스코드 구조의 전력 반도체 모듈은 R(저항), C(커패시터), 또는 Diode(다이오드)로 구현될 수 있는 안정화 회로를 포함한다. 캐스코드 구조의 전력 반도체 모듈이 안정화 회로를 갖게 되면, 상대적으로 우수한 성능 및 동작 안정성이 얻어진다. 그리고, 전력 반도체 모듈의 요구 스펙이 상대적으로 낮아진다. 그럼에 의해 전력 반도체 모듈의 구현 가격이 상대적으로 저렴해질 수 있다. As described above, the power semiconductor module of the cascode structure includes a stabilization circuit that can be implemented with R (resistance), C (capacitor), or Diode (diode). When the power semiconductor module of the cascode structure has a stabilizing circuit, relatively excellent performance and operational stability are obtained. And the requirement specification of the power semiconductor module is relatively low. Thus, the implementation price of the power semiconductor module can be relatively inexpensive.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined by the equivalents of the claims of the present invention as well as the claims of the following.

Claims (12)

전력 스위칭을 위한 메인 트랜지스터로서 제공되는 공핍형 전계효과 트랜지스터;
상기 공핍형 전계효과 트랜지스터의 게이트 및 드레인을 공유하도록 구성되고 상기 공핍형 전계효과 트랜지스터에 비해 전류 구동능력이 작은 센스 전계효과 트랜지스터;
캐스코드 구조를 이루기 위해, 상기 공핍형 전계효과 트랜지스터의 소스인 부동 노드에 드레인이 연결되도록 구성되며, 상기 공핍형 전계효과 트랜지스터를 구동하는 증가형 전계효과 트랜지스터;
상기 부동 노드와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제1 안정화 회로;
상기 증가형 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제2 안정화 회로; 및
상기 공핍형 전계효과 트랜지스터의 게이트와 상기 증가형 전계효과 트랜지스터의 소스 사이에 연결되는 보호 회로를 포함하는 전력 반도체 모듈.A depletion field effect transistor provided as a main transistor for power switching;
A sense field effect transistor configured to share a gate and a drain of the depletion type field effect transistor and having a smaller current driving capability than the depletion type field effect transistor;
An enhancement field effect transistor configured to connect a drain to a floating node, which is a source of the depletion field effect transistor, for driving the depletion field effect transistor to achieve a cascode structure;
A first stabilization circuit coupled between the floating node and the source of the sense field effect transistor to perform voltage stabilization for the floating node;
A second stabilization circuit coupled between a source of the enhancement field effect transistor and a source of the sense field effect transistor to perform voltage stabilization for the floating node; And
And a protection circuit coupled between the gate of the depletion field effect transistor and the source of the enhancement field effect transistor. 제1항에 있어서, 공핍형 전계효과 트랜지스터는 AlGaN/GaN HEMT의 D-Mode FET이며 전류 도통 방향이 기판에 대하여 수평인 전력 반도체 모듈.The power semiconductor module of claim 1, wherein the depletion field effect transistor is a D-Mode FET of AlGaN / GaN HEMT and the current conduction direction is horizontal to the substrate. 제1항에 있어서, 상기 공핍형 전계효과 트랜지스터와 상기 센스 전계효과 트랜지스터의 게이트 폭(width)비는 N:1이며, 여기서 N은 1보다 큰 정수인 전력 반도체 모듈.The power semiconductor module of claim 1, wherein a width ratio of the depletion field effect transistor to the sense field effect transistor is N: 1, where N is an integer greater than one. 제1항에 있어서, 상기 제1 안정화 회로는 수동 회로 소자를 포함하는 전력 반도체 모듈.2. The power semiconductor module of claim 1, wherein the first stabilization circuit comprises passive circuitry. 제1항에 있어서, 상기 제1 안정화 회로는 능동 회로 소자를 포함하는 전력 반도체 모듈.2. The power semiconductor module of claim 1, wherein the first stabilization circuit comprises active circuitry. 제1항에 있어서, 상기 제2 안정화 회로는 저항이나, 커패시터, 및 인덕터 중의 적어도 하나를 포함하는 전력 반도체 모듈.The power semiconductor module of claim 1, wherein the second stabilization circuit comprises at least one of a resistor, a capacitor, and an inductor. 제1항에 있어서, 상기 제2 안정화 회로는 다이오드를 포함하는 전력 반도체 모듈.2. The power semiconductor module of claim 1, wherein the second stabilization circuit comprises a diode. 전력 스위칭을 위한 메인 트랜지스터로서 제공되는 제1 모드 전계효과 트랜지스터;
상기 제1 모드 전계효과 트랜지스터의 게이트 및 드레인을 공유하도록 구성되고 상기 제1 모드 전계효과 트랜지스터에 비해 게이트 폭이 작은 센스 전계효과 트랜지스터;
상기 제1 모드 전계효과 트랜지스터와 함께 캐스코드 구조를 이루기 위해, 상기 제1 모드 전계효과 트랜지스터의 소스인 부동 노드에 드레인이 연결되도록 구성되며, 상기 제1 모드 전계효과 트랜지스터를 구동하는 제2 모드 전계효과 트랜지스터;
상기 부동 노드와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 전력 스위칭 시에 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제1 안정화 소자;
상기 제2 모드 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 연결되어 상기 전력 스위칭 시에 상기 부동 노드에 대한 전압 안정화를 수행하도록 구성된 제2 안정화 소자; 및
상기 제1 모드 전계효과 트랜지스터의 게이트와 상기 제2 모드 전계효과 트랜지스터의 소스 사이에 연결되는 보호 회로를 포함하는 전력 반도체 모듈.A first mode field effect transistor provided as a main transistor for power switching;
A sense field effect transistor configured to share a gate and a drain of the first mode field effect transistor and having a gate width smaller than that of the first mode field effect transistor;
A second mode field effect transistor configured to couple a drain to a floating node that is a source of the first mode field effect transistor to form a cascode structure with the first mode field effect transistor, Effect transistors;
A first stabilization element coupled between the floating node and the source of the sense field effect transistor and configured to perform voltage stabilization for the floating node during power switching;
A second stabilization element coupled between a source of the second mode field effect transistor and a source of the sense field effect transistor to perform voltage stabilization for the floating node during the power switching; And
And a protection circuit coupled between the gate of the first mode field effect transistor and the source of the second mode field effect transistor. 제8항에 있어서, 상기 제1 모드 전계효과 트랜지스터의 게이트와 상기 제2 모드 전계효과 트랜지스터의 소스 사이에 저항이나, 커패시터, 또는 다이오드가 더 연결된 전력 반도체 모듈.9. The power semiconductor module of claim 8, further comprising a resistor, a capacitor, or a diode between the gate of the first mode field effect transistor and the source of the second mode field effect transistor. 공핍형 전계효과 트랜지스터 및 증가형 전계효과 트랜지스터를 구비한 전력 반도체 모듈의 부동 노드 전압 안정화 방법에 있어서:
상기 공핍형 전계효과 트랜지스터의 게이트 및 드레인을 공유하도록 구성되고 상기 공핍형 전계효과 트랜지스터에 비해 전류 구동능력이 작은 센스 전계효과 트랜지스터를 제공하고;
상기 공핍형 전계효과 트랜지스터의 소스와 상기 증가형 전계효과 트랜지스터가 연결되는 부동 노드의 전압 안정화를 위해 상기 부동 노드와 상기 센스 전계효과 트랜지스터의 소스간에 수동 회로 소자를 제공하고,
상기 공핍형 전계효과 트랜지스터의 게이트와 상기 증가형 전계효과 트랜지스터의 소스 사이에 연결되는 보호 회로를 제공하는 것을 포함하는 방법.A method for stabilizing a floating node voltage of a power semiconductor module having a depletion type field effect transistor and an enhancement type field effect transistor, the method comprising:
Providing a sense field effect transistor configured to share a gate and a drain of the depletion field effect transistor and having a smaller current driving capability than the depletion field effect transistor;
Providing passive circuitry between the floating node and the source of the sense field effect transistor for voltage stabilization of a source of the depletion field effect transistor and a floating node to which the enhancement field effect transistor is connected,
And providing a protection circuit coupled between the gate of the depletion field effect transistor and the source of the enhancement field effect transistor. 제10항에 있어서, 상기 부동 노드의 전압 안정화를 위해 상기 증가형 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 능동 회로 소자를 제공하는 것을 더 포함하는 방법.11. The method of claim 10, further comprising providing an active circuit element between a source of the enhancement field effect transistor and a source of the sense field effect transistor for voltage stabilization of the floating node. 제10항에 있어서, 상기 부동 노드의 전압 안정화를 위해 상기 증가형 전계효과 트랜지스터의 소스와 상기 센스 전계효과 트랜지스터의 소스간에 수동 회로 소자를 제공하는 것을 더 포함하는 방법.
11. The method of claim 10, further comprising providing passive circuitry between a source of the enhancement field effect transistor and a source of the sense field effect transistor for voltage stabilization of the floating node.
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