KR101848767B1 - 유도 조종장치 및 그의 시스템 클럭 생성 방법 - Google Patents

Abstract

본 발명은 유도탄이 신속하고 안정적이며 정밀하게 표적으로 비행하기 위한 유도 조종장치 및 그의 시스템 클럭 생성 방법에 관한 것으로, 시스템 클럭에 따라 항법 알고리즘과 유도조종 알고리즘을 실행하여 유도탄의 운동을 조종하는 명령을 생성하는 제어부; 및 관성 측정기로부터 유도탄의 관성 데이터를 주기적으로 수신하고, 관성 데이터 수신 주기의 정수배에 해당하는 동기주기마다 관성 데이터에 대한 시스템 클럭의 동기화를 수행하여, 각 동기주기 동안 주기성이 보장된 시스템 클럭을 발생하여 제어부로 제공하는 시스템 클럭 생성부;를 포함하여 구성된다.

Description

유도 조종장치 및 그의 시스템 클럭 생성 방법{GUIDANCE AND CONTROL SYSTEM AND SYSTEM CLOCK GENERATING METHOD THEREOF}

본 발명은 유도탄이 신속하고 안정적이며 정밀하게 표적으로 비행하기 위한 유도 조종장치 및 그의 시스템 클럭 생성 방법에 관한 것이다.

관성 측정기는

초 마다 유도탄의 관성 데이터를 출력하고, 유도 조종장치는 상기 출력된 관성 데이타를 입력받아 항법 알고리즘과 유도조종 알고리즘을 실행한다. 상기 항법 알고리즘은 관성 데이터에서 유도탄의 위치와 자세 정보를 계산하여 유도조종 알고리즘에 전달하고, 상기 유도조종 알고리즘은 해당 정보를 입력받아 유도탄의 운동을 조종하는 명령을 생성한다.

따라서, 유도탄이 신속하고 안정적이며 정밀하게 표적으로 비행하기 위해서는 관성 데이터의 지연시간이 최소화된 상태로 항법 알고리즘과 유도조종 알고리즘이 실행돼야 한다.

도 1은 관성 측정기와 연결된 유도 조종장치의 블럭 구성도이다.

도 1에 도시된 바와같이, 유도 조종장치(200)는 FPGA(Field Programmable Gate Array)(20)와 마이크로프로세서(21)를 포함한다. 상기 FPGA(20)와 마이크로프로세서(21)는 각각 시스템 클럭 생성부 및 제어부로 명명할 수 있다.

상기 FPGA(20)는 관성 측정기 (100)로부터 입력된 관성 데이터를 디코딩하여 마이크로프로세서(21)로 전달한다. 또한, 상기 FPGA(20)는 마이크로프로세서(21)가 항법 알고리즘과 유도조종 알고리즘을 실행할 시점을 결정하기 위한 시스템 클럭을 생성하여 마이크로프로세서(21)로 전달한다. 시스템 클럭은 알고리즘 실행시점 뿐만 아니라 유도 조종장치(200)의 모든 동작의 기준시간이 되므로, 유도 조종장치(200)의 안정적인 동작을 위해서는 시스템 클럭의 주기성이 반드시 보장되어야 한다.

FPGA(20)에서 관성 측정기(100)와 동기화된 시스템 클럭을 발생시키는 시점은 마이크로프로세서(21)가 새로운 관성 데이터를 입력받아 항법 알고리즘을 실행할 수 있는 시점이어야 한다. 따라서, 상기 시스템 클럭의 발생 시점은 관성 데이터의 수신이 모두 완료된 이후가 되어야 한다.

도 2는 관성 데이터의 수신완료 시점을 나타내는 타이밍도이다.

도 2에 도시된 바와같이, 관성 측정기(100)는

초 마다 유도탄의 관성 데이터를 출력하기 때문에, 관성 측정기(100)의 FPGA(20)에서 관성 데이터의 수신 시작 시점(시간)은

의 주기로 일정하지만, 관성 데이터의 수신완료 시점은 불규칙적이다. 그 이유는 관성 데이터의 내용에 따라 데이터 신호의 길이가 가변하여 관성 데이타의 수신 완료 시점이 최대 지티링(jittering)(

)만큼 변할 수 있기 때문이다.

따라서, 관성 데이터의 수신 완료 시점이 불규칙적이더라도 유도 조종장치가 유도탄을 신속하고 안정적이며 정밀하게 표적으로 비행시키기 위해서는 시스템 클럭의 주기성이 보장되어야 한다. 또한, 관성 측정기의 고장에 의해 관성 데이터가 비주기적으로 수신되거나 또는 미수신 상태에서도 유도 조종장치는 시스템 클럭을 주기성을 가지고 정상적으로 발생해야 한다.

본 발명의 목적은 유도 조종장치의 시스템 클럭을 관성 데이터와 동기화시켜 시스템 클럭의 주기성을 보장할 수 있는 유도 조종장치 및 그의 시스템 클럭 생성 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 실시예에 따른 유도 조종 장치는, 시스템 클럭에 따라 항법 알고리즘과 유도조종 알고리즘을 실행하여 유도탄의 운동을 조종하는 명령을 생성하는 제어부; 및 관성 측정기로부터 유도탄의 관성 데이터를 주기적으로 수신하고, 관성 데이터 수신 주기의 정수배에 해당하는 동기주기마다 관성 데이터에 대한 시스템 클럭의 동기화를 수행하여, 각 동기주기 동안 주기성이 보장된 시스템 클럭을 발생하여 제어부로 제공하는 시스템 클럭 생성부;를 포함한다.

상기와 같은 목적을 달성하기 위하여 본 발명의 실시예에 따른 유도 조종 장치의 시스템 클럭 발생방법은, 관성 측정기로부터 수신주기마다 유도탄의 관성 데이터를 수신하는 단계; 상기 수신주기의 정수배에 해당하는 시간을 동기주기로 설정하는 단계; 상기 설정된 각 동기주기의 종료시간 전후에 관성 데이터의 수신완료 시점에 대한 지티링이 반영된 동기구간을 설정하는 단계; 상기 설정된 동기구간에서 관성 데이터가 수신되는지 확인하여 관성 데이터의 수신완료 시점을 현재의 관성 데이터에 대한 동기시점을 결정하는 단계; 및 상기 결정된 동기시점에서 관성 데이타와 동기된 시스템 클럭을 발생하는 단계;를 포함한다.

본 발명은 관성 데이터 수신 주기의 정수배(N)인 동기주기마다 관성 데이터에 대한 시스템 클럭의 동기화를 실시함으로써 동기주기 동안 주기성이 보장된 예측 가능한 시스템 클럭을 생성할 수 있는 효과가 있다.

이에 더하여 본 발명은 최신 관성데이터의 지연시간을 최소화하여 알고리즘을 실행시킬 수 있어서 유도 오차를 개선시킬 수 있을 뿐만 아니라, 특정 시간동안 일정한 주기를 갖는 예측 가능한 형태의 시스템 클럭을 생성할 수 있기 때문에 시스템의 안정성을 보장할 수 있는 효과가 있다.

도 1은 관성 측정기와 연결된 유도 조종장치의 블럭 구성도.
도 2는 관성 데이터의 수신완료 시점을 나타내는 타이밍도.
도 3은 본 발명의 실시예에 따른 유도 조종장치의 시스템 클럭 생성 방법을 나타낸 예시도.
도 4는 본 발명의 실시예에 따른 시스템 클럭을 생성하기 위한 유도 조종장치의 동작 모드 상태 천이도.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일.유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명은 관성 데이터의 수신 완료 시점이 불규칙적인 상태에서 유도탄이 신속하고 안정적이며 정밀하게 표적으로 비행하는데 필요한 유도 조종장치의 시스템 클럭을 안정적으로 생성할 수 있는 방안을 제안한다.

일 실시예로 본 발명은 관성 측정기에 동기화된 유도 조종장치의 시스템 클럭을 생성할 수 있다. 즉, 본 발명은 관성 데이터에 대한 시스템 클럭의 동기화를, 종래와 같이 불규칙적인 주기를 갖는 모든 관성 데이터의 수신완료 시점에서 수행하는 것이 아니라, 관성 데이터 수신 주기의 정수배(N)인 동기주기(

) (

, N은 양의 정수)마다 실시하여, 상기 동기주기(

) 동안 주기성이 보장된 예측 가능한 시스템 클럭을 생성한다.

도 3은 본 발명의 실시예에 따른 유도 조종장치의 시스템 클럭 생성 방법을 나타낸 도면이다. 이때 관성 측정기 및 유도 장치의 구성은 도 1과 동일하다. 특히 FPGA(20)와 마이크로프로세서(21)는 시스템 클럭 생성부 및 제어부로 동작된다.

도 3을 참조하면, 유도 조종장치(200)는 관성 측정기(100)에서 전송된 관성 데이터(n-N)에 대한 이전의 동기시점(10)으로부터

초 후의 시점 즉, 동기주기(

)에서

와

로 정의되는 동기구간을 설정한 후 해당 동기구간에서 관성 데이타의 수신이 확인되면, 관성 데이터의 수신완료 시점을 현재의 관성 데이터(n)에 대한 동기시점(11)으로 설정한다.

이 경우 동기구간을 결정짓는

와

는 관성 데이터(n)의 수신완료 시점에 대한 최대 지티링(jittering)을 고려하여 선택해야한다. 즉, 관성 데이터(n)의 수신완료 시점이 최대

만큼 지터링한다면

와

의 최소값은

로 설정된다.

유도 조종장치(200)는 상기 결정된 동기시점(11)부터 일정 지연시간(

초) 후에 첫 번째 시스템 클럭(a)을 발생하고, 두 번째 시스템 클럭(b)부터는 동일한 발생주기(

초)로 발생한다. 이 경우 지연시간(

)은 FPGA(20)에서 마이크로프로세서(21)로 관성 데이터(n)가 이동되는 시간을 고려하여 설정된다. 즉, 마이크로프로세서 (21)가 FPGA(20)에 저장된 관성 데이터(n)를 읽어가는 데 걸리는 시간을

으로 정의하면, 동기시점(11) 대비 시스템 클럭의 지연시간(

)의 최소값은

으로 설정된다. 또한, 상기 시스템 클럭의 발생주기(

)는 알고리즘 실행주기를 시스템 클럭 발생주기로 나눌 때 나머지가 0이 되도록 선택해야 한다 (

=알고리즘 실행주기/M, M은 양의 정수).

한편 본 발명은 관성 측정기(100)의 비정상 동작, 즉, 관성 측정기(100)의 고장에 의해 관성 데이터가 비주기적으로 수신되거나 또는 미수신 상태에서도 시스템 클럭을 정상적으로 발생하기 위하여, 시스템 클럭 생성 방법의 동작 모드를 동기성공 상태와 동기실패 상태로 구분하여 운용할 수 있다.

동기성공 상태는 유도 조종장치(200)가 관성 측정기(100)와 동기화된 시스템 클럭을 생성하고 있는 상태이고, 동기실패 상태는 관성 측정기(100)의 비정상 동작으로 인하여 관성 측정기(100)와 동기화되지 않은 시스템 클럭을 생성하고 있는 상태를 나타낸다.

도 4는 본 발명에 따른 시스템 클럭을 발생하기 위한 유도 조종장치의 동작 모드 상태 천이도이다.

도 4에 도시된 바와같이, 유도 조종장치(200)는 동기실패 상태로 시작하지만 관성 데이터의 수신이 확인되면 동기성공 상태로 전환된다. 동기성공 상태에서 유도 조종장치는 도 3에 개시된 클럭 생성 방법을 통해 시스템 클럭을 발생하고, 상기 결정된 동기구간에서 관성 데이터의 수신이 확인되지 않으면 동기실패 상태로 전환되어 동작한다. 동기실패 상태로 전환되면 유도 조종장치(200)는 발생주기 (

) 마다 시스템 클럭을 무조건 발생시킨다.

본 발명은 설명의 편의를 위하여 FPGA(20)와 마이크로프로세서(21)를 예로들어 설명하였지만, 상기 FPGA(20)와 마이크로프로세서(21)는 시스템 클럭 생성부 및 제어부로 명명할 수 있으며 그 동작 역시 동일하다.

상술한 바와같이 본 발명은 관성 데이터에 대한 시스템 클럭의 동기화를, 불규칙적인 주기를 갖는 관성 데이터의 수신완료 시점마다 수행하지 않고, 관성 데이터 수신 주기의 정수배인 시간마다 실시하여 해당 시간동안 주기성이 보장된 예측 가능한 시스템 클럭을 발생함으로써 최신 관성 데이터의 지연시간을 최소화하여 알고리즘을 실행시킬 수 있어서 유도 오차를 개선시킬 수 있을 뿐만 아니라, 특정 시간동안 일정한 주기를 갖는 예측 가능한 형태의 시스템 클럭을 생성할 수 있기 때문에 시스템의 안정성을 보장할 수 있는 장점이 있다.

특히 본 발명에 따른 시스템 클럭 생성방법은 고속으로 기동하는 표적의 요격이 필요한 대공 유도무기에서는 관성 측정기에 대한 유도조종장치의 동기는 반드시 필요한 기술로 평가되므로, 본 발명으로 인한 기술적, 경제적인 파급효과가 크다고 할 수 있다.

전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 또한, 상기 컴퓨터는 제어부를 포함할 수도 있다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

10, 11 : 동기시점 20 : FPGA
21 : 마이크로프로세서 100 : 관성 측정기
200 : 유도 조종 장치

Claims (13)

1. 시스템 클럭에 따라 항법 알고리즘과 유도조종 알고리즘을 실행하여 유도탄의 운동을 조종하는 명령을 생성하는 제어부; 및
   관성 측정기로부터 유도탄의 관성 데이터를 주기적으로 수신하고, 관성 데이터 수신 주기의 정수배에 해당하는 동기주기마다 관성 데이터에 대한 시스템 클럭의 동기화를 수행하여, 각 동기주기 동안 주기성이 보장된 시스템 클럭을 발생하여 제어부로 제공하는 시스템 클럭 생성부;를 포함하는 것을 특징으로 하는 유도 조종장치.
2. 제1항에 있어서, 상기 시스템 클럭 생성부는
   FPGA(Field Programmable Gate Array)로 구성되어 관성 데이터의 수신상태에 따라 동작모드를 동기성공 상태와 동기실패 상태로 운용하여,
   동기성공 상태에서는 관성 데이터와 동기된 시스템 클럭을 생성하고, 동기실패 상태에서는 관성 데이터와 무관하게 주기적으로 시스템 클럭을 생성하는 것을 특징으로 하는 유도 조종장치.
3. 제2항에 있어서, 상기 시스템 클럭 생성부는
   (a) 동작모드가 동기성공 상태이면 관성 데이터의 수신주기의 정수배에 해당하는 시간을 동기주기로 설정하고,
   (b) 상기 설정된 각 동기주기의 종료시간 전후에 걸쳐 상기 관성 데이터의 수신완료 시점에 대한 지티링이 반영된 동기구간을 설정하고,
   (c) 상기 설정된 동기구간에서 관성 데이터가 수신되는지 확인하여 관성 데이터의 수신완료 시점을 현재의 관성 데이터에 대한 동기시점을 결정하여,
   (d) 상기 결정된 동기시점에서 관성 데이터와 동기된 시스템 클럭을 발생하는 것을 특징으로 하는 유도 조종장치.
4. 제3항에 있어서, 상기 시스템 클럭 생성부는
   상기 결정된 동기시점부터 소정 지연시간 후에 첫 번째 시스템 클럭을 발생하고, 두 번째 시스템 클럭부터는 고정 주기로 시스템 클럭을 발생하는 것을 특징으로 하는 유도 조종장치.
5. 제4항에 있어서, 상기 소정 지연시간은
   시스템 클럭 생성부에 저장된 관성 데이터를 제어부가 읽어가는 데 걸리는 시간으로 설정되고, 상기 고정 주기는 제어부의 알고리즘 실행주기를 양의 정수로 나눈 시간으로 설정되는 것을 특징으로 하는 유도 조종장치.
6. 제2항에 있어서, 상기 시스템 클럭 생성부는
   동작모드가 동기실패 상태이면 알고리즘 실행주기를 양의 정수 M으로 나눈 발생주기마다 항상 시스템 클럭을 생성하는 것을 특징으로 하는 유도 조종장치.
7. 제2항에 있어서, 상기 시스템 클럭 생성부는
   동작모드가 동기성공 상태일 때 동기구간에서 관성 데이터의 수신이 확인되지 않으면 동작모드를 동기실패 상태로 전환하는 것을 특징으로 하는 유도 조종장치.
8. 제2항에 있어서, 상기 시스템 클럭 생성부는
   동작모드가 동기실패 상태일 때 관성 데이터의 수신이 확인되면 동작모드를 동기성공 상태로 전환하는 것을 특징으로 하는 유도 조종장치.
9. 관성 측정기로부터 수신주기마다 유도탄의 관성 데이터를 수신하는 단계;
   상기 수신주기의 정수배에 해당하는 시간을 동기주기로 설정하는 단계;
   상기 설정된 각 동기주기의 종료시간 전후에 걸쳐 상기 관성 데이터의 수신완료 시점에 대한 지티링이 반영된 동기구간을 설정하는 단계;
   상기 설정된 동기구간에서 관성 데이터가 수신되는지 확인하여 관성 데이터의 수신완료 시점을 현재의 관성 데이터에 대한 동기시점을 결정하는 단계; 및
   상기 결정된 동기시점에서 관성 데이터와 동기된 시스템 클럭을 발생하는 단계;를 포함하는 것을 특징으로 하는 유도 조종장치의 시스템 클럭 생성 방법.
10. 제9항에 있어서, 상기 시스템 클럭을 발생하는 단계는
    상기 결정된 동기시점부터 소정 지연시간 후에 첫 번째 시스템 클럭을 발생하고, 두 번째 시스템 클럭부터는 고정 주기로 시스템 클럭을 발생하는 것을 특징으로 하는 유도 조종장치의 시스템 클럭 생성 방법.
11. 제9항에 있어서, 상기 동기구간은
    동기주기의 종료시간(T)의 전후시간을 포함하는

    

    와

    

    로 구성되며, 관성 데이터의 수신완료 시점이 최대

    

    만큼 지터링한다면 상기

    

    와

    

    의 최소값을

    

    로 설정되는 것을 특징으로 하는 유도 조종장치의 시스템 클럭 생성 방법.
12. 제10항에 있어서, 상기 소정 지연시간은
    수신되어 FPGA(Field Programmable Gate Array)에 저장된 관성 데이터를 항법 알고리즘과 유도조종 알고리즘의 실행을 위하여 마이크로프로세서가 읽어가는 데 걸리는 시간으로 설정되고,
    상기 고정 주기는 마이크로프로세서의 알고리즘 실행주기를 양의 정수로 나눈 시간으로 설정되는 것을 특징으로 하는 유도 조종장치의 시스템 클럭 생성 방법.
13. 제9항에 있어서, 상기 관성 데이터가 비주기적으로 수신되거나 또는 상기 동기구간에서 관성 데이터가 미수신되면 관성 데이터와 동기되지 않은 시스템 클럭을 고정 주기로 발생하는 단계;를 더 포함하며,
    상기 고정 주기는
    마이크로프로세서의 알고리즘 실행주기를 양의 정수로 나눈 시간으로 설정되는 것을 특징으로 하는 유도 조종장치의 시스템 클럭 생성 방법.

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