KR101843738B1

KR101843738B1 - 발광소자

Info

Publication number: KR101843738B1
Application number: KR1020110010007A
Authority: KR
Inventors: 윤호상; 심상균; 정성훈
Original assignee: 엘지이노텍 주식회사
Priority date: 2011-02-01
Filing date: 2011-02-01
Publication date: 2018-03-30
Also published as: KR20120088984A

Abstract

실시 예에 따른 발광소자는, 기판과, 기판 상에 순차적으로 배치되는 제1 반도체층, 활성층 및 제2 반도체층, 및 기판과 제1 반도체층 사이에 형성된 퀄리티 컨트롤층을 포함하고, 퀄리티 컨트롤층은, 기판과 제1 거리, 및 상기 활성층과 제2 거리를 가지며 이격되게 배치되고, 제1 거리와 제2 거리는 상이할 수 있다.

Description

발광소자{Light emitting device}

실시 예는 발광소자에 관한 것이다.

일반적으로, 반도체 발광소자로는 LED(Light Emitting Diode; 발광 다이오드)를 꼽을 수 있는데, LED는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시켜 신호를 보내고 받는 데 사용되는 소자이다.

보통 LED의 사용 범위는 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 종류는 크게 IRED (Infrared Emitting Diode)와 VLED(Visible Light Emitting Diode)로 나뉘어 진다.

보통, 소형화된 LED는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 LED 램프도 표면실장소자 형으로 개발되고 있다.

이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 이것은 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용된다.

상기와 같이 LED의 사용 영역이 넓어지면서, 생활에 사용되는 전등, 구조 신호용 전등 등 요구되는 휘도의 량도 갈수록 높아져서, 최근에는 고출력 발광 다이오드에 대한 개발이 활발히 진행 중이다.

실시 예는, 6인치 이상의 대구경 기판에 의한 반도체층 성장시, 퀄리티 컨트롤층과 활성층 및 퀄리티 컨트롤층과 기판 사이의 거리가 상이하게 형성되어, 수율이 개선된 발광소자를 제공할 수 있다.

실시 예에 따른 발광소자는, 6인치 이상의 대구경 기판에 의한 활성층 성장시, 퀄리티 컨트롤층과 기판 사이의 거리와 퀄리티 컨트롤층과 활성층 사이의 거리가 상이하게 형성됨으로써, 퀄리티 컨트롤층과 활성층의 곡률이 서로 유사하게 형성되어, 발광소자의 수율을 개선하고, 6인치 이상의 대구경 기판의 사용에 따른 생산 단가를 낮출 수 있는 이점이 있다.

도 1은 실시 예에 따른 발광소자의 단면을 개략적으로 나타낸 단면도이다.
도 2는 도 1에 나타낸 블록 'A'를 자세하게 나타내는 확대도이다.
도 3은 도1에 나타낸 발광소자 성장시 기판의 곡률 변화를 나타내는 그래프이다.

실시 예에 대한 설명에 앞서, 실시 예에서 언급하는 각 층(막), 영역, 패턴, 또는 구조물들의 기판, 각 층(막) 영역, 패드, 또는 패턴들의 "위(on)", "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와, "아래(under)"는 직접(directly)", 또는 "다른 층을 개재하여(indirectly)" 형성되는 모든것을 포함한다. 또한, 각 층의 위, 또는 아래에 대한 기준은 도면을 기준으로 설명한다.

도면에서, 각 층의 두께나 크기는 설명의 편의, 및 명확성을 위하여 과장되거나, 생략되거나, 또는 개략적으로 도시되었다. 따라서, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.

또한, 실시 예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.

도 1은 실시 예에 따른 발광소자의 단면을 개략적으로 나타낸 단면도이다.

도 1을 참조하면, 발광소자(100)는 기판(101), 제1 버퍼층(102), 언도프드 반도체층(103), 퀄리티 컨트롤층(104), 제1 반도체층(105), 제1 컨택트층(106), 활성층(107), 제2 버퍼층(108), 제2 반도체층(109), 제2 컨택트층(110) 및 투광성 전극층(111)을 포함할 수 있다.

기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한, 기판(101)의 상면에는 요철 패턴이 형성될 수 있다.

또한, 기판(101) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(102), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다.

버퍼층(102) 또는 언도프드 반도체층(103)은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 버퍼층(102)은 기판(101)과의 격자 상수의 차이를 줄여주게 되며, 언도프드 반도체층(103)은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.

기판(101) 상에는 제1 버퍼층(102)이 저온 분위기에서 형성될 수 있으며, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질들 중 선택될 수 있다.

버퍼층(102) 상에는 언도프드 반도체층(103)이 형성되고, 언도프드 반도체층(103) 상에는 제1 반도체층(105)의 격자 부정합을 최소로 제어하기 위한 퀄리티 컨트롤층(104)이 형성될 수 있다.

이때, 퀄리티 컨트롤층(104)은 알루미늄(Al) 또는 인듐(In)이 첨가된 AlGaN, InGaN/GaN, SLS, InGaN/GaN/InGaN 중 적어도 하나를 포함할 수 있다.

또한, 퀄리티 컨트롤층(104) 상에는 제1 반도체층(105)이 형성되며, 제1 반도체층(105) 상에는 외부 구동전원을 공급하는 제1 전극(113)과의 컨택을 위해 제1 컨택트층(106)이 형성될 수 있다.

제1 컨택트층(106)은 제1 반도체층(105)의 일부분으로 형성될 수도 있다. 즉, 제1 반도체층(105) 및 제1 컨택트층(106)을 하나의 층으로 형성할 수도 있다.

여기서, 제1 전극(113)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여, 단층 또는 다층 구조로 형성될 수 있다.

제1 반도체층(120)은 n형 반도체층으로 형성될 수 있으며, 제1 반도체층(120)은 제1 도전형 반도체층으로만 형성되거나, 제1 도전형 반도체층 아래에 언도프트 반도체층(미도시)을 더 포함할 수 있으나, 이에 대해 한정을 두지 않는다.

제1 도전형 반도체층은 예를 들어, n형 반도체층은 In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트(dopant)가 도핑될 수 있다.

상기 언도프트 반도체층은 제1 도전형 반도체층의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제1 도전형 반도체층에 비해 낮은 전기전도성을 가질 수 있다.

제1 컨택트층(106) 상에는 활성층(107) 및 제2 버퍼층(108)이 순차적으로 배치될 수 있다.

활성층(107)은 발광 영역으로서, 예를 들어, In_xAl_yGa₁ _-x- _yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있다.

활성층(107)은 0.1 um 이하의 두께를 갖도록 형성될 수 있으며, 이에 한정하지 아니한다.

또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot) 구조를 포함할 수도 있다.

활성층(107)의 성장을 위한 공정 조건은, 예컨대, 780℃의 성장 온도에서 질소를 캐리어(carrier) 가스로 사용하여 NH3, TMGa, 및 트리메틸인듐(TMIn)을 공급하여, InGaN로 이루어진 활성층(107)을 120Å 내지 1200Å의 두께로 성장시킬 수 있다. 이때, 활성층(107)은 InGaN의 각 원소성분의 몰 비율에 차이를 두어 성장시킨 적층 구성일 수 있다.

제2 버퍼층(108)은 제1 버퍼층(102)과 동일하게 저온 분위기에서 형성될 수 있으며, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질들 중 선택될 수 있다.

제2 버퍼층(108) 상에는 제2 반도체층(109)가 배치될 수 있으며, 제2 반도체층(108)은 예를 들어, p형 반도체층으로 구현될 수 있는데, p형 반도체층은 In_xAl_yGa_1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.

한편, 예컨대 p-GaN 층은 0,2 um 내지 0.5 um 의 두께를 가질 수 있으며, p-AlGaN 층은 0.1 um 이하의 두께를 갖도록 형성될 수 있고, 이에 한정하지 아니한다.

상술한 제1 반도체층(105), 활성층(107) 및 제2 반도체층(109)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.

또한, 제1 반도체층(105) 및 제2 반도체층(109) 내의 도전형 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.

또한, 상술한 바와는 달리 제1 반도체층(105)이 p형 반도체층을 포함하고, 제2 반도체층(109)이 n형 반도체층을 포함할 수도 있다. 즉, 제1 반도체층(105)과 제2 반도체층(109)은 활성층(107)을 중심으로 서로 형성되는 위치가 바뀌어도 무방하나, 하기에서는 제1 반도체층(105)이 n형 반도체층을 포함하여 형성되고 기판(101) 상에 적층되는 것으로 기술한다.

그리고, 제2 반도체층(109)과 전류를 인가받는 제2 전극(112) 사이에는 제2컨택트층(110) 및 활성층(107)에서 발생한 광을 외부로 발산하게 하는 투광성 전극층(111)이 형성될 수 있다.

투광성 전극층(111)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 하나로 형성될 수 있으며, 제2 반도체층(109)와 제1 전극(113) 사이의 접촉 저항을 줄이고 전류를 스프레딩 시키는 역할을 할 수 있다.

또한, 투광성 전극층(111)은 활성층(107)에서 방출되는 빛이 외부로 용이하게 향할 수 있도록 투명, 또는 반투명 재질인 것이 바람직하며, 상부 영역에는 활성층(107)에서 생성된 빛이 외부로 잘 방출될 수 있도록 하는 광 추출구조가 형성될 수 있다. 상기 광 추출구조는 투광성 전극층(111)의 상부 표면에 러프니스를 주거나, 프리즘 구조를 주어 활성층(107)에서 생성된 빛이 효율적으로 방출되도록 할 수 있다.

실시 예에서는 수평형 발광 소자를 중심으로 설명하고 있으나 이에 한정되는 것은 아니며, 수직형, 플립칩형, 비아홀 구조의 발광 소자도 포함할 수 있다.

도 2는 도 1에 나타낸 블록 'A'를 자세하게 나타내는 확대도이고, 도 3은 도1에 나타낸 발광소자 성장시 기판의 곡률 변화를 나타내는 그래프이다.

도 2는 도 1과 중복되는 부분에 대하여 간략하게 설명하거나, 또는 설명을 생략하기로 한다.

도 2를 참조하면, 발광소자 패키지(100)는 제1 버퍼층(102), 언도프드 반도체층(103), 퀄리티 컨트롤층(104), 제1 반도체층(105), 제1 컨택트층(106), 활성층(107) 및 제1 컨택트층(106) 상에 제1 전극(113)을 포함할 수 있다.

우선, 제1 버퍼층(102) 하부에는 기판(미도시)이 형성되며, 이때 상기 기판은 6인치 이상의 대구경 기판인 것으로 설명을 한다.

퀄리티 컨트롤층(104)은 제1 두께(d1)로 형성될 수 있다.

이때, 제1 두께(d1)는 100 nm 내지 300 nm 으로 형성되는 것이 바람직할 것이다.

여기서, 퀄리티 컨트롤층(104)과 기판(미도시)은 제2 거리를 가지며 이격되게 배치될 수 있다. 즉 제1 버퍼층(102)과 언도프드 반도체층(103)은 제2 두께(d2)로 형성될 수 있으며, 이때 제2 두께(d2)는 제1 두께(d1) 대비 10배 내지 30배인, 1㎛ 내지 3㎛를 갖는 것이 바람직할 것이다.

즉, 제2 두께(d2)는 반도체층 성장시 1㎛ 미만으로 성장시키기가 매우 어려우며, 1㎛ 미만으로 성장하는 경우 공정 수율이 낮아지며, 3㎛ 보다 두껍게 성장하는 경우 열에 의하여 대구경 기판의 휨이 커지는 경우가 생김으로써, 1㎛ 미만인 경우와 동일하게 공정 수율이 낮아지며, 그에 따라 발광소자(100)의 신뢰성이 낮아지게 될 수 있다.

또한, 퀄리티 컨트롤층(104)과 활성층(107)은 제1 거리를 가지며 이격되게 배치될 수 있다. 즉, 퀄리티 컨트롤층(104) 상에 배치된 제1 반도체층(105)과 제1 컨택트층(106)은 제3 두께(d3)로 형성될 수 있으며, 이때 제3 두께(d3)는 제1 두께(d1) 대비 30배 내지 60배인, 3㎛ 내지 6㎛를 갖는 것이 바람직할 것이다.

제3 두께(d3)와 제2 두께(d2)는 상이할 수 있으며, 바람직하게는, 제3 두께(d3)는 제2 두께(d2) 보다 두꺼울 수 있다. 한편, 제3 두께(d3)가 1㎛ 미만으로 성장하는 경우 공정 수율이 낮아지며, 6㎛ 보다 두껍게 성장하는 경우 성장 속도가 늦어지게 될 수 있다.

도 3은 도 1에 나타낸 발광소자 성장시 기판의 곡률 변화를 나타내는 그래프이다.

여기서, 도 3은 발광소자(100) 성장시, 대구경 기판(101)의 곡률(curvature)의 변화를 나타내는 그래프이다.

즉, 도 3은 도 1에 나타낸 발광소자(100)에 포함되는 각각의 반도체층에 대한 성장시간에 따른 기판(101)의 곡률 변화와 일반적인 발광소자 성장시 기판의 곡률 변화를 나타낸다.

여기서, 기판(101)은 동일한 6인치 대구경 기판을 사용하는 경우로 설명하며, 이에 한정을 두지 않는다.

제1 곡선(P1)은 실시 예에 따른 발광소자(100)의 성장시 기판(101)의 곡률 변화를 나타낸 그래프이며, 제2 곡선(P2)은 일반적인 발광소자의 성장시 기판의 곡률 변화를 나타낸 그래프이다.

즉, 도 3을 참조하면, 제1 곡선(P1)의 제1 구간(a)은 기판(101) 상에 제1 버퍼층(102) 및 언도프 반도체층(103)이 성장되는 구간이며, 제2 곡선(P2)의 제1 구간(a1)은 제1 곡선(P1)의 제1 구간(a)과 동일한 제1 버퍼층(102) 및 언도프 반도체층(103)이 성장되는 구간이다.

이때, 제1 곡선(P1)에서의 제1 구간(a)은 성장시간이 제2 곡선(P2)의 제1 구간(a1)의 성장시간보다 짧게 함으로써, 제1 곡선(P1)의 제1 버퍼층(102) 및 언도프 반도체층(103)의 두께는 제2 곡선(P2)의 제1 버퍼층(102) 및 언도프 반도체층(103)의 두께보다 작게 성장될 수 있다.

즉, 제1 곡선(P1)의 제1 구간(a)은 실시예에 따라서 도 2에 나타낸 제2 두께(d2)를 가지는 제1 버퍼층(102) 및 언도프 반도체층(103)의 성장시간을 나타낸 것이며, 제2 곡선(P2)의 제1 구간(a1)은 일반적인 발광소자의 성장시 제1 버퍼층(102) 및 언도프 반도체층(103)의 성장시간을 나타낸 것이다.

제1 곡선(P1)의 제2 구간(b)은 실시예에 따라서 도 2에 나타낸 제1 두께(d1)을 가지는 퀄리티 컨트롤층(104)의 성장시간을 나타낸 것이며, 제2 곡선(P2)의 제2 구간(b1)은 일반적인 발광소자의 성장시 퀄리티 컨트롤층(104)의 성장시간을 나타낸 것이다.

각각의 제1, 2 곡선(P1. P2)의 제2 구간(b, b1)은 각각의 제1, 2 곡선(P1, P2)의 제1 구간(a, a1)의 시간차와 동일한 시간차를 두고 시작될 수 있다.

여기서, 제1 곡선(P1)의 제1 구간(a)이 단축되어 제1 버퍼층(102) 및 언도프 반도체층(103)의 성장시간이 짧아짐으로써, 제1 버퍼층(102) 및 언도프 반도체층(103)의 두께가 얇아져서 퀄리티 컨트롤층(104)과 기판(미도시) 사이의 제2 거리가 단축될 수 있다. 또한, 제1 구간(a)이 단축되는 만큼, 제1 곡선(P1)에 따른 퀄리티 컨트롤층(104)의 성장은 제2 곡선(P2)에 따른 퀄리티 컨트롤층(104)의 성장보다 먼저 이루어질 수 있다.

또한, 제1 곡선(P1)의 제2 구간(b)에서는 제2 곡선(P2)의 제2 구간(b1) 보다 낮은 온도로 퀄리티 컨트롤층(104)을 성장시킴으로써, 도 3에 도시된 바와 같이 기판(101)의 곡률 변화를 70㎛ 정도로 유지할 수 있다.

이후, 제1 곡선(P1)의 제3 구간(c) 및 제2 곡선(P2)의 제3 구간(c1)은 각각제1 곡선(P1) 및 제2 곡선(P2)에 따른 제1 반도체층(105) 및 제1 컨택트층(106)의 성장시간을 나타낸 것이다. 따라서, 각각의 제1, 제2 곡선(P1, P2)의 제3 구간(c, c1)에서는 퀄리티 컨트롤층(104) 상에 제1 반도체층(105) 및 제1 컨택트층(106)이 성장될 수 있다.

이때, 제1 곡선(P1)의 제3 구간(c)에서 성장되는 제1 반도체층(105) 및 제1 컨택트층(106)의 두께는 제2 곡선(P2)의 제3 구간(c1)에서 성장되는 제1 반도체층(105) 및 제1 컨택트층(106)의 두께보다 두껍게 성장될 수 있으며, 이는 도 2에 나타낸 제3 두께(d3)를 형성할 수 있다.

또한, 제2 두께(d2) 및 제3 두께(d3)는 서로 상이하게 형성될 수 있다.

제1 곡선(P1)의 제4 구간(d) 및 제2 곡선(P2)의 제4 구간(d1)은 각각 제1, 2 곡선에 따른 활성층(107)의 성장시간을 나타낸다.

제1 곡선(P1)의 제4 구간(d)과 제2 곡선(P2)의 제4 구간(d1)은 동일한 간격을 가져서, 동일한 시간 동안 활성층(107)이 성장될 수 있다.

이때, 제1 곡선(P1)의 제4 구간(d)이 나타내는 바와 같이, 제1 곡선(P1)에 따라서 활성층(107)을 성장시킬 때의 기판(101)의 곡률 변화는 퀄리티 컨트롤층(104)을 성장시킬 때와 유사하게 70㎛ 정도로 유지할 수 있다.

따라서, 실시 예에 따른 발광소자는 퀄리티 컨트롤층(104) 및 활성층(107) 성장시, 기판(101)의 곡률 변화가 70㎛로 정도로 유지됨으로써 퀄리티 컨트롤층(104)과 활성층(107)이 유사한 곡률을 갖도록 형성될 수 있다.

반면에, 제1 곡선(P1)은 제3, 4 구간(c, d) 사이의 곡률 변화가 약 70㎛이면, 제2 곡선(P2)은 제3, 4 구간(c1, d`) 사이의 곡률 변화가 제1 곡선(P1)의 제3, 4 구간(c, d) 사이의 곡률 변화보다 큰 것을 알 수 있으며, 따라서 퀄리티 컨트롤층(104)과 활성층(107)이 서로 상이한 곡률을 갖도록 형성되어, 발광소자(100)의 수율이 저하될 수 있다.

따라서, 실시 예에 따른 발광소자(100) 성장시, 기판(101)에서의 reverse 특성에 대한 uniformity와 파장 특성에 대한 uniformity를 구현할 수 있게 되어, 기판(101)의 불균일한 곡률 변화, 및 퀄리티 컨트롤층(104)과 활성층(107)이 상이한 곡률을 갖는 것이 방지됨으로써, 발광소자(100)의 수율이 개선될 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

기판;
상기 기판 상에 순차적으로 배치되는 제1 반도체층, 활성층 및 제2 반도체층; 및
상기 기판과 상기 제1 반도체층 사이에 형성된 퀄리티 컨트롤층;
상기 제1 반도체층 상에 형성된 제1 컨택트층;
상기 기판 상부에 형성된 버퍼층; 및
상기 버퍼층 및 상기 퀄리티 컨트롤층 사이에 형성된 언도프 반도체층;을 포함하고,
상기 퀄리티 컨트롤층은 제1 두께로 형성되고,
상기 제1 반도체층의 하면과 접하는 상기 퀄리티 컨트롤층의 상면은 일직선으로 형성되며,
상기 버퍼층 및 상기 언도프 반도체층의 두께의 합은 제2 두께로 형성되고,
상기 제1 반도체층 및 상기 제1 컨택트층의 두께의 합은 제3 두께로 형성되며,
상기 제3 두께는, 상기 제2 두께보다 두껍고,
상기 퀄리티 컨트롤층 및 상기 활성층은, 상기 기판의 곡률 변화가 유사한 곡률을 갖도록 형성되는 발광소자.
삭제
삭제
제1항에 있어서,
상기 퀄리티 컨트롤층의 두께는,
100nm 내지 300nm인 발광소자.
제 1 항에 있어서,
상기 버퍼층과 상기 언도프 반도체층의 두께의 합은,
상기 퀄리티 컨트롤층의 두께 대비 10배 내지 30배인 발광소자.
제1항에 있어서,
상기 제2 두께는,
1㎛ 내지 2.9㎛ 인 발광소자.
제1항에 있어서,
상기 제3 두께는,
3㎛ 내지 6㎛ 인 발광소자.
제1항에 있어서,
상기 기판은,
요철 패턴이 형성된 발광소자.