KR101843402B1 - 표면 장착 가능한 광전자 소자 그리고 표면 장착 가능한 광전자 소자를 제조하기 위한 방법 - Google Patents

표면 장착 가능한 광전자 소자 그리고 표면 장착 가능한 광전자 소자를 제조하기 위한 방법 Download PDF

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Abstract

본 발명은 방사선 통과 면(10), 광전자 반도체 칩(2) 및 칩 캐리어(3)를 구비한 표면 장착 가능한 광전자 소자(1)와 관련이 있다. 상기 칩 캐리어(3) 내에는 공동(cavity)(31)이 형성되어 있으며, 상기 공동 안에 반도체 칩(2)이 배치되어 있다. 몰딩 바디(5)가 상기 칩 캐리어(3)를 적어도 국부적으로 둘러싸며, 이 경우 상기 칩 캐리어(3)는 방사선 통과 면(10)에 대하여 수직으로 진행하는 수직 방향으로 상기 몰딩 바디(5)를 완전히 관통하여 연장된다. 본 발명은 또한 표면 장착 가능한 광전자 소자를 제조하기 위한 방법과도 관련이 있다.

Description

표면 장착 가능한 광전자 소자 그리고 표면 장착 가능한 광전자 소자를 제조하기 위한 방법 {SURFACE-MOUNTABLE OPTOELECTRONIC COMPONENT AND METHOD FOR PRODUCING A SURFACE-MOUNTABLE OPTOELECTRONIC COMPONENT}
본 발명은 표면 장착 가능한 광전자 소자 그리고 이러한 표면 장착 가능한 광전자 소자를 제조하기 위한 방법에 관한 것이다.
본 특허 출원은 독일 특허 출원서 10 2010 023 815.5호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용에 의해서 본 출원서에 기록된다.
표면 장착 가능한 반도체 소자(surface mounted device, SMD), 예를 들어 발광 다이오드들을 제조하는 경우에는 금속 리드 프레임을 구비하여 예비 제조된 하우징 안에 광전자 반도체 칩들이 배치될 수 있다. 상기 반도체 칩들의 조립은 통상적으로 은 전도성 접착제를 이용한 접착 방법에 의해서 이루어지며, 이와 같은 방법은 손실 열의 열 방출 그리고 그와 더불어 LED의 파워를 제한한다.
본 발명의 과제는, 작동 중에 발생하는 손실 열이 효율적으로 방출될 수 있으며 그리고 또한 간단하고 경제적이며 신뢰할만하게 제조될 수 있는 표면 장착 가능한 소자를 제공하는 것이다. 본 발명의 또 다른 과제는, 이와 같은 소자를 제조하기 위한 방법을 제공하는 것이다.
상기 과제는 독립 특허 청구항의 특징들을 갖는 표면 장착 가능한 광전자 소자 그리고 이와 같은 표면 장착 가능한 광전자 소자를 제조하기 위한 방법에 의해서 해결된다. 실시 예들 및 개선 예들은 종속 특허 청구항들의 대상이다.
한 가지 실시 예에 따르면, 표면 장착 가능한 광전자 소자는 방사선 통과 면, 광전자 반도체 칩 및 칩 캐리어를 구비한다. 상기 칩 캐리어 내에는 공동(cavity)이 형성되어 있으며, 상기 공동 안에 반도체 칩이 배치되어 있다. 몰딩 바디가 상기 칩 캐리어를 적어도 국부적으로 둘러싼다. 상기 칩 캐리어는 방사선 통과 면에 대하여 수직으로 진행하는 수직 방향으로 상기 몰딩 바디를 완전히 관통하여 연장된다.
따라서, 반도체 칩의 작동 중에 발생하는 손실 열은 반도체 칩으로부터 직접 칩 캐리어를 통해서 소자로부터 외부로 방출될 수 있다. 수직 방향으로 볼 때 상기 칩 캐리어는 상기 방사선 통과 면 쪽을 향하는 상부 면과 하부 면 사이에서 연장된다. 상기 공동은 바람직하게 상기 칩 캐리어의 상부 면에 형성되어 있다.
상기 반도체 칩은 바람직하게 칩 캐리어와 재료 결합 방식으로 결합 되어 있다. 이와 같은 재료 결합 방식의 결합에서는 바람직하게 예비 제조된 결합 파트너들이 원자 힘에 의해서 그리고/또는 분자 힘에 의해서 결합 된다. 재료 결합 방식의 결합은 예를 들어 결합 수단에 의해서, 말하자면 접착제 또는 땜납에 의해서 성취될 수 있다. 일반적으로 상기와 같은 결합의 분리는 예컨대 결합 층과 같은 결합 수단의 파괴 및/또는 적어도 하나의 결합 파트너의 파괴와 결부되어 있다.
바람직하게 칩 캐리어와 반도체 칩 사이에는 납땜 층이 결합 층으로서 형성되어 있다. 납땜 층이 특히 높은 열 전도성을 특징으로 함으로써, 결과적으로 반도체 칩과 칩 캐리어 사이의 열 저항이 줄어들었고, 그와 더불어 반도체 칩으로부터의 열 방출도 전반적으로 개선되었다.
상기 몰딩 바디는 바람직하게 플라스틱 물질을 함유하거나 또는 플라스틱 물질로 이루어진다. 이와 같은 플라스틱 물질은 소자를 제조할 때에 간단하게, 신뢰할만하게 그리고 경제적으로 칩 캐리어에 일체로 형성될 수 있다.
상기 반도체 칩은 바람직하게 완전히 공동 안에 배치되어 있다. 다시 말해, 상기 반도체 칩은 바람직하게 칩 캐리어의 상부 면 위로 돌출하지 않는다.
상기 광전자 반도체 칩에 추가로 상기 소자는 또한 추가의 반도체 칩, 특히 전자 또는 광전자 반도체 칩도 구비할 수 있다. 상기 추가의 반도체 칩은 상기 공동 안에 배치될 수 있거나 또는 하나의 추가 공동 안에 배치될 수 있다.
한 가지 바람직한 실시 예에서, 몰딩 바디는 수직 방향으로 볼 때 완전히 칩 캐리어의 상부 면에 의해서 사전에 결정된 제 1 주(主) 평면과 칩 캐리어의 하부 면에 의해서 사전에 결정된 제 2 주 평면 사이에 형성되어 있다. 다른 말로 표현하자면, 상기 몰딩 바디의 최대 두께는 칩 캐리어의 두께보다 작거나 같다. 이와 같은 관계에서 "두께"란 수직 방향으로의 팽창을 의미한다.
또한, 바람직하게 상기 칩 캐리어는 수직 방향으로 볼 때 적어도 상기 칩 캐리어에 인접하는 영역에서는 상기 칩 캐리어의 하부 면과 동일한 높이에서 그리고/또는 상기 칩 캐리어의 상부 면과 동일한 높이에서 끝난다. 또한, 상기 몰딩 바디는 칩 캐리어를 가로 방향으로 완전히 둘러싸고, 특히 상기 칩 캐리어 둘레의 전체 영역에서는 상기 칩 캐리어의 상부 면 및 하부 면과 동일한 높이에서 끝날 수도 있다.
한 가지 바람직한 실시 예에서, 몰딩 바디 안에는 콘택 구조물이 배치되어 있다. 상기 콘택 구조물은 바람직하게 수직 방향으로 완전히 상기 몰딩 바디를 관통해서 연장된다. 상기 콘택 구조물은 바람직하게 결합 라인을 통해서, 말하자면 와이어 본딩-결합을 통해서 반도체 칩과 전기 전도성으로 결합 되어 있다. 상기 콘택 구조물에 의해서는 반도체 칩이 방사선 통과 면으로부터 떨어져서 마주한 측으로부터 외부에서 전기적으로 콘택팅 될 수 있다.
상기 결합 라인은 바람직하게 상기 제 1 주 평면과 방사선 통과 면 사이에서 국부적으로 뻗는다. 더 상세하게 말하자면, 상기 결합 라인은 수직 방향으로 볼 때 상기 몰딩 바디 위로 그리고 또한 칩 캐리어 위로도 국부적으로 돌출한다. 이 경우에 상기 결합 라인은 소자에 대한 평면도로 볼 때 상기 칩 캐리어와 콘택 구조물 간의 가로 간격을 연결해준다.
한 가지 추가의 바람직한 실시 예에서, 칩 캐리어는 제 1 콘택을 형성하고, 상기 제 1 콘택을 통해서는 반도체 칩이 외부에서 전기적으로 콘택팅 될 수 있다. 이 경우에 상기 콘택 구조물은 하나의 추가 콘택을 형성하며, 이때 상기 제 1 콘택 및 상기 추가의 콘택은 바람직하게 방사선 통과 면으로부터 떨어져서 마주한 상기 소자의 측에 배치되어 있다.
대안적으로는 칩 캐리어가 외부 전기 콘택팅을 목적으로 제공되지 않고, 오히려 특히 열 방출을 위해서 이용되는 것도 생각할 수 있다. 이 경우에는 소자가 바람직하게 적어도 하나의 추가 콘택 구조물을 구비함으로써, 결과적으로 상기 소자는 적어도 두 개의 외부 전기 콘택을 사용할 수 있게 된다.
한 가지 바람직한 실시 예에서, 공동의 바닥 면은 제 1 코팅을 구비한다. 상기 제 1 코팅은 특히 광전자 반도체 칩과의 납땜 결합을 단순화하기 위해서 제공되었다. 따라서, 상기 제 1 코팅에 의해서는 상기 칩 캐리어와 반도체 칩 사이에 결합부를 제조하는 과정이 적은 열 저항으로 간단하게 이루어질 수 있게 된다. 바람직하게 상기 제 1 코팅은 금으로 이루어지거나 또는 금을 함유하는 금속 합금으로 이루어진다.
한 가지 추가의 바람직한 실시 예에서, 공동의 한 측면은 광전자 소자의 작동 중에 광전자 반도체 칩에 의해서 발생 될 그리고/또는 수신될 방사선에 대해서 반사 작용을 하도록 형성되었다.
특히 상기 측면은 제 2 코팅을 구비할 수 있다. 상기 제 2 코팅은 바람직하게 금속 또는 금속 합금을 함유한다. 가시 스펙트럼 범위 안에서 그리고 자외선 스펙트럼 범위 안에서는 예를 들어 은, 알루미늄, 로듐 및 크롬이 높은 반사율을 특징으로 한다. 적외선 스펙트럼 범위 안에서는 예를 들어 금이 제 2 코팅을 위해서 적합하다.
대안적으로 또는 보완적으로 칩 캐리어는 또한 플라스틱을 함유할 수도 있다. 반사율을 증가시키기 위하여 상기 플라스틱 안으로 예컨대 이산화티타늄과 같은 충전재가 삽입될 수 있다.
한 가지 바람직한 실시 예에서, 광전자 반도체 칩은 피복 안에 매립되어 있다. 상기 피복은 반도체 칩을 캡슐화하기 위해서 이용되고, 예를 들어 습기 또는 먼지와 같은 불리한 외부 영향들로부터 상기 반도체 칩을 보호한다. 바람직하게 상기 피복은 몰딩 바디도 적어도 국부적으로 덮는다. 수직 방향으로 볼 때 상기 피복은 또한 바람직하게 상기 몰딩 바디의 제 1 주 평면을 넘어서 방사선 통과 면 방향으로도 연장된다. 특히 상기 방사선 통과 면은 피복에 의해서 형성될 수 있다. 상기 피복은 예를 들어 적어도 국부적으로 렌즈 형태로 형성될 수 있는데, 다시 말해서 소자에 대한 평면도로 볼 때 볼록하게 구부러진 형태로 형성될 수 있다. 상기 피복은 바람직하게 상기 광전자 반도체 칩 안에서 발생 될 그리고/또는 수신될 방사선에 대하여 투명하게 또는 적어도 반투명하게 형성되었다.
한 가지 바람직한 개선 예에서, 칩 캐리어는 고정 구조물을 구비하고, 상기 고정 구조물에는 피복 및/또는 몰딩 바디가 일체로 형성되어 있다. 상기 고정 구조물은 상기 피복 및/또는 몰딩 바디가 칩 캐리어로부터 분리되는 상황을 영구적으로 저지하기 위해서 또는 적어도 어렵게 하기 위해서 제공되었다.
예를 들어 상기 칩 캐리어는 방사선 통과 면으로부터 볼 때 후방 절단부를 구비할 수 있다.
특히 상기 몰딩 바디를 위한 고정 구조물은 칩 캐리어를 가로 방향으로 완전히 또는 적어도 국부적으로 둘러싸는 비드(bead)로서 형성될 수 있다.
상기 피복을 위한 고정 구조물은 특히 공동 안에 형성될 수 있거나 또는 공동에 인접할 수 있다.
한 가지 추가의 바람직한 실시 예에서, 피복과 몰딩 바디는 적어도 방사선 통과 면을 따라서 진행하는 한 가지 방향으로 동일한 높이에서 끝난다. 바람직하게 상기 피복 및 몰딩 바디는 소자의 전체 둘레에 걸쳐서 서로 동일한 높이에서 끝난다. 이와 같은 소자는 제조 중에 나란히 배치된 소자 영역들로 구성된 매트릭스로부터 상기 피복 및 몰딩 바디를 둘로 나눔으로써 한 가지 공통된 제작 단계에서 특히 간단하게 분리될 수 있다.
표면 장착 가능한 광전자 소자를 제조하기 위한 방법에서 한 가지 실시 예에 따르면, 하나의 상부 면에 공동이 형성된 칩 캐리어가 준비된다. 상기 공동 안에 하나의 광전자 반도체 칩이 배치되어 바람직하게는 고정된다. 상기 칩 캐리어는 보조 캐리어 상에 배치된다. 칩 캐리어를 구비한 상기 보조 캐리어는 변형 몰드 안에 배치되며, 이 경우 공동은 상기 칩 캐리어의 상부 면 및 상기 변형 몰드에 의해서 밀봉 방식으로 폐쇄되었다. 상기 변형 몰드는 성형 화합물로 채워지며, 이 경우 상기 성형 화합물은 공동 외부에서 상기 칩 캐리어에 적어도 국부적으로 일체로 형성된다. 상기 변형 몰드가 제거된다. 상기 보조 캐리어가 제거된다.
상기 방법은 바람직하게 제조 단계들의 의도된 순서로 실시된다. 그러나 이와 같은 의도된 순서로부터 벗어나는 순서들도 생각할 수 있다. 예를 들어 반도체 칩을 공동 안에 배치하는 과정은 성형 화합물을 칩 캐리어에 일체로 형성한 후에 비로소 이루어질 수도 있다.
상기와 같은 관계에서 "밀봉 방식으로 폐쇄된"이라는 표현은 변형 몰드를 채울 때에 성형 화합물이 칩 캐리어의 공동 안으로 유입되지 않는 상태로 이해된다. 바람직하게 칩 캐리어 및 변형 몰드는 상기 공동을 둘러싸는 영역 안에서 서로 직접적으로 인접한다.
전술된 방법에 의해서는 다수의 광전자 소자가 동시에 제조될 수 있다. 나란히 배치된 소자들은 특히 예컨대 톱질에 의해서 성형 화합물을 둘로 분리함으로써 분리될 수 있다. 이와 같은 과정은 바람직하게 상기 변형 몰드를 제거한 후에 이루어진다.
상기 칩 캐리어는 바람직하게 자체 지지(self-supporting) 방식으로 형성되었다. 다시 말해, 칩 캐리어는 특히 상기 칩 캐리어 상에 이미 장착된 광전자 반도체 칩과 함께 보조 캐리어 상에 간단히 그리고 신뢰할만하게 배치될 수 있다.
한 가지 바람직한 실시 예에서, 보조 캐리어 상에는 하나의 콘택 구조물이 형성되어 있다. 상기 콘택 구조물은 바람직하게 리드 프레임으로 제공된다. 또한, 상기 콘택 구조물은 바람직하게 특히 칩 캐리어가 보조 캐리어 상에 배치되기 전에 상기 보조 캐리어 상에서 사전에 미리 제조되었다.
한 가지 바람직한 개선 예에서, 콘택 구조물은 수직 방향으로 구조화되었다. 이와 같은 구조화에 의해서는 상기 콘택 구조물이 상이한 두께를 가질 수 있다. 성형 화합물을 상기 콘택 구조물에 일체로 형성하는 경우에는 이와 같은 형성 방식이 콘택 구조물과 몰딩 바디의 맞물림 동작을 개선할 수 있음으로써, 소자의 기계적인 안정성이 개선된다.
상기 변형 몰드를 채울 때에는 상기 콘택 구조물 및 칩 캐리어가 몰딩 바디를 위한 성형 화합물에 의해서 영구적으로 그리고 기계적으로 안정적으로 상호 결합 될 수 있다.
상기 변형 몰드를 제거한 후에는 반도체 칩이 결합 라인에 의해서 콘택 구조물과 전기 전도성으로 결합 될 수 있다. 이와 같은 결합은 예를 들어 와이어 본딩-방법에 의해서 이루어질 수 있다.
한 가지 바람직한 실시 예에서, 칩 캐리어는 상기 칩 캐리어의 상부 면으로부터 하부 면까지 뻗는 외부 측면을 갖는다. 상기 외부 측면은 성형 화합물에 의해서 바람직하게 완전히 둘러싸인다.
상기 몰딩 바디는 바람직하게 사출 성형 또는 이송 성형에 의해서 제조된다. 기본적으로는 변형 몰드를 간단하게 그리고 신뢰할만하게 채울 수 있는 모든 제조 방법이 적합하다.
상기 변형 몰드를 제거한 후에는 바람직하게 반도체 칩에 피복이 제공된다. 상기 피복은 몰딩 바디를 적어도 국부적으로, 바람직하게는 완전히 덮는다. 소자들을 분리하는 경우에는 상기 피복이 몰딩 바디와 함께 둘로 나누어질 수 있다. 그럼으로써, 상기 피복 및 몰딩 바디가 상기 소자의 한 가장자리를 따라 서로 동일한 높이에서 끝나는 다수의 광전자 소자가 생성된다.
상기 방법은 전술된 광전자 소자를 제조하기에 특히 적합하다. 그렇기 때문에 소자와 관련하여 기술된 특징들은 광전자 소자를 제조하기 위한 방법에도 이용될 수 있으며, 그 역도 마찬가지로 가능하다.
추가의 특징들, 실시 예들 그리고 합목적성은 도면들과 연관된 실시 예들에 대한 아래의 설명에서 드러난다.
도 1a 및 도 1b는 표면 장착 가능한 광전자 소자에 대한 제 1 실시 예를 개략적인 평면도(도 1b)로 그리고 관련 단면도(1a)로 보여주고 있으며;
도 2는 표면 장착 가능한 광전자 소자에 대한 제 2 실시 예를 개략적인 단면도로 보여주고 있고;
도 3a 내지 도 3f는 광전자 소자를 제조하기 위한 방법에 대한 한 가지 실시 예를 개략적인 단면도로 도시된 중간 단계들을 참조해서 보여주고 있으며; 그리고
도 4는 광전자 소자를 제조하기 위한 소자 결합체에 대한 한 가지 실시 예를 보여주고 있다.
각각의 도면에서 동일한, 동일한 형태의 또는 동일하게 작용을 하는 소자들에는 동일한 도면 부호들이 제공되었다.
도면들 그리고 각각의 도면에 도시된 소자들의 상호 크기 비율은 척도에 맞는 것으로 간주 될 수 없다. 오히려 각각의 소자는 도면에 대한 도시를 명확히 할 목적으로 그리고/또는 이해를 도울 목적으로 과도하게 크게 도시될 수 있다.
도 1a 및 도 1b에 따른 개략도에는 표면 장착 가능한 광전자 소자(1)에 대한 제 1 실시 예가 개략적인 평면도(도 1b)로 그리고 선 A-A'를 따라 절단된 개략적인 관련 단면도(1a)로 도시되어 있다.
상기 표면 장착 가능한 광전자 소자(1)는 반도체 칩(2)을 구비하고, 상기 반도체 칩은 칩 캐리어(3)의 공동(31) 안에 배치되어 있다. 상기 반도체 칩(2)은 결합 층(9)에 의해서 상기 칩 캐리어(3)의 바닥 면(310)에 기계적으로 안정적으로 결합 되어 있다.
상기 결합 층(9)은 바람직하게 납땜 층으로서 구현되었고, 특히 접착 결합과 비교할 때 칩 캐리어(3)에 대하여 반도체 칩의 특히 효율적인 열적 결합을 야기한다.
상기 공동은 소자의 방사선 통과 면(10) 쪽을 향하는 상기 칩 캐리어(3)의 한 상부 면(35)에 형성되어 있다. 상기 상부 면에 마주 놓인 하부 면(36)에서 상기 칩 캐리어(3)는 외부 전기 콘택팅을 목적으로 제공된 제 1 콘택(61)을 형성한다.
가로 방향으로 볼 때, 더 상세하게 말하자면 수직 방향에 대하여 수직으로 진행하는 방향으로 볼 때 상기 칩 캐리어(3)는 몰딩 바디(5)에 의해서 둘러싸여 있다. 수직 방향으로 볼 때, 더 상세하게 말하자면 방사선 통과 면(10)에 대하여 수직이고 그로 인해 주(主) 방사선 통과 방향에 대하여 평행한 방향으로 볼 때 상기 몰딩 바디(5)는 상부 면(35)과 동일한 높이에서 그리고 하부 면(36)과 동일한 높이에서 끝난다. 상기 몰딩 바디(5)는 칩 캐리어(3)의 한 외부 측면(39)에 일체로 형성되어 있고, 상기 외부 측면을 완전히 덮는다.
상기 몰딩 바디(5) 안에는 또한 콘택 구조물(4)도 배치되어 있다. 상기 콘택 구조물(4)은 방사선 통과 면(10)으로부터 떨어져서 마주한 측에 외부에서 접근할 수 있는 추가 콘택(62)을 형성한다. 상기 콘택 구조물(4)은 와이어 본딩-결합부의 형태로 형성된 결합 라인(8)에 의해서 반도체 칩(2)과 전도성으로 결합 되어 있다. 반도체 칩의 작동 중에는 상기 제 1 콘택(61) 및 상기 추가의 콘택(62)을 통해서 전하 캐리어가 상기 반도체 칩 내부로 주입될 수 있거나 또는 상기 반도체 칩으로부터 유출될 수 있다.
가로 방향으로 볼 때 상기 콘택 구조물(4)은 칩 캐리어(3)로부터 간격을 두고 배치되어 있다. 상기 칩 캐리어와 콘택 구조물 간의 기계적으로 안정적인 결합은 단지 몰딩 바디(5)를 통해서만 이루어진다.
상기 칩 캐리어(3)와 콘택 구조물(4)의 가로 간격은 상기 결합 라인(8)에 의해서 연결된다. 상기 결합 라인은 칩 캐리어의 상부 면(35) 위로 돌출하고, 상기 칩 캐리어와 콘택 구조물(4) 사이에 형성된 영역에서 상부 면과 방사선 통과 면(10) 사이에서 뻗는다. 따라서, 상기 결합 라인을 위해서 몰딩 바디(50) 안에 형성되는 추가의 리세스가 생략될 수 있다.
상기 콘택 구조물(4)의 영역에서 몰딩 바디(5)가 리세스(51)를 구비함으로써, 결과적으로 상기 콘택 구조물에는 방사선 통과 면 쪽을 향하는 측에서 상기 결합 라인(8)을 연결할 목적으로 접근할 수 있게 된다.
상기 콘택 구조물(4)은 또한 주변을 둘러싸는 후방 절단부(41)를 구비하며, 상기 후방 절단부에서 상기 콘택 구조물의 두께는 제 2 콘택(62) 영역에서의 두께보다 더 작다. 상기 후방 절단부는 몰딩 바디(5)와 콘택 구조물 간의 맞물림을 개선하기 위해서 이용된다.
상기 콘택 구조물(4)은 수직 방향으로 몰딩 바디를 완전히 관통해서 연장된다. 따라서, 상기 콘택 구조물은 방사선 통과 면(10) 측에서는 소자(1) 내부에서 전기적으로 콘택팅 될 수 있고, 상기 방사선 통과 면으로부터 떨어져서 마주하는 측에서는 외부에서 전기적으로 콘택팅 될 수 있다. 수직 방향으로 볼 때 상기 콘택 구조물의 두께는 바람직하게 칩 캐리어(3)의 두께보다 더 작다. 이와 같은 방식에 의해서는 상기 콘택 구조물을 위한 물질 수요가 줄어들 수 있다.
상기 칩 캐리어(3)는 외부 고정 구조물(32a)을 갖춘 고정 구조물(32)을 구비한다. 상기 외부 고정 구조물은 칩 캐리어의 외부 측면(39)을 따라서 뻗고, 상기 칩 캐리어(3)를 몰딩 바디(5) 안에 고정시키기 위해서 이용된다.
또한, 상기 공동(31)의 한 측면(311)에는 내부 고정 구조물(32b)이 형성되어 있다.
상기 광전자 소자(1)는 또한 반도체 칩(2)을 캡슐화하는 피복(7)을 구비한다. 상기 피복 안에는 또한 와이어 본딩-결합부로서 형성된 결합 라인(8)도 형성되어 있다. 따라서, 상기 피복은 특히 반도체 칩 및 결합 라인을 기계적인 손상으로부터 그리고 습기 또는 먼지와 같은 추가의 불리한 외부 영향들로부터 보호하기 위해서 이용된다.
상기 내부 고정 구조물(32b)에 의해서는 상기 칩 캐리어(3)와 피복(7)이 결합 된 결합부의 기계적인 안정성이 개선될 수 있다. 그럼으로써, 상기 피복이 분리될 위험이 광범위하게 줄어들 수 있다.
상기 몰딩 바디(5)는 제 1 주 평면(55)과 제 2 주 평면(56) 사이에서 수직 방향으로 연장된다. 상기 주 평면들은 각각 칩 캐리어(3)의 상부 면(35) 또는 하부 면(36)에 의해서 사전에 결정되었다.
상기 결합 라인(8)은 제 1 주 평면(55)과 방사선 통과 면(10) 사이에서 국부적으로 수직 방향으로 연장된다. 따라서, 상기 결합 라인은 제 1 주 평면 위로 돌출하게 된다.
상기 방사선 통과 면(10)은 피복(7)에 의해서 형성되었다. 상기 피복의 한 영역은 광전자 반도체 칩 내에서 작동 중에 발생 될 그리고/또는 검출될 방사선을 위한 렌즈(71)로서 형성되었다.
상기 피복(7)은 바람직하게 방사선에 대하여 투명하게 또는 적어도 반투명하게 형성되었다. 바람직하게 상기 피복은 실리콘, 에폭시드 또는 실리콘과 에폭시드로 이루어진 혼합물을 함유하거나 또는 이와 같은 물질 또는 이와 같은 물질로 구성된 혼합물로 이루어진다.
상기 피복 안에서는 또한 광을 분산시키는 또는 반사시키는 입자들 및/또는 발광 변환 물질이 형성될 수도 있다.
그와 달리 몰딩 바디(5)를 위한 물질은 대체로 자신의 광학적인 특성들과 무관하게 선택될 수 있고, 특히 방사선을 흡수하도록 형성될 수도 있다. 상기 몰딩 바디(5)는 바람직하게 플라스틱을 함유하거나 또는 플라스틱으로 이루어진다.
가로 방향으로 볼 때 상기 몰딩 바디(5)는 하나의 에지(52)에 의해서 제한되었다. 상기 에지를 따라서 상기 몰딩 바디(5) 및 피복(7)이 서로 동일한 높이에서 끝나는데, 바람직하게는 소자의 전체 둘레에 걸쳐 서로 동일한 높이에서 끝난다.
상기 실시 예에서 칩 캐리어(3)는 전기 전도성 물질로부터, 바람직하게는 예를 들어 구리, 알루미늄, 은 또는 금과 같은 금속으로부터 형성되었거나 또는 이와 같은 적어도 한 가지 금속을 함유한 금속 합금으로부터 형성되었다.
그러나 전술된 실시 예와 달리 칩 캐리어(3)는 전기 절연성으로 형성될 수도 있다. 이 경우에는 소자(1)가 바람직하게 하나의 추가 콘택 구조물을 구비함으로써, 결과적으로 상기 콘택 구조물(4) 및 상기 추가의 콘택 구조물(명시적으로 도시되어 있지 않음)은 상기 소자(1)를 위한 두 개의 외부 콘택을 형성하게 된다.
전기 절연성 칩 캐리어(3)의 경우에는 예를 들어 세라믹, 말하자면 질화알루미늄 또는 질화붕소 또는 플라스틱, 말하자면 실리콘이 사용될 수 있다. 반사를 증가시키기 위하여 상기 플라스틱은 예를 들어 이산화티타늄으로 채워질 수 있다. 세라믹은 높은 열 전도성을 특징으로 할 수 있다.
상기 반도체 칩(2)은 완전히 칩 캐리어(3)의 공동(31) 내부에 형성되어 있다. 다시 말해, 상기 반도체 칩은 칩 캐리어의 상부 면(35) 위로 돌출하지 않는다.
상기 광전자 반도체 칩(2)은 예를 들어 LED-칩으로서, 레이저 칩으로서 또는 방사선 검출기 칩으로서 형성될 수 있다.
바람직하게 상기 반도체 칩은 Ⅲ-Ⅴ-반도체 물질을 함유한다. Ⅲ-Ⅴ-반도체 물질들은 자외선(AlxInyGa1 -x- yN) 스펙트럼 범위에서 가시 광선(특히 청색 내지 녹색 방사선을 위한 AlxInyGa1 -x- yN, 또는 특히 황색 내지 적색 방사선을 위한 AlxInyGa1 -x- yP)스펙트럼 범위를 거쳐 적외선(AlxInyGa1 -x- yAS) 스펙트럼 범위까지의 방사선을 발생하기에 특히 적합하다. 이 경우에는 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1, 특히 x ≠ 1, y ≠ 1, x ≠ 0 및/또는 y ≠ 0이 각각 적용된다. Ⅲ-Ⅴ-반도체 물질들에 의해서는, 특히 전술된 물질 계들로부터는 또한 방사선 발생의 경우에 높은 내부 양자 효율에 도달할 수 있다.
표면 장착 가능한 광전자 소자에 대한 제 2 실시 예는 도 2에 개략적인 단면도로 도시되어 있다. 상기 제 2 실시 예는 실제로 도 1과 관련하여 기술된 제 1 실시 예에 상응한다.
제 1 실시 예와 달리 칩 캐리어(3)의 공동(31)은 반사기 형태로 형성되었다. 상기 공동(31)의 한 측면(311)은 바람직하게 상기 공동의 바닥 면(310)에 대하여 20°(20°포함) 내지 70°(70°포함)의 각을 형성한다.
상기 칩 캐리어(3)는 코팅된 바디로서 구현되었는데, 예를 들면 코팅된 구리-바디로서 구현되었다.
상기 바닥 면(310)은 제 1 코팅(33)에 의해서 형성되었다. 상기 제 1 코팅은 바람직하게 칩 캐리어(3)와 반도체 칩(2) 간에 납땜 결합을 간단히 제조하기 위해서 형성되었다. 바람직하게 상기 제 1 코팅은 금 또는 금을 함유하는 합금으로 이루어진다.
상기 측면(311)은 제 2 코팅(34)에 의해서 형성되었다. 상기 제 2 코팅(34)은 바람직하게 반도체 칩 내에서 작동 중에 발생 될 그리고/또는 검출될 방사선에 대해서 높은 반사율을 갖는데, 바람직하게는 60 % 또는 그보다 높은 반사율을 갖는다. 바람직하게 상기 제 2 코팅은 금속 또는 금속 합금을 함유한다. 예를 들어 은, 알루미늄, 로듐 또는 크롬은 가시 광선 스펙트럼 범위에서 또는 자외선 스펙트럼 범위에서 높은 반사율을 갖는 것을 특징으로 한다. 금은 특히 적외선 스펙트럼 범위 안에 있는 방사선에 적합하다.
전술된 바와 같은 칩 캐리어(3)의 다층 형상은 도 1과 관련하여 기술된 제 1 실시 예에서도 적용될 수 있다.
본 실시 예에서 고정 구조물(32)은 단지 칩 캐리어(3)를 몰딩 바디(5) 내부에 고정하기 위해서만 이용된다. 하지만, 도 1a와 관련하여 기술된 바와 같이, 전술된 실시 예와 달리 피복(7)을 위해서도 고정 구조물이 제공될 수 있다.
표면 장착 가능한 광전자 소자를 제조하기 위한 방법에 대한 한 가지 실시 예는 도 3a 내지 도 3f에 개략적인 단면도로 도시된 중간 단계들을 참조해서 도시되어 있다. 도면에 대한 개관을 명확하게 하기 위하여 도 3a 내지 도 3f에는 단지 소자 결합체의 한 부분만 도시되어 있으며, 상기 소자 결합체로부터 제조시에 하나의 소자가 얻어진다. 개별 소자들로 분리되기 이전의 소자 결합체(11)에 대한 도면은 도 4에 평면도로 도시되어 있다.
도 3a에 도시된 바와 같이, 상부 면(35) 및 하부 면(36)을 구비하는 칩 캐리어(3)가 제공된다. 상기 상부 면(35) 측에서 칩 캐리어(3) 안에는 공동(31)이 형성되어 있다. 또한, 광전자 반도체 칩(2)이 제공된다. 상기 광전자 반도체 칩(2)은 칩 캐리어(3)의 공동(31) 안에서 하나의 결합 층(9)에 의해 전기 전도성으로 그리고 기계적으로 안정적으로 결합 된다. 도 2와 관련하여 기술된 바와 같이, 상기 칩 캐리어(3)가 적어도 공동(31)의 바닥 면(310)의 영역에 하나의 코팅을 구비함으로써, 결과적으로 상기 반도체 칩(2)은 칩 캐리어 상에 납땜 될 수 있다. 상기 반도체 칩(2)을 구비한 칩 캐리어(3)는 보조 캐리어(15) 상에 배치된다. 보조 캐리어로서는 예를 들어 플라스틱 박막이 적합하며, 상기 플라스틱 박막은 바람직하게 적어도 상기 칩 캐리어(3) 쪽을 향하는 측에 접착 특성들을 지니고 있다.
상기 보조 캐리어(15) 상에는 또한 콘택 구조물(4)도 배치되어 있다. 상기 콘택 구조물은 바람직하게 반도체 칩(2)을 보조 캐리어에 고정시키기 전에 이미 상기 보조 캐리어 상에 형성되어 있다.
칩 캐리어(3) 및 콘택 구조물(4)을 구비한 상기 보조 캐리어는 변형 몰드(59) 안에 배치되어 있다(도 3d 참조). 상기 칩 캐리어(3) 및 변형 몰드(59)는 상기 칩 캐리어의 상부 면(35) 및 변형 몰드(59)가 서로 직접적으로 인접하도록 그리고 상기 공동(31)을 밀봉 방식으로 둘러싸도록 상호 적응되었다. 따라서, 상기 변형 몰드(59)를 성형 화합물(50)로 채우는 경우에는 상기 성형 화합물이 공동(31) 내부로 유입되지 않으면서 상기 칩 캐리어(3)에 일체로 형성된다.
상기 콘택 구조물(4)의 영역 안에서 상기 변형 몰드(59)는 하나의 융기부(591)를 갖는다. 상기 융기부(591)가 상기 콘택 구조물(4)에 직접적으로 인접함으로써, 결과적으로 상기 콘택 구조물(4)은 상기 융기부 영역에서는 성형 화합물을 위한 물질이 없는 상태로 유지된다. 상기 변형 몰드(59)를 채우는 과정은 바람직하게 캐스팅 방법 또는 사출 방법에 의해서 이루어지는데, 예를 들면 사출 성형 또는 이송 성형에 의해서 이루어진다.
상기 성형 화합물(50)을 경화한 후에 또는 적어도 한 번 경화한 후에는 상기 변형 몰드(59)가 제거될 수 있다. 이와 같이 생성된 몰딩 바디(5)에 의해서 상기 콘택 구조물(4)은 칩 캐리어(3)와 기계적으로 안정적으로 결합 되었다.
상기 변형 몰드를 제거한 후에는 상기 보조 캐리어(15)도 제거될 수 있다.
상기 반도체 칩(2) 및 콘택 구조물(4)은 결합 라인(8)에 의해서, 예를 들면 와이어 본딩-결합부에 의해서 상호 전기 전도성으로 결합 된다(도 3e 참조).
전기 결합부를 제조한 후에는 상기 반도체 칩(2) 및 몰딩 바디(5)에 피복(7)이 제공될 수 있다. 상기 피복은 한 가지 추가 사출 성형 방법에 의해서 또는 이송 성형 방법에 의해서 제조될 수 있다.
피복(7)은 바람직하게 상기 피복이 반도체 칩 및 결합 라인(8)을 완전히 덮도록 형성되었다. 또한, 바람직하게는 전체 몰딩 바디(5)가 피복에 의해서 덮여 있다.
피복을 형성한 후에는 상기 몰딩 바디(5) 및 피복(7)이 예를 들어 톱질에 의해 둘로 나누어짐으로써 상기 소자 결합체(11)가 개별 소자들로 분리될 수 있다.
상기 방법은 도 2와 관련하여 상세하게 기술된 바와 같은 소자의 제조를 참조해서 예로 기술되었다(도 3f 참조). 상기 방법은 당연히 도 1a 및 도 1b를 참조해서 기술된 제 1 실시 예에 따른 소자의 제조를 위해서도 적합하다. 도 4에는 소자 결합체를 개별 소자들로 분리하기 이전의 상기 소자 결합체(11)가 평면도로 개략적으로 도시되어 있다.
보조 캐리어(15) 상에 콘택 구조물 결합체(40)가 형성되었다. 상기 콘택 구조물 결합체 안에서는 상기 개별 콘택 구조물(4)이 추후의 소자들을 위해 바(42)(bar)에 의해서 상호 결합 되어 있다. 따라서, 상기 콘택 구조물 결합체는 콘택 구조물(4)을 위한 하나의 관련 결합체를 형성하게 된다. 상기 콘택 구조물 결합체는 예를 들어 리드 프레임을 위한 플레이트로서 형성될 수 있다. 상기 플레이트는 예를 들어 천공되거나, 엠보싱 되거나 또는 에칭될 수 있다. 특히 상기 플레이트는 구리를 함유할 수 있거나 또는 구리로 이루어질 수 있다. 결합 물질, 말하자면 소위 "플렉스 기판(flex substrate)", 또는 강성의 혹은 유연한 프린트 회로 기판(printed circuit board, PCB)도 사용될 수 있다.
상기 소자 결합체(11)를 분리하는 경우에는 각각 적어도 하나의 반도체 칩(2), 칩 캐리어(3) 및 콘택 구조물(4)을 구비한 개별 소자 영역(11a)이 파선으로 도시된 분리 선들(12)을 따라서 분리된다.
전술된 방법에서 광전자 반도체 칩들(2)은 몰딩 바디(5)를 형성하기 전에 미리칩 캐리어(3)에 고정될 수 있다. 하지만, 전술된 실시 예와 달리 몰딩 바디(5)를 칩 캐리어(3)에 일체로 형성한 후에 비로소 반도체 칩들을 칩 캐리어(3) 안에 고정시키는 것도 생각할 수 있다.
상기 두 가지 경우에 반도체 칩(2)과 칩 캐리어(3) 간에 전기 전도성 결합부를 제조하는 과정은 납땜 결합에 의해서 이루어질 수 있다. 상기 납땜 결합을 간소화하기 위해서는 단지 칩 캐리어(3)의 공동(31)의 바닥 면(310)에만 코팅을 제공하는 것으로 이미 충분하다.
그와 달리 상기 콘택 구조물(4)은 납땜 결합을 위해서 제공되지 않았기 때문에 땜납과의 결합 가능성과 관련하여 특별한 요구 조건들을 충족시킬 필요가 없다. 따라서, 상기 반도체 칩(2)은 리드 프레임을 넓은 표면에 걸쳐서 도금하지 않고서도 하나의 납땜 결합부에 의해서 장착될 수 있다. 오히려 단지 상기 칩 캐리어(3)의 비교적 크기가 작은 면에만 또는 상기 칩 캐리어의 바닥 면 중에서 비교적 크기가 작은 면에만 상기와 같은 코팅을 제공하는 것으로 충분하다. 그럼으로써, 제조시에는 제조 방법의 신뢰성에 악영향이 미치지 않으면서도 자원 및 그와 더불어 비용이 절감될 수 있다.
본 발명은 실시 예들을 참조한 설명으로 인해 상기 실시 예들에만 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 이와 같은 특징 또는 상기 특징 조합 자체가 특허청구범위 및 실시 예들에 명시적으로 기재되어 있지 않더라도, 특히 각각의 특징 조합은 특허청구범위에 포함된 것으로 간주 된다.

Claims (15)

  1. 표면 장착 가능한 광전자 소자(1)로서,
    - 방사선 통과 면(10);
    - 광전자 반도체 칩(2);
    - 칩 캐리어(3);
    - 몰딩 바디(5)를 구비하고,
    - 상기 칩 캐리어(3) 내에 공동(cavity)(31)이 형성되어 있고, 상기 공동 안에 상기 광전자 반도체 칩(2)이 배치되어 있으며,
    - 상기 몰딩 바디(5)는 상기 칩 캐리어(3)를 적어도 국부적으로 둘러싸고,
    - 상기 칩 캐리어(3)가 상기 방사선 통과 면(10)에 대하여 수직으로 진행하는 수직 방향으로 상기 몰딩 바디를 완전히 관통해서 연장되고;
    - 상기 몰딩 바디는 수직 방향으로 볼 때 완전히 제 1 주(主) 평면(55)과 제 2 주 평면(56) 사이에서 연장하고, 상기 제 1 주 평면은 상기 칩 캐리어의 상부 면(35)과 동일한 평면 내에서 연장하고, 그리고 상기 제 2 주 평면(56)은 상기 칩 캐리어의 하부 면(36)과 동일한 평면 내에서 연장하고; 그리고
    - 상기 몰딩 바디 안에는 수직 방향으로 상기 몰딩 바디를 완전히 관통해서 연장되는 콘택 구조물(4)이 배치되어 있고, 상기 몰딩 바디는 상기 콘택 구조물의 영역에 리세스(51)를 구비하며, 상기 콘택 구조물은 결합 라인(8)을 통해서 반도체 칩과 전기 전도성으로 결합 되어 있으며, 상기 결합 라인이 상기 제 1 주 평면과 상기 방사선 통과 면 사이에서 국부적으로 뻗는,
    표면 장착 가능한 광전자 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 칩 캐리어(3)는 제 1 콘택(61)을 형성하고, 상기 콘택 구조물이 하나의 추가 콘택(62)을 형성하며, 상기 제 1 콘택 및 상기 추가의 콘택은 상기 방사선 통과 면으로부터 떨어져서 마주한 상기 소자의 측에 배치된,
    표면 장착 가능한 광전자 소자.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 공동의 측면(311)은 상기 광전자 소자의 작동 중에 광전자 반도체 칩에 의해서 발생될 그리고/또는 수신될 방사선에 대하여 반사 작용을 하도록 형성된,
    표면 장착 가능한 광전자 소자.
  5. 제 4 항에 있어서,
    상기 공동의 바닥 면(310)은 제 1 코팅을 구비하고, 상기 공동의 측면은 제 2 코팅을 구비하며, 상기 제 1 코팅은 금을 함유하고, 상기 제 2 코팅은 은, 알루미늄, 로듐 또는 크롬을 함유하는,
    표면 장착 가능한 광전자 소자.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 광전자 반도체 칩은 피복(7) 안에 매립되어 있으며, 상기 피복은 상기 몰딩 바디를 적어도 국부적으로 덮는,
    표면 장착 가능한 광전자 소자.
  7. 제 6 항에 있어서,
    상기 칩 캐리어는 고정 구조물(32, 32a, 32b)을 구비하며, 상기 고정 구조물에 상기 피복 및/또는 상기 몰딩 바디가 일체로 형성된,
    표면 장착 가능한 광전자 소자.
  8. 제 6 항에 있어서,
    상기 피복 및 상기 몰딩 바디는 적어도 상기 방사선 통과 면을 따라서 진행하는 방향으로는 동일한 높이에서 끝나는,
    표면 장착 가능한 광전자 소자.
  9. 제 7 항에 있어서,
    상기 피복 및 상기 몰딩 바디는 적어도 상기 방사선 통과 면을 따라서 진행하는 방향으로는 동일한 높이에서 끝나는,
    표면 장착 가능한 광전자 소자.
  10. 표면 장착 가능한 광전자 소자(1)를 제조하기 위한 방법으로서,
    상기 방법은,
    a) 칩 캐리어(3)를 준비하는 단계 ― 상부 면(35)에는 공동(31)이 형성됨 ―;
    b) 광전자 반도체 칩을 상기 공동(31) 안에 배치하는 단계;
    c) 상기 칩 캐리어(3)를 보조 캐리어(15) 상에 배치하는 단계;
    d) 상기 칩 캐리어(3)를 구비한 보조 캐리어(15)를 변형 몰드(59) 내부에 배치하는 단계 ― 상기 공동(31)은 상기 칩 캐리어(3)의 상부 면(35) 및 상기 변형 몰드(59)에 의해서 밀봉 방식으로 폐쇄됨 ―;
    e) 상기 변형 몰드(59)를 성형 화합물(50)로 채우는 단계 ― 상기 성형 화합물(50)은 상기 공동(31) 외부에서 상기 칩 캐리어(3)에 적어도 국부적으로 일체로 형성됨 ―;
    f) 상기 변형 몰드(59)를 제거하는 단계; 및
    g) 상기 보조 캐리어(15)를 제거하는 단계
    를 포함하는,
    표면 장착 가능한 광전자 소자를 제조하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 보조 캐리어 상에 콘택 구조물(4)이 형성되고, 상기 칩 캐리어와 콘택 구조물은 상기 단계 e)에서 몰딩 바디를 위한 상기 성형 화합물을 이용하여 기계적으로 상호 결합되는,
    표면 장착 가능한 광전자 소자를 제조하기 위한 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 칩 캐리어는 외부 측면(39)을 구비하고, 상기 외부 측면은 상기 칩 캐리어의 상부 면(35)으로부터 상기 칩 캐리어의 하부 면(36)까지 뻗으며, 상기 외부 측면은 성형 화합물에 의해서 완전히 둘러싸이는,
    표면 장착 가능한 광전자 소자를 제조하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 몰딩 바디는 사출 성형에 의해서 또는 이송 성형에 의해서 제조되는,
    표면 장착 가능한 광전자 소자를 제조하기 위한 방법.
  14. 제 11 항에 있어서,
    상기 단계 e) 이후에 상기 반도체 칩에 피복(7)을 제공하며, 상기 피복은 상기 몰딩 바디 위를 완전히 덮는,
    표면 장착 가능한 광전자 소자를 제조하기 위한 방법.
  15. 제 10 항 또는 제 11 항에 있어서,
    제 1 항에 따른 광전자 소자를 제조하는,
    표면 장착 가능한 광전자 소자를 제조하기 위한 방법.
KR1020137000931A 2010-06-15 2011-05-25 표면 장착 가능한 광전자 소자 그리고 표면 장착 가능한 광전자 소자를 제조하기 위한 방법 KR101843402B1 (ko)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010023815A1 (de) 2010-06-15 2011-12-15 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zur Herstellung eines oberflächenmontierbaren optoelektronischen Bauelements
DE102011114641B4 (de) * 2011-09-30 2021-08-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
JP5991575B2 (ja) * 2012-05-02 2016-09-14 大日本印刷株式会社 樹脂付リードフレーム、多面付ｌｅｄパッケージ、樹脂付リードフレームの製造方法およびｌｅｄパッケージの製造方法
DE102012211220A1 (de) * 2012-06-28 2014-01-02 Osram Opto Semiconductors Gmbh Elektrisches Bauteil und Verfahren zum Herstellen von elektrischen Bauteilen
DE102012109905B4 (de) 2012-10-17 2021-11-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterbauteilen
DE102013100711B4 (de) * 2013-01-24 2021-07-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Vielzahl optoelektronischer Bauelemente
DE102013207111B4 (de) 2013-04-19 2021-07-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement
US9335034B2 (en) 2013-09-27 2016-05-10 Osram Sylvania Inc Flexible circuit board for electronic applications, light source containing same, and method of making
DE102013225552A1 (de) 2013-12-11 2015-06-11 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
DE102014103034A1 (de) * 2014-03-07 2015-09-10 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
JP6592902B2 (ja) * 2014-03-28 2019-10-23 日亜化学工業株式会社 発光装置
DE102016101942B4 (de) 2016-02-04 2022-07-21 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer optoelektronischen Leuchtvorrichtung
DE102017105017A1 (de) * 2017-03-09 2018-09-13 Osram Opto Semiconductors Gmbh Herstellung von strahlungsemittierenden bauelementen
US11562947B2 (en) * 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange
US11955466B2 (en) 2020-08-25 2024-04-09 Nichia Corporation Light emitting device
DE102020133755A1 (de) * 2020-12-16 2022-06-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelement mit strukturiertem leiterrahmen und verfahren zur herstellung eines bauelements
DE102021113592A1 (de) 2021-05-26 2022-12-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches halbleiterbauteil und paneel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009143789A1 (de) * 2008-04-17 2009-12-03 Osram Opto Semiconductors Gmbh Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils
DE102008053489A1 (de) * 2008-10-28 2010-04-29 Osram Opto Semiconductors Gmbh Trägerkörper für ein Halbleiterbauelement, Halbleiterbauelement und Verfahren zur Herstellung eines Trägerkörpers

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2556821Y2 (ja) 1991-12-09 1997-12-08 シャープ株式会社 発光装置
DE19549818B4 (de) 1995-09-29 2010-03-18 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiter-Bauelement
TW466720B (en) * 2000-05-22 2001-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with flash-prevention structure and manufacture method
CN1449583A (zh) * 2000-07-25 2003-10-15 Ssi株式会社 塑料封装基底、气腔型封装及其制造方法
US6949771B2 (en) 2001-04-25 2005-09-27 Agilent Technologies, Inc. Light source
JP4009097B2 (ja) 2001-12-07 2007-11-14 日立電線株式会社 発光装置及びその製造方法、ならびに発光装置の製造に用いるリードフレーム
US7429757B2 (en) * 2002-06-19 2008-09-30 Sanken Electric Co., Ltd. Semiconductor light emitting device capable of increasing its brightness
DE10229067B4 (de) 2002-06-28 2007-08-16 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu dessen Herstellung
US6830496B2 (en) * 2003-01-22 2004-12-14 Kaylu Industrial Corporation Method of fabricating light emitting diode device with multiple encapsulants
US6803607B1 (en) * 2003-06-13 2004-10-12 Cotco Holdings Limited Surface mountable light emitting device
US6953891B2 (en) * 2003-09-16 2005-10-11 Micron Technology, Inc. Moisture-resistant electronic device package and methods of assembly
US7183588B2 (en) * 2004-01-08 2007-02-27 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Light emission device
TWI239655B (en) * 2004-02-23 2005-09-11 Siliconware Precision Industries Co Ltd Photosensitive semiconductor package with support member and method for fabricating the same
KR100631903B1 (ko) * 2005-02-17 2006-10-11 삼성전기주식회사 고출력 ｌｅｄ 하우징 및 그 제조 방법
JP4711715B2 (ja) 2005-03-30 2011-06-29 株式会社東芝 半導体発光装置及び半導体発光ユニット
DE102005041064B4 (de) * 2005-08-30 2023-01-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zu dessen Herstellung
TW200718478A (en) 2005-09-28 2007-05-16 Sipix Imaging Inc In mold manufacturing of an object comprising a functional element
US20070069418A1 (en) 2005-09-28 2007-03-29 Chih-Yuan Liao In mold manufacturing of an object comprising a functional element
JP2007109887A (ja) 2005-10-13 2007-04-26 Toshiba Corp 半導体発光装置
DE102006046678A1 (de) 2006-09-29 2008-04-03 Osram Opto Semiconductors Gmbh Gehäuse für ein optoelektronisches Bauelement, optoelektronisches Bauelement und Verfahren zum Herstellen eines Gehäuses für ein optoelektronisches Bauelement
KR100998233B1 (ko) 2007-12-03 2010-12-07 서울반도체 주식회사 슬림형 ｌｅｄ 패키지
JP2010003877A (ja) 2008-06-20 2010-01-07 Panasonic Corp リードフレームおよび光半導体パッケージおよび光半導体装置および光半導体パッケージの製造方法
US8258526B2 (en) * 2008-07-03 2012-09-04 Samsung Led Co., Ltd. Light emitting diode package including a lead frame with a cavity
DE102008038748B4 (de) 2008-08-12 2022-08-04 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Oberflächenmontierbares, optoelektronisches Halbleiterbauteil
DE102008051928A1 (de) 2008-10-16 2010-04-22 Osram Opto Semiconductors Gmbh Elektrischer Anschlussleiter für ein Halbleiterbauelement, Halbleiterbauelement und Verfahren zur Herstellung eines elektrischen Anschlussleiters
DE102010023815A1 (de) * 2010-06-15 2011-12-15 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Bauelement und Verfahren zur Herstellung eines oberflächenmontierbaren optoelektronischen Bauelements

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009143789A1 (de) * 2008-04-17 2009-12-03 Osram Opto Semiconductors Gmbh Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils
DE102008053489A1 (de) * 2008-10-28 2010-04-29 Osram Opto Semiconductors Gmbh Trägerkörper für ein Halbleiterbauelement, Halbleiterbauelement und Verfahren zur Herstellung eines Trägerkörpers

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