KR101829953B1 - 통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법 - Google Patents

통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법 Download PDF

Info

Publication number
KR101829953B1
KR101829953B1 KR1020140167189A KR20140167189A KR101829953B1 KR 101829953 B1 KR101829953 B1 KR 101829953B1 KR 1020140167189 A KR1020140167189 A KR 1020140167189A KR 20140167189 A KR20140167189 A KR 20140167189A KR 101829953 B1 KR101829953 B1 KR 101829953B1
Authority
KR
South Korea
Prior art keywords
film
substrate
processing apparatus
buffer chamber
thickness
Prior art date
Application number
KR1020140167189A
Other languages
English (en)
Other versions
KR20150061600A (ko
Inventor
친-시앙 린
쿠오-쉥 추앙
웨이보 우
웬-유 쿠
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150061600A publication Critical patent/KR20150061600A/ko
Application granted granted Critical
Publication of KR101829953B1 publication Critical patent/KR101829953B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01BMEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00Measuring arrangements characterised by the use of optical techniques
    • G01B11/02Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
    • G01B11/06Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness for measuring thickness ; e.g. of sheet material
    • G01B11/0616Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness for measuring thickness ; e.g. of sheet material of coating
    • G01B11/0641Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness for measuring thickness ; e.g. of sheet material of coating with measurement of polarization
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N2201/00Features of devices classified in G01N21/00
    • G01N2201/02Mechanical
    • G01N2201/025Mechanical control of operations
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N2201/00Features of devices classified in G01N21/00
    • G01N2201/06Illumination; Optics
    • G01N2201/061Sources
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Length Measuring Devices By Optical Means (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)

Abstract

막 정보를 얻기 위해 계측 장치에 의해 기판의 막을 측정하는 단계를 포함하는 통합형 시스템의 작동 방법이 개시되어 있다. 기판은 계측 장치로부터 이송 장치에 인접한 공정 장치로 이동된다. 막 정보는 공정 장치로 전송된다. 제1 막 정보에 따라 기판에 막 처리가 실시된다.

Description

통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법{INTEGRATED SYSTEM, INTEGRATED SYSTEM OPERATION METHOD AND FILM TREATMENT METHOD}
본 개시는 통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법에 관한 것이다.
과학과 기술이 발달함에 따라, TFT 디바이스, LED 디바이스 또는 웨이퍼 기판과 같은 반도체 제품을 제조하기 위해 상이한 유형의 공정 설비들이 일련의 처리를 실시한다.
반도체 제품의 품질을 제어하기 위해, 기판의 증착막을 측정하는 계측 설비가 요구된다. 예컨대, 습식 에칭 설비는 기판 상에 형성된 막을 에칭할 수 있다. 막을 에칭한 후, 캐리어를 사용하여 기판의 막 두께를 측정할 수 있는 편광분석기(ellipsometer)와 같은 기판을 검사 스테이션으로 이동시킬 수 있다. 막 두께가 너무 두꺼운 경우, 막 두께를 저감하기 위해 건식 에칭 설비나 습식 에칭 설비에 에칭 레시피를 설정할 필요가 있다. 막 두께가 너무 얇은 경우, 기판을 스크래핑(scraping)하거나 막 증착 툴을 사용하여 보충할 필요가 있다.
그러나, 검사 스테이션은 전술한 공정 설비로부터 멀리 떨어져 있을 수 있으며, 기판의 막을 확인, 증착 및 에칭하는 사이클 타임을 줄이기란 어렵다. 더욱이, 편광분석기로부터 측정된 막 정보에 따라 증착 시간이나 에칭 시간을 수동으로 계산할 것이 요구된다. 그 결과, 상이한 사용자들의 경험으로 인해 기판의 공정 제어가 개선될 수 없다.
본 개시에 따르면, 막 정보를 얻기 위해 계측 장치에 의해 기판의 막을 측정하는 것, 계측 장치로부터 이송 장치에 인접한 공정 장치로 기판을 이동시키는 것, 막 정보를 공정 장치로 전송하는 것, 및 막 정보에 따라 기판에 막 처리를 실시하는 것을 포함하는 통합형 시스템의 작동 방법이 제공된다.
본 개시는 첨부도면을 참고로 하여, 다양한 실시예에 관한 아래의 상세한 설명을 읽어봄으써 보다 완벽히 이해될 수 있다.
도 1은 본 개시의 몇몇 실시예에 따른 통합형 시스템의 개략적인 평면도.
도 1a는 본 개시의 몇몇 실시예에 따른 공정 장치, 계측 장치 및 이송 장치의 위치 배열에 관한 개략적인 평면도.
도 1b는 본 개시의 몇몇 실시예에 따른 공정 장치, 계측 장치 및 이송 장치의 위치 배열에 관한 개략적인 평면도.
도 2는 기판 측정 시의 도 1에 도시한 계측 장치의 측면도.
도 3은 제어 시스템에 전기 접속된 도 1에 도시한 통합형 시스템의 블럭선도.
도 4는 정보 전달 시의 도 3에 도시한 블럭선도.
도 5는 본 개시의 몇몇 실시예에 따른 통합형 시스템의 작동 방법의 흐름도.
도 6은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도.
도 7은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도.
도 8은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도.
도 9는 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도.
도 10은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도.
아래의 설명에서는, 본 개시의 실시예에 관한 완전한 이해가 이루어지도록 구체적인 세부사항이 제시된다. 그러나, 당업자라면, 본 개시는 구체적인 세부사항들 중 하나 이상 없이도 또는 다른 구성요소와 함께 실시될 수 있다는 것을 이해할 것이다. 본 개시의 다양한 실시예의 모호한 양태를 방지하기 위해 기지의 실시 또는 작동은 상세히 도시하거나 설명하지 않는다.
본 명세서에서 사용되는 용어는 일반적으로 당업계에서 그리고 각 용어가 사용되는 특정 문맥에서 그 통상의 의미를 갖는다. 여기에서 설명되는 임의의 용어의 예를 포함하여, 본 명세서에서의 예의 사용은 단지 예시적인 것이며, 본 개시 또는 임의의 예시된 용어의 범위 또는 의미를 제한하는 것은 결코 아니다. 마찬가지로, 본 개시는 본 명세서에 제시된 다양한 실시예들로 제한되지 않는다.
여기에서는 다양한 요소를 설명하기 위해 "제1", "제2" 등의 용어를 사용할 수 있지만, 이들 요소가 상기한 용어들에 의해 제한되어서는 안 된다. 이들 용어는 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예컨대, 실시예의 범위로부터 벗어나는 일 없이 제1 요소는 제2 요소로 명명될 수 있고, 이와 마찬가지로 제2 요소는 제1 요소로 명명될 수 있다. 여기에서 사용되는 "및/또는"이라는 용어는 관련하여 열거된 항목들 중 임의의 것 또는 상기 항목들의 모든 조합을 포함한다.
여기에서 사용되는 "구성하는", "포함하는", "갖는", "함유하는", "수반하는" 등의 용어는 개방형(open-ended)으로, 즉 포함하기는 하지만 제한하는 것은 아니라는 의미로 이해되어야만 한다.
본 명세서 전반에 걸쳐, "일실시예" 또는 "실시예"라는 언급은 실시예와 관련하여 설명되는 특정 피쳐(feature), 구조, 구현 또는 특징이 본 개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 이에 따라, 본 명세서 전반에 걸쳐 다양한 위치에서의 "일실시예에서" 또는 "실시예에서"라는 구절의 사용이 모두 반드시 동일한 실시예를 일컫는 것은 아니다. 더욱이, 특정 피쳐, 구조, 구현예 또는 특징은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다.
도 1은 본 개시의 몇몇 실시예에 따른 통합형 시스템(100)의 개략적인 평면도이다. 도 1에 도시한 바와 같이, 통합형 시스템(100)은 공정 장치(110), 계측 장치(120) 및 이송 장치(130)를 포함한다. 계측 장치(120)는 공정 장치(110)에 인접한다. 더욱이, 이송 장치(130)는 공정 장치(110)와 계측 장치(120)에 전기 접속된다.
통합형 시스템(100)이 작동 상태일 때, 기판(210)은 통합형 시스템(100)의 포트(220)로 이동될 수 있다. 그 후, 이송 장치(130)가 기판(210)을 포트(220)로부터 계측 장치(120)로 이동시킬 수 있고, 이에 따라 계측 장치(120)가 기판(210)의 막을 측정할 수 있다[예컨대, 기판(210)의 막 두께를 측정함]. 다음으로, 이송 장치(130)는 기판(210)을 계측 장치(120)로부터 공정 장치(110)로 이동시키고, 이에 따라 공정 장치(110)는 기판(210)에 막 처리를 실시할 수 있다(예컨대, 막을 증착하거나 막을 에칭함).
상기 "계측 장치(120)가 공정 장치(110)에 인접한다"라는 것은, 기판(210)을 계측 장치(120)와 공정 장치(110) 사이에서 이동시키는 데 사용되는 이송 장치(130)를 제외하고는 계측 장치(120)와 공정 장치(110) 사이에 다른 공정 스테이션이 없다는 것을 의미한다. 몇몇 실시예에서, 계측 장치(120)는 공통 외측 하우징 내에서 공정 장치(110)에 물리적으로 통합될 수 있다.
기판(210)은 웨이퍼, 박막 트랜지스터(TFT) 디바이스 또는 발광 다이오드(LED)와 같은 반도체 요소일 수 있지만, 기판(210)은 상기 전기 소자에 의해 제한되지 않는다. 더욱이, 공정 장치(110)는 화학적 기상 증착(CVD) 챔버, 물리적 기상 증착(PVD) 챔버, 건식 에칭 챔버 또는 습식 에칭 챔버일 수 있고, 계측 장치(120)는 편광분석기 또는 자동 광검사(AOI; Automated Optical Inspection) 장치일 수 있으며, 상기 이송 장치(130)는 자동 로봇일 수 있지만, 본 개시는 이와 관련하여 제한되지 않는다.
공정 장치(110)가 증착 장치일 때, 기판(210)의 막 두께가 증가될 수 있다. 공정 장치(110)가 에칭 장치일 때, 기판(210)의 막 두께가 저감될 수 있다. 더욱이, 계측 장치(120)가 편광분석기일 때, 기판(210)의 막 두께는 계측 장치(120)에 의해 얻어질 수 있다.
직경이 450 mm인 웨이퍼와 같이 기판(210)의 크기가 클 수 있기 때문에, 기판(210)으로부터 많은 칩 제품이 제작될 수 있다. 따라서, 기판(210)의 제조비와 가격이 현저히 증가된다. 기판(210)이 다양한 공정 단계에서 진동을 받으면, 계측 장치(120)는, 기판(210)에 대해 공정 장치(110)의 공정이 실시되기 전에 기판(210)의 막 정보를 얻을 수 있다. 더욱이, 기판(210)이 공정 장치(110)의 공정에서 진동을 받으면, 계측 장치(120)는, 기판(210)에 대해 공정 장치(110)의 공정이 실시되기 전에 기판(210)의 막 정보를 얻을 수 있다. 그 결과, 통합형 시스템(100)은 기판(210)의 공정 안정성을 보장하고 향상시킨다.
도 1a는 본 개시의 몇몇 실시예에 따른 공정 장치(110a), 계측 장치(120a) 및 이송 장치(130a)의 위치 배열에 관한 개략적인 평면도이다. 몇몇 실시예에서, 이송 장치(130a)는 공정 장치(110a)와 계측 장치(120a) 사이에 배치된다. 즉, 공정 장치(110a)과 계측 장치(120a)는 이송 장치(130a)의 2개의 대향 측부에 배치된다.
도 1b는 도 1a에 도시한 공정 장치(110b), 계측 장치(120b) 및 이송 장치(130b)의 위치 배열에 관한 개략적인 평면도이다. 몇몇 실시예에서, 공정 장치(110b)와 계측 장치(120b)는 동일한 측부에 배치되고, 이송 장치(130b)는 공정 장치(110)와 계측 장치(120)를 따라 방향 D로 이동할 수 있다.
도 1, 도 1a 및 도 1b에 도시한 공정 장치, 계측 장치 및 이송 장치의 전술한 위치 배열은 단지 예일뿐이며, 본 개시는 이와 관련하여 제한되지 않는다.
도 2는 기판(210) 측정 시의 도 1에 도시한 계측 장치(120)의 측면도이다. 도 1 및 도 2에 도시한 바와 같이, 몇몇 실시예에서 계측 장치(120)는 트랜스미터(122)와 리시버(124)를 포함한다. 리시버(124)는 트랜스미터(122)에 전기 접속된다. 기판(210)이 이송 장치(130)에 의해 계측 장치(120)로 이동될 때, 트랜스미터(122)와 리시버(124)는 막 정보를 얻기 위해 기판(210)의 막을 측정하도록 구동될 수 있다. 예컨대, 트랜스미터(122)는 기판(210)의 막으로 광을 방출할 수 있고, 리시버(124)는 막 정보를 얻기 위해 기판(210)의 막에 의해 반사되는 광을 수신한다.
더욱이, 통합 시스템(100)은 막 분석 유닛(140)을 포함할 수 있다. 막 분석 유닛(140)은 계측 장치(120)의 리시버(124)에 전기 접속된다. 막 분석 유닛(140)은 계측 장치(120)에 의해 측정된 막 정보에 따라 공정 장치(110)에 대한 레시피를 자동으로 선택할 수 있다. 막 분석 유닛(140)은 계측 장치(120) 또는 공정 장치(110) 내에 배치될 수 있지만, 본 개시는 이와 관련하여 제한되지 않는다.
몇몇 실시예에서, 계측 장치(120)는 스테이지(126)와 모터(128)를 더 포함할 수 있다. 스테이지(126)는 기판(210)을 지지할 수 있고, 모터(128)는 스테이지(126)에 연결될 수 있다. 기판(210)이 스테이지(126)에 놓여 트랜스미터(122)와 리시버(124)에 의해 측정될 때, 이와 동시에 스테이지(126)는 모터(128)에 의해 회전하도록 구동될 수 있고, 이에 따라 막 정보에 대한 정확도가 향상될 수 있다. 트랜스미터(122)와 리시버(124)는 스테이지(126) 위에 배치될 수 있고, 트랜스미터(122)와 리시버(124) 각각은 전자 결합 소자(Charge Coupled Device; CCD) 카메라를 포함할 수 있다.
도 3은, 제어 시스템(200)에 전기 접속된 도 1에 도시한 통합형 시스템(100)의 블럭선도이다. 도 1 및 도 3에 도시한 바와 같이, 제어 시스템(200)은 통합형 시스템(100)의 공정 장치(110)와 계측 장치(120)에 전기 접속되고, 공정 장치(110)는 계측 장치(120)에 전기 접속된다. 통합형 시스템(100)은 작동 시에 반도체 제조 팹(fab)일 수도 있고, 제어 시스템(200)은 일련의 공정 제어 시스템 또는 기판(210) 처리를 위한 팹 제어 시스템일 수도 있다.
도 4는 정보 전달 시의 도 3에 도시한 블럭선도이다. 도 1 및 도 4에 도시한 바와 같이, 기판(210)이 이송 장치(130)에 의해 포트(220)로부터 계측 장치(120)에 로딩될 때, 제어 시스템(200)은 측정 정보(D1)를 계측 장치(120)로 전송할 수 있고, 이에 따라 계측 장치(120)는 기판(210)의 막의 물리적인 특성을 측정한다. 전술한 물리적인 특성은 막 두께, 막 입자 및 막 재료일 수 있지만, 본 개시는 이와 관련하여 제한되지 않는다.
계측 장치(120)는 기판(210)의 막 측정을 완료한 후, 막 정보(D2)를 제어 시스템(200)으로 전송하고, 동기식으로 막 정보(D2)를 공정 장치(110)로 전송할 수 있다. 이때, 기판(210)은 이송 장치(130)에 의해 계측 장치(120)로부터 공정 장치(110)로 로딩될 수 있다. 그 결과, 기판(210)의 막의 측정 데이터가 제어 시스템(200)으로부터 알려질 수 있고, 통합형 시스템(100)의 공정 장치(110)는 막 정보(D2)에 따라 기판(210)에 소정 처리(예컨대, 막 증착, 막 에칭 또는 막 세척)를 실시하는 적절한 레시피를 선택할 수 있다.
공정 장치(110)는 막 정보(D2')에 따라 기판에 처리를 실시할 때, 공정 정보(D3)를 제어 시스템(200)에 전송할 수 있다. 공정 장치(110)가 기판(210)에 대한 처리를 완료한 후, 제어 시스템(200)이 공정 정보(D3)를 공정 장치(110)로 전송할 수 있고, 이에 따라 기판(210)이 이송 장치(130)에 의해 공정 장치(110)로부터 포트(220)나 계측 장치(120)로 언로딩된다. 이후, 기판(210)은 포트(220)로부터 다음 공정 단계로 이동될 수도 있고, 계측 장치(120)에 의해 기판(210)의 수정된 막을 확인하도록 다시 측정될 수도 있다.
전술한 요소들 간의 연결 관계는 아래 설명에서 반복되지 않을 것이란 점에 유념해야만 한다.
도 5는 본 개시의 몇몇 실시예에 따른 통합형 시스템 작동 방법의 흐름도이다. 도 5에 도시한 바와 같이, 단계 S1에서는 막 정보를 얻기 의해 계측 장치에 의해 기판 막이 측정된다. 다음에 단계 S2에서는, 기판이 계측 장치로부터 이송 장치에 인접한 공정 장치로 이동된다. 그 후 단계 S3에서는, 막 정보가 공정 장치로 전송된다. 마지막으로 단계 S4에서는, 막 정보에 따라 기판에 막 처리가 실시된다.
도 6은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도이다. 도 6에 도시한 바와 같이 단계 S1에서, 기판이 통합형 시스템에 로딩된다. 다음에 단계 S2에서, 제1 막 정보를 얻기 위해 통합형 시스템의 계측 장치에 의해 기판의 막 두께가 측정된다. 그 후에 단계 S3에서, 제1 막 정보에 따라 통합형 시스템의 공정 장치에 대해 제1 레시피가 자동으로 선택된다. 다음에 단계 S4에서, 공정 장치에 의해 제1 레시피에 따라 기판에 제1 막 처리가 실시되고, 이에 따라 막 두께가 수정된다. 그 후 단계 S5에서, 제2 막 정보를 얻기 위해 계측 장치에 의해 기판의 수정된 막이 측정된다. 다음에 단계 S6에서, 막 분석 유닛이, 제2 막 정보가 목표값에 도달하였는지의 여부를 판별한다.
그 후 단계 S7 또는 S7'에서, 수정된 막이 목표값에 도달했을 때, 기판은 언로딩되고 다음 공정 단계로 송출된다. 그러나, 수정된 막이 목표값에 도달하지 않을 때, 제2 막 정보에 따라 공정 장치에 대해 제2 레시피가 자동으로 선택된다.
수정된 막이 타겟값에 도달하지 않았을 때에 마지막으로 단계 S8에서, 공정 장치에 의해 제2 레시피에 따라 기판의 수정된 막에 제2 막 처리가 실시되고, 이에 따라 수정된 막은 타겟값에 도달한다.
도 7은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도이다. 도 7에 도시한 바와 같이 단계 S1에서, 웨이퍼가 통합형 시스템에 로딩된다. 다음에 단계 S2에서, 제1 막 정보를 얻기 위해 웨이퍼의 막이 통합형 시스템의 편광분석기에 의해 측정된다. 그 후에 단계 S3에서, 제1 막 정보에 따라 통합형 시스템의 에칭 장치에 대해 제1 레시피가 자동으로 선택된다. 다음에 단계 S4에서, 에칭 장치에 의해 제1 레시피에 따라 웨이퍼에 제1 에칭 처리가 실시되고, 이에 따라 막 두께가 수정된다. 그 후에 단계 S5에서, 제2 막 정보를 얻기 위해 웨이퍼의 수정된 막이 편광분석기에 의해 측정된다. 다음에 단계 S6에서, 막 분석 유닛은 제2 막 정보가 목표값(예컨대, 두께 = 0)에 도달하였는지의 여부를 판별한다.
그 후에 단계 S7 또는 S7'에서, 수정된 막이 목표값에 도달했을 때, 웨이퍼는 언로딩되어 다음 공정 단계로 송출된다. 그러나, 수정된 막이 목표값에 도달하지 않았을 때(즉, 두께 > 0), 제2 막 정보에 따라 제2 레시피가 에칭 장치에 대해 자동으로 선택된다.
수정된 막이 목표값에 도달하지 않았을 때, 최종적으로 단계 S8에서, 에칭 장치에 의해 제2 레시피에 따라 웨이퍼의 수정된 막에 제2 에칭 처리가 실시되며, 이에 따라 수정된 막은 전체적으로 제거되도록 다시 에칭된다.
도 8은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도이다. 도 8에 도시한 바와 같이 단계 S1에서, 웨이퍼가 통합형 시스템에 로딩된다. 다음에 단계 S2에서, 제1 막 정보를 얻기 위해 웨이퍼의 막이 통합형 시스템의 편광분석기에 의해 측정된다. 그 후에 단계 S3에서, 제1 막 정보에 따라 통합형 시스템의 에칭 장치에 대해 제1 레시피가 자동으로 선택된다. 다음에 단계 S4에서, 에칭 장치에 의해 제1 레시피에 따라 웨이퍼에 제1 에칭 처리가 실시되고, 이에 따라 막 두께가 수정된다. 그 후에 단계 S5에서, 제2 막 정보를 얻기 위해 웨이퍼의 수정된 막이 편광분석기에 의해 측정된다. 다음에 단계 S6에서, 막 분석 유닛은 제2 막 정보가 목표값(예컨대, 두께 = 100 nm)에 도달하였는지의 여부를 판별한다.
그 후에 단계 S7 또는 S7'에서, 수정된 막이 목표값에 도달했을 때, 웨이퍼가 언로딩되어 다음 공정 단계로 송출된다. 그러나, 수정된 막이 목표값에 도달하지 않았을 때(예컨대, 두께 = 120 nm), 제2 막 정보에 따라 에칭 장치에 대해 제2 레시피가 자동으로 선택된다.
수정된 막이 목표값에 도달하지 않았을 때, 최종적으로 단계 S8에서 에칭 장치에 의해 제2 레시피에 따라 웨이퍼의 수정된 막에 제2 에칭 처리가 실시되고, 이에 따라 수정된 막은 목표값에 도달하도록 다시 에칭된다. 즉, 수정된 막은 20 nm의 두께를 감소시키도록 다시 에칭된다.
도 9는 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도이다. 도 9에 도시한 바와 같이 단계 S1에서 웨이퍼가 통합형 시스템에 로딩된다. 다음에 단계 S2에서, 제1 막 정보를 얻기 위해 웨이퍼의 막이 통합형 시스템의 편광분석기에 의해 측정된다. 그 후에 단계 S3에서, 제1 막 정보에 따라 통합형 시스템의 증착 장치에 대해 제1 레시피가 자동으로 선택된다. 다음에 단계 S4에서, 증착 장치에 의해 제1 레시피에 따라 웨이퍼에 제1 증착 처리가 실시된다. 그 후에 S5에서, 제2 막 정보를 얻기 위해 편광분석기에 의해 웨이퍼의 수정된 막이 측정된다. 다음에 단계 S6에서, 막 분석 유닛이, 제2 막 정보가 목표값(예컨대, 두께 = 100 nm)에 도달하였는지의 여부를 판별한다.
그 후에 S7 또는 S7'에서, 수정된 막이 목표값에 도달하였을 때, 웨이퍼가 언로딩되어 다음 공정 단계로 송출된다. 그러나, 수정된 막이 목표값에 도달하지 않았을 때(예컨대, 두께 = 80 nm), 제2 막 정보에 따라 증착 장치에 대해 제2 레시피가 자동으로 선택된다.
수정된 막이 목표값에 도달하지 않았을 때, 최종적으로 단계 S8에서, 증착 장치에 의해 제2 레시피에 따라 웨이퍼의 수정된 막에 제2 증착 처리가 실시되고, 이에 따라 수정된 막이 목표값에 도달하도록 다시 증착된다. 즉, 수정된 막은 20 nm의 두께를 증가시키도록 다시 증착된다.
도 10은 본 개시의 몇몇 실시예에 따른 막 처리 방법의 흐름도이다. 도 10에 도시한 바와 같이 단계 S1에서, 웨이퍼가 통합형 시스템에 로딩된다. 다음에 단계 S2에서, 제1 막 정보를 얻기 위해 통합형 시스템의 자동 광검사(AOI) 장치에 의해 웨이퍼의 막이 측정된다. 그 후에 단계 S3에서, 제1 막 정보에 따라 통합형 시스템의 세정 장치에 대해 제1 레시피가 자동으로 선택된다. 다음에 단계 S4에서, 세정 장치에 의해 제1 레시피에 따라 웨이퍼에 제1 세정 처리가 실시되고, 이에 따라 막의 입자수가 감소된다. 그 후에 단계 S5에서, 제2 막 정보를 얻기 위해 AOI 장치에 의해 웨이퍼의 세정된 막이 측정된다. 다음에 단계 S6에서, 막 분석 유닛이, 제2 막 정보가 목표값(예컨대, 입자수 < 50)에 도달하였는지의 여부를 판별한다.
그 후에 단계 S7 또는 S7'에서, 세정된 막이 목표값에 도달했을 때, 웨이퍼가 언로딩되고 다음 공정 단계로 송출된다. 그러나, 세정된 막이 목표값에 도달하지 않았을 때(예컨대, 입자수 = 75), 제2 막 정보에 따라 세정 장치에 대해 제2 레시피가 자동으로 선택된다.
세정된 막이 목표값에 도달하지 않았을 때, 최종적으로 단계 S8에서 제2 레시피에 따라 세정 장치에 의해 웨이퍼의 세정된 막에 제2 세정 처리가 실시되고, 이에 따라 세정된 막이 목표값에 도달하도록 다시 세정된다. 즉, 세정된 막은 적어도 25개의 입자를 감소시키도록 다시 세정된다.
종래의 계측 장치 및 공정 장치에 비해, 본 개시의 통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법은 계측 장치와 공정 장치를 구비하는 통합형 시스템으로 인해 기판의 사이클 타임을 감소시킬 수 있다. 예컨대, 기판의 막을 증착, 에칭, 세정 및 측정하는 사이클 타임이 감소될 수 있다. 더욱이, 계측 장치와 공정 장치는 서로 통신할 수 있으며, 공정 장치는 계측 장치(120)에 의해 측정된 막 정보에 따라 적절한 레시피를 자동으로 선택할 수 있다. 그 결과, 기판의 공정 제어가 개선될 수 있고, 인적 오류(human error)를 방지한다.
본 명세서에서, "접촉(contact)"이라는 용어는 "통해(via)"라는 용어를 나타내는 것으로도 또한 사용된다.
본 명세서에서, "커플링되는"이라는 용어는 "전기적으로 커플링되는"이라는 뜻일 수도 있고, "연결되는"이라는 용어는 "전기 접속되는"이라는 뜻일 수도 있다. "커플링되는" 및 "연결되는"이라는 용어는 또한 2개 이상의 요소가 서로 협동하거나 상호작용하는 것을 나타내는 데에도 사용될 수 있다.
상기 설명은 예시적인 공정을 포함하지만, 상기 공정은 제시한 순서로만 반드시 수행되어야 하는 것은 아니다. 본 개시의 다양한 실시예의 사상 및 범위에 따라 적절하다면 공정이 추가, 대체, 순서 변경 및/또는 제거될 수 있다.
몇몇 실시예에서, 통합형 시스템은, 공정 장치, 계측 장치 및 이송 장치를 포함하는 것으로 개시되어 있다. 공정 장치는 기판에 막 처리를 실시하는 데 사용된다. 계측 장치는 기판의 막을 측정하기 위해 공정 장치에 인접한다. 이송 장치는 공정 장치와 계측 장치 사이에서 기판을 이동시키는 데 사용된다.
아래의 공정들을 포함하는 통합형 시스템의 작동 방법도 또한 개시되어 있다. 막 정보를 얻기 위해 계측 장치에 의해 기판의 막이 측정된다. 기판은 계측 장치로부터 이송 장치에 인접한 공정 장치로 이동된다. 막 정보는 공정 장치로 전송된다. 막 정보에 따라 기판에 막 처리가 실시된다.
아래의 공정들을 포함하는 막 처리 방법도 또한 개시되어 있다. 계측 장치와 공정 장치를 포함하는 통합형 시스템에 기판이 로딩된다. 제1 막 정보를 얻기 위해 통합형 시스템의 계측 장치에 의해 기판의 막이 측정된다. 제1 막 정보에 따라 통합형 시스템의 공정 장치에 대해 제1 레시피가 자동으로 선택된다.
당업자라면 이해하다시피, 본 개시에 관한 전술한 실시예는 본 개시를 제한한다기보다는 본 개시를 예시하는 것이다. 첨부된 청구범위의 사상 및 범주 내에 포함되는 다양한 수정 및 유사한 구성들을 포괄하는 것으로 의도되며, 상기 범주는 이러한 수정 및 유사한 구조들을 모두 망라하도록 가장 광의의 해석에 따라야만 한다.

Claims (20)

  1. 통합형 시스템으로서,
    기판을 수신하도록 구성되는 적어도 하나의 포트(port);
    상기 기판에 막 처리를 실시하도록 구성되는 공정 장치;
    상기 기판의 막을 측정하도록 구성되고, 막 정보를 얻기 위해 상기 기판의 막에 의해 반사되는 광을 수신하도록 구성되는 리시버를 포함하는 계측 장치;
    상기 적어도 하나의 포트, 상기 공정 장치 및 상기 계측 장치 사이에서 상기 기판을 이동시키도록 구성되는 이송 장치로서, 상기 적어도 하나의 포트, 상기 공정 장치 및 상기 계측 장치는 상기 이송 장치에 의해 도달(reach)될 수 있는 것인, 상기 이송 장치;
    상기 공정 장치에 인접하여 위치하고, 상기 이송 장치와 상기 계측 장치를 내부에 수용하는 버퍼(buffer) 챔버로서, 상기 적어도 하나의 포트는 상기 버퍼 챔버와 제1 계면(interface)을 형성하고, 상기 공정 장치는 상기 버퍼 챔버와 제2 계면을 형성하며, 상기 제1 계면과 상기 제2 계면은 서로 대면하는 것인, 상기 버퍼 챔버; 및
    상기 막 정보에 따라 상기 공정 장치에 대한 레시피를 자동으로 선택하도록 구성되는 막 분석 유닛
    을 포함하는 통합형 시스템.
  2. 제1항에 있어서, 상기 계측 장치는
    상기 기판의 막에 상기 광을 방출하도록 구성되고, 상기 리시버에 전기 접속되는 트랜스미터를 포함하는 것인 통합형 시스템.
  3. 제2항에 있어서, 상기 막 분석 유닛은 상기 리시버에 전기 접속되는 것인 통합형 시스템.
  4. 통합형 시스템의 작동 방법으로서,
    버퍼 챔버의 제1 측에 인접하는 포트로부터 상기 버퍼 챔버 내의 계측 장치로 기판을 이송시키는 것;
    상기 계측 장치에 의해 기판의 막의 두께를 측정하는 것;
    상기 계측 장치로부터 상기 버퍼 챔버의 제2 측에 인접하는 공정 장치로 상기 기판을 이동시키는 것 - 상기 버퍼 챔버의 제1 측은 상기 버퍼 챔버의 제2 측의 반대편에 있음 - ;
    상기 기판의 막의 측정된 두께의 정보를 상기 공정 장치로 전송하는 것;
    상기 막의 측정된 두께의 정보에 기초하여 상기 막의 두께를 수정하기 위한 레시피를 선택하는 것;
    상기 공정 장치에 의해 상기 기판의 막의 두께가 수정되도록, 선택된 레시피에 따라 기판에 막 처리를 실시하는 것;
    상기 계측 장치에 의해 상기 기판의 수정된 막의 두께를 측정하는 것; 및
    상기 수정된 막의 측정된 두께가 목표값에 도달하지 않은 때에 상기 수정된 막의 측정된 두께의 정보에 기초하여 상기 공정 장치에 의해 상기 기판에 다른 막 처리를 실시하는 것
    을 포함하는 통합형 시스템의 작동 방법.
  5. 삭제
  6. 막 처리 방법으로서,
    버퍼 챔버의 제1 측에 인접하는 포트로부터 상기 버퍼 챔버 내의 계측 장치로 기판을 이송시키는 것;
    상기 계측 장치에 의해 기판의 막의 두께를 측정하는 것;
    상기 계측 장치로부터 상기 버퍼 챔버의 제2 측에 인접하는 공정 장치로 상기 기판을 이동시키는 것 - 상기 버퍼 챔버의 제1 측은 상기 버퍼 챔버의 제2 측의 반대편에 있음 - ;
    상기 공정 장치에 의해 상기 기판의 막이 선택적으로 증가, 감소 및 세정되도록, 상기 막의 측정된 두께의 정보에 기초하여 통합형 시스템의 공정 장치에 대한 제1 레시피를 자동으로 선택하는 것;
    상기 제1 레시피에 따라 상기 공정 장치에 의해 상기 기판에 제1 막 처리를 실시하는 것;
    상기 계측 장치에 의해 상기 기판의 수정된 막의 두께를 측정하는 것;
    상기 수정된 막의 두께가 목표값에 도달하였는지 여부를 결정하는 것; 및
    상기 수정된 막의 측정된 두께가 목표값에 도달하지 않은 때에 상기 수정된 막의 측정된 두께의 정보에 기초하여 상기 공정 장치에 의해 상기 기판에 제2 막 처리를 실시하는 것
    을 포함하는 막 처리 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제6항에 있어서, 상기 수정된 막의 측정된 두께가 목표값에 도달했을 때, 막 처리 방법은 기판을 언로딩하고 다음 공정 단계로 기판을 송출하는 것을 더 포함하는 것인 막 처리 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020140167189A 2013-11-27 2014-11-27 통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법 KR101829953B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/091,630 US10840102B2 (en) 2013-11-27 2013-11-27 Integrated system, integrated system operation method and film treatment method
US14/091,630 2013-11-27

Publications (2)

Publication Number Publication Date
KR20150061600A KR20150061600A (ko) 2015-06-04
KR101829953B1 true KR101829953B1 (ko) 2018-02-19

Family

ID=53182995

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140167189A KR101829953B1 (ko) 2013-11-27 2014-11-27 통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법

Country Status (3)

Country Link
US (1) US10840102B2 (ko)
KR (1) KR101829953B1 (ko)
CN (1) CN104681465B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6537992B2 (ja) * 2016-03-30 2019-07-03 東京エレクトロン株式会社 基板処理装置、基板処理装置の制御方法、及び基板処理システム
CN109545722B (zh) * 2018-12-11 2019-08-20 上海精测半导体技术有限公司 半导体生产系统及其量测系统和量测设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
US20070012660A1 (en) * 2005-01-08 2007-01-18 Richard Lewington Cluster tool with integrated metrology chamber for transparent substrates
US20100112483A1 (en) * 2008-10-30 2010-05-06 Wing Ngai Christopher Siu System and method for self-aligned dual patterning

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438415A (en) * 1991-01-30 1995-08-01 Nkk Corporation Ellipsometer and method of controlling coating thickness therewith
JPH05113371A (ja) * 1991-08-29 1993-05-07 Nkk Corp エリプソパラメータ測定方法及びエリプソメータ
US7102763B2 (en) * 2000-07-08 2006-09-05 Semitool, Inc. Methods and apparatus for processing microelectronic workpieces using metrology
JP4191484B2 (ja) * 2001-02-14 2008-12-03 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド エッチング選択度を制御するための方法
US7575406B2 (en) * 2002-07-22 2009-08-18 Brooks Automation, Inc. Substrate processing apparatus
US20060058979A1 (en) * 2004-09-14 2006-03-16 Markle Richard J Method and system for calibrating integrated metrology systems and stand-alone metrology systems that acquire wafer state data
CN101454486B (zh) * 2006-04-04 2013-03-13 索罗能源公司 用于卷绕处理光电薄膜的组分控制
CN101055422B (zh) 2006-04-14 2012-05-02 应用材料公司 用于透明基材的整合式测量室
US20080140590A1 (en) * 2006-12-12 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Process control integration systems and methods
US7622395B2 (en) * 2006-12-27 2009-11-24 United Microelectronics Corp. Two-step method for etching a fuse window on a semiconductor substrate
DE102007046848A1 (de) * 2007-09-29 2009-04-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren und System zum Steuern der Transportsequenzen in einer Prozessanlage mittels eines vorausschauenden Modus
US20110308453A1 (en) * 2008-01-31 2011-12-22 Applied Materials, Inc. Closed loop mocvd deposition control
US20140078495A1 (en) * 2012-09-14 2014-03-20 Stmicroelectronics, Inc. Inline metrology for attaining full wafer map of uniformity and surface charge

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
US20070012660A1 (en) * 2005-01-08 2007-01-18 Richard Lewington Cluster tool with integrated metrology chamber for transparent substrates
US20100112483A1 (en) * 2008-10-30 2010-05-06 Wing Ngai Christopher Siu System and method for self-aligned dual patterning

Also Published As

Publication number Publication date
CN104681465B (zh) 2018-07-17
US20150147826A1 (en) 2015-05-28
CN104681465A (zh) 2015-06-03
US10840102B2 (en) 2020-11-17
KR20150061600A (ko) 2015-06-04

Similar Documents

Publication Publication Date Title
US9698062B2 (en) System and method for performing a wet etching process
US9123582B2 (en) Methods of in-situ measurements of wafer bow
US6654698B2 (en) Systems and methods for calibrating integrated inspection tools
CN107546162B (zh) 自含计量晶片载具系统
CN107263303B (zh) 示教系统、示教方法、清洗装置、存储介质及维护套件
TW201024718A (en) Vision inspection apparatus
KR101829953B1 (ko) 통합형 시스템, 통합형 시스템의 작동 방법 및 막 처리 방법
CN115769352A (zh) 基板测量子系统
CN105304520A (zh) 晶片的调度方法及系统
JP5100265B2 (ja) ウエハ移送システム中の清浄度評価方法
JP2008108765A (ja) 位置調整治具、位置調整方法及び電子装置の製造方法
US9524913B2 (en) Polishing method and polishing apparatus
KR20180125760A (ko) 웨이퍼 검사 방법
US20220139732A1 (en) Intelligent customizable wet processing system
TW202318263A (zh) 使用深度類神經網路之基材映射
KR20150088941A (ko) 습식 세정 장치 및 이를 사용한 습식 세정 방법
JP7455972B2 (ja) 基板処理装置の運用方法
WO2021246331A1 (ja) 検査基板、その再生方法、および基板処理装置
KR102073728B1 (ko) 기판 이송 장치 및 기판 이송 방법
KR20190007971A (ko) 웨이퍼 감지 장치, 이를 포함하는 웨이퍼 캐리어 로드 포트 및 이를 포함하는 반도체 공정 장치

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant