KR101823688B1 - Chip embedded printed circuit board and manufacturing method therefor - Google Patents

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Abstract

본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법을 제공한다. 상기 칩 내장형 인쇄회로기판은 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 형성된 절연층; 상기 절연층의 양면에 형성된 제1 및 제2 접착층들; 상기 절연층 및 상기 제1 및 제2 접착층에 형성된 캐비티; 상기 제1 및 제2 접착층들 중 적어도 하나에 인접하여 형성된 회로패턴층; 상기 회로패턴층 상에서 상기 캐비티에 내에 실장되는 전자소자 또는 칩; 및 상기 회로패턴층의 양 측에 적층된 복수개의 내층을 포함한다. 그에 따라, 펀칭 방식을 전자소자 또는 칩이 위치되는 캐비티를 가공할 수 있어 가공 비용이 저렴하고, 기존 칩 내장형 인쇄회로기판에 비하여 신축성이 뛰어난 장점이 있다.The present invention provides a chip-embedded printed circuit board and a method of manufacturing the same. Wherein the chip-embedded printed circuit board comprises: an insulating layer formed using at least one of polyimide or polyethylene naphthalate; First and second adhesive layers formed on both sides of the insulating layer; A cavity formed in the insulating layer and the first and second adhesive layers; A circuit pattern layer formed adjacent to at least one of the first and second adhesive layers; An electronic element or chip mounted in the cavity on the circuit pattern layer; And a plurality of inner layers laminated on both sides of the circuit pattern layer. Accordingly, the electronic device or the cavity in which the chip is placed can be processed by the punching method, which is advantageous in that the processing cost is low and the elasticity is superior to that of a conventional chip-embedded printed circuit board.

Description

칩 내장형 인쇄회로기판 및 그 제조 방법{CHIP EMBEDDED PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREFOR}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a printed circuit board having a built-in chip,

본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.The present invention relates to a chip-embedded printed circuit board and a manufacturing method thereof.

전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 특히, 휴대폰이나 휴대컴퓨터 등과 같은 휴대 단말 기기의 두께를 줄이기 위해, 이에 탑재되는 부품의 두께 감소가 크게 요구되고 있다. 부품의 소형화를 위해서 부품 패키지(package)의 두께를 감소시키는 요구가 증대되고 있고, 하나의 부품 패키지에 다기능을 위한 다수의 집적회로 칩을 실장하여 고기능을 구현하고자 하는 요구가 증대되고 있다. 이를 위해서, 상하 인쇄회로기판 사이에 칩을 내장하는 칩 내장형 인쇄회로기판과 같은 부품 패키지 기술의 개발이 이루어지고 있다. 칩 내장형 인쇄회로기판 기술은 기판 사이에 칩을 내장시킴으로써, 전체 패키지 부품의 소형화가 가능하고, 부품의 실장 밀도 증대를 통해 고주파 특성을 개선하는 효과를 기대할 수 있어 전기적인 특성 향상을 도모할 수 있다.With the miniaturization of electronic devices, electronic components are becoming more sophisticated and smaller. Particularly, in order to reduce the thickness of a portable terminal device such as a mobile phone or a portable computer, a reduction in the thickness of the parts mounted thereon is highly desired. In order to miniaturize parts, there is a growing demand for reducing the thickness of a component package, and there is an increasing demand to implement a high performance by mounting a large number of integrated circuit chips for a multifunctionality in one component package. To this end, development of a component package technology such as a chip-embedded printed circuit board in which a chip is embedded between upper and lower printed circuit boards has been developed. The chip embedded printed circuit board technology can reduce the size of the whole package parts by incorporating a chip between the boards and improve the high frequency characteristics by increasing the mounting density of the components, thereby improving the electrical characteristics .

칩 내장형 인쇄회로기판은 기판들 사이 내부에 능동 소자인 집적회로 칩을 내장하고, 칩이 내장된 상태에서 기판을 프레스(press)하여 칩을 실장한 후, 인쇄회로기판(PCB) 과정을 수행하여 제조되고 있다. 칩 실장 후 칩과 외부의 회로패턴과의 전기적 연결을 위한 드릴링(drilling), 외부로 노출되는 기판 표면에의 동도금(Cuplating) 과정 및 이미지(image) 전사 과정을 통한 회로패턴 형성 과정이 수행되고 있다.A chip-embedded printed circuit board has an integrated circuit chip, which is an active element, built in between the boards. The chip is mounted by pressing the board in a state where the chip is embedded, and then a printed circuit board . Drilling for electrical connection between a chip and an external circuit pattern after chip mounting, cupling process on the surface of the substrate exposed to the outside, and circuit pattern formation process through an image transfer process are performed .

도 1a 및 도 1b는 종래 칩 내장형 인쇄회로기판을 나타낸 도면들이다.1A and 1B are diagrams illustrating a conventional chip-embedded printed circuit board.

도 1a 및 도 1b를 참조하면, 종래에는 전자소자칩(20)이 인쇄회로기판에 내장되는데, 전자소자칩(10)이 매립되는 코어층(10)은 에폭시(Epoxy) 수지로 이루어져 있다. 이러한 코어층(10)은 드릴(Drill), 라우터(Router), 또는 레이저(Laser)를 이용하여 캐비티가 가공된다. 이와 같이 에폭시 수지로 형성된 코어층(10)은 양호한 신축성을 가지므로, 코어층(10)에 대해 적층되는 전자소자 또는 IC 칩을 얼라인(Align)하기 용이하다. 1A and 1B, a conventional electronic device chip 20 is embedded in a printed circuit board. The core layer 10 in which the electronic device chip 10 is embedded is made of epoxy resin. The core layer 10 is fabricated using a drill, a router, or a laser. Since the core layer 10 formed of the epoxy resin has good stretchability, it is easy to align the electronic device or the IC chip stacked on the core layer 10.

그러나, 이러한 코어층(10)은 라우터 또는 레이저를 이용하여 캐비티를 가공하므로, 그 가공 비용이 비싸다는 문제점이 있다. 또한, 코어층(10)에서 미세 패턴(fine Pattern)을 구현하기 어렵다는 문제점이 있다. However, such a core layer 10 has a problem that the processing cost is high because the cavity is processed using a router or a laser. Further, there is a problem that it is difficult to realize a fine pattern in the core layer 10.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은, 기존 칩 내장형 인쇄회로기판보다 그 제조 비용이 저렴한 칩 내장형 인쇄회로기판 및 그 제조 방법을 제공하는데 있다.It is an object of the present invention to provide a chip-embedded printed circuit board and a method of manufacturing the chip-embedded printed circuit board which are lower in manufacturing cost than existing chip-embedded printed circuit boards.

전술한 문제를 해결하기 위한 본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판은 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 형성된 절연층; 상기 절연층의 양면에 형성된 제1 및 제2 접착층들; 상기 절연층 및 상기 제1 및 제2 접착층에 형성된 캐비티; 상기 제1 및 제2 접착층들 중 적어도 하나에 인접하여 형성된 회로패턴층; 상기 회로패턴층 상에서 상기 캐비티에 내에 실장되는 전자소자 또는 칩; 및 상기 회로패턴층의 양 측에 적층된 복수개의 내층을 포함한다.According to an aspect of the present invention, there is provided a chip-embedded printed circuit board comprising: an insulating layer formed using at least one of polyimide or polyethylene naphthalate; First and second adhesive layers formed on both sides of the insulating layer; A cavity formed in the insulating layer and the first and second adhesive layers; A circuit pattern layer formed adjacent to at least one of the first and second adhesive layers; An electronic element or chip mounted in the cavity on the circuit pattern layer; And a plurality of inner layers laminated on both sides of the circuit pattern layer.

상기 전자소자 또는 칩은 상기 회로패턴층에 복수개의 범프를 통해 접속될 수 있다. The electronic device or chip may be connected to the circuit pattern layer through a plurality of bumps.

상기 전자소자 또는 칩은 상기 회로패턴층 상에서 리플로우 방식을 통해 형성된 접속부를 통해 상기 회로 패턴층에 접속될 수 있다.The electronic device or chip may be connected to the circuit pattern layer through a connection portion formed through the reflow method on the circuit pattern layer.

본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판 제조 방법은 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 절연층을 형성하고; 상기 절연층의 양면에 제1 및 제2 접착층들을 형성하고; 상기 절연층 및 상기 제1 및 제2 접착층에 펀칭(punching) 방식을 이용하여 캐비티를 형성하며; 상기 제1 및 제2 접착층들 중 적어도 하나에 인접하여 회로패턴층을 형성하고; 상기 회로패턴층 상에서 상기 캐비티에 내에 전자소자 또는 칩을 실장하며; 상기 회로패턴층의 양 측에 복수개의 내층을 적층하는 것을 포함한다.A method of manufacturing a chip-embedded printed circuit board according to an embodiment of the present invention includes forming an insulating layer using at least one of polyimide or polyethylene naphthalate; Forming first and second adhesive layers on both sides of the insulating layer; Forming a cavity in the insulating layer and the first and second adhesive layers using a punching method; Forming a circuit pattern layer adjacent to at least one of the first and second adhesive layers; Mounting an electronic element or chip in the cavity on the circuit pattern layer; And laminating a plurality of inner layers on both sides of the circuit pattern layer.

상기 전자소자 또는 칩은 상기 회로패턴층에 복수개의 범프를 통해 접속될 수 있다. The electronic device or chip may be connected to the circuit pattern layer through a plurality of bumps.

상기 전자소자 또는 칩은 상기 회로패턴층 상에서 리플로우 방식을 통해 형성된 접속부를 통해 상기 회로 패턴층에 접속될 수 있다.The electronic device or chip may be connected to the circuit pattern layer through a connection portion formed through the reflow method on the circuit pattern layer.

본 발명에 따른 칩 내장형 인쇄회로기판은, 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 코어층을 형성하기 때문에, 펀칭 방식을 캐비티를 가공할 수 있어 가공 비용이 저렴하고, 기존 칩 내장형 인쇄회로기판에 비하여 신축성이 뛰어난 장점이 있다.Since the chip-embedded printed circuit board according to the present invention forms a core layer using at least one of polyimide and polyethylene naphthalate, it is possible to process the cavity by the punching method, It has an advantage of excellent elasticity in comparison with a chip-embedded printed circuit board.

도 1a 및 도 1b는 종래 칩 내장형 인쇄회로기판을 나타낸 도면들이다.
도 2는 본 발명의 바람직한 실시예에 따른 칩 내장형 인쇄회로기판의 코어층을 형성하는 공정을 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따라 칩 내장형 인쇄회로기판을 형성하는 공정을 나타낸 도면이다.
도 4는 본 발명의 일 실시형태에 따른 칩 내장형 인쇄회로기판의 단면도를 나타낸다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 칩 내장형 인쇄회로기판을 형성하는 공정을 나타낸 도면이다.
도 6은 본 발명의 다른 실시형태에 따른 칩 내장형 인쇄회로기판의 단면도를 나타낸다. 1A and 1B are diagrams illustrating a conventional chip-embedded printed circuit board.
2 is a view illustrating a process of forming a core layer of a chip-embedded printed circuit board according to a preferred embodiment of the present invention.
3A and 3B illustrate a process of forming a chip-embedded printed circuit board according to an embodiment of the present invention.
4 is a cross-sectional view of a chip-embedded printed circuit board according to an embodiment of the present invention.
5A and 5B are views illustrating a process of forming a chip-embedded printed circuit board according to another embodiment of the present invention.
6 is a cross-sectional view of a chip-embedded printed circuit board according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 필름 타입의 칩 패키지 및 그 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.Hereinafter, a film-type chip package and a method of manufacturing the same according to a preferred embodiment will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.

또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 2는 본 발명의 바람직한 실시예에 따른 칩 내장형 인쇄회로기판의 코어층을 형성하는 공정을 나타낸 도면이다. 2 is a view illustrating a process of forming a core layer of a chip-embedded printed circuit board according to a preferred embodiment of the present invention.

도 2를 참조하면, 먼저, 절연층(110)의 양 면을 접착제를 도포하여 제1 접착층(122) 및 제2 접착층(124)를 형성한다(S10). 절연층(110)은 본 발명의 일 실시예에 따라, 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 또한, 절연층(110)은 본 발명의 다른 실시예에 따라 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, 이하 PEN이라 함)로 형성될 수 있다. 그에 따라 절연층(110)은 플렉서블한(flexible) 특성을 가지게 된다.Referring to FIG. 2, first, both sides of the insulating layer 110 are coated with an adhesive to form a first adhesive layer 122 and a second adhesive layer 124 (S10). The insulating layer 110 may be formed of a polyimide film according to an embodiment of the present invention. In addition, the insulating layer 110 may be formed of polyethylene naphthalate (PEN) according to another embodiment of the present invention. Accordingly, the insulating layer 110 has a flexible characteristic.

이어서, 절연층(110)에 펀칭 공정을 통해 캐비티, 즉 비아홀을 생성한다(S20). 절연층(210)을 관통하여 형성된 비아홀들(114)은 전자소자, 즉 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. Subsequently, a cavity, that is, a via hole is formed in the insulating layer 110 through a punching process (S20). The via holes 114 formed through the insulating layer 210 may include a via hole for mounting an electronic device, that is, a chip, a via hole for electrical connection between the respective layers, a thermal via hole for facilitating thermal diffusion, And a via hole serving as a reference for aligning the respective layers.

이어서, 절연층(110)의 일 면 상에 금속층(130)을 라미네이트한다(S30). 상기 금속층(130)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(132)을 형성한다(S40). 이어서, 회로패턴층(132)에 대해 표면 처리를 수행한다(S50). 이러한 공정 S10 내지 S50을 통해, 전자소자 또는 IC 칩이 실장되는 코어층이 형성된다. Next, the metal layer 130 is laminated on one side of the insulating layer 110 (S30). The metal layer 130 is preferably made of copper (Cu). Then, the surface is activated through various chemical treatments, then the photoresist is applied, and the exposure and development processes are performed. After the development process is completed, a necessary circuit is formed through the etching process and the photoresist is peeled off to form the circuit pattern layer 132 (S40). Subsequently, the circuit pattern layer 132 is subjected to surface treatment (S50). Through these steps S10 to S50, a core layer on which electronic elements or IC chips are mounted is formed.

이어서, 도 3a 내지 도 3b와 같이, 코어층에 대해 복수개의 내층이 적층된다. Then, as shown in Figs. 3A to 3B, a plurality of inner layers are laminated to the core layer.

도 3a 및 도 3b는 본 발명의 일 실시예에 따라 칩 내장형 인쇄회로기판을 형성하는 공정을 나타낸 도면이다. 3A and 3B illustrate a process of forming a chip-embedded printed circuit board according to an embodiment of the present invention.

도 3a 및 도 3b를 참조하면, 회로패턴층(132) 상에 전자소자 또는 칩(150)을 실장하기 위해 회로패턴층(132)의 전자소자 또는 칩(150)이 실장되는 위치에 전자소자 또는 칩(150)과 회로패턴층(132)의 전기적 접속을 위해 복수개의 범프(142)를 형성하고(S110), 복수개의 펌프(142) 상에 전자소자 또는 칩(150)을 실장한다(S120). 이어서 전자소자 또는 칩(150)을 매립하는 제1 절연층(160)을 형성하고 절연층(160) 상에 금속층(170)을 형성하다. 또한, 전자소자 또는 칩(150)이 매립되는 회로패턴층(132)의 일면에 대향하는 면상에도 제2 절연층(210)이 형성되고, 제2 절연층(210) 상에 금속층(220)이 형성된다(S130). 3A and 3B, an electronic device or chip 150 is mounted on a circuit pattern layer 132 at a position where the electronic device or the chip 150 is mounted to mount the electronic device or chip 150 on the circuit pattern layer 132 A plurality of bumps 142 are formed for electrical connection between the chip 150 and the circuit pattern layer 132 at step S110 and electronic devices or chips 150 are mounted on the plurality of pumps 142 at step S120, . A first insulating layer 160 is then formed to fill the electronic device or chip 150 and a metal layer 170 is formed on the insulating layer 160. The second insulating layer 210 is also formed on the surface of the electronic device or the circuit pattern layer 132 on which the chip 150 is embedded and the metal layer 220 is formed on the second insulating layer 210 (S130).

이 때, 절연층들(160,210)은 핫 프레스(hot press) 방식을 통해 형성되며, 금속층들(170,220)은 도금(plating) 방식을 이용하여 형성된다. At this time, the insulating layers 160 and 210 are formed through a hot press method, and the metal layers 170 and 220 are formed using a plating method.

이어서, 제1 절연층(160)에 비아홀(180)을 형성하고 제2 절연층(210)에 비아홀(230)을 형성한다(S140). 비아홀(210,230)은 종래 어떠한 방식으로도 생성될 수 있다. 예컨대, 드릴링 방식(Drilling method)을 이용하여 비아홀들(210,230)이 형성될 수 있다.Next, a via hole 180 is formed in the first insulating layer 160 and a via hole 230 is formed in the second insulating layer 210 (S140). The via holes 210 and 230 may be formed in any conventional manner. For example, the via holes 210 and 230 may be formed using a drilling method.

이어서, 금속층들(170,220)에 대해 여러 약품 처리를 통해 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층들(172,222)을 각각 형성한다(S150). 이러한 방식으로 회로패턴층들(172,222) 상에 절연층들(310,330)을 형성하고 각 절연층들(310,330) 상에 금속층들(320,340)을 형성한다. Subsequently, the surface of the metal layers 170 and 220 is activated through various chemical treatments, then the photoresist is applied, and the exposure and development processes are performed. After the development process is completed, a necessary circuit is formed through the etching process and the photoresist is peeled off to form the circuit pattern layers 172 and 222 (S150). In this manner, insulating layers 310 and 330 are formed on the circuit pattern layers 172 and 222 and metal layers 320 and 340 are formed on the insulating layers 310 and 330, respectively.

이와 같은 방식으로 형성된 칩 내장형 인쇄회로기판은 도 4에 도시되어 있다. A chip-embedded printed circuit board formed in this manner is shown in Fig.

도 4는 본 발명의 일 실시형태에 따른 칩 내장형 인쇄회로기판의 단면도를 나타낸다. 4 is a cross-sectional view of a chip-embedded printed circuit board according to an embodiment of the present invention.

도 4에 도시된 칩 내장형 인쇄회로기판은 전자 소자 또는 칩이 매립되는 층에 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, 이하 PEN이라 함)로 된 절연층에 캐비티를 형성하여 캐비티에 전자소자 또는 칩을 실장시킨다. The chip-embedded printed circuit board shown in FIG. 4 is formed by forming a cavity in an insulating layer made of polyimide or polyethylene naphthalate (hereinafter referred to as PEN) on a layer in which an electronic element or chip is embedded, .

도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 칩 내장형 인쇄회로기판을 형성하는 공정을 나타낸 도면이다. 5A and 5B are views illustrating a process of forming a chip-embedded printed circuit board according to another embodiment of the present invention.

도 5a 내지 도 5b를 참조하면, 도 2에서 형성된 코어층에 대해 복수개의 층이 적층된다. 도 5a 및 도 5b를 참조하면, 회로패턴층(132) 상에 전자소자 또는 칩(150)을 실장하기 위해 회로패턴층(132) 상에서 전자소자 또는 칩(150)이 실장되는 위치에 전자소자 또는 칩(150)과 회로패턴층(132)의 전기적 접속을 위해 리플로우(Reflow) 방식을 이용하여 접속부(144)를 형성하고, 접속 범프(144) 상에 전자소자 또는 칩(150)을 실장한다(S220). 단계 S210 및 S220 이후의 단계들 즉, 단계 S230 내지 S260은 도 3a 및 도 3b의 단계 S130 내지 S160과 동일하므로, 그 상세한 설명을 생략한다. Referring to Figs. 5A to 5B, a plurality of layers are laminated to the core layer formed in Fig. 5A and 5B, electronic devices or chips 150 are mounted on the circuit pattern layer 132 to mount electronic devices or chips 150 on the circuit pattern layer 132, A connection portion 144 is formed using a reflow method for electrical connection between the chip 150 and the circuit pattern layer 132 and an electronic element or a chip 150 is mounted on the connection bump 144 (S220). Steps S210 and S220 and subsequent steps, that is, steps S230 to S260 are the same as steps S130 to S160 in FIG. 3A and FIG. 3B, and a detailed description thereof will be omitted.

도 6은 본 발명의 다른 실시형태에 따른 칩 내장형 인쇄회로기판의 단면도를 나타낸다. 6 is a cross-sectional view of a chip-embedded printed circuit board according to another embodiment of the present invention.

도 6에 도시된 칩 내장형 인쇄회로기판은 전자 소자 또는 칩이 매립되는 층에 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, 이하 PEN이라 함)로 된 절연층에 캐비티를 형성하여 캐비티에 전자소자 또는 칩(을 실장시킨다. 이에 따라 전자소자 또는 칩(150)은 절연층(110) 및 그 양면에 형성된 접착층들(122,124)에 의해 형성된 캐비티 벽 내에 자동으로 얼라인되며, 그 재료가 에폭시 수지에 비하여 신축성이 좋다. The chip-embedded printed circuit board shown in FIG. 6 is formed by forming a cavity in an insulating layer made of polyimide or polyethylene naphthalate (hereinafter referred to as PEN) on a layer in which an electronic element or chip is embedded, The electronic element or chip 150 is automatically aligned in the cavity wall formed by the insulating layer 110 and the adhesive layers 122 and 124 formed on both sides of the insulating layer 110 and the material is stretchable This is good.

이와같이, 본 발명에 따른 칩 내장형 인쇄회로기판은, 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 코어층을 형성하기 때문에, 펀칭 방식을 캐비티를 가공할 수 있어 가공 비용이 저렴하고, 기존 칩 내장형 인쇄회로기판에 비하여 신축성이 뛰어난 장점이 있다.As described above, the chip-embedded printed circuit board according to the present invention forms a core layer using at least one of polyimide and polyethylene naphthalate. Therefore, it is possible to process a cavity by a punching method, , And it has an advantage of excellent elasticity in comparison with existing chip-embedded printed circuit boards.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

110: 절연층 122,124: 제1 및 제2 접착층
150: 전자소자 또는 칩110: insulating layer 122, 124: first and second adhesive layers
150: Electronic element or chip

Claims (6)

폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 형성된 절연층과, 상기 절연층의 상면에 형성된 제 1 접착층과, 상기 절연층의 하면에 형성된 제 2 접착층을 포함하는 중앙 절연층;
상기 중앙 절연층의 상기 절연층, 상기 제 1 접착층 및 상기 제 2 접착층을 관통하며 형성되는 캐비티;
상기 제 2 접착층의 하면에 배치되며, 적어도 일부가 상기 캐비티의 하부에 배치되는 회로패턴층;
상기 회로패턴층 상에서 상기 캐비티 내에 실장되며, 상부가 상기 중앙 절연층의 상기 제 1 접착층 위로 돌출되는 전자소자 또는 칩;
상기 중앙 절연층 하부에 배치되며, 상기 회로패턴층을 매립하는 하부 절연층; 및
상기 중앙 절연층 위에 배치되며, 상기 제 1 접착층 및 상기 제 1 접착층 위로 돌출된 상기 전자소자 또는 칩의 상부를 덮는 상부 절연층을 포함하는 칩 내장형 인쇄회로기판.An insulating layer formed by using at least one of polyimide or polyethylene naphthalate; a first adhesive layer formed on an upper surface of the insulating layer; and a second adhesive layer formed on a lower surface of the insulating layer;
A cavity formed through the insulating layer, the first adhesive layer, and the second adhesive layer of the central insulating layer;
A circuit pattern layer disposed on the lower surface of the second adhesive layer and at least a part of which is disposed under the cavity;
An electronic element or chip mounted in the cavity on the circuit pattern layer and having an upper portion protruding above the first adhesive layer of the central insulating layer;
A lower insulating layer disposed under the central insulating layer and filling the circuit pattern layer; And
And an upper insulating layer disposed on the central insulating layer and covering the upper portion of the electronic device or chip protruded above the first adhesive layer and the first adhesive layer. 제1항에 있어서, 상기 캐비티 하부에 배치된 상기 회로 패턴층 위에 배치되며, 상기 전자 소자 또는 칩과 연결되는 연결부를 더 포함하며,
상기 연결부는,
상기 회로 패턴층 위에 배치되는 복수 개의 범프 또는 리플로우 방식을 통해 형성된 접속부를 포함하는 칩 내장형 인쇄회로기판.The electronic device according to claim 1, further comprising a connection portion disposed on the circuit pattern layer disposed under the cavity and connected to the electronic device or chip,
The connecting portion
And a connection portion formed through a plurality of bumps or a reflow method disposed on the circuit pattern layer. 제1항에 있어서,
상기 중앙 절연층에는,
상기 절연층, 상기 제 1 접착층 및 상기 제 2 접착층을 관통하며 형성되고, 상기 상부 절연층에 의해 매립되는 제 1 비아 홀이 형성되고,
상기 상부 절연층에는,
상기 중앙 절연층 위에 배치되는 상기 상부 절연층 상에 형성된 제 1 부분과, 상기 제 1 부분과 연결되며 상기 제 1 비아 홀을 매립하는 상기 상부 절연층 상에 형성된 제 2 부분을 포함하는 제 2 비아 홀이 형성된 칩 내장형 인쇄회로기판.The method according to claim 1,
In the central insulating layer,
A first via hole formed through the insulating layer, the first adhesive layer, and the second adhesive layer, the first via hole being filled with the upper insulating layer,
In the upper insulating layer,
A first portion formed on the upper insulating layer disposed on the central insulating layer and a second portion formed on the upper insulating layer connected to the first portion and embedding the first via hole, Chip printed circuit board with holes formed therein. 폴리이미드 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 중 적어도 하나를 이용하여 절연층을 형성하고; 상기 절연층의 상면에 제 1 접착층을 형성하고, 상기 절연층의 하면에 제 2 접착층을 형성하여 중앙 절연층을 형성하고,
상기 절연층 및 상기 제1 및 제2 접착층에 펀칭(punching) 방식을 이용하여 상기 절연층, 상기 제 1 접착층 및 상기 제 2 접착층을 관통하는 캐비티를 형성하며;
상기 제 2 접착층 아래에 적어도 일부가 상기 캐비티의 하부에 배치되는 회로패턴층을 형성하고;
상기 회로패턴층 상에서 상기 캐비티 내에, 상부가 상기 중앙 절연층의 상기 제 1 접착층의 표면 위로 돌출된 전자소자 또는 칩을 실장하며;
상기 회로패턴층 아래에 하부 절연층을 형성하고,
상기 중앙 절연층 위에 상기 제 1 접착층 및 상기 제 1 접착층 위로 돌출된 상기 전자 소자 또는 칩의 상부를 덮는 상부 절연층을 형성하는 것을 포함하는 칩 내장형 인쇄회로기판 제조 방법.Forming an insulating layer using at least one of polyimide or polyethylene naphthalate; A first adhesive layer is formed on an upper surface of the insulating layer, a second adhesive layer is formed on a lower surface of the insulating layer to form a central insulating layer,
Forming a cavity through the insulating layer, the first adhesive layer, and the second adhesive layer using a punching method for the insulating layer and the first and second adhesive layers;
Forming a circuit pattern layer at least a portion of which is disposed under the cavity below the second adhesive layer;
Mounting an electronic element or chip in the cavity on the circuit pattern layer, the top of which protrudes above the surface of the first adhesive layer of the central insulating layer;
Forming a lower insulating layer below the circuit pattern layer,
And forming an upper insulating layer covering the electronic device or the upper portion of the chip protruded on the first adhesive layer and the first adhesive layer on the central insulating layer. 제4항에 있어서, 상기 캐비티 하부에 배치된 상기 회로 패턴층 위에 상기 전자 소자 또는 칩과 연결되는 연결부를 형성하는 것을 더 포함하고,
상기 연결부는,
상기 회로 패턴층 위에 배치되는 복수 개의 범프 또는 리플로우 방식을 통해 형성된 접속부를 포함하는 칩 내장형 인쇄회로기판 제조 방법.5. The method of claim 4, further comprising forming a connection portion on the circuit pattern layer disposed under the cavity, the connection portion being connected to the electronic device or chip,
The connecting portion
And a connection portion formed through a plurality of bumps or a reflow method disposed on the circuit pattern layer. 제4항에 있어서, 상기 중앙 절연층에는,
상기 절연층, 상기 제 1 접착층 및 상기 제 2 접착층을 관통하며 형성되고, 상기 상부 절연층에 의해 매립되는 제 1 비아 홀이 형성되고,
상기 상부 절연층에는,
상기 중앙 절연층 위에 배치되는 상기 상부 절연층 상에 형성된 제 1 부분과, 상기 제 1 부분과 연결되며 상기 제 1 비아 홀을 매립하는 상기 상부 절연층 상에 형성된 제 2 부분을 포함하는 제 2 비아 홀이 형성된 칩 내장형 인쇄회로기판 제조 방법.5. The semiconductor device according to claim 4,
A first via hole formed through the insulating layer, the first adhesive layer, and the second adhesive layer, the first via hole being filled with the upper insulating layer,
In the upper insulating layer,
A first portion formed on the upper insulating layer disposed on the central insulating layer and a second portion formed on the upper insulating layer connected to the first portion and embedding the first via hole, A method of manufacturing a chip-embedded printed circuit board having a hole formed therein.
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