KR101047136B1 - Package Substrate and Manufacturing Method of Package Substrate - Google Patents

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이준희
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Abstract

패키지 기판 및 패키지 기판의 제조방법이 개시된다. 반도체 칩이 실장되는 패키지 기판으로서, 일면에 범프패드가 형성되는 절연체; 상기 범프패드가 선택적으로 노출되도록 상기 절연체의 일면에 적층되는 제1 솔더레지스트; 및 상기 제1 솔더레지스트에 적층되며, 상기 반도체 칩이 실장되는 위치에 대응하여 캐비티가 형성되는 제2 솔더레지스트를 포함하는 패키지 기판은, 제2 솔더레지스트의 높이만큼 플립 칩 패키지의 높이가 낮아질 수 있으므로, 패키지의 박형화가 가능하다.A package substrate and a method of manufacturing the package substrate are disclosed. A package substrate on which a semiconductor chip is mounted, comprising: an insulator having bump pads formed on one surface thereof; A first solder resist laminated on one surface of the insulator such that the bump pad is selectively exposed; And a second solder resist stacked on the first solder resist and having a cavity formed corresponding to a position where the semiconductor chip is mounted, the height of the flip chip package may be lowered by the height of the second solder resist. Therefore, the package can be thinned.

패키지 기판, 솔더레지스트 Package Board, Solder Resist

Description

패키지 기판 및 패키지 기판의 제조방법{Printed circuit board and method of manufacturing printed circuit board}Printed circuit board and method of manufacturing printed circuit board

본 발명은 패키지 기판 및 패키지 기판의 제조방법에 관한 것이다.The present invention relates to a package substrate and a method for manufacturing the package substrate.

전기·전자 제품이 고성능화되고 전자기기들이 경박단소화 됨에 따라 핵심 소자인 패키지의 박형화, 고밀도, 고실장화가 중요한 문제로 대두되고 있다. 현재, 컴퓨터, 노트북, 모바일폰 등의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있으며, 이를 실현하기 위하여 핵심 부품으로 사용되는 패키지의 크기는 자연적으로 소형화되는 경향으로 연구되고 있고, 한정된 크기의 패키지 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다.As electrical and electronic products become high performance and electronic devices become light and small, the thinning, high density, and high mounting of the core components are becoming important issues. Currently, in the case of computers, laptops, mobile phones, etc., as the memory capacity increases, the chip capacity increases, such as a large amount of random access memory (RAM) and flash memory (Flash memory), but the package is being miniaturized. In order to realize this, the size of a package used as a core component is naturally tended to be miniaturized, and various techniques for mounting a larger number of packages on a limited size package substrate have been proposed and studied.

이러한 패키지의 크기를 줄이기 위한 방법으로, 동일한 기억 용량의 칩을 사용하면서 패키지의 크기 및 두께를 최소화할 수 있는 기술이 제안된 바 있으며, 이는 통상 플립 칩 패키지(Flip Chip Package)라 통칭된다.As a method for reducing the size of such a package, a technique for minimizing the size and thickness of the package while using chips having the same storage capacity has been proposed, which is commonly referred to as a flip chip package.

플립 칩 패키지는 고밀도 패키징이 가능한 범프 프로세스로 회로 설계를 단순화시키고, 회로선에 의한 저항을 감소시켜 소요 전력을 줄일 수 있으며, 전기적 신호의 경로가 짧아져 반도체 패키지의 동작 속도를 향상시킬 수 있어 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 작은 형태의 패키지를 구현할 수 있고, 솔더 자기정렬(Self-Alignment) 특성 때문에 범핑이 용이하다.The flip chip package is a high-density packaging bump process that simplifies circuit design, reduces resistance by circuit lines, reduces power requirements, and shortens the path of electrical signals to speed up the operation of semiconductor packages. Excellent characteristics, the back surface of the semiconductor chip is exposed to the outside, excellent thermal characteristics, small package can be implemented, and bumping is easy because of the solder self-alignment (Self-Alignment) characteristics.

이와 같이, 패키지 기판의 박형화를 위한 기술 연구는 꾸준히 이루어지고 있다.As described above, technical research for thinning a package substrate has been steadily made.

본 발명은 솔더레지스트의 두께를 이원화하여 플립 칩 패키지의 두께가 줄어들 수 있는 패키지 기판 및 패키지 기판의 제조방법을 제공하는 것이다.The present invention is to provide a package substrate and a method for manufacturing a package substrate that can reduce the thickness of the flip chip package by dualizing the thickness of the solder resist.

본 발명의 일 측면에 따르면, 반도체 칩이 실장되는 패키지 기판으로서, 일면에 범프패드가 형성되는 절연체; 상기 범프패드가 선택적으로 노출되도록 상기 절연체의 일면에 적층되는 제1 솔더레지스트; 및 상기 제1 솔더레지스트에 적층되며, 상기 반도체 칩이 실장되는 위치에 대응하여 캐비티가 형성되는 제2 솔더레지스트를 포함하는 패키지 기판이 제공된다.According to an aspect of the present invention, a package substrate on which a semiconductor chip is mounted, comprising: an insulator having bump pads formed on one surface thereof; A first solder resist laminated on one surface of the insulator such that the bump pad is selectively exposed; And a second solder resist stacked on the first solder resist and having a cavity formed corresponding to a position at which the semiconductor chip is mounted.

여기서, 상기 캐비티 내에 내장되도록 상기 절연체의 상측에 실장되는 반도체 칩을 더 포함하며, 상기 반도체 칩은 상기 범프패드와 플립칩 범프 방식으로 접속될 수 있다.The semiconductor chip may further include a semiconductor chip mounted on the insulator to be embedded in the cavity, and the semiconductor chip may be connected to the bump pad in a flip chip bump manner.

여기서, 상기 절연체의 하면에 형성되는 솔더볼패드; 및 상기 솔더볼패드에 결합되는 솔더볼을 더 포함할 수 있다.Here, the solder ball pad formed on the lower surface of the insulator; And solder balls coupled to the solder ball pads.

본 발명의 다른 측면에 따르면, 반도체 칩이 실장되는 패키지 기판의 제조방법에 있어서, 일면에 범프패드가 형성되는 절연체를 준비하는 단계; 상기 절연체의 일면에 상기 범프패드가 선택적으로 노출되도록 제1 솔더레지스트를 적층하는 단계; 및 상기 반도체 칩이 실장되는 위치에 대응하여 캐비티가 형성되는 제2 솔더레지스트를 상기 제1 솔더레지스트에 적층하는 단계를 포함하는 패키지 기판의 제조방법이 제공된다. According to another aspect of the present invention, a method for manufacturing a package substrate on which a semiconductor chip is mounted, comprising: preparing an insulator having a bump pad formed on one surface thereof; Stacking a first solder resist on one surface of the insulator to selectively expose the bump pads; And laminating a second solder resist having a cavity formed on the first solder resist to correspond to a position where the semiconductor chip is mounted.

여기서, 상기 제2 솔더레지스트를 적층하는 단계는, 상기 제1 솔더레지스트의 일면에 솔더레지스트 잉크를 도포하는 단계; 및 상기 솔더레지스트 잉크를 선택적으로 노광 및 현상하는 단계를 포함할 수 있다.The stacking of the second solder resist may include applying solder resist ink on one surface of the first solder resist; And selectively exposing and developing the solder resist ink.

여기서, 상기 제2 솔더레지스트를 적층하는 단계 이후에, 상기 캐비티 내에 내장되도록 상기 절연체의 상측에 반도체 칩을 실장하는 단계를 더 포함할 수 있다.Here, after the stacking of the second solder resist, the method may further include mounting a semiconductor chip on the upper side of the insulator so as to be embedded in the cavity.

여기서, 상기 반도체 칩은 상기 범프패드와 플립칩 범프 방식으로 접속될 수 있다.The semiconductor chip may be connected to the bump pad in a flip chip bump manner.

여기서, 상기 절연체의 하면에는 솔더볼패드가 형성되며, 상기 제2 솔더레지 스트를 적층하는 단계 이후에, 상기 솔더볼패드에 솔더볼을 결합하는 단계를 더 포함할 수 있다.Here, a solder ball pad is formed on a lower surface of the insulator, and after stacking the second solder resist, the method may further include coupling solder balls to the solder ball pads.

본 발명의 실시예에 따르면, 솔더레지스트는 제1 솔더레지스트와 제2 솔더레지스트와 같이 이중으로 형성됨으로써, 제1 솔더레지스트의 상부에 반도체 칩이 안착되고, 반도체 칩의 둘레면과 제1 솔더레지스트의 상부에 제2 솔더레지스트가 적층될 수 있다. 이에 따라, 제2 솔더레지스트의 높이만큼 플립 칩 패키지의 높이가 낮아질 수 있으므로, 패키지의 박형화가 가능하다.According to the exemplary embodiment of the present invention, the solder resist is formed in duplicate, such as the first solder resist and the second solder resist, so that the semiconductor chip is seated on the first solder resist, and the circumferential surface of the semiconductor chip and the first solder resist are The second solder resist may be stacked on top of the second solder resist. Accordingly, since the height of the flip chip package may be lowered by the height of the second solder resist, the package may be thinned.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명에 따른 패키지 기판 및 패키지 기판의 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of a package substrate and a method of manufacturing a package substrate according to the present invention will be described in detail with reference to the accompanying drawings, and in describing with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals. And duplicate description thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 순서도이고, 도 2 내지 도 5는 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 도면이다.1 is a flowchart illustrating a method of manufacturing a package substrate according to an exemplary embodiment of the present invention, and FIGS. 2 to 5 are views illustrating a method of manufacturing a package substrate according to an exemplary embodiment of the present invention.

반도체 칩이 실장되는 패키지 기판을 제조하기 위해, 먼저, 일면에 범프패드(121) 및 솔더볼패드(123)가 형성되는 절연체(110)를 준비한다(S110). 절연체(110)로는 수지 내에 글래스 섬유와 같은 보강기재가 함침된 프리프레그를 이용할 수 있으며, 이 밖에도 패키지 기판에 이용될 수 있는 자재라면 어느 것이라도 이용될 수 있을 것이다. 범프패드(121) 및 솔더볼패드(123)는 반도체 칩(170) 또는 마더 보드(미도시)와 같은 외부 부품과 접속되는 단자 역할을 한다. 절연체(110)의 상면에 형성되는 범프패드(121)와 절연체(110)의 하면에 형성되는 솔더볼패드(123)를 형성하기 위해, 절연체(110)의 표면에 동박(미도시)을 적층한 다음 이를 에칭하여 패터닝하는 텐팅공법(tenting process), 절연체(110)의 표면에 무전해 도금을 통해 시드층(미도시)을 형성하고, 그 위에 선택적으로 전해도금을 수행하여 패터닝하는 애디티브공법(additive process), 잉크젯 헤드(미도시)를 이용하여 절연체(110)의 표면에 도전성 잉크를 직접 인쇄하는 잉크젯 공법(inkjet process) 등 다양한 방법이 이용될 수 있다. In order to manufacture a package substrate on which a semiconductor chip is mounted, first, an insulator 110 having bump pads 121 and solder ball pads 123 formed on one surface thereof is prepared (S110). As the insulator 110, a prepreg impregnated with a reinforcing material such as glass fiber may be used in the resin, and any material that may be used for the package substrate may be used. The bump pad 121 and the solder ball pad 123 serve as terminals connected to an external component such as the semiconductor chip 170 or a motherboard (not shown). In order to form the bump pad 121 formed on the top surface of the insulator 110 and the solder ball pad 123 formed on the bottom surface of the insulator 110, copper foil (not shown) is laminated on the surface of the insulator 110. A tenting process of etching and patterning the same, an additive method of forming a seed layer (not shown) through electroless plating on the surface of the insulator 110 and performing patterning by selectively performing electroplating thereon. process), an inkjet process of directly printing conductive ink on the surface of the insulator 110 using an inkjet head (not shown), and the like, may be used.

다음으로, 절연체(110)의 일면에 범프패드(121) 및 솔더볼패드(123)가 선택적으로 노출되도록 제1 솔더레지스트(131, 133)를 적층한다(S120). 절연체(110)의 상하부에는 제1 솔더레지스트(131, 133)가 형성되며, 제1 솔더레지스트(131, 133)는 추후에 형성될 범프(122) 및 볼(160)이 형성되는 위치에 대응하여 범프패드(121) 및 솔더볼패드(123)의 일부 또는 전부를 노출시키고 회로패턴의 산화를 방지하도록 회로패턴을 커버할 수 있다. 제1 솔더레지스트(131, 133)는 솔더레지스트 잉크를 도포하고 노광 및 현상을 통해 형성시킬 수 있다.Next, the first solder resists 131 and 133 are stacked on one surface of the insulator 110 such that the bump pad 121 and the solder ball pad 123 are selectively exposed (S120). First solder resists 131 and 133 are formed on upper and lower portions of the insulator 110, and the first solder resists 131 and 133 correspond to positions where bumps 122 and balls 160 to be formed later are formed. The circuit pattern may be covered to expose some or all of the bump pad 121 and the solder ball pad 123 and to prevent oxidation of the circuit pattern. The first solder resists 131 and 133 may be formed by applying solder resist ink and exposing and developing.

다음으로, 반도체 칩(170)이 실장되는 위치에 대응하여 캐비티(152)가 형성되는 제2 솔더레지스트(151, 153)를 제1 솔더레지스트(131, 133)에 적층한다 (S130).Next, the second solder resists 151 and 153 on which the cavity 152 is formed are stacked on the first solder resists 131 and 133 corresponding to the positions where the semiconductor chip 170 is mounted (S130).

이러한, 제2 솔더레지스트(151, 153)의 적층은, 제1 솔더레지스트(131)의 일 면에 점도성 있는 솔더레지스트 잉크(151a)를 도포하고(S131), 솔더레지스트 잉크(151a)를 선택적으로 노광 및 현상하여 할 수 있다(S133). 즉, 제1 솔더레지스트(133)의 일면에 점도성 있는 솔더레지스트 잉크(153a)를 도포하고 노광 및 현상하여, 제1 솔더레지스트(133)의 일면에 제2 솔더레지스트(153)를 적층할 수 있다. 제1 솔더레지스트(131, 133)의 외측에 적층되는 제2 솔더레지스트(151, 153)는 동시적으로 형성될 수 있다. 이러한 과정은, 감광성필름에 의해 광반응을 하지 않은 솔더레지스트 잉크(151a, 153a)가 화학 약품 처리를 통해 제거 될 수 있고, 자외선을 받은 부분은 남게 되어, 제2 솔더레지스트(151, 153)가 제1 솔더레지스트(131, 133)에 적층되도록 하는 것이다. In the stacking of the second solder resists 151 and 153, a viscous solder resist ink 151 a is applied to one surface of the first solder resist 131 (S131), and the solder resist ink 151 a is selectively selected. Exposure and development can be performed (S133). That is, the viscous solder resist ink 153a is applied to one surface of the first solder resist 133, exposed and developed, and the second solder resist 153 is laminated on one surface of the first solder resist 133. have. The second solder resists 151 and 153 stacked on the outside of the first solder resists 131 and 133 may be simultaneously formed. In this process, the solder resist inks 151a and 153a which have not been photoreacted by the photosensitive film may be removed through chemical treatment, and the portions subjected to ultraviolet rays remain, so that the second solder resists 151 and 153 may be removed. The first solder resists 131 and 133 may be stacked.

솔더레지스트 잉크(151a, 153a)를 선택적으로 노광 및 현상하기 위하여, 도 3에 도시된 바와 같이, 마스크(141)를 대고 자외선을 조사하여 할 수 있다. 마스크(141)는 반도체 칩(170)이 실장되는 위치 및 볼(160)이 형성되는 위치에 대응하여 제1 솔더레지스트(131, 133)에 적층한다.In order to selectively expose and develop the solder resist inks 151a and 153a, as shown in FIG. 3, ultraviolet rays may be applied to the mask 141. The mask 141 is stacked on the first solder resists 131 and 133 corresponding to the position where the semiconductor chip 170 is mounted and the position where the ball 160 is formed.

도 4에는 절연체(110)와, 절연체(110)의 표면에 적층되는 제1 솔더레지스트(131,133) 및 제1 솔더레지스트(131,133)에 적층되는 제2 솔더레지스트(151,153)가 도시되어 있다. 절연체(110) 상부의 제2 솔더레지스트(151)는 반도체 칩(170)이 실장되는 위치에 대응하여 캐비티(152)가 형성되고, 절연체(110) 하부의 제2 솔더레지스트(153)는 볼(160)이 형성될 위치에 대응되는 홀(154)이 형성되어 있다.4 illustrates the insulator 110, the first solder resists 131 and 133 stacked on the surface of the insulator 110, and the second solder resists 151 and 153 stacked on the first solder resists 131 and 133. The second solder resist 151 on the insulator 110 is formed with a cavity 152 corresponding to the position where the semiconductor chip 170 is mounted, and the second solder resist 153 under the insulator 110 has a ball ( The hole 154 corresponding to the position where the 160 is to be formed is formed.

다음으로, 솔더볼패드(123)에 솔더볼(160)을 결합한다(S140). 이는, 절연체(110) 하부에 위치된 솔더볼패드(123)의 외측에 소형의 솔더볼(160)을 부착하는 등의 공정을 통해 전기적 접속이 가능하도록 하는 것이다. 이와 달리, 절연체(110) 하부에 위치된 솔더볼패드(123)의 외측에 솔더페이스트를 도포하고 리플로우 공정을 하여 형성시킬 수도 있다.Next, the solder ball 160 to the solder ball pad 123 (S140). This is to enable electrical connection through a process such as attaching a small solder ball 160 to the outside of the solder ball pad 123 positioned under the insulator 110. Alternatively, the solder paste may be applied to the outside of the solder ball pad 123 positioned under the insulator 110 and may be formed by a reflow process.

다음으로, 도 5에 도시된 바와 같이, 캐비티(152) 내에 내장되도록 절연체(110)의 상측에 반도체 칩(170)을 실장한다 (S150). 이는 제1 솔더레지스트(131)의 상부에 실장되도록 범프패드(121)와 접속가능하게 반도체 칩(170)을 실장하는 것이다.Next, as shown in FIG. 5, the semiconductor chip 170 is mounted on the insulator 110 so as to be embedded in the cavity 152 (S150). This is to mount the semiconductor chip 170 so as to be connected to the bump pad 121 to be mounted on the first solder resist 131.

여기서, 반도체 칩(170)은 패키지 기판(100)에 플립 칩 범프 방식으로 접속될 수 있으며, 반도체 칩(170)과 제1 솔더레지스트(131)의 사이에는 언더필(122)을 주입할 수 있다. 언더필은 실리콘 또는 에폭시 레진(Epoxy Resin) 복합체로 이루어진 액상 물질을 반도체 칩(170)과 제1 솔더레지스트(131)의 사이에 모세관 현상을 이용하여 주입하고 경화 공정을 진행하여 형성시킬 수 있다.Here, the semiconductor chip 170 may be connected to the package substrate 100 by a flip chip bump method, and the underfill 122 may be injected between the semiconductor chip 170 and the first solder resist 131. The underfill may be formed by injecting a liquid material made of a silicon or epoxy resin composite by capillary action between the semiconductor chip 170 and the first solder resist 131 and performing a curing process.

이와 같은 공정을 통해 형성되는 패키지 기판(100)은, 앞서 서술한 바와 같이,일면에 범프패드(121)가 형성되는 절연체(110)와, 범프패드(121)가 선택적으로 노출되도록 절연체(110)의 일면에 적층되는 제1 솔더레지스트(131, 133) 및 제1 솔더레지스트(131, 133)에 적층되며, 반도체 칩(170)이 실장되는 위치에 대응하여 캐비티(152)가 형성되는 제2 솔더레지스트(151,153)를 포함한다. 또한, 절연체(110)의 하면에 형성되는 솔더볼패드(123) 및 솔더볼패드(123)에 결합되는 솔더볼(160)을 포함한다. As described above, the package substrate 100 formed through such a process includes the insulator 110 having the bump pads 121 formed on one surface thereof, and the insulator 110 so that the bump pads 121 are selectively exposed. A second solder laminated on the first solder resists 131 and 133 and the first solder resists 131 and 133 stacked on one surface of the second solder and having a cavity 152 corresponding to a position where the semiconductor chip 170 is mounted. Resists 151 and 153. In addition, the solder ball pad 123 is formed on the lower surface of the insulator 110 and the solder ball 160 is coupled to the solder ball pad 123.

본 실시예에 따른 솔더레지스트(131, 133, 151, 153)는 제1 솔더레지스 트(131, 133)와 제2 솔더레지스트(151, 153)와 같이 이중으로 형성됨으로써, 제1 솔더레지스트(131, 133)의 상부에 반도체 칩(170)이 안착되고, 반도체 칩(170)의 둘레면과 제1 솔더레지스트(131, 133)의 상부에 제2 솔더레지스트(151, 153)가 적층될 수 있다. 이에 따라, 제2 솔더레지스트(151, 153)의 높이만큼 플립 칩 패키지(100)의 두께가 낮아질 수 있으므로, 패키지의 박형화가 가능하다. The solder resists 131, 133, 151, and 153 according to the present exemplary embodiment are formed in the same manner as the first solder resists 131 and 133 and the second solder resists 151 and 153, thereby forming the first solder resist 131. The semiconductor chip 170 may be seated on the upper portion of the semiconductor chip 170, and the second solder resists 151 and 153 may be stacked on the peripheral surface of the semiconductor chip 170 and the upper surface of the first solder resists 131 and 133. . Accordingly, since the thickness of the flip chip package 100 may be reduced by the height of the second solder resists 151 and 153, the package may be thinned.

즉, 종래에는 회로패턴의 산화 및 외부로부터 손상 등을 방지하기 위해 일정이상의 두께로 솔더레지스트를 형성하였다. 그러나, 본 실시예에 따른 패키지 기판(100)은 회로패턴의 산화를 위한 최소의 두께로 제1 솔더레지스트(131, 133)를 형성하며, 제1 솔더레지스트(131, 133)의 상부에 반도체 칩(170)을 실장하고, 반도체 칩(170)이 구비되지 않은 제1 솔더레지스트(131, 133)의 상부 외곽에 제2 솔더레지스트(151, 153)를 적층함으로써, 플립 칩 패키지(100)의 두께를 감소시킬 수 있다.That is, conventionally, solder resists are formed to a predetermined thickness or more in order to prevent oxidation of circuit patterns and damage from the outside. However, the package substrate 100 according to the present embodiment forms the first solder resists 131 and 133 with a minimum thickness for the oxidation of the circuit pattern, and the semiconductor chip is formed on the first solder resists 131 and 133. The thickness of the flip chip package 100 is mounted by mounting the 170 and stacking the second solder resists 151 and 153 on the upper edge of the first solder resists 131 and 133 not provided with the semiconductor chip 170. Can be reduced.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 순서도.1 is a flow chart showing a manufacturing method of a package substrate according to an embodiment of the present invention.

도 2 내지 도 5는 본 발명의 일 실시예에 따른 패키지 기판의 제조방법을 나타낸 도면.2 to 5 are views showing a method of manufacturing a package substrate according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110: 절연체 121, 123: 패드110: insulator 121, 123: pad

122: 범프 131, 133: 제1 솔더레지스트122: bumps 131 and 133: first solder resist

151, 153: 제2 솔더레지스트 160: 볼151 and 153: second solder resist 160: ball

Claims (8)

반도체 칩이 실장되는 패키지 기판으로서,A package substrate on which a semiconductor chip is mounted, 일면에 범프패드가 형성되는 절연체; 및An insulator having bump pads formed on one surface thereof; And 상기 절연체의 일면에 형성되는 솔더레지스트를 포함하고,It includes a solder resist formed on one surface of the insulator, 상기 솔더레지스트는,The solder resist, 상기 범프패드가 선택적으로 노출되도록 상기 절연체의 일면에 적층되는 제1 솔더레지스트; 및A first solder resist laminated on one surface of the insulator such that the bump pad is selectively exposed; And 상기 제1 솔더레지스트에 적층되며, 상기 반도체 칩이 실장되는 위치에 대응하여 캐비티가 형성되는 제2 솔더레지스트를 포함하는 것을 특징으로 하는 패키지 기판.And a second solder resist stacked on the first solder resist and having a cavity formed corresponding to a position where the semiconductor chip is mounted. 제1항에 있어서,The method of claim 1, 상기 캐비티 내에 내장되도록 상기 절연체의 상측에 실장되는 반도체 칩을 더 포함하며,Further comprising a semiconductor chip mounted on the upper side of the insulator to be embedded in the cavity, 상기 반도체 칩은 상기 범프패드와 플립칩 범프 방식으로 접속되는 것을 특징으로 하는 패키지 기판. The semiconductor chip may be connected to the bump pad in a flip chip bump manner. 제2항에 있어서,The method of claim 2, 상기 절연체의 타면에 형성되는 솔더볼패드; 및A solder ball pad formed on the other surface of the insulator; And 상기 솔더볼패드에 결합되는 솔더볼을 더 포함하는 것을 특징으로 하는 패키지 기판.Package board, characterized in that further comprising a solder ball coupled to the solder ball pad. 반도체 칩이 실장되는 패키지 기판의 제조방법에 있어서,In the manufacturing method of a package substrate in which a semiconductor chip is mounted, 일면에 범프패드가 형성되는 절연체를 준비하는 단계; 및Preparing an insulator in which bump pads are formed on one surface; And 상기 절연체의 일면에 솔더레지스트를 형성하는 단계를 포함하고,Forming a solder resist on one surface of the insulator, 상기 솔더레지스트를 형성하는 단계는,Forming the solder resist, 상기 절연체의 일면에 상기 범프패드가 선택적으로 노출되도록 제1 솔더레지스트를 적층하는 단계; 및Stacking a first solder resist on one surface of the insulator to selectively expose the bump pads; And 상기 반도체 칩이 실장되는 위치에 대응하여 캐비티가 형성되는 제2 솔더레지스트를 상기 제1 솔더레지스트에 적층하는 단계를 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.And stacking a second solder resist having a cavity formed on the first solder resist in correspondence with a position where the semiconductor chip is mounted. 제4항에 있어서,5. The method of claim 4, 상기 제2 솔더레지스트를 적층하는 단계는,Laminating the second solder resist, 상기 제1 솔더레지스트의 일면에 솔더레지스트 잉크를 도포하는 단계; 및Applying solder resist ink to one surface of the first solder resist; And 상기 솔더레지스트 잉크를 선택적으로 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.Selectively exposing and developing the solder resist ink. 제4항에 있어서,5. The method of claim 4, 상기 제2 솔더레지스트를 적층하는 단계 이후에,After depositing the second solder resist, 상기 캐비티 내에 내장되도록 상기 절연체의 상측에 반도체 칩을 실장하는 단계를 더 포함하는 패키지 기판 제조방법. And mounting a semiconductor chip on top of the insulator so as to be embedded in the cavity. 제6항에 있어서,The method of claim 6, 상기 반도체 칩은 상기 범프패드와 플립칩 범프 방식으로 접속되는 것을 특징으로 하는 패키지 기판의 제조방법.And the semiconductor chip is connected to the bump pad in a flip chip bump manner. 제6항에 있어서,The method of claim 6, 상기 절연체의 타면에는 솔더볼패드가 형성되며,Solder ball pads are formed on the other surface of the insulator, 상기 제2 솔더레지스트를 적층하는 단계 이후에,After depositing the second solder resist, 상기 솔더볼패드에 솔더볼을 결합하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판의 제조방법.The method of manufacturing a package substrate further comprising the step of coupling the solder ball to the solder ball pad.
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