KR101816892B1

KR101816892B1 - 신호 출력 방향 제어 회로를 포함하는 표시장치

Info

Publication number: KR101816892B1
Application number: KR1020110046806A
Authority: KR
Inventors: 홍영기; 김태엽
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-05-18
Filing date: 2011-05-18
Publication date: 2018-01-09
Also published as: KR20120128881A

Abstract

본 발명은 신호 출력 방향 제어 회로를 포함하는 표시장치에 관한 것이다. 본 발명의 표시장치는 출력단자를 통해 신호를 송신하는 신호 송신부; 입력단자를 통해 상기 신호 송신부로부터의 신호를 입력받는 신호 수신부; 및 상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 대응되도록 배치된 경우 상기 신호 송신부로부터의 신호를 순방향으로 출력하고, 상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 반대로 배치된 경우 상기 신호 송신부로부터의 신호를 역방향으로 출력하는 신호 출력 방향 제어 회로를 포함한다.

Description

신호 출력 방향 제어 회로를 포함하는 표시장치{DISPLAY DEVICE INCLUDING SIGNAL OUTPUT DIRECTION CONTROL CIRCUIT}

본 발명은 신호 출력 방향 제어 회로를 포함하는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.

이러한 표시장치들은 영상을 표시하는 표시패널, 표시패널에 구동 전압을 공급하는 구동회로, 구동회로를 제어하는 신호들을 출력하는 컨트롤러, 및 외부로부터 입력되는 신호들을 표시패널에 표시하기 적합한 데이터 포맷으로 변환하여 컨트롤러에 공급하는 호스트 시스템 등을 구비한다. 이때, 컨트롤러의 신호 송신부는 구동회로의 신호 수신부와 연결되고, 호스트 시스템의 신호 송신부는 컨트롤러의 신호 수신부와 연결된다. 구동회로의 신호 수신부와 컨트롤러의 신호 송신부, 및 컨트롤러의 신호 수신부와 호스트 시스템의 신호 송신부 등은 FPC(Flexible Printed Circuit) 등의 신호 배선을 통하여 연결된다.

도 1은 신호 송신부(T)와 신호 수신부(R)의 일 예를 보여주는 도면이다. 도 1과 같이 신호 송신부(T)의 출력단자(O1 내지 O5)와 신호 수신부(R)의 입력단자(I1 내지 I5)가 서로 반대로 배치된 경우, FPC를 꼬아서 연결하여야 한다. FPC를 꼬아서 연결하는 경우, 배선 저항의 증가로 인해 신호 왜곡이나 신호 딜레이(delay)가 발생할 수 있다. 즉, 신호 품질이 저하되는 문제가 발생할 수 있다.

본 발명은 신호 품질을 높일 수 있는 신호 출력 방향 제어 회로를 포함하는 표시장치를 제공한다.

본 발명의 표시장치는 출력단자를 통해 신호를 송신하는 신호 송신부; 입력단자를 통해 상기 신호 송신부로부터의 신호를 입력받는 신호 수신부; 및 상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 대응되도록 배치된 경우 상기 신호 송신부로부터의 신호를 순방향으로 출력하고, 상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 반대로 배치된 경우 상기 신호 송신부로부터의 신호를 역방향으로 출력하는 신호 출력 방향 제어 회로를 포함한다.

본 발명은 신호 송신부와 신호 수신부 사이에 신호 출력 방향 제어 회로를 두고, 옵션 신호에 따라 신호를 순방향 또는 역방향으로 출력한다. 그 결과, 본 발명은 FPC를 꼬아서 연결할 필요가 없으므로, 배선 저항의 증가로 인한 신호 왜곡이나 신호 딜레이(delay)를 줄일 수 있다. 즉, 본 발명은 신호 품질을 높일 수 있다.

또한, 본 발명은 서로 다른 타이밍에 입력되는 입력신호들을 동시에 출력한다. 그 결과, 본 발명은 입력신호들 간의 딜레이를 줄일 수 있으므로, 신호 품질을 더욱 높일 수 있다.

도 1은 신호 송신부와 신호 송신부의 신호 송신과 반대로 신호를 수신하는 신호 수신부를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 신호 송신부, 신호 수신부, 및 신호 출력 방향 제어 회로를 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 신호 출력 방향 제어 회로를 상세히 보여주는 회로도이다.
도 5는 신호 출력 방향 제어 회로의 입력신호들과 순방향 출력신호들을 보여주는 파형도이다.
도 6은 신호 출력 방향 제어 회로의 입력신호들과 역방향 출력신호들을 보여주는 파형도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 게이트 구동부(110), 데이터 구동부(120), 타이밍 콘트롤러(130), 및 호스트 시스템(140) 등을 포함한다. 본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.

표시패널(10)은 타이밍 콘트롤러(130)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 유리기판상에는 데이터 라인(D)들과 게이트 라인(G)들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인(D)들과 게이트 라인(G)들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 TFT 어레이가 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다.

표시패널(10)의 상부 유리기판상에는 블랙매트릭스, 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.

표시패널(10)의 상부 유리기판에는 상부 편광판가 부착되고, 하부 유리기판에는 하부 편광판이 부착된다. 상부 편광판의 광투과축과 하부 편광판의 광투과축은 직교된다. 또한, 상부 유리기판과 하부 유리기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.

표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.

백라이트 유닛 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템으로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 유닛 구동부에 출력한다.

데이터 구동부(120)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(130)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터 라인(D)들에 공급된다.

게이트 구동부(110)는 타이밍 콘트롤러(130)의 제어 하에 데이터전압에 동기되는 게이트 펄스를 표시패널(10)의 게이트 라인(G)들에 순차적으로 공급한다. 게이트 구동부(110)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성될 수 있다. 또는, 게이트 구동부(110)는 GIP(Gate Drive IC in Panel) 방식으로 표시패널(10)의 하부 기판상에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 쉬프터는 PCB(Printed Circuit Board)상에 실장되고, 쉬프트 레지스터는 표시패널(10)의 하부 기판상에 형성될 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB)와 타이밍 신호들(Vsync, Hsync, DE, CLK)에 기초하여 게이트 구동부 제어신호를 게이트 구동부(110)로 출력하고, 데이터 구동부 제어신호를 데이터 구동부(120)로 출력한다. 게이트 구동부 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 및 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부(110)의 출력 타이밍을 제어한다.

데이터 구동부 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.

호스트 시스템(140)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip, 이하 "SoC"라 함)을 포함하여 외부 비디오 소스 기기로부터 입력된 영상 데이터(RGB)를 표시패널(10)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환할 수 있다. 호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 컨트롤러(130)에 공급한다. 또한, 호스트 시스템(140)은 타이밍신호들(Vsync, Hsync, DE, CLK)을 타이밍 컨트롤러(130)에 공급한다.

도 3a 및 도 3b는 본 발명의 실시예에 따른 신호 송신부, 신호 수신부, 및 신호 출력 방향 제어 회로를 보여주는 도면이다. 도 3a 및 도 3b를 참조하면, 신호 송신부(210)와 신호 수신부(230) 사이에 신호 출력 방향 제어 회로(220)가 위치한다. 본 발명의 신호 출력 방향 제어 회로(220)는 호스트 시스템(140)의 신호 송신부(210)과 타이밍 컨트롤러(130)의 신호 수신부(230) 사이에 위치할 수 있다. 또한, 본 발명의 신호 출력 방향 제어 회로(220)는 타이밍 컨트롤러(130)의 신호 송신부(210)와 데이터 구동부(120)의 신호 수신부(230) 사이에 위치할 수 있다. 나아가, 본 발명의 신호 출력 방향 제어 회로(220)는 타이밍 컨트롤러(130)의 신호 송신부(210)와 게이트 구동부(110)의 신호 수신부(230) 사이에 위치할 수 있다. 신호 송신부(210)와 신호 출력 방향 제어 회로(220)는 가요성 인쇄회로(Flexible Printed Circuit, 이하 'FPC'라 칭함)(240)를 통해 접속된다. 신호 수신부(230)와 신호 출력 방향 제어 회로(220)도 FPC(240)를 통해 접속된다.

신호 출력 방향 제어 회로(220)는 신호 송신부(210)로부터 입력받은 신호들을 순방향 또는 역방향으로 신호 수신부(230)로 출력한다. 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)과 신호 수신부(230)의 입력단자들(I1, I2, …, In-1, In)이 도 3a와 같이 서로 대응되도록 배치된 경우, 신호 출력 방향 제어 회로(220)는 신호 송신부(210)로부터 입력받은 신호들을 순방향으로 출력한다. 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)과 신호 수신부(230)의 입력단자들(I1, I2, …, In-1, In)이 도 3b와 같이 서로 반대로 배치된 경우, 신호 출력 방향 제어 회로(220)는 신호 송신부(210)로부터 입력받은 신호들을 역방향으로 출력한다. 이하에서, 도 4를 결부하여 신호 출력 방향 제어 회로(220)에 대하여 상세히 살펴본다.

도 4는 본 발명의 실시예에 따른 신호 출력 방향 제어 회로를 상세히 보여주는 회로도이다. 도 4를 참조하면, 본 발명의 실시예에 따른 신호 출력 방향 제어 회로(220)는 입력신호들을 순방향으로 출력하는 제1 블록(221), 입력신호들을 역방향으로 출력하는 제2 블록(222), 및 제1 블록(221)의 출력과 제2 블록(222)의 출력을 OR 연산하는 OR 게이트부(223)를 포함한다.

제1 블록(221)은 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)로부터 출력된 제1 내지 제n 신호(S1~Sn)가 입력되는 제1 내지 제n(n은 2 이상의 자연수) 플립플롭(F1~Fn)을 포함한다. 다만, 본 발명의 실시예에서는 설명의 편의를 위해, 제1 블록(221)이 제1 내지 제3 플립플롭(F1~F3)을 포함하는 것을 중심으로 설명하였다.

제1 블록(221)의 제1 내지 제3 플립플롭(F1~F3) 각각은 클럭 신호(CLK)와 옵션 신호(OPT)를 입력받는다. 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)과 신호 수신부(230)의 입력단자들(I1, I2, …, In-1, In)이 도 3a와 같이 서로 대응되도록 배치된 경우 옵션 신호(OPT)는 하이 로직 레벨로 발생하고, 도 3b와 같이 서로 반대로 배치된 경우 옵션 신호(OPT)는 로우 로직 레벨로 발생하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 제1 블록(221)의 제1 내지 제3 플립플롭(F1~F3) 각각에는 옵션 신호(OPT)가 그대로 입력된다. 또한, 제1 블록(221)의 제1 플립플롭(F1)은 신호 송신부(210)의 제1 출력단자로부터 출력된 제1 신호(S1)를 입력받고, 제2 플립플롭(F2)은 신호 송신부(210)의 제2 출력단자로부터 출력된 제2 신호(S2)를 입력받으며, 제3 플립플롭(F3)은 신호 송신부(210)의 제3 출력단자로부터 출력된 제3 신호(S3)를 입력받는다. 이때, 제1 블록(221)의 제1 내지 제n 플립플롭(F1~Fn)은 순방향으로 배치되므로, 제1 내지 제n 신호(S1~Sn)가 제1 블록(221)에 순방향으로 입력되며, 제1 블록(221)의 제1 내지 제n 플립플롭(F1~Fn)은 제1 내지 제n 신호(S1~Sn)를 순방향으로 출력한다.

제1 블록(221)의 제k(k는 1≤k≤n을 만족하는 자연수) 플립플롭(Fk)에는 제k 신호(Sk)가 입력된다. 제1 블록(221)의 제k 플립플롭(Fk)은 하이 로직 레벨의 옵션 신호(OPT)가 입력되는 경우, 제k 신호(Sk)를 출력한다. 제1 블록(221)의 제k 플립플롭(F1~F3)은 하이 로직 레벨로 발생하는 클럭 신호(CLK)에 동기하여 제k 신호(Sk)를 출력한다. 제1 블록(221)의 제k 플립플롭(Fk)은 로우 로직 레벨의 옵션 신호(OPT)가 입력되는 경우, 제k 신호(Sk)를 마스크한다.

제2 블록(222)은 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)로부터 출력된 제1 내지 제n 신호(S1~Sn)가 입력되는 제1 내지 제n(n은 2 이상의 자연수) 플립플롭(F1~Fn)을 포함한다. 다만, 본 발명의 실시예에서는 설명의 편의를 위해, 제2 블록(222)이 제1 내지 제3 플립플롭(F1~F3)을 포함하는 것을 중심으로 설명하였다. 또한, 제2 블록(222)은 옵션 신호(OPT)를 반전시키는 인버터(Inv)를 더 포함한다.

제2 블록(222)의 제1 내지 제3 플립플롭(F1~F3) 각각은 클럭 신호(CLK)와 옵션 신호(OPT)를 입력받는다. 제2 블록(222)의 제1 내지 제3 플립플롭(F1~F3) 각각에는 인버터(Inv)에 의해 반전된 옵션 신호(OPT)가 입력된다. 또한, 제2 블록(222)의 제1 플립플롭(F1)은 신호 송신부(210)의 제1 출력단자로부터 출력된 제1 신호(S1)를 입력받고, 제2 플립플롭(F2)은 신호 송신부(210)의 제2 출력단자로부터 출력된 제2 신호(S2)를 입력받으며, 제3 플립플롭(F3)은 신호 송신부(210)의 제3 출력단자로부터 출력된 제3 신호(S3)를 입력받는다. 이때, 제2 블록(222)의 제1 내지 제n 플립플롭(F1~Fn)은 역방향으로 배치되므로, 제1 내지 제n 신호(S1~Sn)가 제2 블록(222)에 역방향으로 입력되며, 제2 블록(222)의 제1 내지 제n 플립플롭(F1~Fn)은 제1 내지 제n 신호(S1~Sn)를 역방향으로 출력한다.

제2 블록(222)의 제k 플립플롭(Fk)에는 제k 신호(Sk)가 입력된다. 제2 블록(222)의 제k 플립플롭(Fk)은 인버터(Inv)에 의해 반전된 하이 로직 레벨(H)의 옵션 신호(OPT)가 입력되는 경우, 제k 신호(Sk)를 출력한다. 제2 블록(222)의 제k 플립플롭(Fk)은 하이 로직 레벨로 발생하는 클럭 신호(CLK)에 동기하여 제k 신호(Sk)를 출력한다. 제2 블록(221)의 제k 플립플롭(Fk)은 인버터(Inv)에 의해 반전된 하이 로직 레벨(H)의 옵션 신호(OPT)가 입력되는 경우, 제k 신호(Sk)를 마스크한다.

OR 게이트부(223)는 제1 내지 제n OR 게이트(OR1~ORn)를 포함한다. 다만, 본 발명의 실시예에서는 설명의 편의를 위해, OR 게이트부(223)가 제1 내지 제3 OR 게이트(OR1~OR3)를 포함하는 것을 중심으로 설명하였다. 제k OR 게이트(ORk)에는 제1 블록(221)의 제k 플립플롭(Fk)의 출력과 제2 블록(222)의 제n-k+1 플립플롭(Fn-k+1)의 출력이 입력된다. 하이 로직 레벨(H)의 옵션 신호(OPT)가 입력되는 경우, 제1 블록(221)의 제k 플립플롭(Fk)은 제k 신호(Sk)를 출력하고, 제2 블록의 제n-k+1 플립플롭(Fn-k+1)은 제n-k+1 신호(Sn-k+1)를 마스크한다. 로우 로직 레벨(L)의 옵션 신호(OPT)가 입력되는 경우, 제1 블록(221)의 제k 플립플롭(Fk)은 제k 신호(Sk)를 출력하고, 제2 블록의 제n-k+1 플립플롭(Fn-k+1)은 제n-k+1 신호(Sn-k+1)를 마스크한다. 따라서, 제k OR 게이트(ORk)는 제1 블록(221)의 제k 플립플롭(Fk)의 출력인 제k 신호(Sk)와 제2 블록(222)의 제n-k+1 플립플롭(Fn-k+1)의 출력인 제n-k+1 신호(Sn-k+1) 중 어느 하나만을 출력한다.

도 5는 신호 출력 방향 제어 회로의 입력신호들과 순방향 출력신호들을 보여주는 파형도이다. 도 5를 참조하면, 신호 출력 방향 제어 회로(220)에 입력되는 제1 내지 제3 신호(S1~S3), 클럭 신호(CLK), 옵션 신호(OPT), 및 제1 내지 제3 출력신호(OUT1~OUT3)가 나타나 있다.

소정의 주기(p)를 갖는 제1 내지 제3 신호(S1~S3)는 데이터 신호와 로직 레벨 신호 등으로 입력될 수 있다. 도 5에서, 제1 내지 제3 신호(S1~S3)는 데이터 신호인 것을 중심으로 설명하였다. 예를 들어, 제1 신호(S1)는 소정의 주기(p)로 입력되는 제1-1 데이터 신호(D1-1), 제1-2 데이터 신호(D1-2), 제1-3 데이터 신호(D1-3)를 포함할 수 있다. 클럭 신호(CLK)도 소정의 주기(p)마다 하이 로직 레벨(H)로 발생한다.

도 5에서, 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)과 신호 수신부(230)의 입력단자들(I1, I2, …, In-1, In)이 도 3a와 같이 서로 대응되도록 배치된 경우 옵션 신호(OPT)는 하이 로직 레벨로 발생하는 것을 중심으로 설명하였다. 신호 출력 방향 제어 회로(220)는 하이 로직 레벨(H)의 옵션 신호(OPT)에 따라 입력되는 제1 내지 제3 신호(S1~S3)를 순방향으로 출력한다. 예를 들어, 신호 출력 방향 제어 회로(220)는 도 5와 같이 제1 신호(S1)를 제1 출력신호(OUT1)로 출력하고, 제2 신호(S2)를 제2 출력신호(OUT2)로 출력하며, 제3 신호(S3)를 제3 출력신호(OUT3)로 출력한다. 또한, 신호 출력 방향 제어 회로(220)는 하이 로직 레벨의 클럭 신호(CLK)에 동기하여 제1 내지 제3 신호(S1~S3)를 동시에 출력한다.

이하에서, 도 5를 결부하여 하이 로직 레벨의 옵션 신호(OPT)에 따라 순방향으로 신호 출력을 제어하는 신호 출력 방향 제어 회로(220)의 동작을 상세히 설명한다.

첫 번째로, 신호 출력 방향 제어 회로(220)의 제1 블록(221)의 제1 플립플롭(F1)에는 제1 신호(S1)가 입력되고, 제2 플립플롭(F2)에는 제2 신호(S2)가 입력되며, 제3 플립플롭(F3)에는 제3 신호가 입력된다. 또한, 제1 블록(221)의 제1 내지 제3 플립플롭(F1~F3)에는 클럭 신호(CLK)와 하이 로직 레벨(H)의 옵션 신호(OPT)가 입력된다.

제1 블록(221)의 제1 내지 제3 플립플롭(F1~F3)은 하이 로직 레벨(H)의 옵션 신호(OPT)에 응답하여 제1 내지 제3 신호(S1~S3)를 출력한다. 제1 블록(221)의 제1 플립플롭(F1)은 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제1-1 데이터 신호(D1-1), 제1-2 데이터 신호(D1-2), 제1-3 데이터 신호(D1-3)를 출력한다. 제1 블록(221)의 제2 플립플롭(F2)은 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제2-1 데이터 신호(D2-1), 제2-2 데이터 신호(D2-2), 제2-3 데이터 신호(D2-3)를 출력한다. 제1 블록(221)의 제3 플립플롭(F3)은 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제3-1 데이터 신호(D3-1), 제3-2 데이터 신호(D3-2), 제3-3 데이터 신호(D3-3)를 출력한다.

두 번째로, 신호 출력 방향 제어 회로(220)의 제2 블록(222)의 제1 플립플롭(F1)에는 제1 신호(S1)가 입력되고, 제2 플립플롭(F2)에는 제2 신호(S2)가 입력되며, 제3 플립플롭(F3)에는 제3 신호가 입력된다. 또한, 제2 블록(222)의 제1 내지 제3 플립플롭(F1~F3)에는 클럭 신호(CLK)와 인버터(Inv)에 의해 반전된 로우 로직 레벨(L)의 옵션 신호(OPT)가 입력된다. 제2 블록(222)의 제1 내지 제3 플립플롭(F1~F3)은 로우 로직 레벨(L)의 옵션 신호(OPT)에 응답하여 제1 내지 제3 신호(S1~S3)를 마스크한다.

세 번째로, 신호 출력 방향 제어 회로(220)의 OR 게이트부(223)의 제1 OR 게이트(OR1)에는 제1 블록(221)의 제1 플립플롭(F1)의 출력과 제2 블록(222)의 제3 플립플롭(F3)의 출력이 입력된다. 제1 블록(221)의 제1 플립플롭(F1)은 제1 신호(S1)를 출력하고, 제2 블록(222)의 제3 플립플롭(F3)은 제3 신호(S3)를 마스크한다. 따라서, 제1 OR 게이트(OR1)는 OR 연산에 의해 제1 블록(221)의 제1 플립플롭(F1)의 출력인 제1 신호(S1)를 출력한다.

제2 OR 게이트(OR2)에는 제1 블록(221)의 제2 플립플롭(F2)의 출력과 제2 블록(222)의 제2 플립플롭(F2)의 출력이 입력된다. 제1 블록(221)의 제2 플립플롭(F2)은 제2 신호(S2)를 출력하고, 제2 블록(222)의 제2 플립플롭(F2)은 제2 신호(S2)를 마스크한다. 따라서, 제2 OR 게이트(OR2)는 OR 연산에 의해 제1 블록(221)의 제2 플립플롭(F2)의 출력인 제2 신호(S2)를 출력한다.

제3 OR 게이트(OR3)에는 제1 블록(221)의 제3 플립플롭(F3)의 출력과 제2 블록(222)의 제1 플립플롭(F1)의 출력이 입력된다. 제1 블록(221)의 제3 플립플롭(F3)은 제3 신호(S3)를 출력하고, 제2 블록(222)의 제1 플립플롭(F1)은 제1 신호(S3)를 마스크한다. 따라서, 제3 OR 게이트(OR3)는 OR 연산에 의해 제1 블록(221)의 제3 플립플롭(F3)의 출력인 제3 신호(S3)를 출력한다.

종합해보면, 신호 출력 방향 제어 회로(220)는 옵션 신호(OPT)가 하이 로직 레벨(H)로 발생하는 경우 제1 출력신호(OUT1)로 제1 신호(S1)를 출력하고, 제2 출력신호(OUT2)로 제2 신호(S2)를 출력하며, 제3 출력신호(OUT3)로 제3 신호(S3)를 출력한다. 즉, 신호 출력 방향 제어 회로(220)는 옵션 신호(OPT)가 하이 로직 레벨(H)로 발생하는 경우, 입력신호들을 순방향으로 출력한다. 따라서, 신호 송신부(210)의 출력단자들과 신호 수신부(230)의 입력단자들이 도 3a와 같이 서로 대응되도록 배치된 경우, 신호 출력 방향 제어 회로(220)는 신호 송신부(210)로부터 입력받은 신호들을 순방향으로 출력하므로, FPC를 꼬아서 연결할 필요가 없다. 그러므로, 배선 저항의 증가로 인한 신호 왜곡이나 신호 딜레이(delay)를 줄일 수 있으므로, 신호 품질을 높일 수 있다.

또한, 신호 출력 방향 제어 회로(220)는 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제1 내지 제3 신호(S1~S3)를 출력한다. 즉, 신호 출력 방향 제어 회로(220)는 제1 내지 제3 신호(S1~S3)가 서로 다른 타이밍에 입력되더라도 입력된 제1 내지 제3 신호(S1~S3)를 동시에 출력하는 래치(latch) 역할을 한다. 따라서, 입력신호들 간의 딜레이를 줄일 수 있으므로, 신호 품질을 높일 수 있다.

도 6은 신호 출력 방향 제어 회로의 입력신호들과 역방향 출력신호들을 보여주는 파형도이다. 도 6을 참조하면, 신호 출력 방향 제어 회로(220)에 입력되는 제1 내지 제3 신호들(S1~S3), 클럭 신호(CLK), 옵션 신호(OPT), 및 제1 내지 제3 출력신호(OUT1~OUT3)이 나타나 있다.

소정의 주기(p)를 갖는 제1 내지 제3 신호(S1~S3)는 데이터 신호와 로직 레벨 신호 등으로 입력될 수 있다. 도 6에서, 제1 내지 제3 신호(S1~S3)는 데이터 신호인 것을 중심으로 설명하였다. 예를 들어, 제1 신호(S1)는 소정의 주기(p)로 입력되는 제1-1 데이터 신호(D1-1), 제1-2 데이터 신호(D1-2), 제1-3 데이터 신호(D1-3)를 포함할 수 있다. 클럭 신호(CLK)도 소정의 주기(p)마다 하이 로직 레벨(H)로 발생한다.

도 6에서, 신호 송신부(210)의 출력단자들(O1, O2, …, On-1, On)과 신호 수신부(230)의 입력단자들(I1, I2, …, In-1, In)이 도 3b와 같이 서로 반대로 배치된 경우 옵션 신호(OPT)는 로우 로직 레벨(L)로 발생하는 것을 중심으로 설명하였다. 신호 출력 방향 제어 회로(220)는 로우 로직 레벨(L)의 옵션 신호(OPT)에 따라 입력되는 제1 내지 제3 신호(S1~S3)를 역방향으로 출력한다. 예를 들어, 신호 출력 방향 제어 회로(220)는 도 6과 같이 제3 신호(S3)를 제1 출력신호(OUT1)로 출력하고, 제2 신호(S2)를 제2 출력신호(OUT2)로 출력하며, 제1 신호(S1)를 제3 출력신호(OUT3)로 출력한다. 또한, 신호 출력 방향 제어 회로(220)는 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제1 내지 제3 신호(S1~S3)를 동시에 출력한다.

이하에서, 도 6을 결부하여 로우 로직 레벨(L)의 옵션 신호(OPT)에 따라 역방향으로 신호 출력을 제어하는 신호 출력 방향 제어 회로(220)의 동작을 상세히 설명한다.

첫 번째로, 신호 출력 방향 제어 회로(220)의 제1 블록(221)의 제1 플립플롭(F1)에는 제1 신호(S1)가 입력되고, 제2 플립플롭(F2)에는 제2 신호(S2)가 입력되며, 제3 플립플롭(F3)에는 제3 신호가 입력된다. 또한, 제1 블록(221)의 제1 내지 제3 플립플롭(F1~F3)에는 클럭 신호(CLK)와 로우 로직 레벨(L)의 옵션 신호(OPT)가 입력된다. 제1 블록(221)의 제1 내지 제3 플립플롭(F1~F3)은 로우 로직 레벨(L)의 옵션 신호(OPT)에 응답하여 제1 내지 제3 신호(S1~S3)를 마스크한다.

두 번째로, 신호 출력 방향 제어 회로(220)의 제2 블록(222)의 제1 플립플롭(F1)에는 제1 신호(S1)가 입력되고, 제2 플립플롭(F2)에는 제2 신호(S2)가 입력되며, 제3 플립플롭(F3)에는 제3 신호가 입력된다. 또한, 제2 블록(222)의 제1 내지 제3 플립플롭(F1~F3)에는 클럭 신호(CLK)와 인버터(Inv)에 의해 반전된 하이 로직 레벨(H)의 옵션 신호(OPT)가 입력된다. 제2 블록(222)의 제1 내지 제3 플립플롭(F1~F3)은 하이 로직 레벨(H)의 옵션 신호(OPT)에 응답하여 제1 내지 제3 신호(S1~S3)를 출력한다. 제2 블록(222)의 제1 플립플롭(F1)은 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제3-1 데이터 신호(D3-1), 제3-2 데이터 신호(D3-2), 제3-3 데이터 신호(D3-3)를 출력한다. 제2 블록(222)의 제2 플립플롭(F2)은 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제2-1 데이터 신호(D2-1), 제2-2 데이터 신호(D2-2), 제2-3 데이터 신호(D2-3)를 출력한다. 제2 블록(222)의 제3 플립플롭(F3)은 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제1-1 데이터 신호(D1-1), 제1-2 데이터 신호(D1-2), 제1-3 데이터 신호(D1-3)를 출력한다.

세 번째로, 신호 출력 방향 제어 회로(220)의 OR 게이트부(223)의 제1 OR 게이트(OR1)에는 제1 블록(221)의 제1 플립플롭(F1)의 출력과 제2 블록(222)의 제3 플립플롭(F3)의 출력이 입력된다. 제1 블록(221)의 제1 플립플롭(F1)은 제1 신호(S1)을 마스크하고, 제2 블록(222)의 제3 플립플롭(F3)은 제3 신호(S3)를 출력한다. 따라서, 제1 OR 게이트(OR1)는 OR 연산에 의해 제2 블록(222)의 제3 플립플롭(F3)의 출력인 제3 신호(S3)를 출력한다.

제2 OR 게이트(OR2)에는 제1 블록(221)의 제2 플립플롭(F2)의 출력과 제2 블록(222)의 제2 플립플롭(F2)의 출력이 입력된다. 제1 블록(221)의 제2 플립플롭(F2)은 제2 신호(S2)를 마스크하고, 제2 블록(222)의 제2 플립플롭(F2)은 제2 신호(S2)를 출력한다. 따라서, 제2 OR 게이트(OR2)는 OR 연산에 의해 제2 블록(222)의 제2 플립플롭(F2)의 출력인 제2 신호(S2)를 출력한다.

제3 OR 게이트(OR3)에는 제1 블록(221)의 제3 플립플롭(F3)의 출력과 제2 블록(222)의 제1 플립플롭(F1)의 출력이 입력된다. 제1 블록(221)의 제3 플립플롭(F3)은 제3 신호(S3)를 마스크하고, 제2 블록(222)의 제1 플립플롭(F1)은 제1 신호(S1)를 출력한다. 따라서, 제3 OR 게이트(OR3)는 OR 연산에 의해 제2 블록(222)의 제1 플립플롭(F1)의 출력인 제1 신호(S1)를 출력한다.

종합해보면, 신호 출력 방향 제어 회로(220)는 옵션 신호(OPT)가 로우 로직 레벨(L)로 발생하는 경우 제1 출력신호(OUT1)로 제3 신호(S3)를 출력하고, 제2 출력신호(OUT2)로 제2 신호(S2)를 출력하며, 제3 출력신호(OUT3)로 제1 신호(S1)를 출력한다. 즉, 신호 출력 방향 제어 회로(220)는 옵션 신호(OPT)가 로우 로직 레벨(L)로 발생하는 경우, 입력신호들을 역방향으로 출력한다. 따라서, 신호 송신부(210)의 출력단자들과 신호 수신부(230)의 입력단자들이 도 3b와 같이 서로 반대로 배치된 경우, 신호 출력 방향 제어 회로(220)는 신호 송신부(210)로부터 입력받은 신호들을 역방향으로 신호 수신부(230)로 출력하므로, FPC를 꼬아서 연결할 필요가 없다. 그러므로, 배선 저항의 증가로 인한 신호 왜곡이나 신호 딜레이(delay)를 줄일 수 있으므로, 신호 품질을 높일 수 있다.

또한, 신호 출력 방향 제어 회로(220)는 하이 로직 레벨(H)의 클럭 신호(CLK)에 동기하여 제1 내지 제3 신호(S1~S3)를 출력한다. 즉, 신호 출력 방향 제어 회로(220)는 제1 내지 제3 신호(S1~S3)가 서로 다른 타이밍에 입력되더라도 입력된 신호들을 동시에 출력하는 래치(latch) 역할을 한다. 따라서, 입력신호들 간의 딜레이를 줄일 수 있으므로, 신호 품질을 높일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 110: 게이트 구동부
120: 데이터 구동부 130: 타이밍 컨트롤러
140: 호스트 시스템 210: 신호 송신부
220: 신호 출력 방향 제어 회로 221: 제1 블록
222: 제2 블록 223: OR 게이트부
230: 신호 수신부 240: FPC

Claims

출력단자를 통해 신호를 송신하는 신호 송신부;
입력단자를 통해 상기 신호 송신부로부터의 신호를 입력받는 신호 수신부; 및
상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 대응되도록 배치된 경우 상기 신호 송신부로부터의 신호를 순방향으로 출력하고, 상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 반대로 배치된 경우 상기 신호 송신부로부터의 신호를 역방향으로 출력하는 신호 출력 방향 제어 회로를 포함하는 표시장치.
제 1 항에 있어서,
상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 대응되도록 배치된 경우 하이 로직 레벨의 옵션 신호가 상기 신호 출력 방향 제어 회로에 입력되고, 상기 신호 송신부의 출력단자와 상기 신호 수신부의 입력단자가 서로 반대로 배치된 경우 로우 로직 레벨의 옵션 신호가 상기 신호 출력 방향 제어 회로에 입력되는 것을 특징으로 하는 표시장치.
제 2 항에 있어서,
상기 신호 출력 방향 제어 회로는,
다수의 플립플롭을 순방향으로 배치하여 상기 하이 로직 레벨의 옵션 신호가 입력되는 경우 상기 신호 송신부로부터 입력된 신호를 순방향으로 출력하는 제1 블록;
상기 다수의 플립플롭을 역방향으로 배치하여 상기 로우 로직 레벨의 옵션 신호가 입력되는 경우 상기 신호 송신부로부터 입력된 신호를 역방향으로 출력하는 제2 블록; 및
상기 제1 블록의 출력과 상기 제2 블록의 출력을 OR 연산하는 OR 게이트부를 포함하는 것을 특징으로 하는 표시장치.
제 3 항에 있어서,
상기 제1 블록의 다수의 플립플롭은,
상기 하이 로직 레벨의 옵션 신호가 입력되는 경우 상기 신호 송신부로부터 입력된 신호를 소정의 주기마다 하이 로직 레벨로 발생하는 클럭 신호에 동기하여 출력하고, 상기 로우 로직 레벨의 옵션 신호가 입력되는 경우 상기 신호 송신부로부터 입력된 신호를 마스크하는 것을 특징으로 하는 표시장치.
제 3 항에 있어서,
상기 제2 블록은 상기 하이 로직 레벨의 옵션 신호를 상기 로우 로직 레벨로 반전시키고, 상기 로우 로직 레벨의 옵션 신호를 상기 하이 로직 레벨로 반전시키는 인버터를 더 포함하고,
상기 제2 블록의 다수의 플립플롭은,
상기 인버터에 의해 반전된 하이 로직 레벨의 옵션 신호가 입력되는 경우 상기 신호 송신부로부터 입력된 신호를 소정의 주기마다 하이 로직 레벨로 발생하는 클럭 신호에 동기하여 출력하고, 상기 인버터에 의해 반전된 로우 로직 레벨의 옵션 신호가 입력되는 경우 상기 신호 송신부로부터 입력된 신호를 마스크하는 것을 특징으로 하는 표시장치.
제 3 항에 있어서,
상기 OR 게이트부는,
상기 제1 블록의 플립플롭의 출력과 제2 블록의 플립플롭의 출력을 OR 연산하는 다수의 OR 게이트를 포함하는 것을 특징으로 하는 표시장치.
제 6 항에 있어서,
상기 다수의 OR 게이트 중 제k OR 게이트는,
상기 신호 송신부가 제1 내지 제n 신호를 출력할 때, 상기 제1 블록의 제k 플립플롭의 출력과 상기 제2 블록의 제n-k+1 플립플롭의 출력을 입력받고, 상기 제1 블록의 제k 플립플롭의 출력과 상기 제2 블록의 제n-k+1 플립플롭의 출력을 OR 연산하여 출력하되, k는 1 이상 n 이하인 것을 특징으로 하는 표시장치.
제 7 항에 있어서,
상기 제1 블록의 제k 플립플롭은,
상기 신호 송신부로부터 제k 신호를 입력받고, 상기 하이 로직 레벨의 옵션 신호가 입력되는 경우 상기 제k 신호를 출력하며, 상기 로우 로직 레벨의 옵션 신호가 입력되는 경우 제k 신호를 마스크하는 것을 특징으로 하는 표시장치.
제 7 항에 있어서,
상기 제2 블록의 제k 플립플롭은,
상기 신호 송신부로부터 제n-k+1 신호를 입력받고, 상기 하이 로직 레벨의 옵션 신호가 입력되는 경우 상기 제n-k+1 신호를 출력하고, 상기 로우 로직 레벨의 옵션 신호가 입력되는 경우 제n-k+1 신호를 마스크하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
데이터 라인들과, 상기 데이터 라인들과 교차되는 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널;
입력된 영상 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동부;
상기 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하는 게이트 구동부; 및
상기 게이트 구동부와 상기 데이터 구동부의 타이밍을 제어하는 타이밍 컨트롤러를 포함하고,
상기 신호 송신부는 상기 타이밍 컨트롤러의 신호 송신부이고, 상기 신호 수신부는 상기 데이터 구동부의 신호 수신부, 또는 상기 게이트 구동부의 신호 수신부인 것을 특징으로 하는 표시장치.