KR101812702B1 - Thin film transistor and Method of manufacturing the same - Google Patents

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Abstract

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 게이트 전극과, 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극과, 게이트 전극과 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막과, 게이트 절연막과 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고, 활성층은 IGZO 박막을 이용하여 형성하며, IGZO 박막은 화학적 증착 공정을 이용하여 적어도 이중 구조로 형성하는 박막 트랜지스터 및 그 제조 방법이 제시된다.The present invention relates to a thin film transistor and a method of manufacturing the same. The thin film transistor includes a gate electrode, a source electrode and a drain electrode spaced apart from each other in the vertical direction and spaced apart from each other in the horizontal direction, and a source electrode formed between the gate electrode and the source electrode and the drain electrode A thin film transistor comprising a gate insulating film, an active layer formed between a gate insulating film and a source electrode and a drain electrode, wherein the active layer is formed using an IGZO thin film, and the IGZO thin film is formed in at least a double structure using a chemical vapor deposition process, A method is presented.

Description

박막 트랜지스터 및 그 제조 방법{Thin film transistor and Method of manufacturing the same}Thin film transistor and method of manufacturing same

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 금속 산화물 반도체 박막을 활성층으로 이용하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor using a metal oxide semiconductor thin film as an active layer and a manufacturing method thereof.

박막 트랜지스터(Thin Film Transistor; TFT)는 액정 표시 장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소오스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다.A thin film transistor (TFT) is used as a circuit for independently driving each pixel in a liquid crystal display (LCD) or an organic EL (Electro Luminescence) display device. Such a thin film transistor is formed with a gate line and a data line on a lower substrate of a display device. That is, the thin film transistor includes a gate electrode which is a part of a gate line, an active layer which is used as a channel, a source electrode and a drain electrode which are a part of the data line, and a gate insulating film.

이러한 박막 트랜지스터의 활성층은 게이트 전극과 소오스/드레인 전극 사이에서 채널 역할을 하며, 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 형성하였다. 그러나, 실리콘을 이용한 박막 트랜지스터 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라 휘어지지 않아 플렉서블 표시 장치로 이용할 수 없는 단점이 있다. 이를 해결하기 위해 금속 산화물이 최근에 많이 연구되고 있다. 또한, 고속 소자 구현, 즉 이동도(mobility) 향상을 위해 전하 농도(carrier concentration)가 높고 전기 전도도가 우수한 결정질 박막을 활성층에 적용하는 것이 바람직하다.The active layer of the thin film transistor serves as a channel between the gate electrode and the source / drain electrode, and is formed using amorphous silicon or crystalline silicon. However, since the thin film transistor substrate using silicon needs to use a glass substrate, it is not only bulky but also can not be used as a flexible display device because it is not bent. To solve this problem, metal oxides have been recently studied. In order to realize a high-speed device, that is, to improve mobility, it is preferable to apply a crystalline thin film having a high carrier concentration and an excellent electric conductivity to the active layer.

이러한 금속 산화물로서 징크옥사이드(Zinc Oxide; ZnO) 박막에 대한 연구가 활발히 진행되고 있다. ZnO 박막은 저온에서도 쉽게 결정이 성장되는 특성을 가지고 있으며, 높은 전하 농도와 이동도를 확보하는데 우수한 물질로 알려져 있다. 그러나, ZnO 박막은 대기중에 노출되었을 때 막질이 불안정하고, 그에 따라 박막 트랜지스터의 안정성(stability)을 저하시키는 단점이 있다.
Studies on zinc oxide (ZnO) thin films as metal oxides have been actively conducted. ZnO thin films have a characteristic of easily growing crystals even at low temperatures and are known as excellent materials for securing high charge concentration and mobility. However, the ZnO thin film is disadvantageous in that the film quality is unstable when exposed to the atmosphere, thereby lowering the stability of the thin film transistor.

본 발명은 활성층으로 인듐갈륨징크옥사이드(이하, IGZO라 함) 박막을 이용하여 활성층의 막질을 향상시켜 안정성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.The present invention provides a thin film transistor which can improve the stability of an active layer by using a thin film of indium gallium zinc oxide (hereinafter referred to as IGZO) as an active layer, and a method of manufacturing the thin film transistor.

본 발명은 증착 공정이 진행되더라도 IGZO 박막의 조성이 변화되지 않아 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.The present invention provides a thin film transistor and a method of manufacturing the same that can improve reliability without changing the composition of an IGZO thin film even if a deposition process is proceeded.

본 발명은 IGZO 박막을 다층 구조로 형성할 수 있고, 각 층의 조성비를 다르게 조절할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.The present invention provides a thin film transistor capable of forming an IGZO thin film in a multilayer structure and controlling the composition ratio of each layer differently, and a manufacturing method thereof.

본 발명은 활성층으로 이용되는 IGZO 박막을 원자층 증착 등의 화학적 증착 방식으로 형성하는 박막 트랜지스터 및 그 제조 방법을 제공한다.
The present invention provides a thin film transistor in which an IGZO thin film used as an active layer is formed by a chemical vapor deposition method such as atomic layer deposition and a method for manufacturing the thin film transistor.

본 발명의 일 양태에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극; 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 및 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고, 상기 활성층은 화학적 증착 공정을 이용하여 도핑된 ZnO 박막을 적어도 하나 이상 형성한다.According to one aspect of the present invention, a thin film transistor includes: a gate electrode; Source and drain electrodes spaced vertically from the gate electrode and spaced apart from each other in the horizontal direction; A gate insulating film formed between the gate electrode and the source electrode and the drain electrode; And an active layer formed between the gate insulating layer and the source electrode and the drain electrode, wherein the active layer forms at least one doped ZnO thin film using a chemical vapor deposition process.

상기 도핑된 ZnO 박막에서 도핑 원소는 3족 또는 4족 원소이고, 상기 도핑 원소는 Ga, In 또는 Sn 원소의 적어도 하나이다. In the doped ZnO thin film, the doping element is a Group 3 or Group 4 element, and the doping element is at least one of Ga, In, or Sn.

상기 활성층 상에 형성된 보호막을 더 포함하고, 상기 보호막은 상기 소오스 전극 및 드레인 전극 사이의 상기 활성층 상에 형성된다.
And a protective film formed on the active layer, wherein the protective film is formed on the active layer between the source electrode and the drain electrode.

본 발명의 다른 양태에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극; 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 및 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고, 상기 활성층은 IGZO 박막을 이용하여 형성하며, 상기 IGZO 박막은 화학적 증착 공정을 이용하여 적어도 이중 구조로 형성한다.According to another aspect of the present invention, a thin film transistor includes a gate electrode; Source and drain electrodes spaced vertically from the gate electrode and spaced apart from each other in the horizontal direction; A gate insulating film formed between the gate electrode and the source electrode and the drain electrode; And an active layer formed between the gate insulating layer and the source and drain electrodes, wherein the active layer is formed using an IGZO thin film, and the IGZO thin film is formed at least of a dual structure using a chemical vapor deposition process.

상기 IGZO 박막은 ALD에 의해 형성된 제 1 IGZO 박막과 CVD에 의해 형성된 제 2 IGZO 박막이 적층되어 형성된다.The IGZO thin film is formed by laminating a first IGZO thin film formed by ALD and a second IGZO thin film formed by CVD.

상기 IGZO 박막은 ALD에 의해 형성된 제 1 IGZO 박막과 유사 ALD에 의해 형성된 제 2 IGZO 박막과 CVD에 의해 형성된 제 3 IGZO 박막이 적층되어 형성된다.The IGZO thin film is formed by stacking a first IGZO thin film formed by ALD, a second IGZO thin film formed by a similar ALD, and a third IGZO thin film formed by CVD.

상기 제 1 IGZO 박막은 상기 게이트 전극 측에 형성되고, 제 1 IGZO 박막은 반응 가스로 O3를 사용하여 형성된다.The first IGZO thin film is formed on the gate electrode side, and the first IGZO thin film is formed using O 3 as a reactive gas.

상기 적어도 이중 구조의 IGZO 박막은 조성비가 다르고, 상기 제 1 IGZO 박막은 상기 제 2 IGZO 박막 및 제 3 IGZO 박막에 비해 이동도 및 전도도가 높다.The IGZO thin film of the at least double structure has a different composition ratio and the first IGZO thin film has higher mobility and conductivity than the second IGZO thin film and the third IGZO thin film.

상기 제 1 IGZO 박막은 상기 제 2 IGZO 박막 및 제 3 IGZO 박막에 비해 인듐, 갈륨 및 징크의 적어도 어느 하나의 함유량이 많다.
The first IGZO thin film contains at least one of indium, gallium, and zinc in a larger amount than the second IGZO thin film and the third IGZO thin film.

본 발명의 또다른 양태에 따른 박막 트랜지스터의 제조 방법은 기판이 제공되는 단계; 상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 활성층을 형성하는 단계; 상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 활성층은 IGZO 박막으로 형성되고, 상기 IGZO 박막은 화학적 증착 공정으로 적어도 이중 구조로 형성된다.According to another aspect of the present invention, a method of manufacturing a thin film transistor includes: providing a substrate; Forming a gate electrode on the substrate and forming a gate insulating film thereon; Forming an active layer on the gate insulating layer; And forming a source electrode and a drain electrode on the active layer, wherein the active layer is formed of an IGZO thin film, and the IGZO thin film is formed in at least a dual structure by a chemical vapor deposition process.

상기 활성층 상에 보호막을 형성한 후 상기 소오스 전극 및 드레인 전극 사이에 잔류하도록 패터닝하는 단계를 더 포함한다.Forming a protective film on the active layer, and patterning the protective film so as to remain between the source electrode and the drain electrode.

상기 IGZO 박막은 ALD에 의해 제 1 IGZO 박막을 형성하고, 그 상부에 CVD에 의해 제 2 IGZO 박막을 형성한다.The IGZO thin film is formed by ALD to form a first IGZO thin film, and the second IGZO thin film is formed thereon by CVD.

상기 IGZO 박막은 ALD에 의해 제 1 IGZO 박막을 형성하고 그 상부에 유사 ALD에 의해 제 2 IGZO 박막을 형성한 후 CVD에 의해 제 3 IGZO 박막을 형성한다.The IGZO thin film has a first IGZO thin film formed by ALD, a second IGZO thin film is formed with a similar ALD thereon, and then a third IGZO thin film is formed by CVD.

상기 적어도 이중 구조의 IGZO 박막은 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스의 유입량을 조절하여 조성비가 다르게 형성된다.The IGZO thin film having the at least double structure has a composition ratio different from that of the indium source, the gallium source, the zinc source, and the oxidizing source.

상기 제 1 IGZO 박막은 상기 제 2 IGZO 박막 및 제 3 IGZO 박막에 비해 이동도 및 전도도 높도록 형성된다.The first IGZO thin film is formed to have higher mobility and conductivity than the second IGZO thin film and the third IGZO thin film.

상기 제 1 IGZO 박막 또는 상기 제 2 IGZO 박막은 반응 가스로 산소가 포함된 물질을 이용하여 형성하고, 상기 반응 가스는 O2, O3, H2O, N2O, CO2, 산소 플라즈마 중 하나의 가스 또는 혼합 가스를 이용하는 박막 트랜지스터의 제조 방법.
The first IGZO thin film or the second IGZO thin film is formed using a material containing oxygen as a reactive gas, and the reactive gas is formed of O 2 , O 3 , H 2 O, N 2 O, CO 2 , A method of manufacturing a thin film transistor using one gas or a mixed gas.

본 발명의 실시 예들은 원자층 증착을 포함하는 화학적 증착 방식으로 IGZO 박막을 형성하고, 이를 박막 트랜지스터의 활성층으로 이용한다. 즉, 반응 챔버 내에 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스를 선택적으로 유입하여 기판 상에 IGZO 박막을 형성한다. 또한, 서로 다른 화학적 증착 공정을 이용하여 적어도 이중 구조의 IGZO 박막을 형성하는데, ALD 공정을 이용한 제 1 IGZO 박막과 CVD 공정을 이용한 제 2 IGZO 박막을 적층하여 형성할 수도 있고, ALD 공정을 이용한 제 1 IGZO 박막과 유사 ALD 공정을 이용한 제 2 IGZO 박막과 CVD 공정을 이용한 제 3 IGZO 박막을 적층하여 형성할 수도 있다. 뿐만 아니라, 복수 층의 IGZO 박막의 조성을 다르게 하여 형성할 수도 있다.Embodiments of the present invention form an IGZO thin film by a chemical vapor deposition method including atomic layer deposition and use it as an active layer of a thin film transistor. That is, an indium source, a gallium source, a zinc source, and an oxidizing source are selectively introduced into the reaction chamber to form an IGZO thin film on the substrate. In addition, the IGZO thin film having at least a dual structure may be formed by using different chemical vapor deposition processes. Alternatively, the first IGZO thin film using the ALD process and the second IGZO thin film using the CVD process may be laminated, 1 IGZO thin film and a second IGZO thin film using an ALD process and a third IGZO thin film using a CVD process. In addition, the IGZO thin film of a plurality of layers may be formed with different compositions.

본 발명에 의하면, 활성층으로 이용되는 IGZO 박막을 화학적 증착 방식으로 형성함으로써 증착 공정이 진행될수록 박막의 특성이 변화되어 신뢰성을 저하시키는 종래의 스퍼터링에 의한 IGZO 박막의 문제점을 해결할 수 있다. 즉, 소오스의 유입량을 일정하게 유지할 수 있어 증착 공정이 진행되어도 박막의 조성이 변화되지 않고, 그에 따라 신뢰성 저하를 방지할 수 있다.According to the present invention, since the IGZO thin film used as the active layer is formed by the chemical vapor deposition method, the characteristics of the thin film are changed as the deposition process progresses, thereby solving the problem of the conventional sputtering IGZO thin film. That is, the inflow amount of the source can be kept constant, so that the composition of the thin film is not changed even if the deposition process is proceeded, and the reliability can be prevented from deteriorating.

또한, 게이트 절연막에 인접한 활성층은 막질 및 계면 특성이 우수한 ALD 공정을 이용한 IGZO 박막으로 형성하고, 이를 프론트 채널로 이용할 수 있어 박막 트랜지스터의 동작 속도를 향상시킬 수 있다.In addition, the active layer adjacent to the gate insulating film can be formed of an IGZO thin film using an ALD process having excellent film quality and interfacial characteristics, and can be used as a front channel, thereby improving the operation speed of the thin film transistor.

그리고, 복수의 IGZO 박막의 조성을 다르게 형성하여 프론트 채널 및 백 채널로 이용할 수 있다. 즉, 제 1 IGZO 박막의 인듐 및 갈륨 조성을 제 2 IGZO 박막의 인듐 및 갈륨 조성보다 높게 하여 제 1 IGZO 박막의 이동도 및 전도도가 제 2 IGZO 박막의 전도도보다 높게 함으로써 제 1 IGZO 박막을 프론트 채널로 이용하고 제 2 IGZO 박막을 백 채널로 이용할 수 있다.
Further, a plurality of IGZO thin films may be formed in different compositions to be used as a front channel and a back channel. That is, by increasing the indium and gallium composition of the first IGZO thin film to be higher than the indium and gallium composition of the second IGZO thin film, the mobility and the conductivity of the first IGZO thin film are made higher than the conductivity of the second IGZO thin film, And the second IGZO thin film can be used as a back channel.

도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 특성 그래프.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도.
도 5는 본 발명에 따른 박막 트랜지스터의 제조에 적용되는 증착 장치의 일 개략도.
도 6 및 도 7은 본 발명에 적용되는 ALD 및 유사 ALD의 공정 사이클의 개념도.
도 8 내지 도 11은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention;
FIG. 2 and FIG. 3 are characteristic graphs of a thin film transistor according to an embodiment of the present invention.
4 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
FIG. 5 is a schematic view of a deposition apparatus applied to manufacture a thin film transistor according to the present invention. FIG.
Figures 6 and 7 are conceptual diagrams of a process cycle of an ALD and similar ALD applied to the present invention.
8 to 11 are sectional views of devices in order to explain a method of manufacturing a thin film transistor according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of other various forms of implementation, and that these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know completely. In the drawings, the thickness is enlarged to clearly illustrate the various layers and regions, and the same reference numerals denote the same elements in the drawings. Also, where a portion such as a layer, film, region, or the like is referred to as being "on top" or "on" another portion, it is not necessarily the case that each portion is "directly above" And the case where there is another part between the parts.

도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도로서, 버텀 게이트(Bottom gate)형 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention, which is a cross-sectional view of a bottom gate type thin film transistor.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성되며 제 1 IGZO 박막(132)과 제 2 IGZO 박막(134)이 적층된 활성층(130)과, 활성층(130) 상에 상호 이격되어 형성된 소오스 전극(140a) 및 드레인 전극(140b)을 포함한다.1, a thin film transistor according to an embodiment of the present invention includes a gate electrode 110 formed on a substrate 100, a gate insulating film 120 formed on the gate electrode 110, a gate insulating film 120 A source electrode 140a and a drain electrode 140b formed on the active layer 130 and spaced apart from each other on the active layer 130. The active layer 130 includes a first IGZO thin film 132 and a second IGZO thin film 134, .

기판(100)은 투명 기판을 이용할 수 있는데, 예를 들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다. 또한, 기판(100)은 반사형 기판이 이용될 수 있는데, 예를들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(100)으로 메탈 기판을 이용할 경우 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다. 이는 메탈 기판과 게이트 전극(110)의 단락을 방지하고, 메탈 기판으로부터 금속 원자의 확산을 방지하기 위함이다. 이러한 절연막으로는 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3) 또는 이를의 화합물 중 적어도 하나를 포함하는 물질을 이용할 수 있다. 이와 더불어 티타늄나이트라이드(TiN), 티타늄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 또는 이들의 화합물중 적어도 하나를 포함하는 무기 물질을 절연막 하부에 확산 방지막으로 이용할 수 있다.The substrate 100 may be a transparent substrate. For example, a plastic substrate (PE, PES, PET, PEN, etc.) may be used for a silicon substrate, a glass substrate, or a flexible display. Also, the substrate 100 may be a reflective substrate, for example, a metal substrate may be used. The metal substrate may be formed of stainless steel, titanium (Ti), molybdenum (Mo), or an alloy thereof. On the other hand, when a metal substrate is used as the substrate 100, it is preferable to form an insulating film on the metal substrate. This is to prevent a short circuit between the metal substrate and the gate electrode 110 and prevent diffusion of metal atoms from the metal substrate. As such an insulating film, a material including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), or a compound thereof can be used. In addition, an inorganic material containing at least one of titanium nitride (TiN), titanium aluminum nitride (TiAlN), silicon carbide (SiC), or a compound thereof may be used as a diffusion preventing film under the insulating film.

게이트 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 전극(110)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열, 은(Ag) 계열 또는 구리(Cu) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.The gate electrode 110 may be formed using a conductive material such as aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and copper (Cu), or an alloy containing them. In addition, the gate electrode 110 can be formed as a single layer as well as multiple layers of a plurality of metal layers. That is, a metal layer of chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) or the like having excellent physical and chemical properties and an aluminum (Al) Of the metal layer.

게이트 절연막(120)은 적어도 게이트 전극(110) 상부에 형성된다. 즉, 게이트 절연막(120)은 게이트 전극(110)의 상부 및 측부를 포함한 기판(100) 상에 형성될 수 있다. 게이트 절연막(120)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3), 지르코니아(ZrO2)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있다.A gate insulating film 120 is formed at least on the gate electrode 110. That is, the gate insulating film 120 may be formed on the substrate 100 including the top and sides of the gate electrode 110. The gate insulating film 120 is formed of an inorganic insulating film containing silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), and zirconia (ZrO 2 ) ≪ / RTI > and / or < / RTI >

활성층(130)은 게이트 절연막(120) 상에 형성되며, 적어도 일부가 게이트 전극(110)과 중첩되도록 형성된다. 활성층(130)은 ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 3족 또는 4족 원소, 예를 들어 인듐(In), 갈륨(Ga), 주석(Sn) 원소의 적어도 하나를 도핑함으로써 비정질 ZnO 박막을 유도하여 박막 트랜지스터의 안정성을 개선할 수 있다. 예를 들어 활성층(130)은 ZnO 박막에 인듐 및 갈륨을 도핑한 IGZO 박막으로 형성될 수 있다. 그런데, IGZO 박막은 일반적으로 IGZO 타겟을 이용한 스퍼터링에 의해 형성하는데, IGZO 박막을 스퍼터링으로 형성하면 박막의 증착이 진행될수록 박막의 조성이 변화되어 순차적으로 형성된 IGZO 박막의 막질이 균일하지 않은 문제가 있다. 즉, IGZO 타겟 내의 결정 구조 및 그레인이 불규칙하기 때문에 IGZO 박막의 증착이 진행될수록 박막의 조성이 변화되고, 그에 따라 막질이 균일하지 않게 된다. 따라서, 동일 챔버 내에서 동일 프로세스로 제조된 박막 트랜지스터들의 특성이 서로 다르고, 그에 따라 신뢰성이 저하된다. 또한, 활성층(130)을 필요에 따라 조성이 다른 복수의 층으로 형성할 수 있는데, IGZO 타겟은 하나의 조성으로만 제작되기 때문에 이러한 다층 구조의 활성층(130)을 형성하기 어렵다. 즉, IGZO 타겟을 이용한 스퍼터링 공정으로는 조성이 다른 다층 구조의 액티브층을 형성할 수 없다. 따라서, 본 발명은 IGZO 박막을 이용한 활성층(130)을 원자층 증착(Atomic layer Deposition; 이하 ALD라 함), 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 함) 등의 화학적 증착 방식으로 형성한다. 예를 들어, 활성층(130)은 적어도 이중 구조로 형성될 수 있는데, 게이트 절연막(120)에 인접하는 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 1 IGZO 박막(134) 상에 CVD 공정으로 제 2 IGZO 박막(134)을 형성할 수 있다. 제 1 및 제 2 IGZO 박막(132, 134)은 인듐 소오스, 갈륨 소오스 및 징크 소오스와 산화 소오스를 이용하여 형성할 수 있다. 예를 들어 인듐 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, 갈륨 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 징크 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)2)(DMZ) 등을 이용할 수 있다. 또한, 산화 소오스로는 산소가 포함된 물질, 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. 활성층(130)은 게이트 절연막(120)과 인접한 제 1 IGZO 박막(132)을 ALD 공정으로 형성하고, 프론트 채널(front channel)로 이용할 수 있다. 이는 ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하기 때문에 채널 형성에 중요한 프론트 채널(front channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (+) 전압이 인가되면 게이트 절연막(120) 상부의 활성층(130) 일부에 (-) 전하가 쌓여 프론트 채널을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 따라서, 프론트 채널 영역은 이동도가 우수한 물질로 형성하는 것이 바람직한데, ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하여 이동도가 우수하게 된다. 그런데, ALD 공정을 이용하는 경우 공정 속도가 느려 생산성이 저하되기 때문에 제 1 IGZO 박막(132) 상의 제 2 IGZO 박막(134)은 CVD 공정으로 형성한다. CVD 공정을 이용하면 고속 증착이 가능하므로 생산성을 향상시킬 수 있다. 한편, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, TMGa는 산소(O2)와 반응성이 떨어지므로 오존(O3)을 이용하는 것이 바람직하고, 산소(O2)를 이용하는 경우에는 플라즈마 상태로 여기시켜 이용할 수 있다. 산소 뿐만 아니라 N2O, CO2도 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 하여 형성하여 백 채널(back channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (-) 전압이 인가되면 (-) 전하는 소오스 전극(140a) 및 드레인 전극(140b) 하부의 활성층(130) 일부에 쌓이게 된다. 따라서, 백 채널은 전하 이동을 방지할 수 있는 조성, 즉 전도성이 프론트 채널로 작용하는 제 1 IGZO 박막(132)보다 낮도록 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)와 다르게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 예를 들어, 제 2 IGZO 박막(134)의 인듐 및 갈륨의 조성을 제 1 IGZO 박막(132)보다 적게 할 수 있다. 이렇게 하면 제 1 IGZO 박막(132)과 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 이러한 제 1 IGZO 박막(132)은 5∼50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200∼300Å의 두께로 형성할 수 있다.The active layer 130 is formed on the gate insulating layer 120, and at least a part of the active layer 130 is formed to overlap with the gate electrode 110. In order to improve the film quality of the ZnO thin film, the active layer 130 may be formed by doping at least one element of Group 3 or Group 4 elements such as indium (In), gallium (Ga), and tin (Sn) The stability of the thin film transistor can be improved. For example, the active layer 130 may be formed of an IGZO thin film doped with indium and gallium in a ZnO thin film. Generally, the IGZO thin film is formed by sputtering using an IGZO target. However, when the IGZO thin film is formed by sputtering, the composition of the thin film is changed as the deposition of the thin film progresses, and the film quality of the sequentially formed IGZO thin film is not uniform . That is, since the crystal structure and grain in the IGZO target are irregular, the composition of the thin film is changed as the deposition of the IGZO thin film progresses, and the film quality becomes uneven. Therefore, the characteristics of the thin film transistors fabricated in the same process in the same chamber are different from each other, and thus the reliability is lowered. In addition, the active layer 130 may be formed of a plurality of layers having different compositions as necessary. Since the IGZO target is formed only in one composition, it is difficult to form the active layer 130 having such a multilayer structure. That is, a sputtering process using an IGZO target can not form a multi-layered active layer having a different composition. Accordingly, the active layer 130 using the IGZO thin film is formed by a chemical vapor deposition method such as atomic layer deposition (ALD) or chemical vapor deposition (CVD). The first IGZO thin film 132 adjacent to the gate insulating film 120 may be formed by an ALD process and may be formed on the first IGZO thin film 134 by CVD The second IGZO thin film 134 can be formed. The first and second IGZO thin films 132 and 134 may be formed using an indium source, a gallium source, a zinc source, and an oxidizing source. For example, as the indium source, trimethyl indium (In (CH 3 ) 3 ) (TMIn) or the like can be used. As the gallium source, trimethyl gallium (Ga (CH 3 ) 3 As the zinc source, Diethyl Zinc (Zn (C 2 H 5 ) 2 ) (DEZ), Dimethyl Zinc (Zn (CH 3) 2) (DMZ) and the like can be used. As the oxidizing source, at least one of oxygen-containing materials such as oxygen (O 2 ), ozone (O 3 ), water vapor (H 2 O), N 2 O and CO 2 can be used. The active layer 130 may be formed by an ALD process using the first IGZO thin film 132 adjacent to the gate insulating layer 120 and may be used as a front channel. This is because the first IGZO thin film 132 formed by the ALD process has excellent film quality and interfacial characteristics and thus can be used as a front channel important for channel formation. That is, when a positive (+) voltage is applied to the gate electrode 110, (-) charges are accumulated in a portion of the active layer 130 above the gate insulating layer 120 to form a front channel. As the current flows through the front channel well The mobility is excellent. Therefore, it is preferable that the front channel region is formed of a material having excellent mobility. The first IGZO thin film 132 formed by the ALD process has excellent film quality and excellent interfacial property, and thus has excellent mobility. However, when the ALD process is used, the second IGZO thin film 134 on the first IGZO thin film 132 is formed by the CVD process because the process speed is slow and the productivity is lowered. The use of the CVD process enables high-speed deposition, thereby improving productivity. On the other hand, to the oxidation source of ALD processes, but can take advantage of a material comprising oxygen, TMGa is the case of using oxygen (O 2) and the reactivity and diminish desirable to use ozone (O 3), and oxygen (O 2) Can be used by being excited into a plasma state. Not only oxygen but also N 2 O and CO 2 can be excited into a plasma state. As the oxidizing source in the CVD process, a mixture of oxygen, ozone, steam and oxygen, a mixture of water vapor and ozone, and an oxygen plasma can be used, and it is most preferable to use a mixture of water vapor and oxygen, water vapor and ozone . Meanwhile, the second IGZO thin film 134 may be formed as a back channel by forming the second IGZO thin film 134 in a different composition ratio from the first IGZO thin film 132. That is, when a negative voltage is applied to the gate electrode 110, the negative electric charge is accumulated in the active layer 130 under the source electrode 140a and the drain electrode 140b. Therefore, the back channel forms a second IGZO thin film 134 so that the composition can prevent charge transfer, that is, the conductivity is lower than that of the first IGZO thin film 132 serving as a front channel. For this, the inflow amount of at least one of the indium source, the gallium source and the zinc source can be adjusted to be different from that of the first IGZO thin film 132, and the inflow amount of the oxidizing source can also be adjusted. For example, the composition of indium and gallium of the second IGZO thin film 134 can be made smaller than that of the first IGZO thin film 132. Thus, the characteristics of the first IGZO thin film 132 and the second IGZO thin film 134, for example, mobility and electric conductivity can be controlled. The first IGZO thin film 132 may be formed to a thickness of 5 to 50 ANGSTROM and the second IGZO thin film 134 may be formed to a thickness of 200 ANGSTROM to 300 ANGSTROM.

소오스 전극(140a) 및 드레인 전극(140b)은 활성층(130) 상부에 형성되며, 게이트 전극(110)과 일부 중첩되어 게이트 전극(110)을 사이에 두고 상호 이격되어 형성된다. 소오스 전극(140a) 및 드레인 전극(140b)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(110)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소오스 전극(140a) 및 드레인 전극(140b)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다.
The source electrode 140a and the drain electrode 140b are formed on the active layer 130 and are spaced apart from each other with the gate electrode 110 interposed therebetween. The source electrode 140a and the drain electrode 140b may be formed by the same process using the same material and may be formed using a conductive material. For example, aluminum (Al), neodymium (Nd), silver Ag, Cr, Ti, Ta, and Mo, or an alloy containing any of these metals. That is, the gate electrode 110 may be formed of the same material as the gate electrode 110, but may be formed of another material. In addition, the source electrode 140a and the drain electrode 140b may be formed as a single layer as well as multiple layers of a plurality of metal layers.

도 2 및 도 3은 본 발명의 일 실시 예에 따른 IGZO 박막을 활성층으로 이용하는 박막 트랜지스터의 특성 그래프를 도시한 것으로, 도 2는 게이트 전압에 따른 드레인-소오스 전류(IDS) 그래프이고, 도 3은 도 2의 Y축의 드레인-소오스 전류(IDS)를 지수로 표시한 것이다. 도시된 바와 같이 게이트 전압이 0V 이상 인가되면 드레인과 소오스 사이에 터널링이 발생되고, 그에 따라 드레인-소오스 전류가 흐르게 되어 선형적인 특성을 나타낸다. 또한, 게이트 전압이 소정 전압, 예를 들어 10V 이상이 되면 드레인-소오스 전류가 포화된다. 이러한 특성 그래프는 다른 박막 트랜지스터, 예를 들어 스퍼터링으로 IGZO 박막을 형성한 박막 트랜지스터의 특성 그래프와 유사하다. 따라서, 화학적 증착 방식으로 IGZO 박막을 형성하고 이를 활성층으로 이용하는 본 발명에 따른 박막 트랜지스터는 박막 트랜지스터로서 정상 동작함을 알 수 있다.
2 and 3 are graphs illustrating characteristics of a thin film transistor using an IGZO thin film as an active layer according to an embodiment of the present invention. FIG. 2 is a graph of drain-source current (I DS ) Represents the drain-source current I DS of the Y-axis in FIG. 2 as an exponent. As shown, when a gate voltage of 0 V or more is applied, tunneling occurs between the drain and the source, and a drain-source current flows to exhibit a linear characteristic. Further, when the gate voltage becomes a predetermined voltage, for example, 10 V or more, the drain-source current is saturated. This characteristic graph is similar to the characteristic graph of a thin film transistor in which an IGZO thin film is formed by another thin film transistor, for example, sputtering. Therefore, it can be seen that the thin film transistor according to the present invention, which forms an IGZO thin film by a chemical vapor deposition method and uses it as an active layer, operates normally as a thin film transistor.

상기한 바와 같이 본 발명의 일 실시 예에 따른 박막 트랜지스터는 활성층(130)을 금속 산화물 반도체, 특히 IGZO 박막을 이용하여 형성하며, ALD 공정 및 CVD 공정으로 제 1 및 제 2 IGZO 박막(132, 134)의 적층 구조로 형성할 수 있다. 이때, 제 1 및 제 2 IGZO 박막(132, 134)의 조성을 소오스의 유입량 등으로 조절할 수 있어 조성이 다른 다층 구조의 박막을 형성할 수 있다. 또한, 제 1 IGZO 박막(132)을 막질이 우수한 ALD 공정으로 형성하여 프론트 채널로 이용할 수 있어 이동도가 우수하고, 전기 전도도가 우수한 고속 소자를 구현할 수 있으며, 제 2 IGZO 박막(134)을 고속 증착이 가능한 CVD 공정으로 형성함으로써 ALD 공정의 단점인 생산성 저하를 보완할 수 있다.
As described above, the thin film transistor according to an embodiment of the present invention includes the active layer 130 formed of a metal oxide semiconductor, particularly, an IGZO thin film, and the first and second IGZO thin films 132 and 134 ). ≪ / RTI > At this time, the compositions of the first and second IGZO thin films 132 and 134 can be controlled by the inflow amount of the source and the like, and thus a thin film having a multilayer structure having different compositions can be formed. In addition, the first IGZO thin film 132 can be formed as an ALD process with excellent film quality and can be used as a front channel, thereby realizing a high-speed device having excellent mobility and excellent electric conductivity, It is possible to compensate for the deterioration in productivity, which is a disadvantage of the ALD process.

도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도로서, IGZO 박막을 이용하는 활성층을 증착 방법이 다른 3개의 층으로 형성한다.FIG. 4 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention, in which an active layer using an IGZO thin film is formed of three layers having different deposition methods.

도 4를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성된 활성층(130)과, 활성층(130) 상에 상호 이격되어 형성된 소오스 전극(140a) 및 드레인 전극(140b)을 포함한다. 또한, 소오스 전극(140a)과 드레인 전극(140b) 사이의 활성층(130) 상에 형성된 보호막(150)을 더 포함한다.4, a thin film transistor according to another embodiment of the present invention includes a gate electrode 110 formed on a substrate 100, a gate insulating film 120 formed on the gate electrode 110, a gate insulating film 120 And a source electrode 140a and a drain electrode 140b formed on the active layer 130 and spaced apart from each other. The organic EL display further includes a protective layer 150 formed on the active layer 130 between the source electrode 140a and the drain electrode 140b.

활성층(130)은 제 1 IGZO 박막(132), 제 2 IGZO 박막(134) 및 제 3 IGZO 박막(136)을 적층하여 형성하는데, 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 2 IGZO 박막(134)은 유사(pseudo) ALD 공정으로 형성하며, 제 3 IGZO 박막(136)은 CVD 공정으로 형성한다. 유사 ALD 공정은 소오스 유입 및 반응 가스의 유입을 반복하여 소정 두께의 박막을 형성한다. 즉, ALD 공정은 소오스 유입 및 퍼지, 반응 가스 유입 및 퍼지를 반복하여 박막을 형성하지만, 유사 ALD 공정은 퍼지 공정을 실시하지 않고 소오스 유입 및 반응 가스 유입만을 반복하여 박막을 형성한다. 또한, 유사 ALD 공정은 반응 가스로 ALD 공정의 반응 가스를 이용할 수 있다. 즉, 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2는 플라즈마 상태로 여기시켜 이용할 수 있다. 유사 ALD 공정으로 제 2 IGZO 박막(134)을 형성함으로써 ALD 공정으로 형성된 제 1 IGZO 박막(132)와 유사한 막질을 가지면서 ALD 보다 고속 증착이 가능하므로 ALD 및 CVD 공정으로 형성된 이중의 IGZO 박막에 비해 더욱 막질이 향상된 활성층(130)을 형성할 수 있다. 한편, 제 1 IGZO 박막(132)은 10∼50Å의 두께로 형성하고, 제 2 IGZO 박막(134)은 50∼100Å의 두께로 형성하며, 제 3 IGZO 박막(136)은 150∼250Å의 두께로 형성한다.The active layer 130 is formed by laminating a first IGZO thin film 132, a second IGZO thin film 134 and a third IGZO thin film 136. The first IGZO thin film 132 is formed by an ALD process, The IGZO thin film 134 is formed by a pseudo ALD process and the third IGZO thin film 136 is formed by a CVD process. The pseudo-ALD process repeats the inflow of the source gas and the inflow of the reaction gas to form a thin film having a predetermined thickness. That is, the ALD process forms a thin film by repeatedly injecting and purifying the source, introducing the reactive gas, and purging. However, the ALD process forms a thin film by repeating only the flow of the source gas and the flow of the reaction gas without performing the purge process. In addition, the pseudo-ALD process can utilize the reaction gas of the ALD process as the reaction gas. That is, a material containing oxygen may be used as the oxidation source, but it is preferable to use ozone (O 3 ), and oxygen (O 2 ), N 2 O, and CO 2 can be excited into a plasma state. Since the second IGZO thin film 134 is formed by the similar ALD process, the first IGZO thin film 132 formed by the ALD process has a film quality similar to that of the first IGZO film 132, The active layer 130 with improved film quality can be formed. On the other hand, the first IGZO thin film 132 is formed to a thickness of 10 to 50 ANGSTROM, the second IGZO thin film 134 is formed to a thickness of 50 to 100 ANGSTROM, and the third IGZO thin film 136 is formed to a thickness of 150 to 250 ANGSTROM .

보호막(150)은 활성층(130) 형성 후 소오스 전극(140a) 및 드레인 전극(140b)을 형성하기 위한 식각 공정에서 식각 정지막으로 작용하여 활성층(130)이 노출되어 손상되는 것을 방지하기 위해 형성한다. 또한, 보호막(150)은 소오스 전극(140a) 및 드레인 전극(140b)의 제조가 완료된 후 활성층(130)이 대기중에 노출되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 IGZO 박막(132, 134)을 포함하는 활성층(130)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막(150)이 형성되어 이를 방지할 수 있다. 보호막(150)은 산소의 침투를 방지하고 식각 공정 시 제 1 및 제 2 IGZO 박막(132, 134)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드 등의 절연막을 이용할 수 있다.
The passivation layer 150 is formed to prevent the active layer 130 from being exposed and damaged by acting as an etch stop layer in the etching process for forming the source electrode 140a and the drain electrode 140b after the formation of the active layer 130 . In addition, the passivation layer 150 can prevent the active layer 130 from being exposed to the atmosphere after the source electrode 140a and the drain electrode 140b are manufactured. That is, when the active layer 130 including the first and second IGZO thin films 132 and 134 is exposed to the atmosphere, oxygen or the like may permeate and the characteristics may be deteriorated. . The protective film 150 may be formed of a material having a different etch selectivity from the first and second IGZO thin films 132 and 134 during the etching process. For example, silicon oxide, silicon nitride An insulating film can be used.

도 5는 본 발명의 일 실시 예에 따른 IGZO 박막을 형성하기 위해 이용되는 증착 장치의 개략도로서, ALD 공정과 CVD 공정을 동시에 진행하거나 유사 ALD 공정을 더 진행하여 복수층의 IGZO 박막을 인시투로 형성하기 위해 이용되는 증착 장치이다. 또한, 도 6 및 도 7는 각각 ALD 공정 및 유사 ALD 공정의 공정 사이클의 개념도이다.FIG. 5 is a schematic view of a deposition apparatus used for forming an IGZO thin film according to an embodiment of the present invention, in which an ALD process and a CVD process are performed simultaneously or a similar ALD process is performed, In the deposition apparatus. 6 and 7 are conceptual diagrams of a process cycle of the ALD process and the similar ALD process, respectively.

도 5를 참조하면, 본 발명에 이용되는 증착 장치는 소정의 반응 공간이 마련된 반응 챔버(200)와, 반응 챔버(200)의 내부 하측에 마련된 서셉터(210)와, 반응 챔버(200)의 내부 상측에 서셉터(210)와 대응되도록 마련된 분사기(220)와, 인듐 소오스를 공급하기 위한 제 1 소오스 공급부(230)와, 갈륨 소오스를 공급하기 위한 제 2 소오스 공급부(240)와, 징크 소오스를 공급하기 위한 제 3 소오스 공급부(250)와, 산화 소오스를 공급하기 위한 제 4 소오스 공급부(260)를 포함한다. 또한, 도시되지 않았지만, 불활성 가스 등의 퍼지 가스를 공급하는 퍼지 가스 공급부를 더 포함한다. 여기서, 제 1, 제 2 및 제 3 소오스 공급부(230, 240, 250)는 소오스 물질을 저장하는 소오스 저장부(232, 242, 252) 및 소오스 물질을 기화시켜 소오스 가스를 생성하는 버블러(234, 244, 254)를 포함할 수 있다. 또한, 산화 소오스를 공급하기 위한 제 4 소오스 공급부(260)는 H2O 등을 이용하는 경우 버블러를 더 포함할 수 있다. 한편, 서셉터(210)는 히터(미도시) 및 냉각 수단(미도시)이 내장되어 기판(100)을 원하는 공정 온도로 유지할 수 있다. 여기서, 기판(100) 상에는 게이트 전극, 게이트 절연막 등이 형성될 수 있고, 서셉터(210) 상에 적어도 1장 이상의 기판(100)이 안치될 수 있다.5, the deposition apparatus used in the present invention includes a reaction chamber 200 provided with a predetermined reaction space, a susceptor 210 provided under the reaction chamber 200, A second source supply unit 240 for supplying a gallium source, a second source supply unit 240 for supplying a gallium source, a second source supply unit 240 for supplying a gallium source, A third source supply unit 250 for supplying a source gas, and a fourth source supply unit 260 for supplying an oxidizing source. Further, although not shown, it further includes a purge gas supply unit for supplying a purge gas such as an inert gas. The first, second and third source supplying units 230, 240 and 250 include source storing units 232, 242 and 252 for storing source materials and a bubbler 234 for generating source gas by vaporizing the source materials. , 244, 254). The fourth source supply unit 260 for supplying the oxidizing source may further include a bubbler when using H 2 O or the like. Meanwhile, the susceptor 210 may contain a heater (not shown) and a cooling means (not shown) to maintain the substrate 100 at a desired process temperature. Here, a gate electrode, a gate insulating film, and the like may be formed on the substrate 100, and at least one substrate 100 may be placed on the susceptor 210.

상기한 증착 장치를 이용하여 ALD 공정으로 IGZO 박막을 형성하기 위해서는 도 6에 도시된 바와 같이 제 1, 제 2 및 제 3 소오스 공급부(230, 240, 250)를 통해 각각 인듐 소오스, 갈륨 소오스 및 징크 소오스를 반응 챔버(200) 내에 동시에 공급하여 기판(100) 상에 원료 소오스를 흡착시킨다. 그리고, 원료 소오스의 공급을 중단하고 불활성 가스 등의 퍼지 가스를 공급하여 미흡착 원료 가스를 퍼지한다. 이어서, 제 4 소오스 공급부(260)를 통해 산화 소오스를 반응 챔버(200) 내에 공급하여 기판(100) 상에 흡착된 원료 소오스와 산화 소오스를 반응시켜 원자층의 IGZO 박막을 형성한다. 그리고, 산화 소오스의 공급을 중단하고 불활성 가스 등의 퍼지 가스를 반응 챔버(200) 내에 공급하여 미반응 반응 가스를 퍼지한다. 이러한 원료 소오스 공급 및 퍼지, 반응 소오스 공급 및 퍼지의 사이클을 복수회 반복하여 소정 두께의 IGZO 박막을 형성한다.In order to form the IGZO thin film by the ALD process using the above-described deposition apparatus, as shown in FIG. 6, an indium source, a gallium source, and a zinc source are respectively connected through first, second and third source supplying units 230, The source is simultaneously supplied into the reaction chamber 200 to adsorb the source material on the substrate 100. Then, the supply of the raw material source is stopped, and a purge gas such as an inert gas is supplied to purge the unadsorbed source gas. Then, an oxidizing source is supplied into the reaction chamber 200 through the fourth source supplying unit 260 to react the oxidizing source with the source material adsorbed on the substrate 100 to form an IGZO thin film of the atomic layer. Then, the supply of oxidizing source is stopped, and a purge gas such as an inert gas is supplied into the reaction chamber 200 to purge the unreacted reaction gas. This cycle of source supply and purge, supply of reaction source, and purging are repeated a plurality of times to form an IGZO thin film having a predetermined thickness.

또한, 상기 증착 장치를 이용하여 CVD 공정으로 IGZO 박막을 형성하기 위해서는 제 1 내지 제 4 소오스 공급부(230, 240, 250, 260)를 통해 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스를 반응 챔버(200)에 동시에 유입한다. 이렇게 하면 기판(100) 상에 이들의 반응에 의한 IGZO 박막이 형성된다.In order to form the IGZO thin film by a CVD process using the deposition apparatus, an indium source, a gallium source, a zinc source, and an oxidizing source are connected to a reaction chamber (not shown) through the first to fourth source supply units 230, 240, 200 at the same time. In this way, an IGZO thin film is formed on the substrate 100 by these reactions.

한편, 상기 증착 장치를 이용하여 유사 ALD 공정으로 IGZO 박막을 형성하기 위해서는 도 7에 도시된 바와 같이 제 1, 제 2 및 제 3 소오스 공급부(230, 240, 250)를 통해 각각 인듐 소오스, 갈륨 소오스 및 징크 소오스를 반응 챔버(200) 내에 동시에 공급하여 기판(10) 상에 원료 소오스를 흡착시킨다. 이어서, 제 4 소오스 공급부(260)를 통해 산화 소오스를 반응 챔버(200) 내에 공급하여 기판(10) 상에 흡착된 원료 소오스와 산화 소오스를 반응시켜 원자층의 IGZO 박막을 형성한다. 이러한 원료 소오스 공급 및 산화 소오스 공급의 사이클을 복수회 반복하여 소정 두께의 IGZO 박막을 형성한다.In order to form an IGZO thin film by a similar ALD process using the deposition apparatus, an indium source, a gallium source, and an amorphous silicon source are connected through first, second and third source supply units 230, 240 and 250, respectively, And a zinc source are simultaneously supplied into the reaction chamber 200 to adsorb the raw material source on the substrate 10. Then, an oxidizing source is supplied into the reaction chamber 200 through the fourth source supplying unit 260 to react the oxidizing source with the source source adsorbed on the substrate 10 to form an IGZO thin film of the atomic layer. The cycle of supplying the raw material source and supplying the oxidizing source is repeated a plurality of times to form an IGZO thin film having a predetermined thickness.

한편, 본 발명에 따른 IGZO 박막을 서로 다른 증착 방법으로 적어도 이중 구조로 형성하기 위해 상기의 증착 장치 이외에 다양한 증착 장치를 이용할 수 있다. 예를 들어 복수의 기판(100)을 서셉터(210) 상에 안치하고 회전 가능한 복수의 인젝터를 포함하는 회전형 분사 장치를 이용하여 ALD, CVD 및 유사 ALD 공정으로 적어도 이중 구조의 IGZO 박막을 동일 반응 챔버 내에서 인시투로 형성할 수 있다. 물론, 적어도 이중 구조의 IGZO 박막을 다른 반응 챔버 내에서 익스시투로 형성할 수도 있다.Meanwhile, in order to form the IGZO thin film according to the present invention at least in a double structure by different vapor deposition methods, various deposition apparatuses other than the above vapor deposition apparatus may be used. For example, an ALD, a CVD, and a pseudo-ALD process may be used to fabricate an IGZO thin film having at least a dual structure by using a rotatable injector including a plurality of rotatable injectors on a plurality of substrates 100 on a susceptor 210 It can be formed in situ in the reaction chamber. Of course, at least the dual structure IGZO thin film may be formed in the other reaction chamber by exposure.

도 8 내지 도 11은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도이다.8 to 11 are sectional views sequentially illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.

도 8을 참조하면, 기판(100) 상의 소정 영역에 게이트 전극(110)을 형성한 후 게이트 전극(110)을 포함한 전체 상부에 게이트 절연막(120)을 형성한다. 게이트 전극(110)을 형성하기 위해 예를 들어 CVD를 이용하여 기판(100) 상에 제 1 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 여기서, 제 1 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 이용할 수 있다. 또한, 제 1 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 그리고, 게이트 절연막(120)은 게이트 전극(110)을 포함한 전체 상부에 형성될 수 있으며, 산화물 및/또는 질화물을 포함하는 무기 절연 물질 또는 유기 절연 물질을 이용하여 형성할 수도 있다.Referring to FIG. 8, a gate electrode 110 is formed on a predetermined region of a substrate 100, and then a gate insulating layer 120 is formed on the entire surface including the gate electrode 110. A first conductive layer is formed on the substrate 100 by using CVD, for example, to form the gate electrode 110, and then the first conductive layer is patterned by photolithography and etching using a predetermined mask. Here, the first conductive layer may be formed of a metal, a metal alloy, a metal oxide, a transparent conductive film, or a compound thereof. Also, the first conductive layer may be formed of a plurality of layers in consideration of the conductive characteristic and the resistance characteristic. The gate insulating layer 120 may be formed on the entire upper surface including the gate electrode 110, or may be formed using an inorganic insulating material or an organic insulating material containing an oxide and / or a nitride.

도 9를 참조하면, 기판(100)을 예를 들어 도 5의 증착 장치 내로 로딩한 후 기판(100)의 온도가 약 300℃ 이하, 예를 들어 100∼300℃의 온도를 유지하도록 서셉터(210)의 온도를 조절한다. 이어서, 게이트 절연막(120)을 포함한 전체 상부에 제 1 IGZO 박막(132)을 형성한다. 제 1 IGZO 박막(132)은 도 6에 도시된 바와 같은 공정 사이클의 ALD 공정으로 형성한다. 즉, 인듐 소오스, 갈륨 소오스 및 징크 소오스를 동시에 반응 챔버 내에 공급하여 기판 상에 흡착시킨 후 퍼지 가스를 이용하여 미흡착 원료 가스를 퍼지하고, 산화 소오스를 반응 챔버 내에 공급하여 기판(100) 상에서 반응시켜 원자층의 IGZO 박막을 형성한 후 퍼지 가스를 이용하여 미반응 반응 가스를 퍼지한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3∼10:1∼5:1의 비율로 공급할 수 있는데, 예를 들어 150∼200sccm, 50∼100sccm, 20∼50sccm의 양으로 공급할 수 있다. 이러한 사이클을 반복하여 복수의 단일 원자층이 적층된 제 1 IGZO 박막(132)을 형성한다. 여기서, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2를 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, 제 1 IGZO 박막(132) 상에 CVD 공정으로 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스를 반응 챔버(200) 내에 동시에 유입한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3∼10:1∼5:1의 비율로 공급할 수 있는데, 예를 들어 150∼200sccm, 50∼100sccm, 20∼50sccm의 양으로 공급할 수 있다.또한, CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 하여 형성할 수 있는데, 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)보다 많거나 적게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 이렇게 하면 제 1 IGZO 박막(132)에 비하여 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 한편, 제 1 IGZO 박막(132)은 5∼50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200∼300Å의 두께로 형성할 수 있다.Referring to FIG. 9, after the substrate 100 is loaded into the deposition apparatus of FIG. 5, for example, the substrate 100 is heated to a temperature of about 300.degree. C. or below, for example, 100-300.degree. 210). Subsequently, the first IGZO thin film 132 is formed on the entire upper surface including the gate insulating film 120. The first IGZO thin film 132 is formed by an ALD process of a process cycle as shown in FIG. That is, an indium source, a gallium source, and a zinc source are simultaneously supplied into a reaction chamber to be adsorbed on a substrate, followed by purging the unadsorbed source gas using a purge gas, supplying an oxidizing source into the reaction chamber, After forming the IGZO thin film of the atomic layer, the unreacted reaction gas is purged by using the purge gas. Here, the indium source, gallium source and zinc source may be supplied at a ratio of, for example, 3 to 10: 1 to 5: 1 based on the zinc source, for example, 150 to 200 sccm, 50 to 100 sccm, 20 to 50 sccm Can be supplied. This cycle is repeated to form a first IGZO thin film 132 in which a plurality of single atom layers are stacked. Here, ALD oxide as the source of the process, but can take advantage of a material comprising oxygen, ozone (O 3) the use is preferred, and can be used to excite the oxygen (O 2), N 2 O , CO 2 into a plasma state have. Further, a second IGZO thin film 134 is formed on the first IGZO thin film 132 by a CVD process. To this end, an indium source, a gallium source, a zinc source, and an oxidizing source are simultaneously introduced into the reaction chamber 200. Here, the indium source, gallium source and zinc source may be supplied at a ratio of, for example, 3 to 10: 1 to 5: 1 based on the zinc source, for example, 150 to 200 sccm, 50 to 100 sccm, 20 to 50 sccm As the oxidizing source in the CVD process, it is possible to use a mixture of oxygen, ozone, steam and oxygen, a mixture of water vapor and ozone, and an oxygen plasma. The mixture of steam and oxygen, the mixture of steam and ozone Is most preferably used. The second IGZO thin film 134 may be formed with a different composition ratio from the first IGZO thin film 132. The amount of the at least one of the indium source, the gallium source, and the zinc source may be smaller than the first IGZO thin film 132 The amount of the oxidizing source can be adjusted by controlling the amount of the oxidizing source. Thus, the characteristics of the second IGZO thin film 134, for example, the mobility and the electric conductivity, can be controlled as compared with the first IGZO thin film 132. Meanwhile, the first IGZO thin film 132 may be formed to a thickness of 5 to 50 ANGSTROM, and the second IGZO thin film 134 may be formed to a thickness of 200 ANGSTROM to 300 ANGSTROM.

도 10을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134) 상에 보호막(150)을 형성한다. 보호막(150)은 이후 소오스 전극 및 드레인 전극을 형성하기 위한 식각 공정에서 식각 정지막으로 작용하여 제 1 및 제 2 IGZO 박막(132, 134)이 노출되어 손상되는 것을 방지하기 위해 형성한다. 또한, 보호막(150)은 이후 소오스 전극 및 드레인 전극의 제조가 완료된 후 제 1 및 제 2 IGZO 박막(132, 134)가 대기중에 노출되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 IGZO 박막(132, 134)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 식각 정지막(150)이 형성되어 있어 이를 방지할 수 있다. 보호막(150)은 산소의 침투를 방지하고 제 1 및 제 2 IGZO 박막(132, 134)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드 등의 절연막을 이용할 수 있다. 이어서, 식각 정지막(150)의 소정 영역을 식각하여 패터닝하는데, 식각 정지막(150)은 이후 소오스 전극 및 드레인 전극이 이격되는 영역에 잔류하도록 패터닝한다. 이때, 식각 정지막(150) 이들과 일부 중첩되도록 패터닝할 수도 있다.Referring to FIG. 10, a protective film 150 is formed on the first and second IGZO thin films 132 and 134. The passivation layer 150 is formed to prevent the first and second IGZO thin films 132 and 134 from being exposed and damaged by acting as an etch stop layer in the etching process for forming the source electrode and the drain electrode. In addition, the protective film 150 can prevent the first and second IGZO thin films 132 and 134 from being exposed to the atmosphere after the source and drain electrodes are completely fabricated. That is, when the first and second IGZO thin films 132 and 134 are exposed to the atmosphere, oxygen or the like may penetrate and the characteristics may be deteriorated. Since the etch stop film 150 is formed, it can be prevented. The protective film 150 may be formed of a material that prevents penetration of oxygen and differs in etch selectivity from the first and second IGZO thin films 132 and 134. For example, an insulating film such as silicon oxide or silicon nitride may be used . Then, a predetermined region of the etch stop film 150 is etched and patterned. The etch stop film 150 is then patterned so as to remain in a region where the source and drain electrodes are spaced apart. At this time, the etching stopper film 150 may be patterned so as to partially overlap with the etching stopper film 150.

도 11을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134)을 게이트 전극(110)을 덮도록 패터닝하여 활성층(130)을 형성한다. 이어서, 활성층(130) 상부에 제 2 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 소오스 전극(140a) 및 드레인 전극(140b)을 형성한다. 소오스 전극(140a) 및 드레인 전극(140b)은 게이트 전극(110)의 상부와 일부 중첩되고, 게이트 전극(110)의 상부에서 이격되도록 형성된다. 이때, 식각 공정은 식각 정지막(150)이 노출되도록 식각한다. 여기서, 제 2 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 CVD를 이용하여 형성할 수 있다. 또한, 제 2 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 한편, 소오스 전극(140a)와 드레인 전극(140b) 사이에 식각 정지막(150)이 형성되어 있기 때문에 제 1 및 제 2 IGZO 박막(132, 134)이 대기중에 노출되는 것을 방지할 수 있고, 그에 따라 제 1 및 제 2 IGZO 박막(132, 134)의 특성 저하를 방지할 수 있다.Referring to FIG. 11, the active layer 130 is formed by patterning the first and second IGZO thin films 132 and 134 to cover the gate electrode 110. Next, a second conductive layer is formed on the active layer 130 and patterned by a photolithography and etching process using a predetermined mask to form a source electrode 140a and a drain electrode 140b. The source electrode 140a and the drain electrode 140b are partially overlapped with the upper portion of the gate electrode 110 and spaced apart from the upper portion of the gate electrode 110. [ At this time, the etching process is performed so that the etching stopper film 150 is exposed. Here, the second conductive layer may be formed using a metal, a metal alloy, a metal oxide, a transparent conductive film, or a compound thereof by CVD. Further, the second conductive layer may be formed of a plurality of layers in consideration of the conductive characteristic and the resistance characteristic. Since the etch stop layer 150 is formed between the source electrode 140a and the drain electrode 140b, the first and second IGZO thin films 132 and 134 can be prevented from being exposed to the atmosphere, It is possible to prevent the characteristics of the first and second IGZO thin films 132 and 134 from deteriorating.

한편, 활성층(130)을 증착 방법이 다른 세개의 층을 적층하여 형성할 수 있는데, 제 1 IGZO 박막은 ALD 공정으로 형성하고, 제 2 IGZO 박막은 도 7의 공정 사이클과 같이 유사 ALD 공정으로 형성하며, 제 3 IGZO 박막은 CVD 공정으로 형성하여 3층 구조의 IGZO 박막을 형성할 수도 있다. 이 경우에도 상기 도 5에 도시된 증착 장치를 예로 들어 이용할 수 있다.
The first IGZO thin film may be formed by an ALD process, and the second IGZO thin film may be formed by a similar ALD process as shown in the process cycle of FIG. 7 And the third IGZO thin film may be formed by a CVD process to form a three-layered IGZO thin film. In this case, the deposition apparatus shown in FIG. 5 can be used as an example.

한편, 상기 실시 예는 게이트 전극(110)용 제 1 도전층, 게이트 절연막(120), 소오스/드레인 전극(140a 및 140b)용 제 2 도전층은 CVD법에 의해 형성할 수 있고, 물리적 증착법(Physical Vapor Deposition; PVD)으로도 형성할 수도 있다. 즉, 스퍼터링, 진공 증착법 또는 이온 플레이팅법(ion plating)으로 박막을 형성할 수 있다. 이때, 스퍼터링에 의해 상기 막들을 형성하는 경우 소정의 마스크를 이용하는 사진 및 식각 공정을 이용하지 않고, 스퍼터링 마스크(즉, 쉐도우 마스크)를 이용한 스퍼터링 공정을 통해 상기 구조물들을 형성할 수 있다. 또한, CVD 또는 PVD 이외의 다양한 코팅 방법, 즉 미세 입자가 분산된 콜로이드 용액이나, 전구체로 이루어진 솔-젤로 구성된 액상을 이용하여 스핀 코팅, 딥 코팅, 나노 임프린팅 등의 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅 등으로 코팅할 수도 있다. 또한, 원자층 증착 및 펄스 레이저 증착(Pulsed Laser Deposition; PLD)법으로 형성될 수 있다.
In the above embodiment, the first conductive layer for the gate electrode 110, the gate insulating layer 120, and the second conductive layer for the source / drain electrodes 140a and 140b can be formed by a CVD method, Physical Vapor Deposition (PVD). That is, the thin film can be formed by sputtering, vacuum evaporation, or ion plating. At this time, in the case of forming the films by sputtering, the structures can be formed through a sputtering process using a sputtering mask (i.e., a shadow mask) without using a photolithography process and an etching process using a predetermined mask. In addition, various coating methods other than CVD or PVD, that is, impregnation such as spin coating, dip coating, and nanoimprinting using a liquid phase composed of a colloid solution in which fine particles are dispersed or a sol-gel composed of a precursor, Transfer printing or the like. It may also be formed by atomic layer deposition and Pulsed Laser Deposition (PLD).

상기와 같은 본 발명의 실시 예들에 따른 박막 트랜지스터는 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에서 화소를 구동하는 구동 회로로 이용될 수 있다. 즉, 복수의 픽셀이 매트릭스 형상으로 배치되는 표시 패널에서 각 픽셀 내에 박막 트랜지스터가 형성되고, 박막 트랜지스터를 통해 픽셀이 선택되어 선택된 픽셀에 화상 표시를 위한 데이터가 전달된다.
The thin film transistor according to embodiments of the present invention can be used as a driving circuit for driving a pixel in a display device such as a liquid crystal display device or an organic EL display device. That is, a thin film transistor is formed in each pixel in a display panel in which a plurality of pixels are arranged in a matrix shape, and a pixel is selected through the thin film transistor and data for image display is transmitted to the selected pixel.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

100 : 기판 110 : 게이트 전극
120 : 게이트 절연막 130 : 활성층
132 : 제 1 IGZO 박막 134 : 제 2 IGZO 박막
136 : 제 3 IGZO 박막 140a : 소오스 전극
140b : 드레인 전극100: substrate 110: gate electrode
120: gate insulating film 130: active layer
132: first IGZO thin film 134: second IGZO thin film
136: third IGZO thin film 140a: source electrode
140b: drain electrode

Claims (21)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판이 제공되는 단계;
상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 활성층을 형성하는 단계;
상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 활성층은 IGZO 박막으로 형성되고,
상기 활성층을 형성하는 단계는,
상기 게이트 절연막 상에 원료 소오스의 유입 및 퍼지와, 산화 소오스의 유입 및 퍼지를 복수 회 반복하는 ALD에 의해 제1 IGZO 박막을 형성하는 단계;
상기 제1 IGZO 박막 상에 퍼지를 실시하지 않고 원료 소오스의 유입과 산화 소오스의 유입만을 복수 회 반복하는 유사 ALD에 의해 제2 IGZO 박막을 형성하는 단계; 및
상기 제2 IGZO 박막 상에 원료 소오스와 산화 소오스를 동시에 공급하는 CVD에 의해 제3 IGZO 박막을 형성하는 단계를 포함하고,
상기 제1 IGZO 박막, 제2 IGZO 박막 및 제3 IGZO 박막은 상기 원료 소오스에 포함되는 인듐 소오스, 갈륨 소오스 및 징크 소오스와 산화 소오스 중 적어도 어느 하나의 유입량이 조절되어 서로 다른 조성비를 가지며,
상기 인듐 소오스 대 갈륨 소오스 대 징크 소오스의 유입량은 3∼10:1∼5:1의 비율을 가지는 박막 트랜지스터의 제조 방법.
Providing a substrate;
Forming a gate electrode on the substrate and forming a gate insulating film thereon;
Forming an active layer on the gate insulating layer;
And forming a source electrode and a drain electrode on the active layer,
Wherein the active layer is formed of an IGZO thin film,
Wherein forming the active layer comprises:
Forming a first IGZO thin film on the gate insulating film by an ALD which repeats the inflow and purging of the source source and the inflow and purge of the oxidizing source a plurality of times;
Forming a second IGZO thin film on the first IGZO thin film by pseudo-ALD, wherein the second IGZO thin film is not purged, but only the inflow of the raw material source and the inflow of the oxidizing source are repeated a plurality of times; And
Forming a third IGZO thin film on the second IGZO thin film by CVD to simultaneously supply a source and an oxidizing source,
The first IGZO thin film, the second IGZO thin film and the third IGZO thin film have different composition ratios by controlling the inflow amounts of at least one of indium source, gallium source, zinc source and oxidizing source included in the source source,
Wherein an inflow amount of the indium source to gallium source to the zinc source is in the range of 3 to 10: 1 to 5: 1.
제 14 항에 있어서, 상기 게이트 절연막 상에 활성층을 형성하는 단계 이후에 상기 활성층 상에 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
15. The method of claim 14, further comprising forming a protective layer on the active layer after forming the active layer on the gate insulating layer.
삭제delete 삭제delete 삭제delete 제 14 항에 있어서, 상기 제 1 IGZO 박막은 상기 제 2 IGZO 박막에 비해 이동도 및 전도도가 높도록 형성된 박막 트랜지스터의 제조 방법.
15. The method of claim 14, wherein the first IGZO thin film has higher mobility and conductivity than the second IGZO thin film.
삭제delete 제 14 항에 있어서, 상기 산화 소오스는 O2, O3, H2O, N2O, CO2, 산소 플라즈마 중 하나의 가스 또는 혼합 가스를 이용하는 박막 트랜지스터의 제조 방법.The manufacturing method of a thin film transistor according to claim 14, wherein the oxidizing source uses one gas or a mixed gas of O 2 , O 3 , H 2 O, N 2 O, CO 2 , and oxygen plasma.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190137266A (en) 2018-06-01 2019-12-11 울산과학기술원 A manufacturing method for Ta2O5/In2O5 multi-layer structure and a multi-layer structure prepared therefrom

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102078991B1 (en) * 2012-08-01 2020-02-19 엘지디스플레이 주식회사 Array Substrate Including Oxide Thin Film Transistor And Method Of Fabricating The Same
TWI620323B (en) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 Semiconductor device
KR101417932B1 (en) * 2012-12-13 2014-07-10 성균관대학교산학협력단 Thin film transistor having double layered semiconductor channel and method of manufacturing the thin film transistor
KR102225594B1 (en) 2013-09-12 2021-03-09 삼성디스플레이 주식회사 Thin film transistor and manufacturing method thereof
KR101878161B1 (en) * 2015-02-12 2018-07-13 주성엔지니어링(주) Thin film transistor and manufacturing method thereof
KR102403731B1 (en) 2017-11-01 2022-05-30 삼성전자주식회사 variable resistance memory device
KR20210004658A (en) * 2019-07-05 2021-01-13 주성엔지니어링(주) Thin film transistor
CN115449749B (en) * 2022-09-30 2023-06-06 西安工程大学 Method for optimizing threshold voltage stability of room temperature deposition indium gallium zinc oxide thin film transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (en) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacturing method
JP2008276212A (en) * 2007-04-05 2008-11-13 Fujifilm Corp Organic electroluminescent display device
KR100881728B1 (en) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 Semiconductor device with ruthenium electrode and method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (en) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacturing method
JP2008276212A (en) * 2007-04-05 2008-11-13 Fujifilm Corp Organic electroluminescent display device
KR100881728B1 (en) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 Semiconductor device with ruthenium electrode and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190137266A (en) 2018-06-01 2019-12-11 울산과학기술원 A manufacturing method for Ta2O5/In2O5 multi-layer structure and a multi-layer structure prepared therefrom

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