KR101808559B1 - 데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법 - Google Patents

데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법 Download PDF

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Abstract

본 발명의 데이터 수신기는, 채널을 통해 수신된 입력 수신 신호를 게인 및 오프셋 캘리브레이션을 통해 출력 수신 신호로 변환하는 데이터 수신기로서, 상기 입력 수신 신호로부터 오프셋 상쇄 값을 차감하여 출력하는 오프셋 상쇄기, 상기 오프셋 상쇄기의 출력 값을 게인 값에 따라 증폭시켜 출력하는 게인 증폭기, 상기 게인 증폭기의 출력 값을 디지털화하여 상기 출력 수신 신호를 출력하는 슬라이서, 상기 게인 증폭기의 출력 값을 피드백받아 상기 게인 값을 조정하는 게인 조정 값을 결정하는 게인 조정기, 및 상기 출력 수신 신호를 피드백받아 상기 오프셋 상쇄기의 상기 오프셋 상쇄 값을 결정하는 오프셋 조정기를 포함한다.

Description

데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법{DATA RECEIVER AND GAIN AND OFFSET CALIBRATION METHOD FOR THE SAME}
본 발명은 데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법에 관한 것이다.
모바일 기기 등의 기능이 다양화 됨에 따라, 내부 칩 간의 데이터 레이트(data rate)가 매우 상승되었다. 모바일 기기는 데이터 레이트의 상승을 위해서 더 많은 전력을 소모하게 되었으나, 제한된 배터리 용량은 고-대역폭 인터페이스(high-bandwidth interface)의 이용에 장애물이 되었다.
따라서, 모바일 기기에서 저전력 고대역 인터페이스를 구현하는 것이 중요한 이슈가 되었다. 직렬 인터페이스(serialinterface)의 전력 소비를 감소시키기 위한 하나의 기술로서 로우-스윙 시그널링(low-swing signaling) 기술이 제안되고 있다. 로우-스윙 시그널링 기술에 따르면 데이터 송신기(transmiter), 채널(channel), 및 클록킹 서브시스템(clocking subsystem)에 소비되는 전력이 종합적으로 최소화될 수 있다.
하지만, 채널을 통과하는 신호의 레벨이 감쇠됨에 따라, 송수신 시스템은 데이터 수신기 쪽에서 발생하는 진폭 마진(amplitude margin)의 부족을 감내해야 했다. 따라서, 환경적 변화에 관계없이 감쇠된 신호를 감지하기 위해서는, 데이터 수신기 단에서의 정확한 게인 및 오프셋 캘리브레이션(gain and offset calibration)이 필요하게 되었다.
비특허문헌 1, 비특허문헌 2, 및 비특허문헌 3는 송수신 시스템에 대한 다양한 캘리브레이션 기법을 제안한다.
J. E. Jaussi, et al., "8-Gb/s source-synchronous I/O link with adaptive receiver equalization, offset cancellation, and clock de-skew," IEEE JSSC, vol.40, no.1, pp.80-88, Jan. 2005. Yuanjin Zheng, et al., "A CMOS VGA With DC Offset Cancellation for Direct-Conversion Receivers," IEEE T CAS-I, vol.56, no.1, pp.103-113, Jan. 2009. B. E. Bloodworth, et al., "A 450-Mb/s analog front end for PRML read channel," IEEE JSSC, vol.34, pp.1661, 1999.
해결하고자 하는 기술적 과제는 수신단에서의 간단한 구조로 적응화 디지털 백그라운드 캘리브레이션 루프(adaptive digital background calibration loop)를 제공하는 데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 데이터 수신기는, 채널을 통해 수신된 입력 수신 신호를 게인 및 오프셋 캘리브레이션을 통해 출력 수신 신호로 변환하는 데이터 수신기로서, 상기 입력 수신 신호로부터 오프셋 상쇄 값을 차감하여 출력하는 오프셋 상쇄기(offset canceller); 상기 오프셋 상쇄기의 출력 값을 게인 값에 따라 증폭시켜 출력하는 게인 증폭기(gain amplifier); 상기 게인 증폭기의 출력 값을 디지털화하여 상기 출력 수신 신호를 출력하는 슬라이서(slicer); 상기 게인 증폭기의 출력 값을 피드백받아 상기 게인 값을 조정하는 게인 조정 값을 결정하는 게인 조정기; 및 상기 출력 수신 신호를 피드백받아 상기 오프셋 상쇄기의 상기 오프셋 상쇄 값을 결정하는 오프셋 조정기를 포함한다.
상기 오프셋 조정기는 상기 출력 수신 신호의 저대역 주파수를 통과시켜 출력하는 제1 로우-패스 필터; 상기 제1 로우-패스 필터의 출력 값을 디지털화하여 출력하는 제1 로우-패스 시그마-델타 모듈레이터; 상기 제1 로우-패스 시그마-델타 모듈레이터의 출력 값을 LMS 연산하여 출력하는 LMS 어큐물레이터(LMS accumulator); 및 상기 LMS 어큐물레이터의 출력 값을 아날로그화한 상기 오프셋 상쇄값을 출력하는 제1 디지털-아날로그 변환기(digital-analog converter)를 포함할 수 있다.
상기 게인 조정기는 상기 게인 증폭기의 출력 값을 제곱 연산하여 출력하는 제곱 연산기; 상기 제곱 연산기의 출력 값의 저대역 주파수를 통과시켜 출력하는 제2 로우-패스 필터; 상기 제2 로우-패스 필터의 출력 값을 디지털화하여 출력하는 제2 로우-패스 시그마-델타 모듈레이터; 기준 값으로부터 상기 제2 로우-패스 시그마-델타 모듈레이터의 출력 값을 차감하여 출력하는 에러 계산기; 상기 에러 계산기의 출력 값을 RMS 연산하여 출력하는 RMS 어큐물레이터(RMS accumulator); 및 상기 RMS 어큐물레이터의 출력 값을 아날로그화한 상기 게인 조정 값을 출력하는 제2 디지털-아날로그 변환기를 포함할 수 있다.
상기 LMS 어큐물레이터는 입력 값에 제1 스텝 값(step value)를 곱셈 연산하고, 곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력할 수 있다.
상기 RMS 어큐물레이터는 입력 값에 제2 스텝 값을 곱셈 연산하고, 곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력할 수 있다.
상기 제1 스텝 값은 상기 제2 스텝 값보다 클 수 있다.
상기 제1 로우-패스 시그마-델타 모듈레이터는 입력 값을 샘플링하여 출력하는 제1 샘플-홀드 증폭기(sample and hold amplifier); 및 상기 제1 샘플-홀드 증폭기의 출력 값을 디지털화하는 제1 시그마-델타 모듈레이터를 포함할 수 있다.
상기 제2 로우-패스 시그마-델타 모듈레이터는 입력 값을 샘플링하여 출력하는 제2 샘플-홀드 증폭기; 및 상기 제2 샘플-홀드 증폭기의 출력 값을 디지털화하는 제2 시그마-델타 모듈레이터를 포함할 수 있다.
상기 에러 계산기의 상기 기준 값은 상기 슬라이서의 입력 값에 대한 목표 진폭의 제곱 값(squared target amplitude)일 수 있다.
상기 데이터 수신기는 상기 오프셋 상쇄기의 출력 값을 사전 증폭시켜 상기 게인 증폭기로 전달하는 사전 증폭기(pre-amplifier)를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법은, 채널을 통해 수신된 입력 수신 신호를 출력 수신 신호로 변환하는 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법으로서, 상기 입력 수신 신호로부터 오프셋 상쇄 값을 차감하는 오프셋 상쇄 단계; 상기 오프셋 상쇄 단계로부터 도출된 값을 게인 값에 따라 증폭시키는 게인 증폭 단계; 상기 게인 증폭 단계로부터 도출된 값을 디지털화하여 상기 출력 수신 신호를 생성하는 슬라이싱(slicing) 단계; 상기 게인 증폭 단계로부터 도출된 값을 피드백받아 상기 게인 값을 조정하는 게인 조정 값을 결정하는 게인 조정 단계; 및 상기 출력 수신 신호를 피드백받아 상기 오프셋 상쇄 값을 결정하는 오프셋 조정 단계를 포함한다.
상기 오프셋 조정 단계는 상기 출력 수신 신호의 저대역 주파수를 통과시키는 제1 로우-패스 필터링 단계; 상기 제1 로우-패스 필터링된 값을 디지털화하는 제1 로우-패스 시그마-델타 모듈레이션 단계; 상기 제1 로우-패스 시그마-델타 모듈레이션 단계로부터 도출된 값을 LMS 연산하는 LMS 어큐물레이팅 단계; 및 상기 LMS 어큐물레이팅 단계로부터 도출된 값을 아날로그화한 상기 오프셋 상쇄값을 생성하는 제1 디지털-아날로그 변환 단계를 포함할 수 있다.
상기 게인 조정 단계는 상기 게인 증폭 단계로부터 도출된 값을 제곱 연산하는 제곱 연산 단계; 상기 제곱 연산 단계로부터 도출된 값의 저대역 주파수를 통과시키는 제2 로우-패스 필터링 단계; 상기 제2 로우-패스 필터링된 값을 디지털화하여 출력하는 제2 로우-패스 시그마-델타 모듈레이션 단계; 기준 값으로부터 상기 제2 로우-패스 시그마-델타 모듈레이터의 출력 값을 차감하는 에러 계산 단계; 상기 에러 계산 단계로부터 도출된 값을 RMS 연산하여 출력하는 RMS 어큐물레이팅 단계; 및 상기 RMS 어큐물레이팅 단계로부터 도출된 값을 아날로그화하여 상기 게인 조정 값을 생성하는 제2 디지털-아날로그 변환 단계를 포함할 수 있다.
상기 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법은 상기 LMS 어큐물레이팅 단계에서, 입력 값에 제1 스텝 값을 곱셈 연산하고, 곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력할 수 있다.
상기 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법은 상기 RMS 어큐물레이팅 단계에서, 입력 값에 제2 스텝 값을 곱셈 연산하고, 곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력할 수 있다.
상기 제1 스텝 값은 상기 제2 스텝 값보다 클 수 있다.
상기 제1 로우-패스 시그마-델타 모듈레이팅 단계는 입력 값을 샘플링하여 출력하는 제1 샘플-홀드 증폭 단계; 및 상기 제1 샘플-홀드 증폭 단계로부터 도출된 값을 디지털화하는 제1 시그마-델타 모듈레이팅 단계를 포함할 수 있다.
상기 제2 로우-패스 시그마-델타 모듈레이팅 단계는 입력 값을 샘플링하여 출력하는 제2 샘플-홀드 증폭 단계; 및 상기 제2 샘플-홀드 증폭 단계로부터 도출된 값을 디지털화하는 제2 시그마-델타 모듈레이팅 단계를 포함할 수 있다.
상기 에러 계산 단계의 상기 기준 값은 상기 슬라이서의 입력 값에 대한 목표 진폭의 제곱 값일 수 있다.
상기 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법은 상기 게인 증폭 단계 이전에, 상기 오프셋 상쇄 단계로부터 도출된 값을 사전 증폭시키는 사전 증폭 단계를 더 포함할 수 있다.
본 발명에 따른 데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법은 수신단에서의 간단한 구조로 적응화 디지털 백그라운드 캘리브레이션 루프를 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 데이터 수신기를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 오프셋 조정기를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 게인 조정기를 설명하기 위한 도면이다.
도 4는 예시적인 데이터 송신기 및 채널의 환경을 설명하기 위한 도면이다.
도 5는 예시적인 설계 파라미터를 설명하기 위한 도면이다.
도 6은 캘리브레이션 방법이 적용되기 이전의 아이 다이어그램(eye diagram)을 설명하기 위한 도면이다.
도 7은 본 발명의 한 실시예에 따른 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법이 적용된 이후의 아이 다이어그램을 설명하기 위한 도면이다.
도 8은 예시적인 멀티-레인 시스템(multi-lane system)에 대한 할당된 미스매치(assigned mismatches)를 설명하기 위한 도면이다.
도 9 및 도 10은 예시적인 시뮬레이션에 따른 게인 적응 속도와 오프셋 적응 속도를 서로 비교하기 위한 도면이다.
도 11은 예시적인 캘리브레이션에 대한 BER 성능을 비교하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 데이터 수신기를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 데이터 수신기(10)는 오프셋 상쇄기(110), 게인 증폭기(130), 슬라이서(140), 오프셋 조정기(150), 및 게인 조정기(160)를 포함한다. 데이터 수신기(10)는 오프셋 상쇄기(110)의 출력 값을 사전 증폭시켜 게인 증폭기(130)로 전달하는 사전 증폭기(120)를 더 포함할 수 있다.
이하에선, k 번째 채널에 대응하는, 데이터 수신기의 k 번째 레인(lane)에 대한 입출력 값을 설명하지만, 후술하는 바와 같이 본 발명의 한 실시예에 따른 데이터 수신기 및 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법은 멀티-레인 시스템에도 적용될 수 있다.
데이터 송신기(data transmitter)(8)는 클록 주파수(Fs)에 대응하여 송신 신호(D(kt))를 채널(9)(channel)로 송신한다.
데이터 수신기(data receiver)(10)는 채널(9)을 통해 수신된 입력 수신 신호(xk(t))를 게인 및 오프셋 캘리브레이션을 통해 출력 수신 신호(dk(t))로 변환한다.
오프셋 상쇄기(offset canceller)(110)는 입력 수신 신호(xk(t))로부터 오프셋 상쇄 값(ock(t))을 차감하여 출력한다.
사전 증폭기(pre-amplifier)(120)는 오프셋 상쇄기(110)의 출력 값을 게인 값(g1)에 따라 증폭시켜 출력할 수 있다.
게인 증폭기(gain amplifier)(130)는 실시예에 따라 오프셋 상쇄기(110) 또는 사전 증폭기(120)의 출력 값을 게인 값(g2 +
Figure 112016063501602-pat00001
+ gck(t))에 따라 증폭시켜 출력할 수 있다. 한 실시예에서, 게인 증폭기(130)는 각각의 게인 값(g2,
Figure 112016063501602-pat00002
, gck(t))을 갖는 3 개의 증폭기 유닛이 병렬로 연결된 형태로 구성될 수도 있다. 다른 실시예에서, 게인 증폭기(130)는 하나의 증폭기의 형태로 구성될 수도 있다.
슬라이서(slicer)(140)는 게인 증폭기(130)의 출력 값(yk(t))을 디지털화하여 출력 수신 신호(dk(t))를 출력할 수 있다. 한 실시예에서, 슬라이서(140)는 일정한 기준 전압을 기준으로 출력 값(yk(t))이 기준 전압 미만인 경우 "0"에 대응하는 전압 값을 출력 수신 신호(dk(t))로 출력하고, 출력 값(yk(t))이 기준 전압 이상인 경우 "1"에 대응하는 전압 값을 출력 수신 신호(dk(t))로 출력할 수 있다. 한 실시예에서, 슬라이서(140)는 비교기(comparator)의 구성을 가질 수 있다.
오프셋 조정기(150)는 출력 수신 신호(dk(t))를 피드백받아 오프셋 상쇄기(110)의 오프셋 상쇄 값(ock(t))을 결정한다. 오프셋 조정기(150)의 상세한 구성에 대해서는 도 2를 참조하여 상세히 후술한다.
게인 조정기(160)는 게인 증폭기(130)의 출력 값(yk(t))을 피드백받아 게인 값(g2 +
Figure 112016063501602-pat00003
+ gck(t))을 조정하는 게인 조정 값(gck(t))을 결정할 수 있다. 게인 조정기(160)의 상세한 구성에 대해서는 도 3을 참조하여 후술한다.
도 2는 본 발명의 한 실시예에 따른 오프셋 조정기를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 오프셋 조정기(150)는 제1 로우-패스 필터(151), 제1 로우-패스 시그마-델타 모듈레이터(152), LMS 어큐물레이터(153), 제1 디지털-아날로그 변환기(154)를 포함할 수 있다.
제1 로우-패스 필터(low-pass filter)(151)는 출력 수신 신호(dk(t))의 저대역 주파수를 통과시켜 출력할 수 있다.
게인 및 오프셋 미스매치(gain and offset mismatches)는 증폭기들의 비-이상성(non-idealities)으로부터 야기될 수 있다. 이는 레인들(lanes) 사이의 타이밍 스큐(timing skew)를 야기한다. 게인 노이즈 및 오프셋 노이즈는 매우 낮은 주파수 성분으로 구성되기 때문에, 로우-패스 필터링은 노이즈 정보를 추출하는데 사용될 수 있다.
본 실시예에 따르면, 제1 로우-패스 필터(151)는 1차 로우-패스 필터(1st-order low-pass filter)로 구성됨으로써, 아날로그 미스매치 추출기(analog mismatch extractor)로 이용될 수 있다.
제1 로우-패스 시그마-델타 모듈레이터(low-pass sigma-delta modulator)(152)는 제1 로우-패스 필터(151)의 출력 값(oLPFk(t))을 디지털화하여 출력할 수 있다.
제1 로우-패스 필터(151)의 출력 값(oLPFk(t))은 아날로그 미스매치 정보를 의미하게 되고, 제1 로우-패스 시그마-델터 모듈레이터(152)를 통해서 저장 및 신호 처리를 위한 디지털 형태(digital form)로 변환된다.
제1 로우-패스 시그마-델타 모듈레이터(152)는 입력 값을 샘플링하여 출력하는 제1 샘플-홀드 증폭기(sample and hold amplifier, SHA)(1521) 및 제1 샘플-홀드 증폭기(1521)의 출력 값을 디지털화하는 제1 시그마-델타 모듈레이터(1522)를 포함할 수 있다. 샘플-홀드 증폭기 및 시그마-델타 모듈레이터는 각각 종래의 구성으로 구성될 수 있으므로, 구조에 대한 설명은 생략한다.
제1 로우-패스 시그마-델터 모듈레이터(152)는 이산 1차 로우-패스 시그마-델타 모듈레이터(discrete 1st-order low-pass sigma-delta modulator)일 수 있다. 이산 시그마-델타 모듈레이터는 SNR 성능을 강화하기 위해 높은 오버샘플링 레이트(high oversampling rate)로 동작하는 제1 샘플-홀드 증폭기(1521)를 포함한다.
제1 샘플-홀드 증폭기(1521)의 입력은 제1 로우-패스 필터(151)를 통과한 매우 낮은 주파수 성분들이다. 수신 클록(received clock)의 주파수(Fs)는 매우 높은 주파수 성분으로 구성될 수 있으며, 일반적으로 데이터 레이트(data rate)의 절반에 해당할 수 있다.
따라서, 이러한 고주파수 클록(Fs)은, 구현성 이슈를 완화하기 위해서(to mitigate implementation issue), 정수(N)로 분주될 수 있다. 분주된 클록(divided clock)은 여전히 제1 샘플-홀드 증폭기(1521)의 입력에 비해 훨씬 높은 주파수를 가지므로, 1/(2N) 주파수 클록이 제1 시그마-델타 모듈레이터(1522)의 오버샘플링 클록(oversampling clock)으로서 동작할 수 있다. 이때 제1 시그마-델타 모듈레이터(1522)는 1/(2N)*fdata/fc의 오버샘플링 비율(oversampling ratio)을 갖게 된다. 그러므로, 제1 시그마-델타 모듈레이터(1522)의 높은 오버샘플링 비율이 쉽게 획득될 수 있다. 여기서 주파수 fdata는 출력 수신 신호(dk(t))의 주파수 값이며, 주파수 fc는 제1 로우-패스 필터(151)의 컷오프 주파수 값(cutoff frequency)이다.
예를 들어, 주파수 fdata는 3Gbps이고, fc는 10KHz이고, N은 1000으로 세트(set)될 수 있다. 이때, 오버샘플링 비율은 1/(2*1000)*3G/10K=150이 도출된다.
제1 시그마-델타 모듈레이터(1522)로부터 출력된 값(oLPFk(n))은 디지털 미스매치 정보(digital mismatch information)이고, 본 발명에 따른 적응형 미스매치 캘리브레이션 루프에 이용된다.
이러한 적응형 미스매치 캘리브레이션 루프는 동일한 시간에 k 번째 데이터 채널(kth data channel)에 대해서 게인 및 오프셋 미스매치를 캘리브레이션하도록 구성될 수 있다. 우선 게인 증폭기(130)의 출력인 yk(t)는 아래 수학식 1과 같이 표현될 수 있다.
[수학식 1]
Figure 112016063501602-pat00004
여기서
Figure 112016063501602-pat00005
와
Figure 112016063501602-pat00006
는 각각 아래 수학식 2 및 3과 같이 표현될 수 있다.
[수학식 2]
Figure 112016063501602-pat00007
[수학식 3]
Figure 112016063501602-pat00008
여기서
Figure 112016063501602-pat00009
는 제거 대상인 임의의 오프셋 값일 수 있다.
슬라이서(140)는 비교기의 기능을 수행하므로, 그 출력(dk(t))은 아래 수학식 4와 같이 표현될 수 있다.
[수학식 4]
Figure 112016063501602-pat00010
슬라이서(140)의 출력(dk(t))은 수신된 데이터의 결정 값(estimated decision)으로 추정될 수 있다. 결정 값인 출력(dk(t))은 게인 변동(gain variation)에 의해서 변하지 않기 때문에, 결과적인 타이밍 스큐(resulting timing skew)는 오프셋 량(the amount of offset)에 선형적(linear)이게 된다.
결정 데이터(decision data)인 출력(dk(t))은, 양의 오프셋(positive offset)이 존재하는 경우 감소된 듀티(a decreased duty)를 갖고, 음의 오프셋(negative offset)이 존재하는 경우 증가된 듀티를 갖게 된다.
LMS 어큐물레이터(LMS accumulator)(153)는 제1 로우-패스 시그마-델타 모듈레이터(152)의 출력 값(oLPFk(n))을 LMS 연산하여 출력할 수 있다.
듀티 사이클이 왜곡된(duty-cycle distorted) 슬라이서(140)의 출력 값(dk(t))이 제1 로우-패스 필터(151)인 HLPFk(s)로 필터링됨으로써, 생성된 아날로그 오프셋 정보인 oLPFk(t)는 아래 수학식 5와 같이 표현될 수 있다.
[수학식 5]
Figure 112016063501602-pat00011
여기서, oLPFk(t)는 남은 오프셋 노이즈(remaining offset noise)의 DC 성분으로 간주될 수 있고, c는 비례 상수(a proportional constant)이다. 수학식 5로부터, 추출된 오프셋 정보는 게인에 의해 영향 받지 않고, 그러므로 필터링된 디지털 오프셋 노이즈 정보인 oLPFk(n)는 아래 수학식 6과 같이 표현될 수 있다.
[수학식 6]
Figure 112016063501602-pat00012
적응화 방향(the direction of adaptation)은 오프셋 캘리브레이션 계수(offset calibration coefficient)인 ock(n)에 대한 oLPFk(n)의 미분(derivative)일 수 있고, 아래 수학식 7이 도출될 수 있다.
[수학식 7]
Figure 112016063501602-pat00013
Figure 112016063501602-pat00014
는 적응화 속도(adaptation speed)보다 비교적 천천히 변화할 수 있고, 따라서 상수로 간주될 수 있다. 그러므로,
Figure 112016063501602-pat00015
의 미분은 0으로 간주될 수 있다.
수학식 7로부터, 오프셋 적응화의 방향은, ock(n)이 업데이트될 때, 오프셋 노이즈인
Figure 112016063501602-pat00016
를 최소화하도록 정해질 수 있다. 예를 들어서,
Figure 112016063501602-pat00017
이 양수이면 ock(n)가 오른쪽 방향으로 증가하고(increases in the right direction), 양의 오프셋은 점차적으로 상쇄된다.
적응화 오프셋 캘리브레이션 루프는, 논문(P. S. R. Diniz, Adaptive Filtering: Algorithms and Practical Implementation, 3rd ed. Springer, 2010.)에 따른, 부호-데이터 LMS 알고리즘(sign-data LMS algorithm)을 이용할 수 있으며, 업데이트 식은 아래 수학식 8과 같이 표현될 수 있다.
[수학식 8]
Figure 112016063501602-pat00018
여기서, ock(n)는 LMS 어큐물레이터(153)의 출력 값이며,
Figure 112016063501602-pat00019
는 LMS 알고리즘에 대한 제1 스텝 값(step value)이다. 즉, LMS 어큐물레이터(153)는 입력 값(oLPFk(n))에 제1 스텝 값(
Figure 112016063501602-pat00020
)을 곱셈 연산하고, 곱셈 연산된 값을 이전 출력 값 ock(n-1)과 덧셈 연산하여 출력할 수 있다.
적응화(adaptation)가 진행됨에 따라, ock(n)은 최적 값에 수렴하고, 반면에 오프셋 노이즈
Figure 112016063501602-pat00021
는 최소화된다.
제1 디지털-아날로그 변환기(digital-analog converter)(154)는 LMS 어큐물레이터(153)의 출력 값(ock(n))을 아날로그화한 오프셋 상쇄 값(ock(t))을 출력할 수 있다.
도 3은 본 발명의 한 실시예에 따른 게인 조정기를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 한 실시예에 따른 게인 조정기(160)는 제곱 연산기(161), 제2 로우-패스 필터(162), 제2 로우-패스 시그마-델타 모듈레이터(163), 에러 계산기(164), RMS 어큐물레이터(165), 및 제2 디지털-아날로그 변환기(166)을 포함할 수 있다.
도 3을 설명함에 있어서, 도 2와 중복되는 내용은 별도로 설명하지 않는다.
제곱 연산기(161)는 게인 증폭기(130)의 출력 값(yk(t))을 제곱 연산하여 출력할 수 있다.
제2 로우-패스 필터(162)는 제곱 연산기(161)의 출력 값(sk(t))의 저대역 주파수를 통과시켜 출력할 수 있다.
제곱 연산기(161)와 제2 로우-패스 필터(162)의 조합은 제곱된 아날로그 게인 정보(squared analog gain information)를 추출한다. 이러한 제곱된 신호는 전술한 수학식 1에 따라 아래 수학식 9와 같이 표현될 수 있다.
[수학식 9]
Figure 112016063501602-pat00022
제2 로우-패스 시그마-델타 모듈레이터(163)는 제2 로우-패스 필터(162)의 출력 값(sLPFk(t))을 디지털화하여 출력할 수 있다.
제2 로우-패스 시그마-델타 모듈레이터(163)는 입력 값을 샘플링하여 출력하는 제2 샘플-홀드 증폭기(1631) 및 제2 샘플-홀드 증폭기(1631)의 출력 값을 디지털화하는 제2 시그마-델타 모듈레이터(1632)를 포함할 수 있다.
에러 계산기(error calculator)(164)는 기준 값(Vtarget 2)으로부터 제2 로우-패스 시그마-델타 모듈레이터(163)의 출력 값(sLPFk(n))을 차감하여 출력할 수 있다.
에러 계산기(164)의 기준 값(Vtarget 2)은 슬라이서(140)의 입력 값에 대한 목표 진폭의 제곱 값(squared target amplitude)일 수 있다. 기준 값(Vtarget 2)은 슬라이서(140)의 입력 신호의 평균 목표 전력(average target power)으로서
Figure 112016063501602-pat00023
로 정해질 수 있다. 여기서, X-avgk는 xk(t)의 파워드 신호(powered signal)의 평균 진폭으로서,
Figure 112016063501602-pat00024
로 표현될 수 있다. 이는, DC 밸런스 코드(DC balanced code)가 이용될 때, xk(t)의 DC 성분이 존재하지 않는 점으로부터 기인한다. 따라서 수학식 9가 필터링되고 아래 수학식 10과 같은 에러 함수(error function)로 변환될 수 있다.
[수학식 10]
Figure 112016063501602-pat00025
이때, Pk(n) 및 Qk(n)은 각각 아래 수학식 11 및 12로 표현될 수 있다.
[수학식 11]
Figure 112016063501602-pat00026
[수학식 12]
Figure 112016063501602-pat00027
상술한 수학식 10 내지 12를 참조하면, 에러 신호인 errk(n)은
Figure 112016063501602-pat00028
및
Figure 112016063501602-pat00029
가 0으로 도달할 때 최소화된다. 따라서 게인 적응화는 오프셋 캘리브레이션의 상태에 의해 영향받는다. 만약 오프셋 노이즈가 상쇄되지 않으면, 게인 에러 함수인 errk(n)는 최소 값에 도달하지 못한다.
그러므로,
Figure 112016063501602-pat00030
의 최소화는 게인 미스매치의 캘리브레이션에 앞서서 선행되어야 한다. 따라서, 오프셋 캘리브레이션의 적응화 속도는 게인 캘리브레이션 루프의 적응화 속도에 비해서 더 빠른 것이 바람직하다. 따라서, 전술한 제1 스텝 값(
Figure 112016063501602-pat00031
)이 후술하는 제2 스텝 값(
Figure 112016063501602-pat00032
)보다 큰 것이 바람직하다.
게인 캘리브레이션 루프의 안정성(stability)은, 아래 수학식 13처럼, 수학식 9의 미분으로부터 도출된 적응화의 방향으로 확인될 수 있다.
[수학식 13]
Figure 112016063501602-pat00033
수학식 10에서,
Figure 112016063501602-pat00034
이 양수인 이상(i.e.
Figure 112016063501602-pat00035
) 그 방향은 항상 음의 방향이므로, 게인 캘리브레이션 루프는 항상 안정적이게 된다. 이러한 조건은 gck(n)의 초기 조건이 잘 정의되는 경우 대부분 만족되는데, 이는 g2가 양수이고, 적응화가 진행되면서
Figure 112016063501602-pat00036
가 감소되면서 0으로 수렴하는 점으로부터 기인된다.
RMS 어큐물레이터(165)는 에러 계산기(164)의 출력 값(errk(n))을 RMS 연산하여 출력할 수 있다. 게인 적응화는 논문(G. Tavares, et al., "High performance algorithms for digital signal processing AGC," IEEE ISCAS, 1990, pp. 1529-1532)에 따른 RMS 피드백 알고리즘에 기초할 수 있으며, 아래 수학식 14와 같이 업데이트될 수 있다.
[수학식 14]
Figure 112016063501602-pat00037
즉, RMS 어큐물레이터(165)는 입력 값(errk(n))에 제2 스텝 값(
Figure 112016063501602-pat00038
)을 곱셈 연산하고, 곱셈 연산된 값을 이전 출력 값 gck(n-1)과 덧셈 연산하여 출력할 수 있다. errk(n)는 게인 에러 값이고,
Figure 112016063501602-pat00039
은 게인 루프의 스텝 값이다.
수학식 14에 따르면, gck(n)은 errk(n)이 최소 값에 도달할 때까지 업데이트되고, 루프가 수렴될 때 최적 값을 갖게 된다. 전술한 바와 같이, 게인 루프의 안정적인 적응화를 위한 적응화 속도를 조절하기 위해서, 오프셋 루프의 제1 스텝 값(
Figure 112016063501602-pat00040
)은 게인 루프의 제2 스텝 값(
Figure 112016063501602-pat00041
)보다 큰 것이 바람직하다.
제2 디지털-아날로그 변환기(166)는 RMS 어큐물레이터(165)의 출력 값(gck(n))을 아날로그화한 게인 조정 값(gck(t))을 출력할 수 있다.
도 4는 예시적인 데이터 송신기 및 채널의 환경을 설명하기 위한 도면이고, 도 5는 예시적인 설계 파라미터를 설명하기 위한 도면이다.
본 발명의 한 실시예에 따른 데이터 수신기(10)의 성능을 평가하기 위해서, 예시적인 4 개 레인 소스-동기 시스템(four-lane source-synchronous system)에 대한 매트랩(MATLAB) 및 시뮤링크(SIMULINK) 모델을 이용해서 시뮬레이션이 수행되었다.
표 1(TABLE I)에는 데이터 송신기(8) 및 채널(9)에 대한 평가 환경이 요약되어 있다. 표 2(TABLE II)에는 데이터 수신기(10)에 대한 최적화된 설계 파라미터가 요약되어 있다.
도 6은 캘리브레이션 방법이 적용되기 이전의 아이 다이어그램(eye diagram)을 설명하기 위한 도면이고, 도 7은 본 발명의 한 실시예에 따른 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법이 적용된 이후의 아이 다이어그램을 설명하기 위한 도면이다.
슬라이서(140)의 입력에 해당하는 신호(yk(t))가 캘리브레이션 이전 및 이후 시점에서 각각 도 6 및 7에 도시되어 있다.
도 6에 도시된 바에 따르면, 신호(yk(t))의 진폭은 이상적인 진폭의 55.56%로 감소되었고, 아이 다이어그램이 실질적으로 쉬프트되었다(shifted).
도 7에 도시된 아이 다이어그램에 따르면, 적응화 캘리브레이션 루프가 수렴되었을 때, 수신 및 증폭된 신호(yk(t))는 목표 진폭과 조화(well-balanced)를 이루며, 단지 8dB AWGN에 의해 영향받고 있다.
도 8은 예시적인 멀티-레인 시스템(multi-lane system)에 대한 할당된 미스매치(assigned mismatches)를 설명하기 위한 도면이다.
몬테 카를로 시뮬레이션(Monte Carlo simulation)이 BER 및 수렴 특성(characteristics of convergence)을 측정하기 위해 수행되었다. 정규 분포(normal distribution)로부터 미스매치 계수(mismatch coefficients)(예를 들어, ock(n) 및 gck(n))가 랜덤하게 선택되고, 표 3(TABLE III)에 기재된 4 개의 데이터 레인에 할당되었다.
전술된 바와 같이, 게인 및 오프셋 상쇄 계수들의 적응화 프로세스는, 양자의 미스매치가 존재하고 양자의 루프가 턴-온되어 있을 때, 서로에게 영향을 미친다. 그러므로 본 실시예에서 오프셋 루프의 제1 스텝 값(
Figure 112016063501602-pat00042
)은, 양 루프의 크로스토크(crosstalk)를 최소화하기 위해서, 게인 루프의 제2 스텝 값(
Figure 112016063501602-pat00043
)보다 8 배 크게 설계되었다. 각각의 레인은 각각 다른 값의 게인 및 오프셋 미스매치의 조합이 주어졌으며, 양 캘리브레이션 루프는 게인 및 오프셋 상쇄 계수들을 적응화하기 위해서 동시에 인에이블(enabled)되었다.
도 9 및 도 10은 예시적인 시뮬레이션에 따른 게인 적응 속도와 오프셋 적응 속도를 서로 비교하기 위한 도면이다.
도 9 및 10을 참조하면, 동시 적응화에 대한 수렴의 시뮬레이션 결과가 도시되어 있다. 오프셋 적응화가 게인 적응화보다 더 빠르게 수렴되었고, 그러므로, 양 루프가 안정되었다.
도 11은 예시적인 캘리브레이션에 대한 BER 성능을 비교하기 위한 도면이다.
BER 성능은 1.35e-2로부터, 8dB AWGN 채널의 이론적인 BER 성능에 도달한 3.5e-5로 크게 향상되었다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 데이터 수신기
150: 오프셋 조정기
160: 게인 조정기

Claims (20)

  1. 채널을 통해 수신된 입력 수신 신호를 게인 및 오프셋 캘리브레이션을 통해 출력 수신 신호로 변환하는 데이터 수신기로서,
    상기 입력 수신 신호로부터 오프셋 상쇄 값을 차감하여 출력하는 오프셋 상쇄기(offset canceller);
    상기 오프셋 상쇄기의 출력 값을 게인 값에 따라 증폭시켜 출력하는 게인 증폭기(gain amplifier);
    상기 게인 증폭기의 출력 값을 디지털화하여 상기 출력 수신 신호를 출력하는 슬라이서(slicer);
    상기 게인 증폭기의 출력 값을 피드백받아 상기 게인 값을 조정하는 게인 조정 값을 결정하는 게인 조정기; 및
    상기 출력 수신 신호를 피드백받아 상기 오프셋 상쇄기의 상기 오프셋 상쇄 값을 결정하는 오프셋 조정기를 포함하되,
    상기 오프셋 조정기의 적응화 속도가 상기 게인 조정기의 적응화 속도보다 더 빠른 것을 특징으로 하는,
    데이터 수신기.
  2. 제1 항에 있어서,
    상기 오프셋 조정기는
    상기 출력 수신 신호의 저대역 주파수를 통과시켜 출력하는 제1 로우-패스 필터;
    상기 제1 로우-패스 필터의 출력 값을 디지털화하여 출력하는 제1 로우-패스 시그마-델타 모듈레이터;
    상기 제1 로우-패스 시그마-델타 모듈레이터의 출력 값을 LMS 연산하여 출력하는 LMS 어큐물레이터(LMS accumulator); 및
    상기 LMS 어큐물레이터의 출력 값을 아날로그화한 상기 오프셋 상쇄값을 출력하는 제1 디지털-아날로그 변환기(digital-analog converter)를 포함하는,
    데이터 수신기.
  3. 제2 항에 있어서,
    상기 게인 조정기는
    상기 게인 증폭기의 출력 값을 제곱 연산하여 출력하는 제곱 연산기;
    상기 제곱 연산기의 출력 값의 저대역 주파수를 통과시켜 출력하는 제2 로우-패스 필터;
    상기 제2 로우-패스 필터의 출력 값을 디지털화하여 출력하는 제2 로우-패스 시그마-델타 모듈레이터;
    기준 값으로부터 상기 제2 로우-패스 시그마-델타 모듈레이터의 출력 값을 차감하여 출력하는 에러 계산기;
    상기 에러 계산기의 출력 값을 RMS 연산하여 출력하는 RMS 어큐물레이터(RMS accumulator); 및
    상기 RMS 어큐물레이터의 출력 값을 아날로그화한 상기 게인 조정 값을 출력하는 제2 디지털-아날로그 변환기를 포함하는,
    데이터 수신기.
  4. 제3 항에 있어서,
    상기 LMS 어큐물레이터는
    입력 값에 제1 스텝 값(step value)를 곱셈 연산하고,
    곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력하는,
    데이터 수신기.
  5. 제4 항에 있어서,
    상기 RMS 어큐물레이터는
    입력 값에 제2 스텝 값을 곱셈 연산하고,
    곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력하는,
    데이터 수신기.
  6. 제5 항에 있어서,
    상기 제1 스텝 값은 상기 제2 스텝 값보다 큰,
    데이터 수신기.
  7. 제2 항에 있어서,
    상기 제1 로우-패스 시그마-델타 모듈레이터는
    입력 값을 샘플링하여 출력하는 제1 샘플-홀드 증폭기(sample and hold amplifier); 및
    상기 제1 샘플-홀드 증폭기의 출력 값을 디지털화하는 제1 시그마-델타 모듈레이터를 포함하는,
    데이터 수신기.
  8. 제3 항에 있어서,
    상기 제2 로우-패스 시그마-델타 모듈레이터는
    입력 값을 샘플링하여 출력하는 제2 샘플-홀드 증폭기; 및
    상기 제2 샘플-홀드 증폭기의 출력 값을 디지털화하는 제2 시그마-델타 모듈레이터를 포함하는,
    데이터 수신기.
  9. 제3 항에 있어서,
    상기 에러 계산기의 상기 기준 값은
    상기 슬라이서의 입력 값에 대한 목표 진폭의 제곱 값(squared target amplitude)인,
    데이터 수신기.
  10. 제1 항에 있어서,
    상기 오프셋 상쇄기의 출력 값을 사전 증폭시켜 상기 게인 증폭기로 전달하는 사전 증폭기(pre-amplifier)를 더 포함하는
    데이터 수신기.
  11. 채널을 통해 수신된 입력 수신 신호를 출력 수신 신호로 변환하는 데이터 수신기의 게인 및 오프셋 캘리브레이션 방법으로서,
    상기 입력 수신 신호로부터 오프셋 상쇄 값을 차감하는 오프셋 상쇄 단계;
    상기 오프셋 상쇄 단계로부터 도출된 값을 게인 값에 따라 증폭시키는 게인 증폭 단계;
    상기 게인 증폭 단계로부터 도출된 값을 디지털화하여 상기 출력 수신 신호를 생성하는 슬라이싱(slicing) 단계;
    상기 게인 증폭 단계로부터 도출된 값을 피드백받아 상기 게인 값을 조정하는 게인 조정 값을 결정하는 게인 조정 단계; 및
    상기 출력 수신 신호를 피드백받아 상기 오프셋 상쇄 값을 결정하는 오프셋 조정 단계를 포함하되,
    상기 오프셋 조정 단계의 적응화 속도가 상기 게인 조정 단계의 적응화 속도보다 더 빠른 것을 특징으로 하는,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  12. 제11 항에 있어서,
    상기 오프셋 조정 단계는
    상기 출력 수신 신호의 저대역 주파수를 통과시키는 제1 로우-패스 필터링 단계;
    상기 제1 로우-패스 필터링된 값을 디지털화하는 제1 로우-패스 시그마-델타 모듈레이션 단계;
    상기 제1 로우-패스 시그마-델타 모듈레이션 단계로부터 도출된 값을 LMS 연산하는 LMS 어큐물레이팅 단계; 및
    상기 LMS 어큐물레이팅 단계로부터 도출된 값을 아날로그화한 상기 오프셋 상쇄값을 생성하는 제1 디지털-아날로그 변환 단계를 포함하는,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  13. 제12 항에 있어서,
    상기 게인 조정 단계는
    상기 게인 증폭 단계로부터 도출된 값을 제곱 연산하는 제곱 연산 단계;
    상기 제곱 연산 단계로부터 도출된 값의 저대역 주파수를 통과시키는 제2 로우-패스 필터링 단계;
    상기 제2 로우-패스 필터링된 값을 디지털화하여 출력하는 제2 로우-패스 시그마-델타 모듈레이션 단계;
    기준 값으로부터 상기 제2 로우-패스 시그마-델타 모듈레이터의 출력 값을 차감하는 에러 계산 단계;
    상기 에러 계산 단계로부터 도출된 값을 RMS 연산하여 출력하는 RMS 어큐물레이팅 단계; 및
    상기 RMS 어큐물레이팅 단계로부터 도출된 값을 아날로그화하여 상기 게인 조정 값을 생성하는 제2 디지털-아날로그 변환 단계를 포함하는,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  14. 제13 항에 있어서,
    상기 LMS 어큐물레이팅 단계에서,
    입력 값에 제1 스텝 값을 곱셈 연산하고,
    곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력하는
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  15. 제14 항에 있어서,
    상기 RMS 어큐물레이팅 단계에서,
    입력 값에 제2 스텝 값을 곱셈 연산하고,
    곱셈 연산된 값을 이전 출력 값과 덧셈 연산하여 출력하는
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  16. 제15 항에 있어서,
    상기 제1 스텝 값은 상기 제2 스텝 값보다 큰,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  17. 제12 항에 있어서,
    상기 제1 로우-패스 시그마-델타 모듈레이팅 단계는
    입력 값을 샘플링하여 출력하는 제1 샘플-홀드 증폭 단계; 및
    상기 제1 샘플-홀드 증폭 단계로부터 도출된 값을 디지털화하는 제1 시그마-델타 모듈레이팅 단계를 포함하는,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  18. 제13 항에 있어서,
    상기 제2 로우-패스 시그마-델타 모듈레이팅 단계는
    입력 값을 샘플링하여 출력하는 제2 샘플-홀드 증폭 단계; 및
    상기 제2 샘플-홀드 증폭 단계로부터 도출된 값을 디지털화하는 제2 시그마-델타 모듈레이팅 단계를 포함하는,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  19. 제13 항에 있어서,
    상기 에러 계산 단계의 상기 기준 값은
    슬라이서의 입력 값에 대한 목표 진폭의 제곱 값인,
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
  20. 제11 항에 있어서,
    상기 게인 증폭 단계 이전에, 상기 오프셋 상쇄 단계로부터 도출된 값을 사전 증폭시키는 사전 증폭 단계를 더 포함하는
    데이터 수신기의 게인 및 오프셋 캘리브레이션 방법.
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* Cited by examiner, † Cited by third party
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JP2012516711A (ja) * 2009-02-03 2012-07-26 エムケーエス インストゥルメンツ，インコーポレイティド 増幅器を安定化させる方法およびシステム

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JP2012516711A (ja) * 2009-02-03 2012-07-26 エムケーエス インストゥルメンツ，インコーポレイティド 増幅器を安定化させる方法およびシステム

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