KR101788012B1 - 태양전지의 제조방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양전지의 제조방법은 제1 도전형 불순물을 포함하는 반도체 기판을 준비하는 단계, 상기 반도체 기판의 전면에 제2 도전형 불순물을 이온 주입하여, 상기 제2 도전형 불순물을 포함하는 에미터 불순물층 및 제1 비정질층을 형성하는 단계 및 상기 에미터 불순물층 및 상기 제1 비정질층을 열처리하여, 에미터층을 형성하는 단계를 포함하고, 상기 에미터 불순물층 및 상기 제1 비정질층을 형성하는 단계에서, 상기 에미터 불순물층은 상기 반도체 기판 내부로 상기 제2 도전형 불순물이 주입되어 형성되고, 상기 제1 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 에미터 불순물층의 전면에 위치하는 상기 제2 도전형 불순물로 구성된다.
Description
본 발명은 태양전지의 제조방법에 관한 것으로서, 좀더 상세하게는 이온 주입법을 사용하는 태양전지의 제조방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양전지는 반도체 pn접합을 기본구조로 하고 있으며, 이러한 pn접합을 만드는 방법에는 크게 열 확산법과 이온주입법이 있다. 이들 방법을 p형 반도체 기판에 대해서 n형 반도체층을 형성하는 방법으로 설명하면, 열 확산법의 경우, 기판을 가열하여 불순물을 기판의 표면으로부터 스며들게 함으로써 표면층을 n형화하여 pn접합을 만들 수 있고, 이온 주입법의 경우, 불순물을 진공 중에서 이온화한 뒤에 불순물 이온을 전기장에 의해 가속하여 p형 반도체 기판 표면에 넣음으로써 표면층을 n형화하여 pn접합을 만들 수 있다.
불순물 이온을 기판 표면에 주입하는 이온 주입법의 경우, 이온 주입방향과 반도체를 구성하는 원자 배열의 방향에 따라 일반적인 주입깊이보다 더 깊게 주입되는 채널링(channeling)현상이 발생할 수 있다. 또한, 반도체 기판에 주입한 불순물 이온이 열처리 과정에서 반도체 기판 외부로 확산되는 현상(out-diffusion)이 발생할 수 있다.
따라서, 상기와 같은 현상들로 인하여 태양 전지의 도핑 프로파일을 제어하기 어려워 태양전지의 특성이 저하되는 문제점이 발생하게 된다.
본 발명의 실시예는 불순물이 과도하게 주입되는 채널링 현상을 방지하고, 주입된 불순물이 기판 외부로 확산되는 현상을 방지할 수 있는 태양전지의 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양전지의 제조방법은 제1 도전형 불순물을 포함하는 반도체 기판을 준비하는 단계, 상기 반도체 기판의 전면에 제2 도전형 불순물을 이온 주입하여, 상기 제2 도전형 불순물을 포함하는 에미터 불순물층 및 제1 비정질층을 형성하는 단계 및 상기 에미터 불순물층 및 상기 제1 비정질층을 열처리하여, 에미터층을 형성하는 단계를 포함하고, 상기 에미터 불순물층 및 상기 제1 비정질층을 형성하는 단계에서, 상기 에미터 불순물층은 상기 반도체 기판 내부로 상기 제2 도전형 불순물이 주입되어 형성되고, 상기 제1 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 에미터 불순물층의 전면에 위치하는 상기 제2 도전형 불순물로 구성된다.
본 발명의 실시예에서는 불순물을 이온 주입하여, 에미터 불순물층의 전면 또는 후면 전계 불순물층의 후면에 비정질층을 형성시킴으로써, 채널링 현상을 방지할 수 있다.
또한, 열처리 공정시 주입된 불순물이 기판 외부로 확산되는 현상을 방지할 수 있다.
따라서, 태양전지의 도핑 프로파일을 충분히 제어하여 태양전지의 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 태양전지를 도시한 도이다.
도 2는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 흐름도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 단면도들이다.
도 4는 본 발명의 실시예에 따른 태양전지의 불순물층 및 비정질층을 나타내는 사진이다.
도 2는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 흐름도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 단면도들이다.
도 4는 본 발명의 실시예에 따른 태양전지의 불순물층 및 비정질층을 나타내는 사진이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 태양전지를 도시한 도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 태양전지(100)는, 반도체 기판(110), 반도체 기판(110)의 전면에 위치하는 에미터층(120), 반도체 기판(110)의 후면에 위치하는 후면 전계층(130), 에미터층(120)의 전면에 위치하는 반사 방지막(140), 전면 전극(160), 후면 전계층(130)의 후면에 위치하는 패시베이션 막(150) 및 후면 전극(170)을 포함할 수 있다.
반도체 기판(110)은 다양한 반도체 물질을 포함할 수 있으며, 제1 도전형 불순물을 포함할 수 있다. 예를 들어, 반도체 기판(110)은 실리콘 기판일 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있다.
반도체 기판(110)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등과 같은 n형 불순물을 포함하여, n형 반도체 기판일 수 있으며, 보론(B), 갈륨(Ga)과 같은 p형 불순물을 포함하여, p형 반도체 기판일 수 있다.
예를 들어, 상기와 같이 n형 불순물을 가지는 n형 반도체 기판을 사용하면, 반도체 기판(110)의 전면에 p형 불순물을 가지는 에미터층(120)이 형성되어 pn 접합(junction)을 이루게 된다.
태양전지(100)는 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 후면 전극(170)에 의하여 수집되고, 정공은 반도체 기판(110)의 전면 쪽으로 이동하여 전면 전극(160)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다.
반면에, p형 불순물을 가지는 p형 반도체 기판을 사용하면, 반도체 기판(110)의 전면에 n형 불순물을 가지는 에미터층(120)이 형성되어 pn 접합을 이루게 되며, 광전 효과에 의해 생성된 전자는 전면 전극(160)에 의하여 수집되고, 정공은 후면 전극(170)에 의하여 수집된다.
이러한 반도체 기판(110)의 전면 및 후면을 텍스쳐링(texturing)하게 되면, 전면 및 후면에 피라미드 형태의 요철을 형성할 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(110)과 에미터층(120)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
상술한 바와 같이, 반도체 기판(110)의 전면 쪽에는 제2 도전형 불순물을 가지는 에미터층(120)이 형성될 수 있으며, 제2 도전형 불순물은 반도체 기판(110)의 타입에 따라 정해질 수 있다. 예를 들어, 반도체 기판(110)이 n형 반도체 기판인 경우, 보론(B), 알루미늄(Al), 갈륨(Ga) 등의 p형 불순물일 수 있으며, 반도체 기판(110)이 p형 반도체 기판인 경우, 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물일 수 있다.
반도체 기판(110)의 전면에서 에미터층(120) 상에 반사 방지막(140) 및 전면 전극(160)이 형성된다.
반사 방지막(140)은 전면 전극(160)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. 반사 방지막(140)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(120)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다.
반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(110)과 에미터층(120)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있으며, 이에 따라 태양전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(120)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(140)에 의해 태양전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 변환 효율을 향상할 수 있다.
이러한 방사 방지막(140)은 다양한 물질로 형성될 수 있다. 예를 들어, 반사 방지막(140)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며 반사 방지막(140)이 다양한 물질을 포함할 수 있음은 물론이다.
전면 전극(160)은 반사 방지막(140)이 형성되지 않은 에미터층(120) 영역에 위치하여, 에미터층(120)과 전기적 및 물리적으로 연결된다. 예를 들어, 반사 방지막(140)은 에미터층(120)의 일부를 노출하는 개구부를 포함하며, 전면 전극(160)은 상기 개구부를 통해 노출된 에미터층(120)에 접촉한다.
전면 전극(160)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 전면 전극(160)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti) 및 금(Au)로 이루어진 군에서 선택된 어느 하나의 도전성 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 투명 전도성 물질을 포함하는 단일층으로 이루어지거나, 투명 전도성 물질층 위에 금속 물질층(일명 "버스바" 또는 "핑거전극")이 적층된 형태를 가질 수도 있다.
반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계층(130)이 형성된다. 후면 전계층(130)은 전자와 정공의 후면 재결합을 최소화하여 태양전지의 효율 향상에 기여할 수 있다.
반도체 기판(110)의 후면에는 패시베이션 막(150)과 후면 전극(170)이 형성될 수 있다.
패시베이션 막(150)은 후면 전극(170)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 패시베이션 막(150)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
이러한 패시베이션 막(150)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(150)을 통하여 반도체 기판(110)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양전지(100)의 효율을 향상할 수 있다. 예를 들어, 패시베이션 막(150)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며 패시베이션 막(150)이 다양한 물질을 포함할 수 있음은 물론이다.
후면 전극(170)은 패시베이션 막(150)이 형성되지 않은 후면 전계층(130) 영역에 위치하여, 후면 전계층(130)과 전기적 및 물리적으로 연결된다. 예를 들어, 패시베이션 막(150)은 후면 전계층(130)의 일부를 노출하는 개구부를 포함하며, 후면 전극(170)은 상기 개구부를 통해 노출된 후면 전계층(130)에 접촉한다.
후면 전극(170)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 후면 전극(170)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 후면 전극(170)은 알루미늄(Al), 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti) 및 금(Au)로 이루어진 군에서 선택된 어느 하나의 도전성 물질을 포함할 수 있다. 특히, 후면 전극(170)으로 반사율이 높은 (Ag)은을 사용하면, 반도체 기판(110)의 후면으로 빠져나가는 광을 반사하여 다시 반도체 기판(110) 내부로 향하게 하여, 광의 사용량을 증가시킬 수 있다.
이러한 후면 전극(170)은 광이 입사되는 면이 아닌 면에 형성되는바, 전면 전극(160)보다 더 큰 폭을 가지면서 형성될 수 있다. 이러한 후면 전극(170)은 다양한 평면 형상을 가질 수 있다.
이하에서 본 발명의 실시예에 따른 태양전지의 제조방법에 대해 구체적으로 설명하고자 한다. 이하의 설명에서는 이미 설명한 부분에 대해서는 상세한 설명을 생략하고 설명되지 않은 부분에 대해서만 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 흐름도이고, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양전지의 제조방법을 도시한 단면도들이다. 도 4는 본 발명의 실시예에 따른 태양전지의 불순물층 및 비정질층을 나타내는 사진이다.
도 2를 참조하면, 본 발명의 실시예에 따른 태양전지의 제조방법은, 반도체 기판을 준비하는 단계(S210), 반도체 기판에 제2 도전형 불순물 이온을 주입하여, 에미터 불순물층 및 제1 비정질층을 형성하는 단계(S220), 반도체 기판에 제1 도전형 불순물 이온을 주입하여, 후면 전계 불순물층 및 제2 비정질층을 형성하는 단계(S230), 열처리 공정 단계(S240), 반사방지막 및 패시베이션 막을 형성하는 단계(S250) 및 전극을 형성하는 단계(S260)를 포함한다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판을 준비하는 단계(S210)에서는 제1 도전형 불순물을 포함하는 반도체 기판(110)을 준비한다. 반도체 기판(110)의 전면 및 후면은 텍스처링에 의하여 요철이 형성될 수 있다. 텍스처링 방법으로는 습식 식각 방법 또는 건식 식각 방법을 사용할 수 있다. 습식 식각은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 식각 방법은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깎는 것으로, 요철을 균일하게 형성할 수 있는 반면, 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스처링할 수 있다.
도 3b 및 도 4를 참조하면, 반도체 기판(110)에 제2 도전형 불순물을 이온 주입하여, 에미터 불순물층(121) 및 제1 비정질층(122)을 형성하는 단계(S220)에서는, 제1 도전형 불순물을 포함하고 텍스처링된 반도체 기판(110)의 전면에 제2 도전형 불순물을 이온 주입한다. 이에 의하여 반도체 기판(110)의 전면에는 에미터 불순물층(120) 및 제1 비정질층(125)이 형성된다.
제2 도전형 불순물은 보론(B) 또는 인(P)을 포함할 수 있으며, 예를 들어, 제1 도전형 반도체 기판(110)이 n형 반도체 기판인 경우, 제2 도전형 불순물은 보론(B)을 포함하고, 제1 도전형 반도체 기판(110)이 p형 반도체 기판인 경우, 제2 도전형 불순물은 인(P)를 포함할 수 있다.
제2 도전형 불순물은 반도체 기판(110) 내부로 주입되어 에미터 불순물층(121)을 형성하고, 반도체 기판(110) 내부로 주입되지 않고 에미터 불순물층(121)의 전면에 위치하여 제1 비정질층(122)을 형성한다. 제2 도전형 불순물 중 일부는 반도체 기판(110)을 구성하는 원자들과 충돌하여, 내부로 주입되지 못하고 반도체 기판(110)의 전면에 남아 제1 비정질층(122)을 형성하게 된다. 따라서, 제1 비정질층(122)은 에미터 불순물층(121)의 전면에 형성된다.
제1 비정질층(122)이 형성되면, 제2 도전형 불순물이 반도체 기판(110)으로 주입될 때, 반도체 기판(110)에 과도하게 주입되는 채널링 현상을 방지할 수 있다.
제1 비정질층(122)의 두께는 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)에 의해 정해진다.
이때, 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 작게 하면, 제1 비정질층(122)이 얇게 형성되어, 채널링 현상을 효과적으로 방지할 수 없다. 반면에, 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 크게 하면, 제1 비정질층(122)이 두껍게 형성되어 채널링 현상을 효과적으로 방지할 수는 있으나, 제2 불순물에 의해 반도체 기판이 손상되어, 반도체 기판의 수명(life time)이 짧아질 수 있다.
따라서, 도 4의 사진에서도 나타나듯이, 제1 비정질층(122)의 두께는 10nm 내지 20nm인 것이 바람직하다.
또한, 상기와 같은 두께의 제1 비정질층(122)을 형성하기 위해서는 제2 도전형 불순물의 주입량(dose)은 1×1015/cm2 내지 1×1015/cm2일 수 있으며, 제2 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA일 수 있다.
제2 도전형 불순물의 가속에너지가 작으면, 제2 도전형 불순물이 반도체 기판(110)의 얕은 위치까지 주입되고, 제2 도전형 불순물의 주입 깊이가 너무 얕으면, 후술하는 열처리 공정 수행시, 제2 도전형 불순물이 외부로 확산될 확률이 커지게 된다. 반면에, 가속에너지가 너무 크면, 반도체 기판(110)에 손상을 주게 된다.
따라서, 제2 도전형 불순물의 가속에너지는 10KeV 내지 15KeV일 수 있다.
이어서, 도 3c를 참조하면, 반도체 기판(110)에 제1 도전형 불순물 이온을 주입하여 후면 전계 불순물층(131) 및 제2 비정질층(132)을 형성하는 단계(S230)에 있어서는, 반도체 기판(110)의 후면에 제1 도전형 불순물을 이온 주입한다. 이에 의하여 반도체 기판(110)의 후면에는 후면전계층(130) 및 제2 비정질층(135)이 형성된다.
제1 도전형 불순물은 보론(B) 또는 인(P)을 포함할 수 있으며, 예를 들어, 상술한 제2 도전형 불순물이 보론(B)을 포함하면, 제1 도전형 불순물은 인(P)을 포함하고, 제2 도전형 불순물이 인(P)을 포함하면, 제1 도전형 불순물은 보론(B)을 포함할 수 있다.
도 3b에서 설명한 바와 동일한 과정으로, 제1 도전형 불순물은 반도체 기판(110) 내부로 주입되어 후면 전계 불순물층(131)을 형성하고, 일부는 반도체 기판(110) 내부로 주입되지 않고 후면 전계 불순물층(131)의 후면에 위치하여 제2 비정질층(132)을 형성한다. 제1 도전형 불순물 중 일부는 반도체 기판(110)을 구성하는 원자들과 충돌하여, 내부로 주입되지 못하고 반도체 기판(110)의 전면에 남아 제2 비정질층(132)을 형성하게 된다. 따라서, 제2 비정질층(132)은 후면 전계 불순물층(131)의 전면에 형성된다.
제2 비정질층(132)이 형성되면, 제1 도전형 불순물이 반도체 기판(110)으로 주입될 때, 반도체 기판(110)에 과도하게 주입되는 채널링 현상을 방지할 수 있다.
제2 비정질층(132)의 두께도 제1 비정질층(122)과 마찬가지로, 제1 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)에 의해 정해진다.
이때, 제1 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 작게 하면, 제2 비정질층(122)이 얇게 형성되어, 채널링 현상을 효과적으로 방지할 수 없다. 반면에, 제2 도전형 불순물의 주입량(dose)과 이온 빔 전류(beam current)를 너무 크게 하면, 제2 비정질층(122)이 두껍게 형성되어 채널링 현상을 효과적으로 방지할 수는 있으나, 제1 불순물에 의해 반도체 기판이 손상되어, 반도체 기판의 수명(life time)이 짧아질 수 있다.
따라서, 제2 비정질층(132)의 두께도 제1 비정질층(122)과 동일하게 10nm 내지 20nm인 것이 바람직하다.
또한, 상기와 같은 두께의 제2 비정질층(122)을 형성하기 위해서는 제1 도전형 불순물의 주입량(dose)은 1×1015/cm2 내지 1×1015/cm2일 수 있으며, 제1 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA일 수 있다.
제1 도전형 불순물의 가속에너지가 작으면, 제1 도전형 불순물이 반도체 기판(110)의 얕은 위치까지 주입되고, 제1 도전형 불순물의 주입 깊이가 너무 얕으면, 후술하는 열처리 공정 수행시, 제1 도전형 불순물이 외부로 확산될 확률이 커지게 된다. 반면에, 가속에너지가 너무 크면, 반도체 기판(110)에 손상을 주게 된다.
따라서, 제1 도전형 불순물의 가속에너지는 10KeV 내지 15KeV일 수 있다.
도 3d를 참조하면, 열처리 공정 단계(S240)에서는, 에미터 불순물층(121), 제1 비정질층(122), 후면 전계 불순물층(131) 및 제2 비정질층(132)을 함께 열처리하여, 반도체 기판(110)에 이온 주입된 제2 도전형 불순물과 제1 도전형 불순물을 활성화시킨다.
열처리 공정을 수행하면, 제1 비정질층(122)에 포함된 제1 도전형 불순물은 에미터 불순물층(121)쪽으로 확산되어 반도체 기판(110) 내부로 주입되고, 제2 비정질층(132)에 포함된 제2 도전형 불순물은 후면 전계 불순물층(131)쪽으로 확산되어 반도체 기판(110) 내부로 주입되게 된다. 따라서, 제1 비정질층(122) 및 제2 비정질층(132) 전체가 사라지게 된다.
또한, 에미터 불순물층(121)에 포함된 제1 도전형 불순물, 후면 전계 불순물층(131)에 포함된 제2 도전형 불순물이 반도체 기판(110)의 내부로 확산 되어 더 깊게 위치하여, 에미터층(120) 및 후면 전계층(130)이 형성된다.
이때, 제2 도전형 불순물 및 제1 도전형 불순물이 반도체 기판(110) 내부뿐만 아니라 외부로도 확산되는데, 도 3b에서 상술했던 바와 같이, 제2 도전형 불순물의 가속에너지 및 제1 도전형 불순물의 가속에너지를 10KeV 내지 15KeV로 하여 불순물을 깊게 주입하면, 불순물이 외부로 확산되는 것을 방지할 수 있다.
또한, 제1 비정질층(122)은 에미터 불순물층(121)의 전면에 형성되어, 에미터 불순물층(121)에 주입된 제2 도전형 불순물이 외부로 확산되는 것을 방지할 수 있으며, 제2 비정질층(132)은 후면 전계 불순물층(131)의 후면에 형성되어, 후면 전계 불순물층(131)에 주입된 제1 도전형 불순물이 외부로 확산되는 것을 방지할 수 있다.
열처리 온도는 1000℃ 내지 1100℃일 수 있다.
열처리 온도가 1000℃보다 낮으면, 제2 도전형 불순물과 제1 도전형 불순물 중 어느 하나가 충분히 활성화되지 않을 수 있으며, 열처리 온도가 1100℃보다 높으면, 반도체 기판(110)이 열화되는 등의 문제가 있을 수 있다.
또한, 상기와 같은 온도로 에미터 불순물층(121), 제1 비정질층(122), 후면 전계 불순물층(131) 및 제2 비정질층(132)을 함께 열처리함으로써, 공정을 간소화할 수 있어 생산성이 좋아진다.
도 3e를 참조하면, 반사 방지막(140) 및 패시베이션 막(150)을 형성하는 단계(S250)에서는 반사 방지막(140) 및 패시베이션 막(150)을 각각 반도체 기판(110)의 전면 및 후면에 형성한다. 이러한 반사 방지막(140) 및 패시베이션 막(150)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
도 3f를 참조하면, 전극을 형성하는 단계(S260)에서는, 전면 전극층 및 후면 전극층을 각각 반도체 기판(110)의 전면 및 후면에 형성하고, 이를 소성하면 전면전극(160) 및 후면 전극(170)을 형성할 수 있다.
전면 및 후면 전극층은 우수한 전기적 특성을 가지는 금속(예를 들어, 은)과 함께, 유리 프릿, 바인더, 용매 등을 포함하는 페이스트를 도포하여 형성될 수 있다. 이러한 전면 및 후면 전극층은 인쇄법 등에 의하여 반도체 기판(110)에 형성될 수 있다. 이러한 전면 및 후면 전극층을 소성하면, 파이어 스루(fire through)에 의하여 전면 전극(160)이 반사 방지막(140)을 뚫고 에미터층(120)과 접촉하여 형성되고 후면 전극(170)이 패시베이션 막(150)을 뚫고 후면 전계층(130)과 접촉하여 형성된다. 또한, 전면 전극(160) 및 후면 전극(170)은 도금 공정을 이용하여 형성할 수도 있으며, 도금 공정에 의해 형성하는 경우, 시드층, 확산방지층 및 도전층을 포함할 수 있다. 이에 의하여 태양 전지(100)가 제조될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 않는다. 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110: 반도체 기판 120: 에미터층
121: 에미터 불순물층 122: 제1 비정질층
130: 후면 전계층 131: 후면 전계 불순물층
132: 제2 비정질층 140: 반사방지막
150: 패시베이션 막 160: 전면 전극
170: 후면 전극
121: 에미터 불순물층 122: 제1 비정질층
130: 후면 전계층 131: 후면 전계 불순물층
132: 제2 비정질층 140: 반사방지막
150: 패시베이션 막 160: 전면 전극
170: 후면 전극
Claims (12)
- 제1 도전형 불순물을 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 일면에 제2 도전형 불순물을 이온 주입하여, 상기 제2 도전형 불순물을 포함하는 에미터 불순물층 및 제1 비정질층을 형성하는 단계; 및
상기 에미터 불순물층 및 상기 제1 비정질층을 동시에 열처리하여,
상기 제1 비정질층 및 상기 에미터 불순물층에 포함된 상기 제2 도전형 불순물을 활성화하고,
상기 반도체 기판상에 에미터층을 형성하는 동시에 상기 제1 비정질층 전체를 제거하는 단계를 포함하고,
상기 제2 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA이며, 상기 제1 비정질층의 두께는 10nm 내지 20nm이고,
상기 열처리 온도는 1000℃ 내지 1100℃인 태양전지의 제조 방법. - 제1항에 있어서,
상기 제2 도전형 불순물은 보론(B) 또는 인(P)을 포함하는 태양전지의 제조 방법. - 제1항에 있어서,
상기 제2 도전형 불순물의 주입량은 1×1015/cm2 내지 4×1015/cm2인 태양전지의 제조방법. - 삭제
- 제1항에 있어서,
상기 제2 도전형 불순물의 가속 에너지는 10KeV 내지 15KeV인 태양전지의 제조방법. - 제1항에 있어서,
상기 반도체 기판을 준비하는 단계와 상기 에미터 불순물층 및 제1 비정질층을 형성하는 단계 사이 또는 상기 에미터 불순물층 및 제1 비정질층을 형성하는 단계와 상기 열처리하여, 에미터층을 형성하는 단계 사이에,
상기 반도체 기판의 후면에 제1 도전형 불순물을 이온 주입하여, 상기 제1 도전형 불순물을 포함하는 후면 전계 불순물층 및 제2 비정질층을 형성하는 단계를 더 포함하고,
상기 후면 전계 불순물층 및 상기 제2 비정질층을 형성하는 단계에서,
상기 후면 전계 불순물층은 상기 반도체 기판 내부로 상기 제1 도전형 불순물이 주입되어 형성되고, 상기 제2 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 후면 전계 불순물층의 후면에 위치하는 상기 제1 도전형 불순물로 구성되는 태양전지의 제조방법. - 제6항에 있어서,
상기 제1 도전형 불순물의 주입량은 1×1015/cm2 내지 4×1015/cm2이고, 상기 제1 도전형 불순물의 이온 빔 전류(beam current)는 10mA 내지 80mA인 태양전지의 제조방법. - 제6항에 있어서,
상기 제2 비정질층의 두께는 10nm 내지 20nm인 태양전지의 제조방법. - 제6항에 있어서,
상기 제2 도전형 불순물의 가속 에너지는 10KeV 내지 15KeV인 태양전지의 제조방법. - 제6항에 있어서,
상기 에미터 불순물층 및 상기 제1 비정질층을 열처리하는 단계에서,
상기 후면 전계 불순물층 및 상기 제2 비정질층을 함께 열처리하며,
상기 열처리에 의하여, 상기 제1 도전형 불순물 및 상기 제2 도전형 불순물이 확산하여 상기 반도체 기판의 내부로 더 깊게 위치하는 태양전지의 제조방법. - 삭제
- 제1항에 있어서,
상기 에미터 불순물층 및 상기 제1 비정질층을 형성하는 단계에서,
상기 에미터 불순물층은 상기 반도체 기판 내부로 상기 제2 도전형 불순물이 주입되어 형성되고, 상기 제1 비정질층은 상기 반도체 기판 내부로 주입되지 않고 상기 에미터 불순물층의 일면에 위치하는 상기 제2 도전형 불순물로 구성되는 태양전지의 제조방법.
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| KR1020110141145A KR101788012B1 (ko) | 2011-12-23 | 2011-12-23 | 태양전지의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101788012B1 (ko) |
-
2011
- 2011-12-23 KR KR1020110141145A patent/KR101788012B1/ko active IP Right Grant
Non-Patent Citations (2)
| Title |
|---|
| J.T. Bonarski et al., "Structural disturbances of near-surface areas in silicon solar cell modified by P+ ion implantation and thermal treatment", Opto-Electronics Review, Vol.8, pp.323-327 |
| John A. Minnucci et al., "Tailored Emitter, Low-Resistivity, Ion-Implanted Silicon Solar Cells", IEEE Trans. Electron Devices, Vol.27, pp.802-806* |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130073347A (ko) | 2013-07-03 |
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